JP2010141259A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 170
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 87
- 239000012535 impurity Substances 0.000 claims abstract description 211
- 238000009792 diffusion process Methods 0.000 claims abstract description 198
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 239000010703 silicon Substances 0.000 claims abstract description 68
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 55
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 55
- 239000010410 layer Substances 0.000 claims description 245
- 238000000034 method Methods 0.000 claims description 130
- 150000004767 nitrides Chemical class 0.000 claims description 58
- 238000005530 etching Methods 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000007769 metal material Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910019001 CoSi Inorganic materials 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 238000005036 potential barrier Methods 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 2
- 229910019974 CrSi Inorganic materials 0.000 claims description 2
- 229910016006 MoSi Inorganic materials 0.000 claims description 2
- 229910005883 NiSi Inorganic materials 0.000 claims description 2
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- 229910006249 ZrSi Inorganic materials 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- -1 tungsten nitride Chemical class 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 25
- 239000000463 material Substances 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000002513 implantation Methods 0.000 description 11
- 238000005498 polishing Methods 0.000 description 11
- 238000001459 lithography Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000003892 spreading Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
【解決手段】少なくとも、基台部1Bの上に複数立設された柱状のピラー部1Cを含むシリコン基板1と、基台部1Bの側面1bを覆うように設けられるビット線6と、ピラー部1Cの側面を覆うゲート絶縁膜4と基台部1Bの上面1aにおいて、ピラー部1Cが設けられる位置以外の領域に設けられる第1不純物拡散層8と、ピラー部1Cの上面1dに形成される第2不純物拡散層14と、ビット線6とシリコン基板1との間に形成され、第1不純物拡散層8との間で高低差を有し、且つ、上端5aが、第1不純物拡散層8の上端8aよりも低い位置に配されてなる第3不純物拡散層5と、ピラー部1Cの側面1c側に設けられるワード線10の一部をなすゲート電極10Aと、が備えられる。
【選択図】図1
Description
そして、本発明に係る半導体装置の製造方法によって得られる半導体装置によれば、上述の不純物拡散層の内、先に掲載された一方の不純物拡散層(第1不純物拡散層)を、垂直型トランジスタ等の下部拡散層として使用する。また、さらに下方に後退した位置に形成された他方の不純物拡散層(第3不純物拡散層)を、前記下部拡散層と配線との間の接触抵抗を低減させるために使用するか、もしくは、配線として使用するというものである。
図1は本発明を適用した第1実施形態である半導体装置Aを模式的に示す断面図である。また、図2〜図17は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図である。なお、図1〜図17は、何れも、図42及び図43の平面模式図中に示す断面指示線における断面図であり、各図共通で、(a)は断面A−A´、(b)は断面B−B´、(c)は断面C−C´、(d)は断面D−D´の模式図である。なお、図42及び図43において、ビット線平行方向の加工のパターンはパターン51となり、ワード線平行方向の加工のパターンはパターン52となる。また、図43では、ワード線平行方向の加工バターン52をパターン51に重ねて示しており、上記各パターン51,52は、エッチングしない残留パターンである。
まず、本実施形態の半導体装置の構成について以下に説明する。
図1(a)〜(d)に示すように、本実施形態の半導体装置Aは、少なくとも、基台部1Bの上に複数立設された柱状のピラー部1Cを含むシリコン基板(基板)1と、基台部1Bの側面1bを覆うように設けられるビット線(埋め込み配線)6と、ピラー部1Cの側面を覆うゲート絶縁膜4と基台部1Bの上面1aにおいて、ピラー部1Cが設けられる位置以外の領域に設けられる第1不純物拡散層8と、ピラー部1Cの上面1dに形成される第2不純物拡散層14と、ビット線6とシリコン基板1との間に形成され、第1不純物拡散層8との間で高低差を有し、且つ、上端5aが、第1不純物拡散層8の上端8aよりも低い位置に配されてなる第3不純物拡散層5と、ピラー部1Cの側面1c側に設けられるワード線(ゲート配線)10の一部をなすゲート電極10Aと、が備えられ、概略構成される。
基台部1Bは、基体部1A上において、柱状のピラー部1Cの基台として形成される。
ピラー部1Cは、シリコンからなる柱状部であり、上面1dは、例えば楕円形状等とすることができる。また、この上面1dの高さは、ほぼ均一とされている。
なお、シリコン基板1は、基体部上にシリコン層からなる基台部及びピラー部が形成されたものを用いてもよい。
また、本実施形態のゲート絶縁膜は、上記構成には限定されず、例えば、酸化膜、窒化膜、酸窒化膜、又はHfを含む高誘電率ゲート絶縁膜の内の何れかを含む構成としても良い。また、ゲート絶縁膜を、SiON、又はSiOCの何れかを含む構成とすることも可能である。
層間絶縁膜7としては、例えば、シリコン窒化膜等から構成することができ、基台部1B及びピラー部1Cの各々の間に充填して形成することができる。
本実施形態の第1不純物拡散層8には、例えば、約1E15atoms/cm2程度の濃度となるようにヒ素(As)が注入された構成とすることができる。
本実施形態の第2不純物拡散層14には、例えば、約2.5E15atoms/cm2程度の濃度となるようにヒ素(As)が注入された構成とすることができる。
ワード線10としては、例えば、リン等がドープされたDOPOS(DOped POlycrystalline Silicon)層から構成することができるが、これには限定されない。例えば、ワード線10を、シリサイド層やメタル層、又は上記DOPOSを含むこれらの材料の内の少なくとも1種以上からなる構成とすることができ、従来公知のゲート電極材料の中から、適宜採用することが可能である。
また、本実施形態の半導体装置Aは、第3不純物拡散層5が、それぞれ異なる濃度で不純物が拡散されて複数形成された構成とすることができる。これにより、シリコン基板1上において複数の種類のトランジスタ領域が形成され、この複数のトランジスタ領域の各々が、1つのビット線6に接続された構成とすることができる。
また、シリサイド層からなるビット線(埋め込み配線)6の上面が酸化膜でカバーされ、底面は、高濃度pn接合で隣接するビット線間のショートを回避できるので、信頼性の高い半導体装置を実現することができるという効果が得られるものである。
次に、本実施形態の半導体装置Aの製造方法について、図2〜図17(図1も参照)を用いて以下に説明する。
本実施形態の半導体装置Aの製造方法は、複数のフィン部1Hを形成するとともに、フィン部1Hの下部にビット線(埋め込み配線)6を形成する工程と、フィン部1Hに、ビット線6よりも高い位置を底面とする第4の溝1Gを形成することにより、フィン部1Hを複数に分断してピラー部1Cを形成する工程と、第4の溝1Gの底面に不純物を注入して第1不純物拡散層8を形成する工程と、ピラー部1Cに、ゲート絶縁膜4、ワード線(ゲート配線)10の一部をなすゲート電極10A、及び、第2不純物拡散層14を形成する工程と、ビット線6とピラー部1Cを含むシリコン基板1との間に第3不純物拡散層5を形成する工程と、を備える方法である。
以下、各工程について詳細に説明する。
フィン部形成工程では、シリコン基板1上に第1の酸化膜2及び第1の窒化膜3が順次形成されてなるハードマスク20を形成する。次いで、ハードマスク20を用いてシリコン基板1をエッチングし、ビット線6予定ラインの延在方向で第1の溝1Dを形成することにより、フィン部1Hを形成する。
次いで、第1の窒化膜3を、CVD法を用いて、例えば、50nmの膜厚で成長させる。
次いで、図3(a)〜(d)に示すように、リソグラフィ法を用いて、ラインアンドスペースにパターニングし(図42及び図43も参照)、第1の窒化膜3及び第1の酸化膜2をドライエッチングした後、レジストを剥離する。
次に、最下部拡散工程では、第1の溝1Dの底部1eに不純物を注入することにより、シリコン基板1に第3不純物拡散層5を形成する。
次いで、図6(a)〜(d)に示すように、第2の酸化膜41の表面及びハードマスク20の側面に、CVD法により、例えば10nmの膜厚で第2の窒化膜42を形成することにより、第2の酸化膜41及び第2の窒化膜42からなるゲート絶縁膜4を形成する。
そして、第1の溝1Dの底部の第2の窒化膜42を除去し、次いで、第1の溝1Dの底部に第2の酸化膜41を介して不純物を注入することにより、シリコン基板1に第3不純物拡散層5を形成する。この際、例えば、不純物としてAsを用い、15KeVで1E15atoms/cm2の条件で行なうことができる。
次に、基台部工程では、第3不純物拡散層5をエッチングして第1の溝1Dに連通した第2の溝1Eを形成することにより、シリコン基板1において基体部1A上に設けられるとともに、側面に第3不純物拡散層5が形成されてなる基台部1Bを形成する。
具体的には、図7(a)〜(d)に示すように、まず、予め、第1の溝1Dの底部の第2の酸化膜41を除去する。次いで、第3不純物拡散層5をエッチングして第1の溝1Dに連通した第2の溝1Eを形成することにより、シリコン基板1において基体部1A上に設けられるとともに、側面に第3不純物拡散層5が形成されてなる基台部1Bを形成する
次に、ビット線(埋め込み配線)形成工程では、第3不純物拡散層5上に金属材料を堆積させて熱処理することでシリサイド層からなるビット線6を形成した後、ビット線6及び基体部1Aをエッチングし、第2の溝1Eに連通した第3の溝1Fを形成する。
次いで、ビット線6及び基体部1Aをエッチングすることにより、第2の溝1Eに連通した第3の溝1Fを形成する。
次に、ピラー部形成工程では、フィン部1Hを、ビット線6と直行するワード線予定ラインの延在方向でエッチングし、ビット線6よりも高い位置を底面とする第4の溝1Gを形成することにより、複数のピラー部1Cを形成する。
次に、下部拡散工程では、基台部1Bの上面1aに不純物を注入することによって第1不純物拡散層8を形成する。
具体的には、図11(a)〜(d)に示すように、まず、第4の溝1Gの内部を熱酸化させ、第4の酸化膜81を、例えば5nm程度の厚さで成長させる。次いで、第4の酸化膜81を介して基台部1Bの上面1aに不純物を注入することにより、第1不純物拡散層8を形成する。この際、不純物として、例えば、Asを用い、10KeVで1E14atoms/cm2の条件で行なうことができる。
次に、ワード線(ゲート配線)形成工程では、第4の溝1Gの内部にゲート電極材料を充填して、ゲート電極10Aを含むワード線10を形成する。
具体的には、図12(a)〜(d)に示すように、まず、層間絶縁膜7上及び第4の溝1Gの内部に、HDP法を用いて第5の酸化膜9を形成する。
次いで、図13(a)〜(d)に示すように、第5の酸化膜9及び層間絶縁膜7の上部をウェットエッチングによって除去した後、さらにゲート酸化を行ない、図示略のゲート酸化膜を、例えば、5nm程度で形成する。そして、CVD法を用いて、第4の溝1Gの内部にゲート電極材料を充填した後、CMP研磨して平坦化することにより、ワード線10を形成する。
次に、ワード線(ゲート配線)エッチング工程では、ワード線10をエッチングすることにより、第4の溝1Gの各側面を各々覆うように分離した後、ワード線10の各々の上部をエッチングして除去する。
具体的には、図14(a)〜(d)に示すように、まず、ワード線10を、ゲート平行方向にリソグラフィでパターニングする。次いで、ワード線10をエッチングすることにより、第4の溝1Gの各側面を各々覆うように、各々の列に分離した後、レジストを剥離する。そして、ワード線10の各々の上部をエッチングして除去することにより、ワード線10の高さ方向寸法を短縮する。
なお、本実施形態では、ワード線を、第4の溝のサイドウォールとして形成した後、エッチバックによって加工する方法を用いて形成しても良い。
次に、上部拡散工程では、ピラー部1Cの上面1dに不純物を注入して第2不純物拡散層14を形成するとともに、ハードマスク20を除去して第2不純物拡散層14を露出させる。
具体的には、図15(a)〜(d)に示すように、まず、予め、ワード線10を覆うように、第4の溝1Gの内部に上部層間膜11を堆積させた後、CMP研磨によって平坦化する。
そして、第1の酸化膜2をドライエッチングによって除去することにより、第2不純物拡散層14を露出させる。
次に、本実施形態の製造方法では、第1の酸化膜2及び第1の窒化膜3の除去によって上部が露出した層間絶縁膜7の各々の間を埋めるように、第2不純物拡散層14の上面にコンタクト12を形成する工程と、コンタクト12及び層間絶縁膜7を覆うようにキャパシタ13を形成する工程とを備えた方法とすることができる。
そして、図1(a)〜(d)に示すように、コンタクト12及び層間絶縁膜7を覆うようにキャパシタ13を形成する。
これら、コンタクト12及びキャパシタ13は、従来公知の材料及び構造を採用するとともに、従来公知の方法を何ら制限無く用いて形成することができる。
以上のような各工程により、本実施形態の半導体装置Aを製造することができる。
また、本実施形態の製造方法によれば、例えば、縦型MOS−Trの下部に埋め込み配線のビット線を形成した後、ビット線の側面を酸化膜で分離し、ビット線の下をPN接合で分離する方法とすることで、容易にビット線を形成することが可能となる。
(1)半導体基板(シリコン基板)をエッチングする方法によってピラー部を形成する
(2)シリコン基板もしくはウエルと、トランジスタのボディとの間に電気的ポテンシャル障壁の低い層(第3不純物拡散層)が存在する。
(3)下部拡散層(第1不純物拡散層)の濃度を、埋め込み配線と下部拡散層との間の接触抵抗を低減するための不純物濃度や、埋め込み配線とピラー部との横方向の距離等に関わらず、独立して決定することができる。
(4) 埋め込み配線の材料をシリサイド又はシリサイドを含む物質とする場合、シリサイドと下部拡散層との間の横方向の距離が確保できる。
また、埋め込み配線の材料は、シリサイド層及びメタル層からなる構成であっても、シリサイドと下部拡散層との間の距離が確保可能なデバイスを形成することができる。即ち、上記(4)を満たすデバイスの例である。
以下に、本発明の第2実施形態の半導体装置Bについて、図18〜図30を適宜参照しながら説明する。
図18は本発明を適用した第2実施形態である半導体装置Bを模式的に示す断面図である。また、図19〜図30は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、上記第1実施形態と同様、何れも、図42及び図43の平面模式図中に示す断面指示線における断面図である。
なお、本実施形態では、上記第1実施形態の半導体装置Aと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
メタル層15の材質としては、特に限定されるものではないが、例えば、少なくとも、タングステン層又は窒化タングステン層の何れか一方、あるいは両方が含まれる構成とすることができる。
本実施形態では、上述した第1実施形態に備えられるビット線(埋め込み配線)形成工程(4)において、第3不純物拡散層5上に金属材料を堆積させて熱処理することでシリサイド層6Aを形成した後、第2の溝1Eにメタル材料を充填することによってシリサイド層6A及びメタル層15を含むビット線65を形成し、次いで、ビット線65及び基体部1Aをエッチングすることによって第2の溝1Eに連通した第3の溝1Fを形成する方法とすることができる。
そして、図20(a)〜(b)に示すように、本実施形態では、シリサイド層6Aに形成された第2の溝1E内に、CVD法を用いて上記メタル材料を成膜して充填し、メタル層15を形成する。
次に、図23(a)〜(b)に示すように、リソグラフィでゲート平行方向にパターニングを行うことにより、層間絶縁膜7、第1の窒化膜3及び第1の酸化膜2とともに、シリコン基板1をドライエッチングすることにより、第4の溝1Gを形成する。
次に、図24(a)〜(b)に示すように、第4の溝1Gの底部を熱酸化処理することにより、この部分のシリコンを酸化させる。次いで、第1実施形態と同様の手順で不純物を注入し、この部分に第1不純物拡散層8を形成する。
次に、図26(a)〜(b)に示すように、第4の溝1G内に、CVD法を用いてゲート電極材料を成長させた後、CMP研磨によって平坦化することにより、ワード線10を形成する。
次に、図27(a)〜(b)に示すように、ゲート平行方向にリソグラフィでパターニングを行い、ワード線10を各々の列に分離した後、レジストを剥離する。次いで、ワード線10の各々の上部をエッチング除去することにより、高さ方向の寸法を短縮する。
次に、図29(a)〜(b)に示すように、第1の窒化膜3を第1実施形態と同様の手順で除去した後、同様の条件で、ピラー部1Cの上面1dから不純物注入を行ない、第2不純物拡散層14を形成する。次いで、同様に、第1の酸化膜2をエッチング除去し、第2不純物拡散層14を露出させる。
次いで、図30(a)〜(b)に示すように、第2不純物拡散層14上にコンタクト材料を成長させてコンタクト12を形成し、さらに、図18(a)〜(b)に示すように、コンタクト12上にキャパシタ13を形成する。
以上の工程により、図18(a)〜(b)に示すような本実施形態の半導体装置Bが得られる。
以下に、本発明の第3実施形態の半導体装置について、図31〜図34を適宜参照しながら説明する。
図31〜図34は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、何れも、図42及び図43の平面模式図中に示す断面指示線における断面A−A´である。
なお、本実施形態では、上記第1及び第2実施形態の半導体装置A、Bと共通する構成については同じ符号を付し、また、その詳しい説明を省略する。
以下に、本発明の第4実施形態の半導体装置について、図35を参照しながら説明する。
図35は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、何れも、図42及び図43の平面模式図中に示す断面指示線における断面A−A´である。
以下に、本発明の第4実施形態の半導体装置について、図36〜図41を適宜参照しながら説明する。
図36〜図41は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、何れも、図42及び図43の平面模式図中に示す断面指示線における断面A−A´である。
次いで、図38に示すように、再度、窒化膜の成長を行い、第1の窒化膜3を再成長させるとともに、上端が第1の窒化膜3の縁部を覆う形状とされたサイドウォール窒化膜36を形成する。
次いで、図39に示すように、再度、第1の窒化膜3及びサイドウォール窒化膜36のウェットエッチングを行う。
次いで、図40に示すように、層間膜37を堆積させる。
そして、図41に示すように、リソグラフィ法により、層間膜37、第1の窒化膜3、第1の酸化膜2及びシリコン基板1をドライエッチングする。このような工程とした場合には、サイドウォールに窒化膜がないことから、第1の窒化膜3をエッチングした後、シリコン基板1をドライエッチングする際、窒化膜の選択比を考慮する必要がなくなるので、形状形成が容易になる場合がある。
以下に、本発明の第6実施形態の半導体装置について、図44〜図58を適宜参照しながら説明する。
図44〜図58は、本実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、図44〜図46は平面図、図47〜図58は、何れも図44〜図46の平面模式図中に示す断面指示線における、(a)断面A´´−A´´´、(b)断面B´´−B´´´、(c)断面C´´−C´´´、(d)断面D´´−D´´´である。
図44に示す工程図においては、配線パターン151が所々途切れた構成とされているが、このように、配線パターンは任意に形成することができる。これにより、図示例の工程は、例えば、メモリセルのように単純なパターンで並んでいる場合のみならず、任意の配列のパターン、任意の配線パターンに適用することができる。
なお、図45は、ワード線52を重ねて示した模式図であり、図46は、第2不純物拡散層上の配線パターン53を重ねて示した模式図である。
まず、図47(a)〜(b)に示すように、シリコン基板1を熱酸化して第1の酸化膜2を形成し、CVD法を用いて第1の窒化膜3を形成する。そして、図44に示す配線パターン151をリソグラフィ法でパターニングした後、第1の窒化膜3をドライエッチングし、さらに第1の酸化膜2をドライエッチングすることにより、各断面図に示すような形となる。
次いで、図50に示すように、CVD法を用いて第2の窒化膜42を形成することでゲート絶縁膜4を形成した後、不純物注入を行うことで、第3不純物拡散層5を形成し、その後、第2の窒化膜41をサイドウォールエッチバックする。
次いで、図51に示すように、第1の溝内の酸化膜のドライエッチングを行い、さらに、第3不純物拡散層5をドライエッチングする。次いで、上述した各実施形態と同様の方法で、第3不純物拡散層5をシリサイド反応させ、シリサイド層からなるビット線(埋め込み配線)6を形成する。
次いで、図52に示すように、ビット線6をドライエッチングした後、シリコン基板1をドライエッチングし、さらに、層間絶縁膜7を堆積させる。図示例のように、埋め込み配線パターンを任意とした場合には、ラインアンドスペースで配線を形成した場合にはない、広くオープンなスペースが存在し、CVD法による酸化膜の成長のみでは埋めることが困難な領域が存在する。そして、層間膜100にて広いパターンを埋める工程を行うが、上記各実施形態で説明したような、2段階で層間を埋める必要はなく、一度の成膜で層間膜を形成しても良い。
次いで、図53に示すように、CMP研磨を行って酸化膜を平坦化した後、再度、酸化膜を堆積する。
次いで、図55に示すように、熱酸化を行った後、不純物注入を行う。
次いで、図56に示すように、ゲート材料を堆積してCMP研磨で平坦化し、リソグラフィ法でパターニングした後、分割すし、さらに、層間膜を堆積してCMP研磨による平坦化を行う。この際、ゲート材料は、溝内におけるサイドウォールとして成膜し、エッチバックで加工しても良い。
次いで、図57に示すように、窒化膜をウェットエッチングし、不純物注入を行って第2不純物拡散層を形成した後、酸化膜をドライエッチングし、さらに、第2不純物拡散層上にコンタクト材料を堆積し、CMP研磨で平坦化する。
次いで、コンタクト上にキャパシタを形成してもよいが、配線パターンが任意であるので、図58に示すように、第2不純物拡散層上のコンタクトに上面で接するように配線61を形成しても良い。
以下に、本発明のその他の実施形態の半導体装置について、図59〜図63を適宜参照しながら説明する。
図59〜図62は、本発明のその他の実施形態の半導体装置の製造方法の各工程を模式的に示す工程図であり、図59は平面図、図60〜図62は、何れも図59の平面模式図中に示す断面指示線における、(a)断面A−A´、(b)断面B−B´、(c)断面C−C´、(d)断面D−D´である。
また、ゲート中に、フローティング部や窒化膜等の電子トラップ部を設け、フラッシュメモリとして利用しても良い。
Claims (22)
- 少なくとも、基台部の上に複数立設された柱状のピラー部を含む基板と、
前記基台部の側面を覆うように設けられる埋め込み配線と、
前記ピラー部の側面を覆うゲート絶縁膜と、
前記基台部の上面において、前記ピラー部が設けられる位置以外の領域に設けられる第1不純物拡散層と、
前記ピラー部の上面に形成される第2不純物拡散層と、
前記埋め込み配線と前記基板との間に形成され、前記第1不純物拡散層との間で高低差を有し、且つ、上端側が、前記第1不純物拡散層の上端よりも低い位置に配されてなる第3不純物拡散層と、
前記ピラー部の側面側に設けられるゲート配線の一部をなすゲート電極と、
が備えられてなることを特徴とする半導体装置。 - 前記ピラー部を含む前記基板がシリコン単結晶からなることを特徴とする請求項1に記載の半導体装置。
- 前記第3不純物拡散層は、電気的ポテンシャル障壁が低い層であることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記埋め込み配線が、シリサイド層を含むことを特徴とする請求項1〜請求項3の何れか1項に記載の半導体装置。
- 前記埋め込み配線が、単結晶シリコン、多結晶シリコン、アモルファスシリコンの内の少なくとも一つを含むことを特徴とする請求項1〜請求項3の何れか1項に記載の半導体装置。
- 前記埋め込み配線が、シリサイド層及びメタル層を含むことを特徴とする請求項1〜請求項3の何れか1項に記載の半導体装置。
- 前記埋め込み配線は、少なくとも、タングステン層又は窒化タングステン層の何れか一方、あるいは両方を含有するメタル層を含むことを特徴する請求項6に記載の半導体装置。
- 前記埋め込み配線は、少なくとも、CoSi2、NiSi、Ni2Si、Ni3Si、NiSi2、WSi2、 TiSi2、VSi2、CrSi2、ZrSi2、NbSi2、MoSi2、 TaSi2、CoSi、CoSi2、 PtSi、Pt2Si及びPd2Siの内の何れか1種以上が含まれるシリサイド層を含むことを特徴する請求項1〜請求項7の何れか1項に記載の半導体装置。
- さらに、前記ゲート絶縁膜を介して前記基台部及びピラー部の側面の少なくとも一部を覆うとともに、前記埋め込み配線を覆う層間絶縁膜が設けられていることを特徴とする請求項1〜請求項8の何れか1項に記載の半導体装置。
- 前記ゲート配線が、DOPOS(DOped POlycrystalline Silicon)層、シリサイド層、メタル層の内の少なくとも1種以上を含むことを特徴とする請求項1〜請求項9の何れか1項に記載の半導体装置。
- 前記ゲート絶縁膜が、酸化膜、窒化膜、酸窒化膜、又はHfを含む高誘電率ゲート絶縁膜の内の何れかを含むことを特徴とする請求項1〜請求項10の何れか1項に記載の半導体装置。
- さらに、第2不純物拡散層の上面にコンタクトが設けられ、該コンタクト上にキャパシタが設けられていることを特徴とする請求項1〜請求項11の何れか1項に記載の半導体装置。
- 前記第1不純物拡散層が複数備えられることにより、前記基板上において複数のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々がメモリセルとして構成されていることを特徴とする請求項1〜請求項12の何れか1項に記載の半導体装置。
- 前記第1不純物拡散層が、それぞれ異なる濃度で不純物が拡散されて複数形成されることにより、前記基板上において複数の種類のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々が、1つの前記埋め込み配線に接続されていることを特徴とする請求項1〜請求項12の何れか1項に記載の半導体装置。
- 前記第1不純物拡散層が複数備えられることにより、前記基板上において複数のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々がFBC(フローティングボディセル)構造とされていることを特徴とする請求項1〜請求項12の何れか1項に記載の半導体装置。
- 前記第3不純物拡散層が、それぞれ異なる濃度で不純物が拡散されて複数形成されることにより、前記基板上において複数の種類のトランジスタ領域が形成され、複数の前記トランジスタ領域の各々が、1つの前記埋め込み配線に接続されていることを特徴とする請求項1〜請求項15の何れか1項に記載の半導体装置。
- 請求項1〜請求項16の何れか1項に記載の半導体装置を製造する方法であって、
複数のフィン部を形成するとともに、前記フィン部の下部に埋め込み配線を形成する工程と、
前記フィン部に、前記埋め込み配線よりも高い位置を底面とする溝を形成することにより、前記フィン部を複数に分断してピラー部を形成する工程と、
前記溝の底面に不純物を注入して第1不純物拡散層を形成する工程と、
前記ピラー部に、ゲート絶縁膜、ゲート配線の一部をなすゲート電極、及び、第2不純物拡散層を形成する工程と、
前記埋め込み配線と前記ピラー部を含む基板との間に第3不純物拡散層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 請求項1〜請求項16の何れか1項に記載の半導体装置を製造する方法であって、
シリコン基板上に第1の酸化膜及び第1の窒化膜が順次形成されてなるハードマスクを形成した後、該ハードマスクを用いてシリコン基板をエッチングし、埋め込み配線予定ラインの延在方向で第1の溝を形成することにより、フィン部を形成するフィン部形成工程と、
前記第1の溝の底部に不純物を注入することにより、前記シリコン基板に第3不純物拡散層を形成する最下部拡散工程と、
前記第3不純物拡散層をエッチングして前記第1の溝に連通した第2の溝を形成することにより、前記シリコン基板において基体部上に設けられるとともに、側面に前記第3不純物拡散層が形成されてなる基台部を形成する基台部形成工程と、
前記第3不純物拡散層上に金属材料を堆積させて熱処理することでシリサイド層からなる埋め込み配線を形成した後、前記埋め込み配線及び前記基体部をエッチングし、前記第2の溝に連通した第3の溝を形成する埋め込み配線形成工程と、
前記フィン部を、前記埋め込み配線と直行するゲート配線予定ラインの延在方向でエッチングし、前記埋め込み配線よりも高い位置を底面とする第4の溝を形成することにより、複数のピラー部を形成するピラー部形成工程と、
前記基台部の上面に不純物を注入することによって第1不純物拡散層を形成する下部拡散工程と、
前記第4の溝の内部にゲート電極材料を充填して、ゲート電極を含むゲート配線を形成するゲート配線形成工程と、
前記ゲート配線をエッチングすることにより、前記第4の溝の側面を各々覆うように分離した後、前記ゲート配線の各々の上部をエッチングして除去するゲート配線エッチング工程と、
前記ピラー部の上面に不純物を注入して第2不純物拡散層を形成するとともに、前記ハードマスクを除去して前記第2不純物拡散層を露出させる上部拡散工程と、を備えることを特徴とする半導体装置の製造方法。 - さらに、前記埋め込み配線形成工程の後、前記第1の溝、第2の溝及び第3の溝の内部に絶縁物を充填し、さらに、前記第1の窒化物及び第2の窒化膜上に絶縁物を形成して平坦化することによって層間絶縁膜を形成する工程が備えられていることを特徴とする請求項18に記載の半導体装置の製造方法。
- 前記埋め込み配線形成工程において、前記第3不純物拡散層上に金属材料を堆積させて熱処理することでシリサイド層を形成した後、前記第2の溝にメタル材料を充填することによってシリサイド層及びメタル層を含む埋め込み配線を形成し、次いで、該埋め込み配線及び前記基体部をエッチングすることによって前記第2の溝に連通した第3の溝を形成することを特徴とする請求項18又は請求項19に記載の半導体沿装置の製造方法。
- さらに、前記フィン部を形成した後、前記第1の溝の内部を熱酸化して、前記フィン部の側面を含む前記第1の溝の内部に第2の酸化膜を形成し、またさらに、前記第2の酸化膜の表面及び前記ハードマスクの側面に第2の窒化膜を形成することにより、前記第2の酸化膜及び第2の窒化膜からなるゲート絶縁膜を形成する工程が備えられていることを特徴とする請求項18〜請求項20の何れか1項に記載の半導体装置の製造方法。
- さらに、前記第2不純物拡散層の上面にコンタクトを形成する工程と、前記コンタクト上にキャパシタを形成する工程と、が備えられていることを特徴とする請求項18〜21の何れか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008318618A JP2010141259A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置及びその製造方法 |
US12/637,480 US8198661B2 (en) | 2008-12-15 | 2009-12-14 | Semiconductor device and method of forming semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008318618A JP2010141259A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010141259A true JP2010141259A (ja) | 2010-06-24 |
Family
ID=42239470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008318618A Abandoned JP2010141259A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8198661B2 (ja) |
JP (1) | JP2010141259A (ja) |
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Publication number | Publication date |
---|---|
US20100148233A1 (en) | 2010-06-17 |
US8198661B2 (en) | 2012-06-12 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131129 |
|
A131 | Notification of reasons for refusal |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20131217 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140228 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140305 |
|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140407 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140502 |
|
A602 | Written permission of extension of time |
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|
A02 | Decision of refusal |
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|
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A762 | Written abandonment of application |
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