JP2011243690A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ビット線材料埋設体の形状のばらつきに起因するビット線の配線抵抗値のばらつきを防ぐ半導体装置の製造方法を提供する。
【解決手段】製造方法は、第一溝4内に第一のビット線材料埋設体6および第二のビット線材料埋設体10からなるビット線11を形成する第一工程と、ビット線11に含まれる不純物を拡散させて第一不純物拡散領域13を形成する第二工程と、ピラー部1bを形成する第三工程と、ピラー部1bに対向する配線17を第二溝15内に形成する第四工程と、ピラー部1bの先端部に、第二不純物拡散領域19を形成する第五工程と、を具備し、第一工程が、第一溝4を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝4底部に残るように第一ビット線材料をエッチバックする工程を具備する。
【選択図】図23
【解決手段】製造方法は、第一溝4内に第一のビット線材料埋設体6および第二のビット線材料埋設体10からなるビット線11を形成する第一工程と、ビット線11に含まれる不純物を拡散させて第一不純物拡散領域13を形成する第二工程と、ピラー部1bを形成する第三工程と、ピラー部1bに対向する配線17を第二溝15内に形成する第四工程と、ピラー部1bの先端部に、第二不純物拡散領域19を形成する第五工程と、を具備し、第一工程が、第一溝4を完全に埋め込むように第一ビット線材料を形成した後に第一ビット線材料表面を平坦化し、第一溝4底部に残るように第一ビット線材料をエッチバックする工程を具備する。
【選択図】図23
Description
本発明は半導体装置の製造方法に関する。
半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを3次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの3次元トランジスタ(縦型トランジスタ)は、占有面積が小さく且つオフ状態でチャネル領域が完全空乏化される場合にはリーク電流を低減できるという利点を有しており、4F2型の最密レイアウトも実現可能である。
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方が記憶素子(DRAMにおいてはセルキャパシタ)に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に設けた一方のソース/ドレイン電極に記憶素子が接続され、シリコンピラーの下部に設けた他方のソース/ドレイン電極にビット線が接続される。
このようなメモリセルのビット線を形成する方法としては、配線抵抗の低減の観点から、あらかじめ溝内に埋め込んだ導電材料(ビット線材料)をエッチングする方法が知られている(特許文献1)。また、あらかじめ溝内に形成した不純物拡散層を分断してビット線を形成する方法も知られている(特許文献2)。
このようなメモリセルのビット線を形成する方法としては、配線抵抗の低減の観点から、あらかじめ溝内に埋め込んだ導電材料(ビット線材料)をエッチングする方法が知られている(特許文献1)。また、あらかじめ溝内に形成した不純物拡散層を分断してビット線を形成する方法も知られている(特許文献2)。
しかし、溝内にあらかじめビット線材料を埋め込む方法においては、ビット線の配線抵抗値がばらつきやすいという問題があった。この問題について、以下、従来の半導体装置の製造方法を例に図29、30を用いて説明する。
従来の半導体装置の製造方法は、図29に示すように、まず、第一シリコン窒化膜202をマスクに半導体基板201にビット線用の第一溝204を形成する。次いで、第一溝204の内面である側壁面204a及び底面204bにパッド絶縁膜205を形成する。次いで、CVD法により第一溝204を完全に埋め込むようにビット線材料206aを形成する。このとき、ビット線材料206a堆積時の表面のシーム形状に起因し、ビット線材料206a上面に凹部250が形成される。
従来の半導体装置の製造方法は、図29に示すように、まず、第一シリコン窒化膜202をマスクに半導体基板201にビット線用の第一溝204を形成する。次いで、第一溝204の内面である側壁面204a及び底面204bにパッド絶縁膜205を形成する。次いで、CVD法により第一溝204を完全に埋め込むようにビット線材料206aを形成する。このとき、ビット線材料206a堆積時の表面のシーム形状に起因し、ビット線材料206a上面に凹部250が形成される。
次いで図30に示すように、ビット線材料206aをエッチバックし、第一溝204の底部のみにビット線材料埋設体206を設ける。このとき、ビット線材料206a上面に凹部250が形成されていることにより、エッチバック後もビット線材料埋設体206上面に凹部250の形状が反映される。そのため、凹部250を有するビット線材料埋設体206が形成される。
また、エッチバック前の凹部250の深さや幅は半導体基板201上の面内の位置により大きくばらつきがあるため、エッチバック後の凹部250の深さや幅にも大きなばらつきが生じる。ビット線材料埋設体206はビット線として機能するため、ビット線材料埋設体206の形状にばらつきが生じることによりビット線の配線抵抗値のばらつきが大きくなる。そのため、所定の動作特性を備えた半導体装置を形成することが困難となり、半導体装置の性能を高くすることができなかった。
また、エッチバック前の凹部250の深さや幅は半導体基板201上の面内の位置により大きくばらつきがあるため、エッチバック後の凹部250の深さや幅にも大きなばらつきが生じる。ビット線材料埋設体206はビット線として機能するため、ビット線材料埋設体206の形状にばらつきが生じることによりビット線の配線抵抗値のばらつきが大きくなる。そのため、所定の動作特性を備えた半導体装置を形成することが困難となり、半導体装置の性能を高くすることができなかった。
本発明の半導体装置の製造方法は、第一の方向に延在する第一溝を半導体基板に設けた後、前記第一溝内にビット線を形成する第一工程と、前記ビット線に含まれる不純物を前記半導体基板に拡散させて第一不純物拡散領域を形成する第二工程と、前記第一の方向に交差する第二の方向に沿って延在する第二溝を前記半導体基板に設けることで、前記第一不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第三工程と、前記第二溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する配線を前記第二溝内に形成する第四工程と、前記ピラー部の先端部に、第二不純物拡散領域を形成する第五工程と、を具備し、前記第一工程が、前記第一溝を完全に埋め込むように第一ビット線材料を形成した後に、前記第一ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第一ビット線材料をエッチバックすることにより第一ビット線材料埋設体を形成する工程と、前記第一溝内を完全に埋め込むように第二ビット線材料を形成した後に、前記第二ビット線材料表面を平坦化し、前記第一ビット線材料埋設体上に残るように前記第二ビット線材料をエッチバックすることにより第二ビット線材料埋設体を形成する工程と、を有することを特徴とする。
本発明の半導体装置の製造方法によれば、第一溝の内部を完全に埋め込むようにビット線材料を形成したのちに、ビット線材料上面を研磨、平坦化する。これにより、ビット線材料埋設体上面にビット線材料上面の平坦な形状が反映され、表面が平坦でかつ高さの等しいビット線材料埋設体が形成される。そのため、表面が平坦でかつ高さの等しいビット線が形成され、配線抵抗値のばらつきを防ぐことができる。これにより、所定の動作特性を備えた半導体装置を形成することができるとともに、半導体装置の性能を高めることが可能となる。
以下、本発明の第一の実施形態である半導体装置の製造方法について、図面を参照して説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
本実施形態の半導体装置の製造方法は、半導体基板1の第一溝4内に第一のビット線11を形成する第一工程と、第二のビット線材料埋設体10に含まれる不純物を半導体基板1に拡散させて第一不純物拡散領域13を形成する第二工程と、半導体基板1に第二溝15を設けて、第一不純物拡散領域13を包含するピラー部1bを形成する第三工程と、第二溝15の側壁面にゲート絶縁膜16を形成してから、第二溝15内に配線17を形成する第四工程と、ピラー部1bの先端部に、第二不純物拡散領域19を形成する第五工程から概略構成されている。以下、各工程について、Nチャネル型の縦型MOSトランジスタを配置してDRAMのメモリセルを形成する例を具体例として説明する。
図1〜図23に、第一の実施形態の工程図を示す。ここでは、半導体基板1主面と平行な平面で見て、ワード線(配線17)が延在する方向を第一の方向(X方向)、ビット線(第一のビット線11)が延在する方向をY方向とする。また、図1、図2(A)、図3〜図8、図9(A)、図10〜図16、図22(A)、および図23(A)は本実施形態の製造方法で形成した半導体装置50を第一の方向(X方向)に沿って垂直に切った断面図である。また、図17(A)〜図21(A)は半導体装置50を第二の方向(Y方向)に沿って垂直に切った断面図であり、図18(B)〜図21(B)、図22(C)はY方向に沿った線で切った半導体基板1に対して垂直な断面図、図2(B)、図9(B)、図17(A)、図18(C)、図20(C)、図22(D)は半導体基板1主面の平面模式図、図23(C)、(D)は半導体基板1主面に対して平行な平面で切った平面断面図である。
[第一工程]
第一工程はさらに、第一の方向に延在する第一溝4を半導体基板1に設ける工程と、第一ビット線材料埋設体6と第二ビット線材料埋設体10を順次形成することにより第一溝4内に第一のビット線11を形成する工程と、から概略構成されている。
第一工程はさらに、第一の方向に延在する第一溝4を半導体基板1に設ける工程と、第一ビット線材料埋設体6と第二ビット線材料埋設体10を順次形成することにより第一溝4内に第一のビット線11を形成する工程と、から概略構成されている。
先ず、図1に示すように、半導体基板1上に、後述する第一溝4を形成する際のマスクとなる窒化シリコン(Si3N4)からなる第一シリコン窒化膜2を、例えば50nmの厚みで形成する。また、半導体基板1としては、例えばP型のシリコン基板を用いることが好ましい。半導体基板1はシリコン基板に限定されず、ゲルマニウム材料を含んだシリコン基板等を用いることもできる。
次に、図2(A)、(B)に示すように、第一シリコン窒化膜2上に、第一フォトレジストマスク3を形成する。図2(B)は半導体基板1の平面模式図であり、図2(A)は図2(B)をX−X’線に沿って切った断面模式図である。第一フォトレジストマスク3は、第一溝4を形成するためのマスクであって、図2(B)に示すように第二の方向Yに延在するストライプ状の構造とする。また、第一フォトレジストマスク3の寸法は、たとえばX方向に例えば幅50nm、間隔50nmで並ぶように形成する。
次いで、第一フォトレジストマスク3をマスクにして、第一シリコン窒化膜2及び半導体基板1を順次異方性ドライエッチングする。これにより、半導体基板1に第一の方向に延在し、第二の方向に50nm間隔で並ぶ第一溝4が形成される。第一溝4の深さは、例えば半導体基板1の上面から約250nmの深さとする。これにより、隣接する第一溝4同士に挟まれ、Y方向に延在する壁形状のピラー部1aが形成される。
次に、図3に示すように、第一フォトレジストマスク3を除去した後、第一溝4の内面である側壁面4a及び底面4bにパッド絶縁膜5を形成する。パッド絶縁膜5は、例えばシリコン酸化膜(SiO2)からなり、熱酸化法によって約7nm程度の膜厚に形成する。また、パッド絶縁膜5の形成方法は熱酸化法に限らず、CVD法などを用いてもよい。
次に、リンなどの不純物をドープした第一ビット線材料6aを、第一溝4を完全に埋め込むように形成する。第一ビット線材料6aはビット線を構成する材料となる。第一ビット線材料6aはCVD法により形成し、その膜厚は第一溝4を完全に埋め込めるように、たとえば100nm程度の膜厚で形成する。これにより、第一溝4は第一ビット線材料6aによって完全に埋められ、かつ半導体基板1は第一ビット線材料6aによって完全に覆われた状態になる。
このとき、第一ビット線材料6aの膜厚は、第一溝4の深さに応じて、第一溝4を埋めることができるような膜厚で、かつ、厚くなり過ぎないような値に適宜設定することが好ましい。これにより、成膜時の膜厚のばらつきを防ぎ、後述する第一ビット線材料埋設体6の高さのばらつきを防ぐことができる。
一方、第一ビット線材料6aの膜厚を厚くしすぎると成膜時の膜厚のばらつきが大きくなりやすいため好ましくない。また、膜厚が厚くなることにより、後述する第一ビット線材料6aのエッチバックの際、エッチング量が多くなることにより、第一ビット線材料埋設体6の高さのばらつきが大きくなる。また、膜厚を厚くすることによりスループットや製造性が低下する。
第一ビット線材料6aの形成により、第一の凹部50が第一ビット線材料6aの上面の第一溝4の中央部分に対応する位置に形成される。第一の凹部50は第一ビット線材料6aを溝内に形成する際のシーム形状に起因したものであり、その断面形状はV字状であり、窪みの深さ及び窪みの断面形状は、第一溝4の幅の大きさや、第一溝4の位置のばらつきに応じて変動する。
次に、図4に示すように、第一ビット線材料6a表面を平坦化する。まず、たとえばCMP法により、第一ビット線材料6a上面を、例えば50nm程度研磨する。これにより、第一の凹部50は研磨除去され、第一ビット線材料6a上面を平坦化するとともに、高さを揃えることができる。これにより、後述する工程において、高さと形状の等しい第一ビット線材料埋設体6を形成することができる。そのため、高さと形状の等しい第一のビット線11を形成することができる。
また、このとき、第一シリコン窒化膜2上面が露出するまで第一ビット線材料6a上面を研磨することが特に好ましい。第一シリコン窒化膜2を露出させることにより、後述する図5の第一ビット線材料埋設体6を形成する工程において、第一シリコン窒化膜2をマスクに用いて第一ビット線材料6aをエッチバックすることができる。そのため、第一ビット線材料6a上面の平らな形状を、より効果的に第一ビット線材料埋設体6上面に反映させることができる。
また、第一ビット線材料6a上面を第一シリコン窒化膜2上面が露出するまで研磨することにより、半導体基板1全面における第一ビット線材料6aの高さを確実に揃えることができる。そのため、後述する工程における第一ビット線材料埋設体6形成の際に、第一ビット線材料埋設体6の高さのばらつきを、より効果的に抑えることができる。
次に、図5に示すように、第一溝4の底部に第一ビット線材料6aが残るように、ドライエッチング(エッチバック)を行う。これにより、埋め込まれた第一ビット線材料6aからなる第一ビット線材料埋設体6が形成される。このときの第一ビット線材料埋設体6の厚みはたとえば、第一溝4の底面4bからh1=約80nmになるようにエッチバックすればよい。第一ビット線材料埋設体6は、後述する図7(A)での工程でさらにエッチバックされ、ビット線(第一のビット線11)の下部を構成する。
このとき、第一ビット線材料6a上面を予め平坦化しておくことにより、第一ビット線材料埋設体6上面を概略平坦な形状で形成することができる。これは第一ビット線材料6aの上面形状が第一ビット線材料埋設体6の上面形状に反映されるためである。また、予め第一ビット線材料6a上面を平坦化しておくことにより、半導体基板1の位置による第一ビット線材料埋設体6の上面高さのばらつきも抑制することができる。また、前述した工程において、第一シリコン窒化膜2上面が露出するまで第一ビット線材料6a上面を研磨することにより、第一ビット線材料6aは第一シリコン窒化膜2をマスクとしてエッチバックされる。そのため、第一ビット線材料6a上面の平らな形状を、より効果的に第一ビット線材料埋設体6上面に反映させることができる。
次に、図6に示すように、第一シリコン窒化膜2、第一ビット線材料埋設体6及び第一溝4の側壁面4a上のパッド絶縁膜5を覆うように第二シリコン窒化膜7を形成する。第二シリコン窒化膜7は例えば、CVD法によって約7nmの厚みで形成するとよい。また、第二シリコン窒化膜7の膜厚は、第一溝4が埋め込まれない程度の厚みとする。また、第二シリコン窒化膜7の材質はシリコン窒化膜に限られず、パッド絶縁膜5とエッチング速度比が異なる材質からなるものであればよい。
次いで、第二シリコン窒化膜7をエッチバックし、第一溝4の側壁面4aに、パッド絶縁膜5を介して第二シリコン窒化膜7からなる第一サイドウオール膜7aを形成する。このとき、第二シリコン窒化膜7をエッチバックすることによって、第一ビット線材料埋設体6の上面が露出する。
次に、図7に示すように、第一ビット線材料埋設体6の表面(一部)をエッチバックし、第一ビット線材料埋設体6の厚みを30nm程度下げる。これにより、第一ビット線材料埋設体6の高さは第一溝4の底面4bからh2=50nmの厚みとなる。なお、エッチバック後に残存した第一シリコン埋設体6は、第一のビット線11の下層部分を構成する。
このとき、エッチバックは第一溝4の幅方向にも等方的にエッチングが進む条件で行う。このときのエッチングは、アンモニア過水液や硫酸過水液などを用いた湿式エッチングで行うことが好ましい。また、エッチング方法として、等方性成分を強めたドライエッチング法を用いてもよい。
このとき、エッチバックは第一溝4の幅方向にも等方的にエッチングが進む条件で行う。このときのエッチングは、アンモニア過水液や硫酸過水液などを用いた湿式エッチングで行うことが好ましい。また、エッチング方法として、等方性成分を強めたドライエッチング法を用いてもよい。
このとき、第一ビット線材料6a上面を予め平坦化しておくことにより、第一ビット線材料埋設体6上面を概略平坦な形状で形成することができる。これは第一ビット線材料6aの上面形状が第一ビット線材料埋設体6の上面形状に反映されるためである。また、予め第一ビット線材料6a上面を平坦化しておくことにより、半導体基板1の位置による第一ビット線材料埋設体6の上面高さのばらつきも抑制することができる。そのため、最終的に形成される第一のビット線11の配線抵抗のばらつきを防ぐことができる。
このように、第一ビット線材料埋設体6の上部をエッチバックすることにより、第一サイドウオール膜7aの下端部7bよりも下側に位置するパッド絶縁膜5の一部が露出する。この第一サイドウオール膜7aの下端部7bと第一ビット線材料埋設体6の上面との間の、絶縁膜5の露出した部分の一方側を第一の空隙部a、他方側を第二の空隙部bとする。第一の空隙部aおよび第二の空隙部bの高さh21は、たとえば約30nm程度で形成される。
次に、図8に示すように、第一溝4内を埋め込むと共に第一シリコン窒化膜2を覆う塗布系の平坦化膜8を80nm程度の膜厚で形成する。平坦化膜8の材料としては有機系の膜が好ましく、たとえば有機系の反射防止膜(BARC)などを用いることができる。
次に、図9(A)、(B)に示すように、平坦化膜8上に、第一の方向Yに延在する第二フォトレジストマスク9を形成する。図9(B)は、半導体基板1上部から見た平面模式図であり、図9(A)は、図9(B)をX−X’線に沿って切った断面模式図である。
第二フォトレジストマスク9は、第一溝4及び第一シリコン窒化膜2上に渡って、第一溝4及び第一シリコン窒化膜2をそれぞれ半分づつ覆う位置に形成する。第二フォトレジストマスク9は、たとえば幅50nm程度、間隔50nm程度とする。
第二フォトレジストマスク9は、第一溝4及び第一シリコン窒化膜2上に渡って、第一溝4及び第一シリコン窒化膜2をそれぞれ半分づつ覆う位置に形成する。第二フォトレジストマスク9は、たとえば幅50nm程度、間隔50nm程度とする。
次に、図10に示すように、第二フォトレジストマスク9をマスクにして平坦化膜8をドライエッチングする。これにより平坦化膜8をパターニングし、第一溝4内の第一ビット線材料埋設体6の上面のおよそ半分の領域を露出させる。このときのドライエッチング条件は、第一シリコン窒化膜2及び第一サイドウオール膜7aが除去されないように、エッチング選択比が確保される条件で行う。
また、このドライエッチングにより、第一サイドウオール膜7aの下側の空隙部bに隣接するパッド絶縁膜5を露出させる。第二フォトレジストマスク9で保護された第一サイドウオール膜7aの下側の空隙部aの部分は、平坦化膜8で覆われたまま露出されないようにする。
また、このドライエッチングにより、第一サイドウオール膜7aの下側の空隙部bに隣接するパッド絶縁膜5を露出させる。第二フォトレジストマスク9で保護された第一サイドウオール膜7aの下側の空隙部aの部分は、平坦化膜8で覆われたまま露出されないようにする。
尚、第二フォトレジストマスク9と平坦化膜8の間に、酸化膜や窒化膜などの中間層(ハードマスク層)を成膜して、第二フォトレジストマスク9をマスクにしてこれら中間層をエッチングし、更に中間膜をマスクにして平坦化膜8をエッチングしても良い。
また、ここでは第一溝4内の第一ビット線材料埋設体6を半分露出させるパターンを平坦化膜8により形成したが、図9(A)の工程に示す第二フォトレジストマスク9の形成工程において第一溝4内を半分開口させるフォトレジストパターンが形成可能な場合には、平坦化膜8を用いずフォトレジストマスクによって第一ビット線材料埋設体6を半分露出させるパターンを形成することが好ましい。平坦化膜8を用いることなくフォトレジストマスクにより直接第一サイドウオール膜7aをパターニングすることにより、平坦化膜8形成工程および平坦化膜8のエッチング工程を削減することができる。そのため、半導体装置の製造コストを低減化することが可能となる。
次に、図11に示すように、図10(A)に示す工程で露出させた空隙部bに隣接するパッド絶縁膜5を、湿式エッチングにより除去する。このときの湿式エッチングは薬液としてHFを用い、たとえば約15nmのシリコン酸化膜を除去する相当量のエッチングを行う。なお、このときのエッチングは、HFガスなどを用いた等方性のドライエッチングでもよい。
これにより、第一サイドウオール膜7a及び第一ビット線材料埋設体6がマスクとなり、空隙部bに隣接したパッド絶縁膜5がエッチングされる。これにより、パッド絶縁膜5を開口するコンタクトホール5aが形成される。また、コンタクトホール5aにより、第一溝4の側壁面4aが露出する。このようにして、第一ビット線材料埋設体6よりも上側の位置に、第一溝4の一方の側壁面4aの一部を露出させるコンタクトホール5aが形成される。
次に、図12に示すように、第二フォトレジストマスク9及び平坦化膜8をそれぞれ、レジスト剥離液及びアッシングにより除去する。次いで、第一サイドウオール膜7aをエッチング除去し、パッド絶縁膜5を露出させる。このとき、第一サイドウオール膜7aは、熱燐酸液を用いた湿式エッチングにより除去する。また、第一サイドウオール膜7aのエッチングの際、第一シリコン窒化膜2の上部もエッチングされる。
次に、図13に示すように、第一溝4を完全に埋め込むように第二ビット線材料10aを形成する。まず、CVD法により、不純物として砒素が含まれた膜を例えば膜厚100nmで形成する。このとき、第二ビット線材料10aに含有させる不純物は砒素に限られず、リンを用いても構わない。
これにより、第一溝4は第二ビット線材料10aによって完全に埋められ、かつ半導体基板1は第二ビット線材料10aによって完全に覆われた状態になる。このとき、第二ビット線材料10aの膜厚は、第一溝4の深さに応じて、第一溝4を埋めることができるような膜厚で、かつ、厚くなり過ぎないような値に適宜設定することが好ましい。これにより、成膜時の膜厚のばらつきを防ぎ、後述する第二ビット線材料埋設体10の高さのばらつきを防ぐことができる。これにより、断面形状V字状の第二の凹部51が第二ビット線材料10aの上面の第一溝4の中央部分に対応する位置に形成される。
次に、図14に示すように、第二ビット線材料10a表面を平坦化する。この工程は、第一ビット線材料6a上面を平坦化させた工程と同様であり、その詳細については省略する。ここでは、第二ビット線材料10a上面を例えば50nm程度研磨する。これにより、第二の凹部51は研磨除去され、第二ビット線材料10a上面を平坦化するとともに、高さを揃えることができる。これにより、後述する工程において、高さと形状の等しい第二ビット線材料埋設体10を形成することができる。そのため、高さと形状の等しい第一のビット線11を形成することができる。
また、このとき、第二ビット線材料10a上面は第一シリコン窒化膜2上面が露出するまで研磨することが特に好ましい。第二ビット線材料10a上面を第一シリコン窒化膜2上面が露出するまで研磨することにより、半導体基板1全面における第二ビット線材料10aの高さを確実に揃えることができる。そのため、後述する工程における第二ビット線材料埋設体10形成の際に、第二ビット線材料埋設体10の高さのばらつきを、より効果的に抑えることができる。
次に、図15に示すように、ドライエッチング技術を用いて、第二ビット線材料10aを、およそh3=50nm程度の厚みで第一ビット線材料埋設体6の上に残るようにエッチバックを行う。これにより、第二ビット線材料10aからなる第二ビット線材料埋設体10が形成される。このときのドライエッチングの条件は、図5(A)の工程で示した条件を用いることができる。
この工程を経て、50nmの厚みのドープドビット線材料(不純物を含有したビット線材料)からなるからなる第一ビット線材料埋設体6と、50nmの厚みのドープドビット線材料からなる第二ビット線材料埋設体10とが積層された、およそ100nmの高さの第一のビット線11(ビット線)が形成される。
この工程を経て、50nmの厚みのドープドビット線材料(不純物を含有したビット線材料)からなるからなる第一ビット線材料埋設体6と、50nmの厚みのドープドビット線材料からなる第二ビット線材料埋設体10とが積層された、およそ100nmの高さの第一のビット線11(ビット線)が形成される。
第二ビット線材料埋設体10は、図11に示す工程において形成されたコンタクトホール5aを介して、半導体基板1と接続される。第一のビット線11は、下側の第一ビット線材料埋設体6を構成するドープドビット線材料とその上側の第二ビット線材料埋設体10を構成するドープドビット線材料とからなり、第一のビット線11と半導体基板1とのコンタクトは、第一のビット線11の上層である第二ビット線材料埋設体10と半導体基板1との接触で形成する構造をとる。
このとき、第二ビット線材料10a上面を予め平坦化しておくことにより、第二ビット線材料埋設体10上面を概略平坦な形状で形成することができる。これは第二ビット線材料10aの上面形状が第二ビット線材料埋設体10の上面形状に反映されるためである。また、予め第二ビット線材料10a上面を平坦化しておくことにより、半導体基板1の位置による第二ビット線材料埋設体10の上面高さのばらつきも抑制することができる。
[第二工程]
次に、第二工程では、第二ビット線材料埋設体10に含まれる不純物を半導体基板1に拡散させて第一不純物拡散領域13を形成する。
図16に、第二工程の工程図を示す。図16(A)は、半導体基板1を第一の方向から見た断面模式図である。
次に、第二工程では、第二ビット線材料埋設体10に含まれる不純物を半導体基板1に拡散させて第一不純物拡散領域13を形成する。
図16に、第二工程の工程図を示す。図16(A)は、半導体基板1を第一の方向から見た断面模式図である。
第二工程では、図16に示すように、まず、第一溝内の第一のビット線11上に、第一溝4を埋めるビット線上絶縁膜を例えばCVD法などにより形成する。ビット線上絶縁膜埋設体12の材料としては、例えばポリシラザン等の塗布系のSOD膜を用いることが好ましく、例えば200nmの厚みに成長させると良い。このとき、ビット線上絶縁膜の材料はSOD膜に限られず、シリコン酸化膜やBPSG膜などを用いても構わない。
次いで、たとえばCMP法により、マスク窒化膜2が露出するまでビット線上絶縁膜の上面を研磨する。これにより、ビット線上絶縁膜からなるビット線上絶縁膜埋設体12が形成される。ビット線上絶縁膜埋設体12は第一溝内に埋め込まれ、Y方向に延在した構成となる。
次に、熱処理を行い、ビット線上絶縁膜埋設体12のアニールを行うと共に、第二ビット線材料埋設体10に含有されているN型不純物(砒素)を半導体基板1に拡散させる。これにより、N型の第一不純物拡散領域13が形成される。不純物は約30nmの深さまで半導体基板1中に拡散され、これにより、上方向、横方向、下方向に約30〜40nmの広がりを持つ第一不純物拡散領域13が形成される。熱処理は、たとえばランプ加熱による急速熱処理法を用いることができ、例えば1000℃、10秒の条件で行うことができる。
[第三工程]
次に、第三工程では、第一の方向に交差する第二の方向に沿って第二溝15を半導体基板1に設けて、第一不純物拡散領域13を包含するピラー部1bを形成する。
図17及び図18に第三工程の工程図を示す。図17(A)は、半導体基板を第二の方向から見た断面模式図であり、図17(B)は、半導体基板の平面模式図である。図17(B)におけるY−Y’線に対応する断面図が図17(A)になる。また、図18(B)及び(C)は半導体基板を第二の方向から見た断面模式図であり、図18(D)は半導体基板1の平面模式図である。図18(D)のY1−Y1’線に対応する断面図が図18(B)であり、図18(D)のY2−Y2’線に対応する断面図が図18(C)である。
次に、第三工程では、第一の方向に交差する第二の方向に沿って第二溝15を半導体基板1に設けて、第一不純物拡散領域13を包含するピラー部1bを形成する。
図17及び図18に第三工程の工程図を示す。図17(A)は、半導体基板を第二の方向から見た断面模式図であり、図17(B)は、半導体基板の平面模式図である。図17(B)におけるY−Y’線に対応する断面図が図17(A)になる。また、図18(B)及び(C)は半導体基板を第二の方向から見た断面模式図であり、図18(D)は半導体基板1の平面模式図である。図18(D)のY1−Y1’線に対応する断面図が図18(B)であり、図18(D)のY2−Y2’線に対応する断面図が図18(C)である。
まず、図17(A)、(B)に示すように、ビット線上絶縁膜埋設体12及び第一シリコン窒化膜2上に、第三フォトレジストマスク14を形成する。第三フォトレジストマスク14は、第二溝を形成するためのマスクであって、図17(B)に示すように第一の方向Xに延在するストライプ状の構成とする。第三フォトレジストマスク14は、例えばY方向に幅50nm、間隔50nmの寸法で形成する。
次いで、図18(A)、(B)、(C)に示すように、第三フォトレジストマスク14をマスクにして、たとえば四フッ化炭素(CF4)を含むガスにより、ビット線上絶縁膜埋設体12を180nm程度ドライエッチングする。このとき、第二溝15の底面12aに第一のビット線11(ビット線)が露出しないようにドライエッチングを行う。これにより、第一のビット線11の上に約20nmのビット線上絶縁膜埋設体12が残留し、また、Y方向に延在するピラー部1bが形成される。
これにより、ビット線上絶縁膜埋設体12は第二溝15により分断された構成となる。また、このエッチングにより、半導体基板1上の第一シリコン窒化膜2は除去され、半導体基板1(ピラー部1b)上面が露出する。
ビット線上絶縁膜埋設体12のエッチングは例えば、四フッ化炭素(CF4)を含むガスをエッチングガスとするドライエッチングで行う。尚、ビット線上絶縁膜12のエッチングと第一シリコン窒化膜2のエッチングは同時に行っても、順次行ってもどちらでもかまわない。
ビット線上絶縁膜埋設体12のエッチングは例えば、四フッ化炭素(CF4)を含むガスをエッチングガスとするドライエッチングで行う。尚、ビット線上絶縁膜12のエッチングと第一シリコン窒化膜2のエッチングは同時に行っても、順次行ってもどちらでもかまわない。
引き続き、図18(A)に示すように、塩素(Cl2)を含むガスを用いて、第一シリコン窒化膜2の下に存在していた半導体基板1を130nmの深さまでエッチングする。これにより、第二の方向Yに延在する第二溝15が形成される。また、ピラー部1bは、先の工程で形成した第一溝4と、半導体基板1を平面視して第一溝4に直交する第二溝15に区画された平面視矩形形状の構成となる。ピラー部1bは、第一の方向X及び第二の方向Yに沿ってマトリックス状に複数形成される。
このとき、半導体基板1のエッチング後の底面1aの位置と、ビット線上絶縁膜埋設体12のエッチング後の底面12aの位置とは、ほぼ面一にすることが好ましい。
このとき、半導体基板1のエッチング後の底面1aの位置と、ビット線上絶縁膜埋設体12のエッチング後の底面12aの位置とは、ほぼ面一にすることが好ましい。
以上のように、ビット線上絶縁膜埋設体12及び半導体基板1を順次エッチングすることにより、第二溝15を形成する方法を説明したが、半導体基板1をエッチングした後にビット線上絶縁膜埋設体12をエッチングしてもかまわない。また、半導体基板1とビット線上絶縁膜埋設体12を同時にエッチングすることにより第二溝15を形成しても良い。
[第四工程]
次に、第四工程では、第二溝15の側壁面(ピラー部の側壁面1c)にゲート絶縁膜16を形成してから、ゲート絶縁膜16を介してピラー部1bに対向する配線17を第
2溝15内に形成する。
図19及び図20に、第四工程の工程図を示す。図19(A)及び図19(B)は半導体基板1を第二の方向Yから見た断面模式図である。また、図20(A)及び(B)は半導体基板1を第二の方向から見た断面模式図であり、図20(C)は半導体基板1の平面模式図である。図20(C)のY1−Y1’線に対応する断面図が図20(A)であり、図20(C)のY2−Y2’線に対応する断面図が図20(B)である。
次に、第四工程では、第二溝15の側壁面(ピラー部の側壁面1c)にゲート絶縁膜16を形成してから、ゲート絶縁膜16を介してピラー部1bに対向する配線17を第
2溝15内に形成する。
図19及び図20に、第四工程の工程図を示す。図19(A)及び図19(B)は半導体基板1を第二の方向Yから見た断面模式図である。また、図20(A)及び(B)は半導体基板1を第二の方向から見た断面模式図であり、図20(C)は半導体基板1の平面模式図である。図20(C)のY1−Y1’線に対応する断面図が図20(A)であり、図20(C)のY2−Y2’線に対応する断面図が図20(B)である。
先ず図19(A)、(B)に示すように、第三フォトレジストマスク14を除去する。次に、第二溝15によって露出されたピラー部1bの側面1cと半導体基板1の底面1aとに渡って、ゲート絶縁膜16を形成する。ゲート絶縁膜16は例えばシリコン酸化膜で構成され、熱酸化法によって形成され、膜厚は例えば約5nmにすると良い。また、ゲート絶縁膜16の材料はシリコン酸化膜に限らず、シリコン酸窒化膜(SiON)を用いても良い。また、高誘電率膜(High−K膜)などをCVD法などを用いて形成してもよい。
次に、配線用の導電膜17aを全面に形成する。導電膜17aは例えば、リンを含むドープドシリコン膜をCVD法によって15nmの厚みで形成する。また、導電膜17
aの材料はドープドシリコン膜に限られず、タングステンシリサイド膜や高融点金属膜などを用いてもよい。
次に、配線用の導電膜17aを全面に形成する。導電膜17aは例えば、リンを含むドープドシリコン膜をCVD法によって15nmの厚みで形成する。また、導電膜17
aの材料はドープドシリコン膜に限られず、タングステンシリサイド膜や高融点金属膜などを用いてもよい。
次に、図20(A),(B),(C)に示すように、ドライエッチング技術を用いて導電膜17aをエッチバックし、ピラー部1bの側壁面1cに対向するゲート電極(ワード線)17bを形成する。ゲート電極17bの高さは約100nmに形成する。図20(C)は、この工程において、半導体基板1上部から見た平面図である。また、図20(C)を、Y1−Y1’線で切った断面模式図が図20(A)、Y2−Y2’で切った断面模式図が20(B)である。
ゲート電極17bの高さ寸法は、ゲート電極17bにおけるゲート長となる。また、ゲート電極17bの高さは、エッチバックの量の制御により調整することができる。また、ピラー部1bの先端部では、側壁面1cが高さ方向に長さ30nmにわたって露出される。
図20(A),(B)に示すように、ゲート電極17bは、ピラー部1bの側壁面1cからビット線上絶縁膜埋設体12の側壁に渡って形成され、半導体基板1を平面視したときに第一の方向Xに延在する配線17を構成する。また、配線17のうち、ゲート絶縁膜16を介してピラー部1bとY方向で対向する部分がゲート電極17bとなる。互いにピラー部1bと対向するゲート電極17bは同電位に設定し、1つの配線層として用いることができる。また、このゲート電極17bはワード線として機能する。
[第五工程]
次に、第五工程では、ピラー部1bの先端部に、第二不純物拡散領域19を形成する。
図21及び図22に、第五工程の工程図を示す。図21(A)及び図21(B)は半導体基板1を第二の方向から見た断面模式図である。
また、図22(A)は半導体基板を第一の方向Xから見た断面模式図であり、図22(B)及び図22(C)は半導体基板を第二の方向Yから見た断面模式図であり、図22(D)は半導体基板1の平面模式図である。また、図22(D)におけるX−X’線に対応する断面図が図22(A)、Y1−Y1’線に対応する断面図が図22(B)であり、Y2−Y2’線に対応する断面図が図22(C)である。
次に、第五工程では、ピラー部1bの先端部に、第二不純物拡散領域19を形成する。
図21及び図22に、第五工程の工程図を示す。図21(A)及び図21(B)は半導体基板1を第二の方向から見た断面模式図である。
また、図22(A)は半導体基板を第一の方向Xから見た断面模式図であり、図22(B)及び図22(C)は半導体基板を第二の方向Yから見た断面模式図であり、図22(D)は半導体基板1の平面模式図である。また、図22(D)におけるX−X’線に対応する断面図が図22(A)、Y1−Y1’線に対応する断面図が図22(B)であり、Y2−Y2’線に対応する断面図が図22(C)である。
第五工程では、まず図21に示すように、第二溝15を埋める第一層間絶縁膜18を形成する。第一層間絶縁膜18は例えばポリシラザン等の塗布系SOD膜で形成し、膜厚は例えば200nmとする。第一層間絶縁膜18の材料はSOD膜に限られず、シリコン酸化膜やBPSG膜などをCVD法で形成してもよい。
次いで、CMP法を用いて第一層間絶縁膜18上面を研磨除去し、第一シリコン窒化膜2を露出させる。CMP処理によって、第一シリコン窒化膜2の上面からビット線上絶縁膜12の上面に渡って面一の面が形成される。なお、CMP法に代えて、ドライエッチング技術を用いたエッチバック法を行ってもよい。
次に、図22(A),(B),(C),(D)に示すように、第一シリコン窒化膜2をエッチングにより除去して、ピラー部1bの先端部を露出させる。
まず、第一シリコン窒化膜2をエッチングにより除去する。第一シリコン窒化膜2のエッチングとしては、熱燐酸液を用いた湿式エッチングを用いることができる。
次いで、ピラー部1bの先端部にN型不純物を導入する。例えば、砒素をイオン注入法により、たとえばエネルギー10KeV,ドーズ量1×1015atoms/cm2の条件で導入する。このようにしてピラー部1bの先端部に第二不純物拡散層19が形成される。おこのとき、不純物は砒素に限定されず、燐を用いてもかまわない。
まず、第一シリコン窒化膜2をエッチングにより除去する。第一シリコン窒化膜2のエッチングとしては、熱燐酸液を用いた湿式エッチングを用いることができる。
次いで、ピラー部1bの先端部にN型不純物を導入する。例えば、砒素をイオン注入法により、たとえばエネルギー10KeV,ドーズ量1×1015atoms/cm2の条件で導入する。このようにしてピラー部1bの先端部に第二不純物拡散層19が形成される。おこのとき、不純物は砒素に限定されず、燐を用いてもかまわない。
次いで熱処理を行い、ピラー部1bに導入した不純物を活性化させる。熱処理は例えば、急速熱処理法を用いて900℃、30秒の条件で行う。この熱処理によって、第一不純物拡散層13、第二不純物拡散層19はそれぞれ、熱拡散して広がる。これにより第一不純物拡散層13は半導体基板1中に約60nmの広がりをもった領域を形成し、ゲート電極17bの下端に対向する半導体基板1まで拡散する。これにより、第一不純物拡散層13、第二不純物拡散層19はそれぞれ、縦型MOSトランジスタのソース/ドレイン電極として機能する。
次いで、リンを導入したドープドシリコン膜を、第一シリコン窒化膜2が除去された部分に埋め込み、第一層間絶縁膜18の上面を覆うように形成する。このとき、ドープドシリコン膜の膜厚は例えば200nmとする。その後、CMP法を用いて、第一層間絶縁膜18の上面が露出するまでドープドシリコン膜を研磨除去する。このようにして、ピラー部1bの上にコンタクトプラグ20を形成する。なお、CMP法に代えて、ドライエッチング技術を用いたエッチバック法によってドープドシリコン膜の一部を除去することで、コンタクトプラグ20を形成してもよい。以上により、ピラー部1b、ゲート電極17b及び第一、第二不純物拡散領域13、19を具備する縦型トランジスタが完成する。
次に、図23(A),(B),(C),(D)に示すように、コンタクトプラグ20に接続するキャパシタ30を形成する。
図23(A)は図23(D)をX−X’線に沿って切った断面図、図23(B)は図23(C)をY−Y’線に沿って切った断面図、図23(C)はゲート電極17bが存在する位置(Z2−Z2’)で基板主面に平行な平面で切った断面図、図23(D)は第二ビット線材料埋設体10が存在する位置(Z1−Z1’)で半導体基板1主面に平行な平面で切った断面図である。
図23(A)は図23(D)をX−X’線に沿って切った断面図、図23(B)は図23(C)をY−Y’線に沿って切った断面図、図23(C)はゲート電極17bが存在する位置(Z2−Z2’)で基板主面に平行な平面で切った断面図、図23(D)は第二ビット線材料埋設体10が存在する位置(Z1−Z1’)で半導体基板1主面に平行な平面で切った断面図である。
まず、底部を有し、上部が開口した中空円筒状の形状(シリンダー型)の第一キャパシタ電極21を形成する。第一キャパシタ電極21の構成材料としては、例えば窒化チタン膜を用いることができる。
次に、ALD法により、第一キャパシタ電極21の全面を覆うようにキャパシタ絶縁膜22を形成する。キャパシタ絶縁膜22の構成材料としては、例えばZrO2膜を用いることができるが、キャパシタ絶縁膜22の構成材料はこれに限定されず、Al2O5、HfO2などの高誘電率膜やそれらの積層膜を用いることができる。
次に、ALD法により、第一キャパシタ電極21の全面を覆うようにキャパシタ絶縁膜22を形成する。キャパシタ絶縁膜22の構成材料としては、例えばZrO2膜を用いることができるが、キャパシタ絶縁膜22の構成材料はこれに限定されず、Al2O5、HfO2などの高誘電率膜やそれらの積層膜を用いることができる。
次に、第一キャパシタ電極21及びキャパシタ絶縁膜22を覆うように第二キャパシタ電極23を形成する。第二キャパシタ電極23の構成材料は窒化チタン膜を用いることができる。
第二キャパシタ電極23を形成後、第二キャパシタ電極23上に第二層間絶縁膜24を形成する。第二層間絶縁膜24の構成材料としてはシリコン酸化膜などを用いることができる。これにより、第一キャパシタ電極21、キャパシタ絶縁膜22および第二キャパシタ電極23からなるキャパシタ30が形成される。
第二キャパシタ電極23を形成後、第二キャパシタ電極23上に第二層間絶縁膜24を形成する。第二層間絶縁膜24の構成材料としてはシリコン酸化膜などを用いることができる。これにより、第一キャパシタ電極21、キャパシタ絶縁膜22および第二キャパシタ電極23からなるキャパシタ30が形成される。
次に、第二層間絶縁膜24上に配線層25をパターニング形成する。配線層25としては、チタン膜と窒化チタン膜とアルミニウム膜を積層した膜を用いることができる。
次に、配線層25を覆うように第三層間絶縁膜26を形成する。第三層間絶縁膜26の材料としては、シリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
次に、配線層25を覆うように第三層間絶縁膜26を形成する。第三層間絶縁膜26の材料としては、シリコン酸化膜などを用いることができる。
以上により、本実施形態の半導体装置が完成する。
本発明の半導体装置の製造方法によれば、第一溝4の内部を完全に埋め込むように第一ビット線材料6aを形成したのち、CMPにより第一ビット線材料6a上面の第一の凹部50がなくなるまで第一ビット線材料6a上面を研磨、平坦化する。これにより、第一ビット線材料6aをエッチバックする際に、第一ビット線材料埋設体6上面に第一ビット線材料6a上面の平坦な形状が反映される。そのため、表面が平坦でかつ高さの等しい第一ビット線材料埋設体6を形成することができる。これにより、同じ形状で高さの等しいビット線(第一のビット線11)を形成することができる。
これにより、ビット線の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を形成することができる。そのため、半導体装置の性能を高めることが可能となる。
これにより、ビット線の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を形成することができる。そのため、半導体装置の性能を高めることが可能となる。
本実施形態の半導体装置の製造方法によれば、第一溝4の内面にパッド絶縁膜5を形成し、第一ビット線材料埋設体6より上側の位置においてコンタクトホール5aを設け、第一ビット線材料埋設体6上に第二ビット線材料埋設体10を積層することで、第一のビット線11のうち第二ビット線材料埋設体10のみをコンタクトホール5aを介して半導体基板1に接触させることができる。その後、熱拡散を行うことで、半導体基板1に第一不純物拡散領域13を確実に形成することができる。
更に、本実施形態の半導体装置の製造方法によれば、第一ビット線材料埋設体6を形成した後、パッド絶縁膜5とエッチング速度比が異なる材質からなるサイドウオール膜7aを第一溝4の内面に形成し、次いで第一ビット線材料埋設体6を一部エッチングしてパッド絶縁膜5の一部を露出させてからコンタクトホール5aを設けるので、第一ビット線材料埋設体6及びサイドウオール膜7aをコンクトホール5a形成時のマスクとして利用できる。これにより、加工が比較的行いにくいピラー部1bの側壁面にコンタクトホール5aが位置するにもかかわらず、コンタクトホール5aの設置位置や寸法を精度良く制御することができ、特性が安定した半導体装置を製造することができる。
更にまた、本実施形態の半導体装置の製造方法によれば、第一溝4と第二溝15とに区画された複数のピラー部1bを第一の方向Y及び第二の方向Xに沿ってマトリックス状に形成するので、半導体装置の集積度をより高めることができる。
また、第四工程において、ピラー部1bの第一の方向Yの両側に、ゲート絶縁膜16を介して一対の配線17を形成するので、ダブルゲート型のトランジスタを容易に形成することができる。
更に、第二工程において、第一溝4内の第一のビット線11上に、第一溝4を埋めるビット線上絶縁膜12を形成してから、第二ビット線材料埋設体10に含まれる不純物を半導体基板1に熱拡散させるので、熱拡散時に第二ビット線材料埋設体10の表面が酸化される恐れがない。これにより、第一のビット線11の一部である第二ビット線材料埋設体10の断面積が減少する虞がなく、第一のビット線11の比抵抗の増大を防止できる。
また、本実施形態の半導体装置によれば、ピラー部1bの基端部において第一のビット線と第一不純物拡散領域とが接触し、また、ピラー部1bの先端部に第二不純物拡散領域19が設けられるので、ボディ領域の長さを十分に確保することができ、短チャネル効果を抑制できる。
更に、本実施形態の半導体装置によれば、第一のビット線11とピラー部1bとを分離するパッド絶縁膜5をピラー部1bの一側面1cに形成する一方、パッド絶縁膜5にコンタクトホール5aが設ける。このコンタクトホール5aを介して第一のビット線11の半導体層10と第一不純物拡散領域13とを接触させることにより、第一のビット線11を半導体基板1から絶縁分離させつつ第一不純物拡散領域13に接触させることができる。そのため、コンタクトプラグが不要となり、半導体装置の集積度を高めることができる。
また、複数のピラー部1bをマトリックス状に形成し、ピラー部1b同士間の第一溝4及び第二溝15にそれぞれ、第一のビット線11及び配線17を配設するため、半導体装置の集積度をより高めることができる。
また、ピラー部1bの第一の方向Xの両側に、ゲート絶縁膜16を介して一対の配線17を対向して配置することにより、ダブルゲートトランジスタを構成することができる。
更に、ピラー部1bの第二不純物拡散領域19に、コンタクトプラグ20を介して記憶素子であるキャパシタ30を接続することにより、半導体装置をDRAMとして機能させることができる。
更に、ピラー部1bの第二不純物拡散領域19に、コンタクトプラグ20を介して記憶素子であるキャパシタ30を接続することにより、半導体装置をDRAMとして機能させることができる。
「第二の実施形態」
以下、本実施形態の半導体装置の製造方法について、図24〜図28を参照して説明する。図24〜図28、半導体基板を第一の方向から見た断面模式図である。
本実施形態では、第二のビット線140(ビット線)を金属膜により形成する点が、第一の実施形態と異なる部分である。以下、本実施形態の詳細を記すが、第一の実施形態と同様の部分についてはその説明を省略する。
以下、本実施形態の半導体装置の製造方法について、図24〜図28を参照して説明する。図24〜図28、半導体基板を第一の方向から見た断面模式図である。
本実施形態では、第二のビット線140(ビット線)を金属膜により形成する点が、第一の実施形態と異なる部分である。以下、本実施形態の詳細を記すが、第一の実施形態と同様の部分についてはその説明を省略する。
まず、第二ビット線材料10a表面を平坦化する工程までを第一の実施形態と同様に行う。ここまでの工程は第一の実施形態と同様であるため、その説明は省略する。第二ビット線材料10a上面を平坦化し、第二のビット線材料埋設体10を形成した状態を図24に示す。
次いで、図25に示すように、第二ビット線コンタクト10bを形成する。まず、第一溝4の底面4bが露出するまでエッチバックを行い、第二のビット線材料埋設体10および第一ビット線材料埋設体6を除去する。このときのエッチングは異方性の強いエッチング条件とする。これにより、コンタクトホール5aに埋め込まれた第二のビット線材料埋設体10は残存し、第二ビット線コンタクト10bを構成する。
次いで、図26に示すように、第三ビット線材料140cを形成する。まず、CVD法により、チタン膜(Ti)、窒化チタン膜(TiN)およびタングステン膜(W)を順次成膜することにより第一溝4を完全に埋め込む。このときのチタン膜、窒化チタン膜およびタングステン膜のそれぞれ膜厚は、たとえば5nm、5nm、90nmとする。
これにより、チタン膜および窒化チタン膜からなる積層膜はバリア膜140aを構成し、タングステン膜は埋め込み膜140bを構成する。これにより、バリア膜140aおよび埋め込み膜140bが積層してなる、およそ100nmの高さの第三ビット線材料140cが形成される。これにより、断面形状V字状の第三の凹部151が第三ビット線材料140cの上面の第一溝4の中央部分に対応する位置に形成される。
次いで、図27に示すように、第三ビット線材料140c表面を平坦化する。まず、CMP法により、第三ビット線材料140c上面を、第三の凹部151が消えるように例えば50nm程度研磨する。このとき、第三ビット線材料140c上面は第一シリコン窒化膜2上面が露出するまで研磨することが特に好ましい。第三ビット線材料140cの高さを揃えることができるため、後述する工程における第二のビット線140形成の際に、第二のビット線140の高さのばらつきをより効果的に抑えることができる。
次いで、図28に示すように、第一溝4の底部に第三ビット線材料140cが残るように、エッチバックを行う。このとき、チタン膜および窒化チタン膜(バリア膜140a)とタングステン膜(埋め込み膜140b)が、互いに略同じ高さで残るように、エッチバックを行う。これにより、埋め込まれた第三ビット線材料140cからなる第二のビット線140が形成される。このときの第二のビット線140の厚みはたとえば、第一溝4の底面4bからh4=約100nmになるようにエッチバックすればよい。また、第二のビット線140はメモリセルのビット配線として機能する。
このとき、前述した図27における工程で、第三ビット線材料140c上面を予め平坦化しておくことにより、第二のビット線140上面を概略平坦な形状で形成することができる。これは第三ビット線材料140cの上面形状が第二のビット線140の上面形状に反映されるためである。また、予め第三ビット線材料140c上面を平坦化しておくことにより、半導体基板1の位置による第二のビット線140の上面高さのばらつきも抑制することができる。これにより、高さ約100nmのビット線材埋設体(第二のビット線)140が形成される。第二のビット線140はビット線として機能し、第二ビット線コンタクト10bを介してピラー部1bに接続される。
この後、第一の実施形態の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造する。第一不純物拡散領域13は、第二ビット線コンタクト10bに含まれるN型不純物などの不純物を半導体基板1に拡散させることにより形成する。第一不純物拡散領域13は、ソース/ドレイン電極の一方として機能する。
本発明の半導体装置の製造方法によれば、第一溝4の内部を完全に埋め込むように金属膜からなる第三ビット線材料140cを形成したのち、CMPにより第三ビット線材料140c上面の第三の凹部151がなくなるまで第三ビット線材料140c上面を研磨、平坦化する。これにより、第三ビット線材料140cをエッチバックしても、表面が平坦で、かつ、等しい高さの第二のビット線140を形成することができる。そのため、ビット線(第二のビット線140)の配線抵抗値のばらつきが生じず、所定の動作特性を備えた半導体装置を容易に形成することができる。
また、本実施形態では、第二のビット線140(ビット線)を窒化チタン膜とタングステン膜を順次堆積した積層膜からなる金属膜で形成する。金属膜の比抵抗は、第一の実施形態の第一ビット線材料6aよりも低抵抗であるため、第二のビット線140(ビット線)を更に低抵抗化することができる。そのため、情報の書き込み、読み出しをさらに高速化することが可能となる。
以上の説明ではDRAMのメモリセルの場合を説明したが、本発明はこれに限定されず、DRAM以外の半導体装置のメモリセル領域に縦型MOSトランジスタを配置し、縦型MOSトランジスタの下層にビット線を設ける場合であっても適用可能である。例えばキャパシタの代わりに、記憶素子として相変化材料層を設けることで、本発明を適用した相変化メモリ素子(PRAM)を形成してもかまわない。また、記憶素子として抵抗変化材料層を設けることで、本発明を適用した抵抗変化メモリ素子(RRAM)を形成することができる。
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
(実施例1)
(実施例1)
[第一工程]
先ず、図1に示すように、P型のシリコン基板からなる半導体基板1上に第一シリコン窒化膜2を50nmの厚みで形成した
次いで、図2(A)、(B)に示すように、第一シリコン窒化膜2上に、第一の方向Xに幅50nm、間隔50nmで並び、第二の方向Yに延在するストライプ状の第一フォトレジストマスク3を形成した。次いで、第一フォトレジストマスク3をマスクにして、異方性ドライエッチングにより第一シリコン窒化膜2及び半導体基板1を順次パターニングした。これにより、第二の方向Yに延在する壁形状のピラー部1bと、半導体基板1に第一の方向Xに延在し、第二の方向Yに50nm間隔で並ぶ250nmの深さの第一溝4を形成した。
先ず、図1に示すように、P型のシリコン基板からなる半導体基板1上に第一シリコン窒化膜2を50nmの厚みで形成した
次いで、図2(A)、(B)に示すように、第一シリコン窒化膜2上に、第一の方向Xに幅50nm、間隔50nmで並び、第二の方向Yに延在するストライプ状の第一フォトレジストマスク3を形成した。次いで、第一フォトレジストマスク3をマスクにして、異方性ドライエッチングにより第一シリコン窒化膜2及び半導体基板1を順次パターニングした。これにより、第二の方向Yに延在する壁形状のピラー部1bと、半導体基板1に第一の方向Xに延在し、第二の方向Yに50nm間隔で並ぶ250nmの深さの第一溝4を形成した。
次に、図3に示すように、第一フォトレジストマスク3を除去し、熱酸化法によってシリコン酸化膜(SiO2)からなる膜厚7nmのパッド絶縁膜5を形成した。次に、CVD法により、リンをドープした第一ビット線材料6aを100nmの膜厚で形成した。これにより第一溝4は第一ビット線材料埋設体6によって完全に埋められ、かつ半導体基板1は第一ビット線材料埋設体6によって完全に覆われた。
また、これにより、第一の凹部50が第一ビット線材料6aの上面の第一溝4の中央部分に対応する位置に形成された。第一の凹部50の断面形状はV字状であり、窪みの深さ及び窪みの断面形状は、第一溝4の位置により異なっていた。
次に、図4に示すように、CMP法により第一ビット線材料6a上面を50nm研磨した。これにより第一の凹部50は消え、第一ビット線材料6a上面は平坦化された。また、半導体基板1全面における第一ビット線材料6aの高さも均一化された。
また、これにより、第一の凹部50が第一ビット線材料6aの上面の第一溝4の中央部分に対応する位置に形成された。第一の凹部50の断面形状はV字状であり、窪みの深さ及び窪みの断面形状は、第一溝4の位置により異なっていた。
次に、図4に示すように、CMP法により第一ビット線材料6a上面を50nm研磨した。これにより第一の凹部50は消え、第一ビット線材料6a上面は平坦化された。また、半導体基板1全面における第一ビット線材料6aの高さも均一化された。
次に、図5に示すように、第一ビット線材料6aを第一溝4の底面4bからh1=80nmの高さになるまでエッチバックを行った。
このときのエッチバックは、以下の条件で行った。
ガス:Cl2/HBr/O2=30sccm/230sccm/10sccm
圧力:6mTorr
装置:ICP方式
このときのエッチバックは、以下の条件で行った。
ガス:Cl2/HBr/O2=30sccm/230sccm/10sccm
圧力:6mTorr
装置:ICP方式
次に、図6に示すようにCVD法により、膜厚7nmの第二シリコン窒化膜7を形成した。次いで、第二シリコン窒化膜7をエッチバックし、第一サイドウオール膜7aを形成した。これにより、第一ビット線材料埋設体6の上面が露出した。
次に、図7に示すように、第一ビット線材料埋設体6の上部をエッチバックし、第一ビット線材料埋設体6の高さを30nm下げた。これにより、第一ビット線材料埋設体6の高さは第一溝4の底面4bからh2=50nmの厚みとなった。
このときのエッチバックは、以下の条件で行った。
ガス:Cl2/HBr=30sccm/240sccm
圧力:6mTorr
装置:ICP方式
これにより、第一サイドウオール膜7aの下端部7bよりも下側に位置するパッド絶縁膜5の一部が露出した。絶縁膜5の露出した部分の一方側の第一の空隙部a、および、他方側の第二の空隙部bの高さh2は30nmであった。
このときのエッチバックは、以下の条件で行った。
ガス:Cl2/HBr=30sccm/240sccm
圧力:6mTorr
装置:ICP方式
これにより、第一サイドウオール膜7aの下端部7bよりも下側に位置するパッド絶縁膜5の一部が露出した。絶縁膜5の露出した部分の一方側の第一の空隙部a、および、他方側の第二の空隙部bの高さh2は30nmであった。
次に、図8に示すように、第一溝4内を埋め込むと共に第一シリコン窒化膜2を覆うように、反射防止膜(BARC)からなる平坦化膜8を80nmの膜厚で形成した。
次に、図9(A)、(B)に示すように、平坦化膜8上に、第一の方向Yに延在する幅50nm程度、間隔50nmの第二フォトレジストマスク9を形成した。
次に、図10に示すように、第二フォトレジストマスク9をマスクにして平坦化膜8をパターニングし、第一溝4内の第一ビット線材料埋設体6上面のおよそ半分の領域、および、空隙部bに隣接するパッド絶縁膜5を露出させた。次に、HFにより15nmのシリコン酸化膜を除去する相当量のエッチングを行い、図11に示すように、パッド絶縁膜5を開口するコンタクトホール5aを形成するとともに、第一溝4の側壁面4aを露出させた。
次に、図9(A)、(B)に示すように、平坦化膜8上に、第一の方向Yに延在する幅50nm程度、間隔50nmの第二フォトレジストマスク9を形成した。
次に、図10に示すように、第二フォトレジストマスク9をマスクにして平坦化膜8をパターニングし、第一溝4内の第一ビット線材料埋設体6上面のおよそ半分の領域、および、空隙部bに隣接するパッド絶縁膜5を露出させた。次に、HFにより15nmのシリコン酸化膜を除去する相当量のエッチングを行い、図11に示すように、パッド絶縁膜5を開口するコンタクトホール5aを形成するとともに、第一溝4の側壁面4aを露出させた。
次に、図12に示すように、第二フォトレジストマスク9及び平坦化膜8をそれぞれ、レジスト剥離液及びアッシングにより除去した。次いで、熱燐酸液を用いた湿式エッチングにより第一サイドウオール膜7aを除去し、パッド絶縁膜5を露出させた。
次に、図13に示すように、CVD法により、不純物として砒素が含まれた第二ビット線材料10aを100nmの膜厚で、第一溝4を完全に埋め込むように形成した。
次に、図14に示すように、第一ビット線材料6a上面を平坦化させた工程と同様の条件で研磨を行い、第二ビット線材料10a上面を平坦化した。これにより、半導体基板1全面における第二ビット線材料10aの高さが均一化された。
次に、図13に示すように、CVD法により、不純物として砒素が含まれた第二ビット線材料10aを100nmの膜厚で、第一溝4を完全に埋め込むように形成した。
次に、図14に示すように、第一ビット線材料6a上面を平坦化させた工程と同様の条件で研磨を行い、第二ビット線材料10a上面を平坦化した。これにより、半導体基板1全面における第二ビット線材料10aの高さが均一化された。
次に図15に示すように、ドライエッチングにより、第二ビット線材料10aがh3=50nmの厚みで第一ビット線材料埋設体6の上に残るようにエッチバックを行い、第二ビット線材料10aからなる第二ビット線材料埋設体10を形成した。このときのドライエッチングの条件は、図5(A)の工程で示した条件と同様とした。これにより50nmの厚みの第一ビット線材料埋設体6と、50nmの厚みの第二ビット線材料埋設体10とが積層してなる100nmの高さの第一のビット線11(ビット線)が形成された。
[第二工程]
次いで、図16に示すように、CVD法により、第一溝内の第一のビット線11上にSOD膜からなるビット線上絶縁膜を200nmの膜厚で形成し、第一溝4を埋め込んだ。次いでCMP法により、マスク窒化膜2が露出するまでビット線上絶縁膜の上面を研磨し、ビット線上絶縁膜埋設体12を形成した。次に、ランプ加熱による急速熱処理法により1000℃、10秒の条件で熱処理を行い、第二ビット線材料埋設体10に含有されているN型不純物(砒素)を半導体基板1に拡散させた。これにより、上方向、横方向、下方向に約30〜40nmの広がりを持つN型の第一不純物拡散領域13を形成した。
次いで、図16に示すように、CVD法により、第一溝内の第一のビット線11上にSOD膜からなるビット線上絶縁膜を200nmの膜厚で形成し、第一溝4を埋め込んだ。次いでCMP法により、マスク窒化膜2が露出するまでビット線上絶縁膜の上面を研磨し、ビット線上絶縁膜埋設体12を形成した。次に、ランプ加熱による急速熱処理法により1000℃、10秒の条件で熱処理を行い、第二ビット線材料埋設体10に含有されているN型不純物(砒素)を半導体基板1に拡散させた。これにより、上方向、横方向、下方向に約30〜40nmの広がりを持つN型の第一不純物拡散領域13を形成した。
[第三工程]
次に、図17(A)、(B)に示すように、第一の方向Xに延在するストライプ状の第三フォトレジストマスク14を形成した。
次いで、図18(A)、(B)、(C)に示すように、第三フォトレジストマスク14をマスクにして四フッ化炭素(CF4)を含むガスにより、ビット線上絶縁膜埋設体12を180nmドライエッチングし、Y方向に延在するピラー部1bを形成した。
これにより半導体基板1上の第一シリコン窒化膜2は除去され、半導体基板1(ピラー部1b)上面が露出した。引き続き、塩素(Cl2)を含むガスを用いて、第一シリコン窒化膜2の下に存在していた半導体基板1を130nmの深さまでエッチングした。これにより、第二の方向Yに延在する第二溝15を形成した。これにより、半導体基板1の底面1aの位置と、ビット線上絶縁膜埋設体12のエッチング後の底面12aの位置とは、ほぼ面一になった。
次に、図17(A)、(B)に示すように、第一の方向Xに延在するストライプ状の第三フォトレジストマスク14を形成した。
次いで、図18(A)、(B)、(C)に示すように、第三フォトレジストマスク14をマスクにして四フッ化炭素(CF4)を含むガスにより、ビット線上絶縁膜埋設体12を180nmドライエッチングし、Y方向に延在するピラー部1bを形成した。
これにより半導体基板1上の第一シリコン窒化膜2は除去され、半導体基板1(ピラー部1b)上面が露出した。引き続き、塩素(Cl2)を含むガスを用いて、第一シリコン窒化膜2の下に存在していた半導体基板1を130nmの深さまでエッチングした。これにより、第二の方向Yに延在する第二溝15を形成した。これにより、半導体基板1の底面1aの位置と、ビット線上絶縁膜埋設体12のエッチング後の底面12aの位置とは、ほぼ面一になった。
[第四工程]
次に、図19(A)、(B)に示すように、第三フォトレジストマスク14を除去した。次いで、ピラー部1bの側面1cと半導体基板1の底面1aとに渡って、熱酸化法により5nmのシリコン酸化膜からなるゲート絶縁膜16を形成した。次いでCVD法により、リンを含むドープドシリコン膜からなる15nmの膜厚の導電膜17aを全面に形成した。
次に、図20(A)、(B)、(C)に示すように導電膜17aをエッチバックし、100nmの高さのゲート電極17bを形成した。これにより、ピラー部1bの先端部で側壁面1cが高さ方向に長さ30nmにわたって露出された。
次に、図19(A)、(B)に示すように、第三フォトレジストマスク14を除去した。次いで、ピラー部1bの側面1cと半導体基板1の底面1aとに渡って、熱酸化法により5nmのシリコン酸化膜からなるゲート絶縁膜16を形成した。次いでCVD法により、リンを含むドープドシリコン膜からなる15nmの膜厚の導電膜17aを全面に形成した。
次に、図20(A)、(B)、(C)に示すように導電膜17aをエッチバックし、100nmの高さのゲート電極17bを形成した。これにより、ピラー部1bの先端部で側壁面1cが高さ方向に長さ30nmにわたって露出された。
[第五工程]
次に、図21に示すように、塗布系SOD膜からなる膜厚200nmの第一層間絶縁膜18を形成し、第二溝15を埋め込んだ。次いで、CMP法を用いて第一層間絶縁膜18上面を研磨除去し、第一シリコン窒化膜2を露出させた。
次に、図22(A),(B),(C),(D)に示すように、第一シリコン窒化膜2を熱燐酸液を用いた湿式エッチングにより除去して、ピラー部1bの先端部を露出させた。次いで、ピラー部1bの先端部にイオン注入法により砒素を、10KeV,ドーズ量1×1015atoms/cm2の条件で導入し、第二不純物拡散層19を形成した。次いで900℃、30秒の条件で熱処理を行い、第一不純物拡散層13、第二不純物拡散層19をそれぞれ熱拡散させた。
次に、図21に示すように、塗布系SOD膜からなる膜厚200nmの第一層間絶縁膜18を形成し、第二溝15を埋め込んだ。次いで、CMP法を用いて第一層間絶縁膜18上面を研磨除去し、第一シリコン窒化膜2を露出させた。
次に、図22(A),(B),(C),(D)に示すように、第一シリコン窒化膜2を熱燐酸液を用いた湿式エッチングにより除去して、ピラー部1bの先端部を露出させた。次いで、ピラー部1bの先端部にイオン注入法により砒素を、10KeV,ドーズ量1×1015atoms/cm2の条件で導入し、第二不純物拡散層19を形成した。次いで900℃、30秒の条件で熱処理を行い、第一不純物拡散層13、第二不純物拡散層19をそれぞれ熱拡散させた。
次いで、リンを導入したドープドシリコン膜を第一層間絶縁膜18の上面を覆うように200nmの膜厚で形成するとともに、第一シリコン窒化膜2が除去された部分に埋め込んだ。次いで、CMP法により第一層間絶縁膜18の上面が露出するまでドープドシリコン膜を研磨除去し、コンタクトプラグ20を形成した。以上により、ピラー部1b、ゲート電極17b及び第一、第二不純物拡散領域13、19を具備する縦型トランジスタが完成した。
次に、中空円筒状の形状(シリンダー型)の窒化チタン膜からなる第一キャパシタ電極21を形成した。次いでALD法により、第一キャパシタ電極21の全面を覆うようにZrO2膜からなるキャパシタ絶縁膜22を形成した。次いで第一キャパシタ電極21及びキャパシタ絶縁膜22を覆うように窒化チタン膜からなる第二キャパシタ電極23を形成した。これにより、図23(A),(B),(C),(D)に示すように、コンタクトプラグ20に接続するキャパシタ30を形成した。
次いで、第二キャパシタ電極23上にシリコン酸化膜からなる第二層間絶縁膜24を形成した。次いで、第二層間絶縁膜24上に、チタン膜と窒化チタン膜とアルミニウム膜が積層してなる配線層25をパターニング形成した。次に、配線層25を覆うようにシリコン酸化膜からなる第三層間絶縁膜26を形成した。以上により、本実施形態の半導体装置が完成した。
(実施例2)
(実施例2)
本実施例では、まず、図24に示すように、第二ビット線材料10a表面を平坦化する工程までを第一の実施例と同様に行った。
次いで、図25に示すように、異方性エッチングにより第一溝4の底面4bが露出するまでエッチバックを行い、コンタクトホール5aに埋め込まれた第二ビット線材料10aからなる第二ビット線コンタクト10bを形成した。
次いで、図26に示すように、CVD法により、チタン膜(Ti)、窒化チタン膜(TiN)およびタングステン膜(W)をそれぞれ5nm、5nm、90nmの膜厚で順次成膜して第一溝4を完全に埋め込んだ。これにより、チタン膜および窒化チタン膜からなるバリア膜140a、および、タングステン膜からなる埋め込み膜140bが積層してなる100nmの高さの第三ビット線材料140cが形成された。これにより、断面形状V字状の第三の凹部151が第三ビット線材料140cの上面に形成された。
次いで、図25に示すように、異方性エッチングにより第一溝4の底面4bが露出するまでエッチバックを行い、コンタクトホール5aに埋め込まれた第二ビット線材料10aからなる第二ビット線コンタクト10bを形成した。
次いで、図26に示すように、CVD法により、チタン膜(Ti)、窒化チタン膜(TiN)およびタングステン膜(W)をそれぞれ5nm、5nm、90nmの膜厚で順次成膜して第一溝4を完全に埋め込んだ。これにより、チタン膜および窒化チタン膜からなるバリア膜140a、および、タングステン膜からなる埋め込み膜140bが積層してなる100nmの高さの第三ビット線材料140cが形成された。これにより、断面形状V字状の第三の凹部151が第三ビット線材料140cの上面に形成された。
次いで、図27に示すように、CMP法により第三ビット線材料140c上面を50nm研磨し、第三の凹部151を除去した。
次いで、下記条件でエッチバックを行い、図28に示すように第三ビット線材料140cからなる第二のビット線140を形成した。エッチバックは、初めにタングステン膜からなる埋め込み膜140bをエッチングし(1st)、その後、窒化チタン膜とチタン膜をエッチングして行った(2nd)。
1st ガス:SF6/Ar=100sccm/100sccm
圧力:4mTorr
エッチャー:ICP
2nd ガス:Cl2/Ar=140sccm/40sccm
圧力:10mTorr
エッチャー:ICP
本条件でエッチングを行い、第二のビット線140の高さは、第一溝4の底面4bからh4=約100nmとなった。この後、第一の実施例の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造した。
次いで、下記条件でエッチバックを行い、図28に示すように第三ビット線材料140cからなる第二のビット線140を形成した。エッチバックは、初めにタングステン膜からなる埋め込み膜140bをエッチングし(1st)、その後、窒化チタン膜とチタン膜をエッチングして行った(2nd)。
1st ガス:SF6/Ar=100sccm/100sccm
圧力:4mTorr
エッチャー:ICP
2nd ガス:Cl2/Ar=140sccm/40sccm
圧力:10mTorr
エッチャー:ICP
本条件でエッチングを行い、第二のビット線140の高さは、第一溝4の底面4bからh4=約100nmとなった。この後、第一の実施例の第二工程以降と同様の工程を行い、本実施形態の半導体装置を製造した。
1…半導体基板、1b…ピラー部、1c…ピラー部の側壁面、4…第一溝、4a…側壁面、4b…底面、5…パッド絶縁膜、5a…コンタクトホール、6…第一ビット線材料埋設体、6a…第一ビット線材料、10…第2ビット線材料埋設体、10a…第二ビット線材料、10b…第二ビット線コンタクト、11…第一のビット線、12…ビット線上絶縁膜埋設体、13…第一不純物拡散領域、15…第2溝、16…ゲート絶縁膜、17…配線(ワード線)、17b…ゲート電極(ワード線)、19…第2不純物拡散領域、20…コンタクトプラグ、30…キャパシタ(記憶素子)、50…第一の凹部、51…第二の凹部、151…第三の凹部、X…第一の方向、Y…第2の方向、140…第二のビット線、140a…バリア膜、140b…埋め込み膜、140c…第三ビット線材料、a…第一の空隙部、b…第二の空隙部
Claims (14)
- 第一の方向に延在する第一溝を半導体基板に設けた後、前記第一溝内にビット線を形成する第一工程と、
前記ビット線に含まれる不純物を前記半導体基板に拡散させて第一不純物拡散領域を形成する第二工程と、
前記第一の方向に交差する第二の方向に沿って延在する第二溝を前記半導体基板に設けることで、前記第一不純物拡散領域を包含して前記半導体基板に立設するピラー部を形成する第三工程と、
前記第二溝の側壁面にゲート絶縁膜を形成してから、前記ゲート絶縁膜を介して前記ピラー部に対向する配線を前記第二溝内に形成する第四工程と、
前記ピラー部の先端部に、第二不純物拡散領域を形成する第五工程と、を具備し、
前記第一工程が、前記第一溝を完全に埋め込むように第一ビット線材料を形成した後に、前記第一ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第一ビット線材料をエッチバックすることにより第一ビット線材料埋設体を形成する工程と、
前記第一溝内を完全に埋め込むように第二ビット線材料を形成した後に、前記第二ビット線材料表面を平坦化し、前記第一ビット線材料埋設体上に残るように前記第二ビット線材料をエッチバックすることにより第二ビット線材料埋設体を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記半導体基板上にシリコン窒化膜形成を形成し、前記シリコン窒化膜をマスクにして前記第一溝を形成する工程と、
前記シリコン窒化膜が露出するまで前記第一ビット線材料表面を平坦化したのちに、前記シリコン窒化膜をマスクにして前記第一ビット線材料をエッチバックする工程と、を具備してなることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記半導体基板上にシリコン窒化膜形成を形成し、前記シリコン窒化膜をマスクにして前記第一溝を形成する工程と、
前記シリコン窒化膜が露出するまで前記第二ビット線材料表面を平坦化する工程と、を具備してなることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。 - 前記第一工程において、
前記第一溝の内面にパッド絶縁膜を形成したのちに前記第一溝内に前記第一ビット線材料埋設体を形成し、前記第一ビット線材料埋設体より上側の位置において前記第一溝の一方の側壁面の一部を露出させるコンタクトホールを設ける工程と、
前記第一ビット線材料埋設体上に前記第二のビット線材料埋設体を積層することによって、前記コンタクトホールを介して前記第二のビット線材料埋設体と前記半導体基板とを直接に接触させる工程と、を具備してなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置の製造方法。 - 前記第一溝内に前記第一ビット線材料埋設体を形成した後、前記パッド絶縁膜とエッチング速度比が異なる材質からなるサイドウオール膜を前記第一溝の内面に形成する工程と、
前記第一ビット線材料埋設体を一部エッチングして前記配線用絶縁膜の一部を露出させ、露出された前記パッド絶縁膜の一部をエッチングで除去することによって前記コンタクトホールを設けることを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第一工程において前記第一溝を前記第一の方向に沿って複数形成すると共に、前記第三工程において前記第二溝を前記第二の方向に沿って複数形成することにより、前記第一溝と前記第二溝とに区画された複数のピラー部を前記第一の方向及び前記第二の方向に沿ってマトリックス状に形成することを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置の製造方法。
- 前記第四工程において、前記ピラー部の前記第一の方向に延在する両側の側面上に、前記ゲート絶縁膜を介して一対の前記配線を形成することを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記第二工程において、前記第一溝内の前記ビット線上に、前記第一溝を埋める絶縁膜を形成してから、前記第二ビット線材料埋設体に含まれる不純物を前記半導体基板に熱拡散させることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置の製造方法。
- 前記第一工程において、
前記第二のビット線材料埋設体を前記コンタクトホールに埋め込んだのちに前記第一構内の前記第一のビット線材料埋設体および前記第二のビット線材料埋設体を除去する工程と、
前記第一溝内に金属膜からなる前記ビット線を形成して、前記第二のビット線材料埋設体を介して前記半導体基板に接続する工程と、を有することを特徴とする請求項4乃至8のいずれか一項に記載の半導体装置の製造方法。 - 前記第一工程において、
前記第二のビット線材料埋設体を前記コンタクトホールに埋め込むことにより、前記第二のビット線材料埋設体からなるビット線コンタクトを形成する工程と、
前記第一溝内を完全に埋め込むように金属膜からなる第三ビット線材料を形成した後に、前記第三ビット線材料表面を平坦化し、前記第一溝底部に残るように前記第三ビット線材料をエッチバックすることによりビット線を形成する工程と、を有することを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記第一のビット線材料埋設体および前記第二のビット線材料埋設体を異方性エッチングにより除去することを特徴とする請求項9または請求項10に記載の半導体装置の製造方法。
- バリア膜と埋め込み膜を順次成膜することにより前記第三ビット線材料を形成することを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記バリア膜がチタン膜および窒化チタン膜の積層膜からなり、前記埋め込み膜がタングステン膜からなることを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記第五工程に続いて、前記ピラー部上にコンタクトプラグを形成し、前記コンタクトプラグ上に記憶素子を形成することを特徴とする請求項1乃至請求項13のいずれか一項に記載の半導体装置の製造方法。
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