JP2010272679A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタ及びその製造方法に関する。
これまで、半導体装置の集積度の向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である（特許文献１，２参照）。
特開２００７−１２３４１５号公報 特開２００８−２８８３９１号公報
上記のような３次元トランジスタでは、シリコンピラーの上部に導電層が形成される。この導電層は、例えばトランジスタのソース又はドレインの一方となる拡散層である。この導電層の上面はコンタクトプラグに接続され、このコンタクトプラグを介して、さらに上層の配線層などに接続される。
導電層の形成は、例えば特許文献２に開示されるように、シリコンピラー形成用のシリコン窒化膜マスクを利用して、自己整合的に行われる。すなわち、３次元トランジスタの形成では、まず初めにシリコン窒化膜マスクを用いるドライエッチングによりシリコンピラーを形成し、次いで基板全面に層間絶縁膜を堆積する。そして、ＣＭＰ(Chemical Mechanical Polishing)法を用いてシリコン窒化膜マスクの上端が露出する程度まで表面を平坦化し、さらにドライエッチング又はウエットエッチングによりシリコン窒化膜マスクを除去する。これにより層間絶縁膜にはスルーホールが形成されるので、その内部に導電性材料を埋め込むことにより、導電層を形成する。
以上のような導電層の形成方法によれば、導電層の下面の面積及び位置とシリコンピラーの上面の面積及び位置が一致するため、導電層とシリコンピラーとの接触抵抗が極小化される。しかし一方で、上記形成方法には、導電層上のコンタクトプラグの位置マージン（コンタクトマージン）が小さくなってしまうという問題がある。すなわち、集積度の高い半導体装置ではシリコンピラーが非常に細いものとなるが、上記形成方法では、シリコン窒化膜マスクを除去してできるスルーホール内に導電性材料を埋め込んで導電層としているため、導電層の太さがシリコンピラーの太さより大きくなることはない。そのため、導電層の上面の面積が非常に小さくなり、導電層上のコンタクトプラグのコンタクトマージンが小さくなってしまう。
本発明による半導体装置は、基板の主面に対してほぼ垂直に形成された第１のシリコンピラーと、前記主面を覆う層間絶縁膜とを備え、前記層間絶縁膜は、前記第１のシリコンピラーの上面に設けられ、かつ導電性材料が充填されたスルーホールを有し、前記第１のシリコンピラーの上部及び下部にそれぞれ形成された第１及び第２の拡散層と、前記スルーホールの上側開口部に設けられた第１の拡散層コンタクトプラグと、第１のゲート絶縁膜を介して前記第１のシリコンピラーの側面を覆うゲート電極とをさらに備え、前記スルーホールの下側開口部の面積は前記第１のシリコンピラーの上面の面積に等しくなっているとともに、前記スルーホールの上側開口部の面積は前記スルーホールの下側開口部の面積より大きくなっており、それによって、前記スルーホール内の前記導電性材料の前記第１の拡散層コンタクトプラグとの接続面の面積が前記第１のシリコンピラーの上面の面積より大きくなっていることを特徴とする。
本発明による半導体装置の製造方法は、シリコン基板の主面に、第１の絶縁材料からなり、第１のシリコンピラーの形成位置に対応する第１のサブマスクパターンと他のサブマスクパターンとを含むマスクパターンを形成する第１の工程と、前記マスクパターンを用いて前記シリコン基板をエッチングすることにより、少なくとも前記第１のシリコンピラーを形成する第２の工程と、少なくとも前記第１のサブマスクパターンを残したまま、前記第１の絶縁材料とは異なる第２の絶縁材料からなる第１の層間絶縁膜により前記主面を覆う第３の工程と、前記第１の層間絶縁膜に、前記第１のサブマスクパターンを除去することにより得られる空間を含み、上側開口部の面積が前記第１のシリコンピラーの上面の面積より大きいスルーホールを形成する第４の工程と、前記スルーホール内に導電性材料を充填する第５の工程と、前記導電性材料の上面に接する第１の拡散層コンタクトプラグを形成する第６の工程とを備えることを特徴とする。
本発明によれば、自己整合的に形成される導電層（スルーホール内の導電性材料）の上面（第１の拡散層コンタクトプラグとの接続面）の面積を、第１のシリコンピラーの上面の面積に比べて大きくすることができる。したがって、導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取ることが可能になる。
本発明の実施の形態による半導体装置の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。 図１（ａ）に示した領域Ｂの拡大図である。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、（ａ）は断面図、（ｂ）は平面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。 本発明の実施の形態による半導体装置の製造方法を説明するための工程図であり、半導体装置の断面図を示している。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１（ａ）及び（ｂ）は、本実施の形態による半導体装置１０の構造を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ'線断面図となっている。また、図２は、図１（ａ）に示した領域Ｂの拡大図である。
図１（ａ）及び（ｂ）に示すように、本実施形態による半導体装置１０は、シリコン基板１１の主面に形成されたＳＴＩ（Shallow Trench Isolation）１２と、ＳＴＩ１２に囲まれた領域（活性領域１３）内に形成された第１及び第２のシリコンピラー１４Ａ，１４Ｂとを備えている。
半導体装置１０はシリコンピラーを用いる縦型トランジスタであり、例えばＤＲＡＭ(Dynamic Random Access Memory)のセルトランジスタとして用いられるものである。
第１及び第２のシリコンピラー１４Ａ，１４Ｂは、ともにシリコン基板１１の主面に対してほぼ垂直に形成されている。これらは隣接して並立しており、その間隔は後述するゲート電極１６の膜厚の２倍未満に設定されている。
第１及び第２のシリコンピラー１４Ａ，１４Ｂの平面方向の大きさは、図示しているように同一としてもよいし、異なることとしてもよい。異なることとする場合、例えば第２のシリコンピラー１４Ｂの平面方向の大きさを、第１のシリコンピラー１４Ａよりも大きく設定することが好ましい。具体的な例を挙げると、第１のシリコンピラー１４Ａの平面寸法を７０×７０ｎｍ程度、第２のシリコンピラー１４Ｂの平面寸法を１００×７０ｎｍ程度に設定することが好ましい。このようにすることで、後述する第１の拡散層コンタクトプラグＤＣ１とゲートコンタクトプラグＧＣとをより離すことが可能になる。
各シリコンピラーの高さは、要求されるトランジスタ特性に応じて設定すればよい。例えば、第１のシリコンピラー１４Ａの平面寸法が７０×７０ｎｍであれば、各シリコンピラーの高さを約１００ｎｍに設定すればよい。
第１及び第２のシリコンピラー１４Ａ，１４Ｂの各側面には、熱酸化により、それぞれ第１及び第２のゲート絶縁膜１５Ａ，１５Ｂが形成されている。また、第１及び第２のゲート絶縁膜１５Ａ，１５Ｂの外周を取り囲むようにして、所定膜厚のポリシリコン膜からなるゲート電極１６が形成されている。上述したように、第１及び第２のシリコンピラー１４Ａ，１４Ｂの間隔がゲート電極１６の膜厚の２倍未満に設定されていることから、第１のシリコンピラー１４Ａの外周にあるゲート電極１６と第２のシリコンピラー１４Ｂの外周にあるゲート電極１６とは一体化して、１つのゲート電極１６を構成している。
第２のシリコンピラー１４Ｂの上部には、シリコンピラーを形成する際にマスクとして用いた保護絶縁膜（シリコン酸化膜）１８及びキャップ絶縁膜（シリコン窒化膜）１９が、除去されずに残っている。なお、これら保護絶縁膜１８及びキャップ絶縁膜１９は、ＳＴＩ１２の上部にも同様に残されている。
一方、第１のシリコンピラー１４Ａの上部では保護絶縁膜１８及びキャップ絶縁膜１９は除去されており、代わりに第１の拡散層２０が形成されている。第１の拡散層２０の詳細については後述する。
第１及び第２のシリコンピラー１４Ａ，１４Ｂの下部には第２の拡散層２３が形成されている。第２の拡散層２３は、第１及び第２のシリコンピラー１４Ａ，１４Ｂの真下の領域ではなく、シリコンピラーが形成されていないシリコン基板１１の平坦領域に形成されている。
半導体装置１０はさらに、シリコン基板１１の主面を覆うシリコン酸化膜からなる層間絶縁膜３０を備えている。層間絶縁膜３０の膜厚は、上記した第１の拡散層２０やキャップ絶縁膜１９の高さを超える膜厚に設定されている。
層間絶縁膜３０には、３本のスルーホール導体ＤＣ１（第１の拡散層コンタクトプラグ），ＤＣ２（第２の拡散層コンタクトプラグ），ＧＣ（ゲートコンタクトプラグ）が形成されており、それぞれの下部は、第１の拡散層２０の上面、第２の拡散層２３、及びゲート電極１６の上面に接している。なお、ゲートコンタクトプラグＧＣは、ゲート電極１６の上面のうち、第２のシリコンピラー１４Ｂの周縁に位置する部分の一部（第２のシリコンピラー１４Ｂを挟んで第１のシリコンピラー１４Ａと反対側の一部分）に接している。各コンタクトプラグＤＣ１，ＤＣ２，ＧＣの各上部は、層間絶縁膜３０上に形成された配線層２５に接続されている。
各コンタクトプラグＤＣ１，ＤＣ２，ＧＣは、層間絶縁膜３０を貫通するコンタクトホール内に導電性材料を充填することにより形成される。この導電性材料としては、ポリシリコンを用いることが好ましい。
さて、第１の拡散層２０は、層間絶縁膜３０内に設けられたスルーホール３０ａ内に導電性材料を充填することによって、自己整合的に形成されるものである。第１の拡散層２０を構成する導電性材料としては、砒素イオン注入と活性化ＲＴＡ(Rapid Thermal Annealing)を施したポリシリコンを用いることが好ましい。
スルーホール３０ａは、図２に示すように、いわゆるすり鉢状の形状を有している。すなわち、シリコン基板１１の主面に平行な断面におけるスルーホール３０ａの断面積は、相対的に上方に位置する断面の断面積が、相対的に下方に位置する断面の断面積以上となっている。
スルーホール３０ａの形成は、詳細には後述するが、保護絶縁膜１８及びキャップ絶縁膜１９を除去することにより得られる空間を上側ほど拡張することにより行う。このため、スルーホール３０ａは、保護絶縁膜１８及びキャップ絶縁膜１９を除去することにより得られる空間を含み、かつ上側ほど該空間よりも広くなるという形状を有している。スルーホール３０ａの形状をこのような形状としていることから、スルーホール３０ａの下側開口部３０ａ−ＬＥ（図２）の面積及び位置は第１のシリコンピラー１４Ａの上面１４Ａ−ＵＦのそれと一致しており、したがって、スルーホール３０ａの上側開口部３０ａ−ＵＥの面積は、第１のシリコンピラー１４Ａの上面１４Ａ−ＵＦの面積より大きくなっている。
スルーホール３０ａの内壁にはサイドウォール絶縁膜２１が形成されており、第１の拡散層２０を構成する導電性材料は、このサイドウォール絶縁膜２１に囲まれた領域に充填されている。サイドウォール絶縁膜２１の膜厚及びスルーホール３０ａの上側開口部３０ａ−ＵＥの面積は、第１の拡散層２０の上面２０−ＵＦの面積が、第１のシリコンピラー１４Ａの上面１４Ａ−ＵＦの面積に比べて十分に大きくなるよう、設定する。ここで、「十分に大きく」とは、後述する第１の拡散層コンタクトプラグＤＣ１の第１の拡散層２０に対するコンタクトマージン（第１の拡散層コンタクトプラグＤＣ１の位置ずれに対する許容量）を十分に確保できる程度に、第１の拡散層２０の上面２０−ＵＦの面積を大きくするという意味である。
以上のような構造を有する半導体装置１０では、第１のシリコンピラー１４Ａがトランジスタとして機能する。第１の拡散層２０はソース及びドレインの一方として機能し、第２の拡散層２３はソース及びドレインの他方として機能する。トランジスタのソース／ドレイン／ゲートは、各コンタクトプラグＤＣ１，ＤＣ２，ＧＣによって配線層２５に引き出される。
トランジスタのオンオフ制御は、ゲートコンタクトプラグＧＣを通じてゲート電極１６に与える電界により行う。チャネルは、第１の拡散層２０と第２の拡散層２３との間に位置する第１のシリコンピラー１４Ａ内に形成される。
第２のシリコンピラー１４ＢはゲートコンタクトプラグＧＣを作るために設けられたダミーピラーであり、トランジスタとして機能するものではない。第２のシリコンピラー１４Ｂを設けることにより、ゲート電極１６の平坦な部分を形成するためのフォトリソグラフィが不要なゲート電極構造が実現されている。
以上説明したように、半導体装置１０によれば、自己整合的に形成される第１の拡散層２０の上面の面積を、第１のシリコンピラー１４Ａの上面の面積に比べて大きくすることができる。したがって、第１の拡散層２０を自己整合的に形成する場合において、第１の拡散層コンタクトプラグＤＣ１のコンタクトマージンを比較的大きく取ることが可能になる。
次に、本実施の形態による半導体装置１０の製造方法について詳細に説明する。
図３〜図２２は、本実施形態による半導体装置１０の製造方法を説明するための工程図であり、各図の（ａ）は断面図、（ｂ）は平面図を示している。
半導体装置１０の製造では、まずシリコン基板１１を用意し、このシリコン基板１１上にＳＴＩ１２を形成することにより、ＳＴＩ１２に囲まれた活性領域１３を形成する（図３（ａ）及び（ｂ））。実際のシリコン基板１１には多数の活性領域が形成されるが、図面では１つの活性領域のみを示している。特に限定されるものではないが、本実施の形態の活性領域１３は矩形状を有している。
ＳＴＩ１２の形成では、シリコン基板１１の主面に約２２０ｎｍの深さを有する溝をドライエッチングにより形成し、溝の内壁を含む基板全面に薄いシリコン酸化膜を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＨＤＰ(High Density Plasma)法によって堆積させる。その後、シリコン基板１１上の不要なシリコン酸化膜をＣＭＰにより除去し、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ１２を形成する。
次に、活性領域１３内に第１及び第２のシリコンピラー１４Ａ，１４Ｂを同時に形成する。シリコンピラー１４Ａ，１４Ｂの形成では、まずシリコン基板１１の全面に保護絶縁膜であるシリコン酸化膜１８を形成し、その上にさらに、第１の絶縁材料からなる絶縁膜１９を形成する（図４（ａ）及び（ｂ））。第１の絶縁材料としては、シリコン窒化膜を用いることが好ましい。以下では、第１の絶縁材料はシリコン窒化膜であるとして説明を続ける。特に限定されるものではないが、シリコン酸化膜１８は熱酸化そして絶縁膜１９はＣＶＤ(Chemical Vapor Deposition)法で形成することができ、シリコン酸化膜１８の膜厚は約５ｎｍ、絶縁膜１９の膜厚は約１２０ｎｍであることが好ましい。
その後、絶縁膜１９をパターニングすることにより、第１及び第２のシリコンピラー１４Ａ，１４Ｂ並びにＳＴＩ１２の各形成位置にそれぞれ対応するサブマスクパターンを含むマスクパターンを形成する（図５（ａ）及び（ｂ））。以下の説明では、シリコンピラー１４Ａの形成位置に対応する絶縁膜１９を特に他と区別し、絶縁膜１９ａと称する。なお、このパターニングの際、図５（ａ）に示すように、シリコン酸化膜１８も同様にパターニングしてもよい。また、活性領域１３内に不要なシリコンピラーが形成されないよう、ＳＴＩ１２を覆う絶縁膜１９のエッジは、活性領域１３の外周よりもやや外側に位置させることとしてもよい。
こうしてパターニングされたマスクパターンを用いるドライエッチングにより、活性領域１３の露出面を掘り下げる（図６）。このエッチング工程により、シリコン基板１１の主面に対してほぼ垂直な第１及び第２のシリコンピラー１４Ａ，１４Ｂが形成される。また、残存する絶縁膜１９は、シリコンピラーなどの上側を覆うキャップ絶縁膜となる。
次に、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面にサイドウォール絶縁膜４０を形成する（図７）。サイドウォール絶縁膜４０は、絶縁膜１９を残したまま活性領域１３の露出面を熱酸化により保護した後、シリコン窒化膜を形成し、さらにこのシリコン窒化膜をエッチバックすることより形成する。これにより、活性領域１３の外周面（ＳＴＩ１２の内周面）と、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面とがサイドウォール絶縁膜４０に覆われた状態となる。
次に、活性領域１３の露出面（つまり活性領域１３の底面）にシリコン酸化膜２２を熱酸化により形成する（図８）。このとき、第１及び第２のシリコンピラー１４Ａ，１４Ｂの上面及び側面は、それぞれキャップ絶縁膜１９及びサイドウォール絶縁膜４０によって覆われているので熱酸化されることはない。特に限定されるものではないが、シリコン酸化膜２２の膜厚は約３０ｎｍであることが好ましい。
次に、第１及び第２のシリコンピラー１４Ａ，１４Ｂの下部に第２の拡散層２３を形成する（図９）。第１の拡散層２０は、活性領域１３の表面に形成されたシリコン酸化膜２２を介して、シリコン基板１１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。
次に、サイドウォール絶縁膜４０をウェットエッチングにより除去する（図１０）。これにより、活性領域１３の底面に形成されたシリコン酸化膜２２、並びに、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面が露出した状態となる。第１及び第２のシリコンピラー１４Ａ，１４Ｂの上面は、キャップ絶縁膜１９で覆われたままである。
次に、第１及び第２のシリコンピラー１４Ａ，１４Ｂの側面にゲート絶縁膜１５Ａ，１５Ｂを同時に形成する（図１１）。ゲート絶縁膜１５Ａ，１５Ｂは熱酸化により形成することができ、これらの膜厚は約５ｎｍであることが好ましい。
次に、ポリシリコン膜からなるゲート電極１６を形成する。ゲート電極１６は、基板全面に約３０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により形成した後（図１２）、ポリシリコン膜をエッチバックすることにより形成する（図１３（ａ）及び（ｂ））。これにより、シリコンピラー１４Ａ，１４Ｂの各側面がゲート電極１６で覆われた状態となる。ＳＴＩ１２の側面にもポリシリコン膜が残るが、このポリシリコン膜はゲート電極として機能するものではない。また、上述したように第１及び第２のシリコンピラー１４Ａ，１４Ｂ間の距離がゲート電極１６の膜厚の２倍未満に設定されていることから、第１のシリコンピラー１４Ａの側面に形成されたゲート電極１６と、第２のシリコンピラー１４Ｂの側面に形成されたゲート電極１６とは、第１及び第２のシリコンピラー１４Ａ，１４Ｂの間の隙間部分で接触し、一体化している。
次に、シリコン基板１１全面に、第２の絶縁材料からなる第１の層間絶縁膜３１を形成する。第２の絶縁材料は第１の絶縁材料とは異なる材料であり、好ましくはシリコン酸化膜とする。以下では、第１の絶縁材料はシリコン酸化膜であるとして説明を続ける。第１の層間絶縁膜３１の膜厚は、キャップ絶縁膜１９の高さを超える膜厚に設定する。その後、第１の層間絶縁膜３１の表面をＣＭＰ法により研磨して平坦化する（図１４）。このとき、シリコン窒化膜であるキャップ絶縁膜１９がＣＭＰストッパーとしての役割を果たすので、第１の層間絶縁膜３１の膜厚を確実に制御することができる。こうして、活性領域１３内は第１の層間絶縁膜３１で埋められ、かつキャップ絶縁膜１９の上面が露出した状態となる。
次に、第１の層間絶縁膜３１を２０ｎｍ程度エッチバックし、キャップ絶縁膜１９の上端を突出させる（図１５）。このエッチバックには、希フッ酸による選択的な酸化膜ウエットエッチングを用いる。
次に、ＬＰ(Low Pressure)−ＣＶＤ法を用いて第１の絶縁材料（ここではシリコン窒化膜。）を堆積させることにより、径拡大用絶縁膜３５を形成する（図１６）。径拡大用絶縁膜３５は、膜厚１０ｎｍ程度のごく薄い膜でよい。
次に、ＨＤＰを用いて第２の絶縁材料（ここではシリコン酸化膜。）を堆積させる。そして一旦、径拡大用絶縁膜３５の上面が露出するまでＣＭＰで平坦化（図１７）した後、さらに第２の絶縁材料を堆積し、第２の層間絶縁膜３２を形成する。その後、リソグラフィと異方性ドライエッチングにより、第２の層間絶縁膜３２に、絶縁膜１９ａの上面を露出させる開口３２ａを設ける（図１８）。なお、開口３２ａを設ける際のエッチングの量は、絶縁膜１９ａの上面に堆積している径拡大用絶縁膜３５が残る程度としてもよい。
ここで、開口３２ａの位置精度はそれほど高くなくてよい。径拡大用絶縁膜３５の上面を完全に覆う第２の層間絶縁膜３２を成膜し、そこに開口３２ａを設ける目的は、後述する工程で絶縁膜１９ａ及びその近傍の径拡大用絶縁膜３５を除去できるようにするとともに、他の絶縁膜１９及びその近傍の径拡大用絶縁膜３５が除去されないようにすることにある。したがって、開口３２ａは、少なくとも絶縁膜１９ａ及びその近傍の径拡大用絶縁膜３５を露出し、他の絶縁膜１９及びその近傍の径拡大用絶縁膜３５が露出しないように形成すれば足りるので、あまり高い位置精度は要求されない。
次に、開口３２ａを通じて熱リン酸による窒化膜ウェットエッチングを行い、絶縁膜１９ａを除去する（図１９）。このとき、同時に絶縁膜１９ａ近傍の径拡大用絶縁膜３５も除去される。熱リン酸は径拡大用絶縁膜３５を横方向にもエッチングしていくが、横方向へのエッチングの進行程度は、エッチング時間及び径拡大用絶縁膜３５の膜厚によって調節可能である。すなわち、径拡大用絶縁膜３５が膜厚１０ｎｍ程度のごく薄い膜であることは、熱リン酸の横方向への侵入を妨げる。そのため、横方向へのエッチングには相当程度の時間を要するので、横方向へのエッチングの進行程度をエッチング時間の調節により制御することが可能になる。また、径拡大用絶縁膜３５の膜厚の調節により熱リン酸の横方向への侵入し易さを制御できることから、横方向へのエッチングの進行程度は径拡大用絶縁膜３５の膜厚によっても制御できる。ただし、径拡大用絶縁膜３５は、後述する異方性ドライエッチングの際のマスクとしても用いるものであるので、ある程度の膜厚（７ｎｍ以上）が必要である。具体的な横方向へのエッチングの進行程度は、横方向のエッチング端部Ｃ（図１９）と、隣接するシリコンピラー１４Ｂ上のキャップ絶縁膜１９との間の距離ｄが、存在する程度（０ｎｍ超）確保できる程度とすることが好ましい。
次に、選択的な異方性ドライエッチングにより、第１及び第２の層間絶縁膜３１，３２をエッチングする（図２０）。このエッチングは、市販されている２周波タイプの並行平板ＲＩＥ(Reactive Ion Etching)装置を用い、圧力４０ｍＴｏｒｒで、Ｃ４Ｆ６ガス１８ｓｃｃｍとＯ２ガス２０ｓｃｃｍとＡｒガス１０００ｓｃｃｍとを導入して行う。エッチング量は、径拡大用絶縁膜３５とゲート電極１６の高さの差（図２０に符号Ｄで示した長さ）未満とする。
上記異方性ドライエッチングの結果、第２の層間絶縁膜３２は完全に除去される。一方、第１の層間絶縁膜３１には、上述したすり鉢状のスルーホール３０ａが自己整合的に形成されることになる。また、上記異方性ドライエッチングにより第１のシリコンピラー１４Ａの上面に形成されている保護絶縁膜１８も除去されるので、スルーホール３０ａの底面には、第１のシリコンピラー１４Ａの上面が露出する。また、以上のようにして形成されたスルーホール３０ａの中心と第１のシリコンピラー１４Ａの中心とは、平面的に見て一致することになる。これは、スルーホール３０ａの形成が自己整合的に行われることによるものである。
スルーホール３０ａを形成した後、スルーホール３０ａの内壁を覆うサイドウォール絶縁膜２１を形成する（図２１）。具体的には、ＬＰ−ＣＶＤ法によりシリコン窒化膜を堆積し、異方性窒化膜ドライエッチングによってエッチングすることにより、シリコン窒化膜からなるサイドウォール絶縁膜２１を形成する。サイドウォール絶縁膜２１を形成するのは、後述する工程でスルーホール３０ａ内部に充填する導電性材料とゲート電極１６との絶縁をとるためである。
次に、スルーホール３０ａ内に、ポリシリコンなどの導電性材料３６を充填する。具体的には、スルーホール３０ａ内が導電性材料３６で満たされる程度まで導電性材料３６を堆積し（図２２）、径拡大用絶縁膜３５が完全に除去される程度までＣＭＰによって表面を削る（図２３）。このＣＭＰでは、図２２に示した一点鎖線Ｅ付近まで表面を削ることになる。ＣＭＰの後、導電性材料３６に砒素イオン注入と活性化ＲＴＡを施すことにより、上面の面積が第１のシリコンピラー１４Ａの上面の面積に比べて十分に大きい第１の拡散層２０が完成する。
その後は、さらに層間絶縁膜を堆積させ、図１に示したように、第１の層間絶縁膜３１と一体化してなる層間絶縁膜３０を形成する。そして、ＣＭＰなどにより層間絶縁膜３０の表面を平坦化した後、上述した３本のスルーホール導体ＤＣ１，ＤＣ２，ＧＣを形成し、さらに層間絶縁膜３０上に配線層２５を形成する。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、シリコン窒化膜により径拡大用絶縁膜３５を構成したが、シリコン酸窒化膜により径拡大用絶縁膜３５を構成することとしてもよい。シリコン酸窒化膜の成膜は、温度６３０〜７００℃、圧力１２０〜２００Ｐａの下、ＤＣＳ（ＳｉＨ２Ｃｌ２）ガス７０〜２００ｓｃｃｍ、ＮＨ３ガス５０〜２００ｓｃｃｍ、Ｎ２Ｏガス２００〜６００ｓｃｃｍを導入してＣＶＤにより行うことが好ましい。シリコン酸窒化膜とシリコン窒化膜とでは熱リン酸に対するエッチングレートが異なる（シリコン酸窒化膜のエッチングレートは、シリコン酸化膜の１／３程度。）ので、シリコン窒化膜とシリコン酸窒化膜のいずれかを適宜選択することにより、横方向へのエッチングの進行程度を調節することが可能になる。
また、上記実施形態においては、スルーホール３０ａ内の導電性材料に砒素イオン注入と活性化ＲＴＡを施して第１の拡散層２０としたが、第１の拡散層２０は第１のシリコンピラー１４Ａ内に設けてもよい。この場合、スルーホール３０ａ内の導電性材料は、第１の拡散層コンタクトプラグＤＣ１と第１のシリコンピラー１４Ａとを電気的に接続するための導電層として機能することになる。本発明によれば、この導電層に対する第１の拡散層コンタクトプラグのコンタクトマージンを、比較的大きく取ることが可能になる。
１０ 半導体装置
１１ シリコン基板
１３ 活性領域
１４Ａ，１４Ｂ シリコンピラー
１５Ａ，１５Ｂ ゲート絶縁膜
１６ ゲート電極
１８ シリコン酸化膜（保護絶縁膜）
１９ 絶縁膜（キャップ絶縁膜）
１９ａ シリコンピラー１４Ａ上の絶縁膜１９
２０ 第１の拡散層
２１ サイドウォール絶縁膜
２２ シリコン酸化膜
２３ 第２の拡散層
２５ 配線層
３０，３１，３２ 層間絶縁膜
３０ａ スルーホール
３２ａ 開口
３５ 径拡大用絶縁膜
３６ 導電性材料
４０ サイドウォール絶縁膜
ＤＣ１ 第１の拡散層コンタクトプラグ
ＤＣ２ 第２の拡散層コンタクトプラグ
ＧＣ ゲートコンタクトプラグ

Claims (18)

  1. 基板の主面に対してほぼ垂直に形成された第１のシリコンピラーと、
    前記主面を覆う層間絶縁膜とを備え、
    前記層間絶縁膜は、前記第１のシリコンピラーの上面に設けられ、かつ導電性材料が充填されたスルーホールを有し、
    前記第１のシリコンピラーの上部及び下部にそれぞれ形成された第１及び第２の拡散層と、
    前記スルーホールの上側開口部に設けられた第１の拡散層コンタクトプラグと、
    第１のゲート絶縁膜を介して前記第１のシリコンピラーの側面を覆うゲート電極とをさらに備え、
    前記スルーホールの下側開口部の面積は前記第１のシリコンピラーの上面の面積に等しくなっているとともに、前記スルーホールの上側開口部の面積は前記スルーホールの下側開口部の面積より大きくなっており、それによって、前記スルーホール内の前記導電性材料の前記第１の拡散層コンタクトプラグとの接続面の面積が前記第１のシリコンピラーの上面の面積より大きくなっていることを特徴とする半導体装置。
  2. 前記主面に平行な断面における前記スルーホールの断面積は、相対的に上方に位置する断面の断面積が、相対的に下方に位置する断面の断面積以上となっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記スルーホールの中心と前記第１のシリコンピラーの中心とは、平面的に見て一致することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記スルーホールの内壁を覆うサイドウォール絶縁膜をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１の拡散層は、前記スルーホール内に充填された導電性材料によって構成されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１のシリコンピラーと並立する第２のシリコンピラーと、
    前記第２のシリコンピラーの上部を覆うキャップ絶縁膜とをさらに備え、
    前記ゲート電極は、前記第２のゲート絶縁膜を介して前記第２のシリコンピラーの側面も覆い、
    前記ゲート電極の上面のうち、前記第２のシリコンピラーの周縁に位置する部分の一部に接続するゲートコンタクトプラグをさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記層間絶縁膜はシリコン酸化膜であり、前記キャップ絶縁膜はシリコン窒化膜であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２の拡散層に接続する第２の拡散層コンタクトプラグをさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
  9. シリコン基板の主面に、第１の絶縁材料からなり、第１のシリコンピラーの形成位置に対応する第１のサブマスクパターンと他のサブマスクパターンとを含むマスクパターンを形成する第１の工程と、
    前記マスクパターンを用いて前記シリコン基板をエッチングすることにより、少なくとも前記第１のシリコンピラーを形成する第２の工程と、
    少なくとも前記第１のサブマスクパターンを残したまま、前記第１の絶縁材料とは異なる第２の絶縁材料からなる第１の層間絶縁膜により前記主面を覆う第３の工程と、
    前記第１の層間絶縁膜に、前記第１のサブマスクパターンを除去することにより得られる空間を含み、上側開口部の面積が前記第１のシリコンピラーの上面の面積より大きいスルーホールを形成する第４の工程と、
    前記スルーホール内に導電性材料を充填する第５の工程と、
    前記導電性材料の上面に接する第１の拡散層コンタクトプラグを形成する第６の工程とを備えることを特徴とする半導体装置の製造方法。
  10. 前記第４の工程は、
    前記第１の層間絶縁膜をエッチバックし、前記マスクパターンの上端を突出させる工程と、
    前記第１の絶縁材料により、突出した前記マスクパターンを含む全面を覆う径拡大用絶縁膜を形成する工程と、
    前記第２の絶縁材料により、前記径拡大用絶縁膜を覆うとともに、前記第１のサブマスクパターンの上面又は前記径拡大用絶縁膜のうち該上面に形成された部分を露出させる開口を有する第２の層間絶縁膜を形成する工程と、
    前記開口を通じるウェットエッチングにより、前記第１のサブマスクパターン及びその近傍の前記径拡大用絶縁膜を除去する工程と、
    選択的な異方性ドライエッチングにより、前記第２及び第１の層間絶縁膜をエッチングする工程とを有することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記径拡大用絶縁膜の膜厚は、前記ウェットエッチング実施時にエッチャントが前記他のサブマスクパターンに到達しないように決定されることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記第４の工程は、
    前記第１の層間絶縁膜をエッチバックし、前記マスクパターンの上端を突出させる工程と、
    前記第１及び第２の絶縁材料とは異なる第３の絶縁材料により、突出した前記マスクパターンを含む全面を覆う径拡大用絶縁膜を形成する工程と、
    前記第２の絶縁材料により、前記径拡大用絶縁膜を覆うとともに、前記第１のサブマスクパターンの上面又は前記径拡大用絶縁膜のうち該上面に形成された部分を露出させる開口を有する第２の層間絶縁膜を形成する工程と、
    前記開口を通じるウェットエッチングにより、前記第１のサブマスクパターン及びその近傍の前記径拡大用絶縁膜を除去する工程と、
    選択的な異方性ドライエッチングにより、前記第２及び第１の層間絶縁膜をエッチングする工程とを有することを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 前記第３の絶縁材料は、前記ウェットエッチング実施時にエッチャントが前記他のサブマスクパターンに到達しないように決定されることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第２の層間絶縁膜を形成する工程は、
    前記第２の層間絶縁膜を堆積する工程と、
    リソグラフィと異方性ドライエッチングにより、前記第２の層間絶縁膜に前記開口を設ける工程とを含むことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記第５の工程は、
    前記スルーホールの内壁にサイドウォール絶縁膜を形成した後、前記スルーホール内に前記導電性材料を充填することを特徴とする請求項９乃至１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記スルーホール内に充填される導電性材料は、ポリシリコンに不純物が注入されてなる拡散層材料であることを特徴とする請求項９乃至１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記第１の絶縁材料はシリコン窒化膜であり、第２の絶縁材料はシリコン酸化膜であることを特徴とする請求項９乃至１６のいずれか一項に記載の半導体装置の製造方法。
  18. 前記第１の絶縁材料はシリコン窒化膜であり、第２の絶縁材料はシリコン酸化膜であり、前記第３の絶縁材料はシリコン酸窒化膜であることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
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