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Die
Erfindung bezieht sich auf eine Speicherzellenanordnung mit einer
Vielzahl von in Zellenzeilen und Zellenspalten angeordneten und
in einem Halbleitersubstrat gebildeten DRAM-Speicherzellen sowie auf ein Verfahren
zum Betreiben einer derartigen Speicherzellenanordnung.
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Speicherzellen
dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff (Dynamic
Random Access Memory, DRAMs) umfassen in der Regel einen Speicherkondensator
und einen Auswahltransistor. In dem Speicherkondensator wird eine
zu speichernde Information in Form einer elektrischen Ladung gespeichert,
die eine logische Größe 0 oder
1, darstellt. Durch Ansteuerung des Auslese- beziehungsweise Auswahltransistors über eine
Wortleitung kann diese Information über eine Bitleitung ausgelesen
werden. Heutzutage werden insbesondere Speicherzellen verwendet,
bei denen der Auswahltransistor als ein Feldeffekttransistor mit
einem ersten Source-/Drain-Bereich, einem zweiten Source-/Drain-Bereich,
einem zwischen erstem und zweitem Source-/Drain-Bereich angeordneten
leitfähigen Kanal
sowie einer Gateelektrode realisiert ist.
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Üblicherweise
wird die Gateelektrode über die
Wortleitung angesteuert, und durch Anlegen einer geeigneten Spannung
an die Gateelektrode kann die Leitfähigkeit in dem Kanal in der
Weise gesteuert werden, dass ein Strom zwischen erstem und zweitem
Source-/Drain-Bereich fließt,
während
kein Strom fließt,
wenn keine Gate-Spannung angelegt ist.
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Wenn
der Auswahltransistor als ein so genannter Doppel-Gate-Transistor ausgebildet
ist, das heißt,
wenn entlang des leitfähigen
Kanals an zwei gegenüberliegenden
Seiten jeweils eine Gateelektrode angeordnet ist, kann die Leitfähigkeit
des Kanals besonders gut gesteuert werden. Einerseits wird eine maximale
elektrostatische Steuerung des Kanals erreicht, wodurch auch vorteilhafterweise
Kurzkanaleffekte unterdrückt
werden können,
andererseits können
unerwünschte
Einflüsse
benachbarter Leitungen bzw. Gateelektroden abgeschirmt werden, und
die Unterschwellsteigung des Transistors wird niedriger.
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7 veranschaulicht eine Speicherzellenanordnung
von DRAM-Speicherzellen,
bei denen der Auswahltransistor jeweils als ein Doppelgate-Feldeffekttransistor
realisiert ist, in einer so genannten Folded Bitline-Architektur.
Eine derartige Speicherzellenanordnung ist beispielsweise aus B.
Göbel et.
al. „Fully
Depleted Surrounding Gate Transistor (SGT) for 70 nm DRAM and beyond", IEDM 2002 Tech.
Dig., S. 275 bekannt. In 7 ist
eine Vielzahl von Speicherzellen 97 jeweils in Zellenzeilen
und Zellenspalten angeordnet. Jede Speicherzelle 97 umfasst
einen Speicherkondensator 6 sowie einen an eine der Kondensatorelektroden
angeschlossenen Auswahltransistor 9. Der Auswahltransistor 9 ist
jeweils als ein Doppel-Gate-Feldeffekttransistor
mit zwei Gateelektroden 2, 25 realisiert. Die
Speicherzellen 97 sind jeweils schachbrettmusterartig angeordnet,
wobei die Auswahltransistoren 9 jeweils einander diagonal
benachbarten ersten Feldern und die Speicherkondensator 6 jeweils
dazwischen liegenden diagonal benachbarten zweiten Feldern zugeordnet
sind. Eine Vielzahl von Wortleitungen WL1, WL2, WL3 sind in Draufsicht
parallel zueinander angeordnet. Dabei umfasst jede der Wortleitungen
WL1, WL2, WL3 zwei Ansteuerleitungen 96A, 96B die
jeweils die erste und die zweite Gateelektrode 2, 25 ansteuern.
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Senkrecht
zu den Wortleitungen sind Bitleitungen BL1, BL1/, BL2, BL2/ angeordnet,
die in Draufsicht parallel zueinander verlaufen und die jeweils
mit den zweiten Source-/Drain-Bereichen
der Speicherzellen 97 verbunden sind. Wenn nun beispielsweise
die in dem Speicherkondensator 6 der Speicherzelle 97,
welche am Kreuzungspunkt zwischen Bitleitung BL1 und Wortleitung
WL3 liegt, ausgelesen werden soll, so wird an die Wortleitung WL3 eine
geeignete Spannung angelegt. Genauer gesagt, wird an die Ansteuerleitung 96A der
Wortleitung WL3 eine Spannung angelegt, während an die Ansteuerleitung 96B der
Wortleitung WL3 eine entsprechende Gegenspannung angelegt wird.
Spannung und Gegenspannung sind dabei derartig bemessen, dass der
Kanal des Auswahltransistors leitfähig geschaltet wird. Als Folge
wird die in jeder der entlang der Wortleitung WL3 liegenden Speicherzellen 97 gespeicherte
Ladung über
die Bitleitungen BL1, BL2 an die entsprechenden Leseverstärker 91 übertragen. Gleichzeitig
werden über
die benachbarten Bitleitungen BL1/, BL2/ Referenz-Signale beziehungsweise Leersignale übertragen.
Die Referenz- beziehungsweise Leersignale sind Signale, die übertragen
werden, wenn keine gespeicherte Information aus den mit den Bitleitungen
BL1/, BL2/ verbundenen Speicherzellen ausgelesen wird.
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Der
Leseverstärker 91 bildet
eine Differenz aus den über
die Bitleitungen BL1, BL1/ übertragenen
Signalen, wodurch störende
Einflüsse
durch beispielsweise Rauschen ausgeschaltet werden können. Die
Bitleitungen BL1/, BL2/ dienen somit als Referenzleitungen beim
Auslesen der Bitleitungen BL1, BL2 und umgekehrt.
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Bei
heutzutage verwendeten Speicherzellen sind die Ansteuerleitungen
für die
zweite Gateelektrode 25 und die Ansteuerleitung 96A für die erste Gateelektrode
benachbarter Zellenspalten jeweils in einem Wortleitungsgraben 20 untergebracht.
Das heißt,
in einem Wortleitungsgraben sind zwei Gateelektroden angeordnet,
die jeweils zu Speicherzellen verschiedener Zellenspalten gehören und
die daher voneinander elektrisch isoliert werden müssen. Dies hat
sich als technologisch schwer zu realisieren herausgestellt. Auch
wird die Überlappkapazität der beiden
Wortleitungen aufgrund ihrer großen Nähe sehr hoch.
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In
der US-Patentschrift
US
6,262,448 B1 wird eine Speicherzelle mit einem Grabenkondensator
und einem vertikalen Doppelgate-Transistor beschrieben. Dabei sind
in einem Halbleitersubstrat Source- und Drainbereich des Doppelgate-Transistors in einer
vertikalen Richtung in Bezug auf die Halbleiteroberfläche angeordnet,
so dass sich der Kanal in einer vertikalen Richtung erstreckt. Die
Leitfähigkeit
des Kanals wird durch zwei konzentrisch angeordnete Gateelektroden
gesteuert. Beide Gateelektroden werden durch eine Wortleitung angesteuert.
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Weiterhin
ist aus der
DE 10125967
C1 eine DRAM-Speicherzellenanordnung mit vertikalen MOS-Transistoren
bekannt, bei denen die Leitfähigkeit
des sich zwischen unterem und oberem Source-/Drain-Bereich ausbildenden
Kanals durch zwei Gateelektroden gesteuert wird. Die beiden Gateelektroden
einer Zellenspalte sind jeweils mit einer Wortleitung leitend verbunden.
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Aus
der US 2003/0116784 A1 ist überdies eine
Speicherzellenanordnung mit Doppelgate-Transistoren bekannt.
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Der
vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Speicherzellenanordnung bereitzustellen,
bei der die Auswahltransistoren als Doppelgate-Transistoren realisiert
sind, die jedoch im Vergleich mit den bekannten durch einfa chere
Verfahren hergestellt werden können
und deren Funktion zuverlässiger
ist.
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Der
Erfindung liegt auch die Aufgabe zugrunde, ein Verfahren zum Betreiben
einer derartigen Speicherzellenanordnung bereitzustellen.
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Gemäß der vorliegenden
Erfindung wird die Aufgabe gelöst
durch eine Speicherzellenanordnung, umfassend eine Vielzahl von
in Zellenzeilen und Zellenspalten angeordneten und in einem Halbleitersubstrat
gebildeten Speicherzellen, die jeweils einen Speicherkondensator
zur Speicherung von elektrischer Ladung und einen Auswahltransistor
zur Ansteuerung des Speicherkondensators enthalten, eine Vielzahl
von Bitleitungen, die in einer ersten Richtung angeordnet sind,
eine Vielzahl von Wortleitungen, die in einer zweiten, die erste
Richtung schneidenden Richtung angeordnet sind, eine Vielzahl von
Rückseitenelektrodenleitungen,
die in der zweiten Richtung angeordnet sind, wobei die durch die
Zellenspalten definierte Richtung der zweiten Richtung entspricht, wobei
die Wortleitungen und Rückseitenelektrodenleitungen
in der Weise angeordnet sind, daß zwischen zwei Wortleitungen
jeweils eine Rückseitenelektrodenleitung
und zwischen zwei Rückseitenelektrodenleitungen
jeweils eine Wortleitung liegt, wobei der Auswahltransistor einen
ersten und einen zweiten Source-/Drain-Bereich, einen den ersten
und den zweiten Source-/Drain-Bereich verbindenden leitfähigen Kanal,
eine erste Gateelektrode, welche geeignet ist, die Leitfähigkeit
des leitfähigen
Kanals zu steuern, sowie eine zweite, der ersten Gate-Elektrode
gegenüberliegende
Rückseitenelektrode
umfaßt, der
Speicherkondensator zwei Speicherelektroden sowie ein zwischen den
Speicherelektroden angeordnetes Speicherdielektrikum umfaßt, und
der erste Source-/Drain-Bereich einer jeden Speicherzelle mit einer
Speicherelektrode des zugehörigen
Speicherkondensators verbunden ist, der zweite Source-/Drain-Bereich
einer jeden Speicherzelle mit einer Bitleitung verbunden ist, wobei
die Bitleitung geeignet ist, die ausge lesene elektrische Ladung
zu übertragen,
wobei jede zwischen zwei Zellenspalten angeordnete Wortleitung mit
den ersten Gate-Elektroden der Speicherzellen der angrenzenden Zellenspalten
verbunden ist und geeignet ist, jeweils die ersten Gate-Elektroden
zur Auslösung
eines Auslesevorgangs anzusteuern, und jede zwischen zwei Zellenspalten
angeordnete Rückseitenelektrodenleitung
mit den Rückseitenelektroden
der Speicherzellen der angrenzenden Zellenspalten verbunden ist und
geeignet ist, jeweils die Rückseitenelektroden auf
einem festen Potential zu halten.
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Die
Aufgabe der vorliegenden Erfindung wird somit durch eine Anordnung
von DRAM-Speicherzellen gelöst,
bei der Wortleitungen und Rückseitenelektrodenleitungen
jeweils alternierend zwischen benachbarten Zellenspalten angeordnet
sind. Erfindungsgemäß ist vorgesehen,
daß jeweils
die ersten Gate-Elektroden
der zwei benachbarten Zellenspalten mit der zwischen den Zellenspalten
liegenden Wortleitung verbunden sind und jeweils die Rückseitenelektroden
der zwei benachbarten Zellenspalten mit der zwischen den Zellenspalten
liegenden Rückseitenleitung
verbunden sind. Alle Rückseitenleitungen
werden auf einem konstanten Potential gehalten, während zum
Auslesen einer Speicherzelle diejenige Wortleitung angesprochen
wird, mit der die erste Gateelektrode der auszulesenden Speicherzelle
verbunden ist.
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Bei
der erfindungsgemäßen Speicherzellenanordnung
ist die Anzahl der Wortleitungen drastisch reduziert, wodurch Probleme
der gegenseitigen Isolierung und auftretender Überlappkapazitäten vermieden
werden. Als Folge wird das Herstellungsverfahren deutlich vereinfacht,
und weitere Strukturverkleinerungen können leichter vorgenommen werden.
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Insbesondere
können
gemäß der vorliegenden
Erfindung die Speicherkondensatoren und die Auswahltransistoren
in der Art eines Schachbrettmusters angeordnet sein, wobei die Auswahltransistoren
jeweils einander diagonal benachbarten ersten Feldern und die Speicherkondensatoren
jeweils dazwischenliegenden und diagonal benachbarten zweiten Feldern
zugeordnet sind.
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Gemäß der vorliegenden
Erfindung können die
Speicherkondensatoren in dem Halbleitersubstrat gebildete Grabenkondensatoren
umfassen.
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Der
Auswahltransistor kann beispielsweise als vertikaler Transistor
ausgeführt
sein, dessen Kanal senkrecht zu einer Substratoberfläche des
Halbleitersubstrats verläuft.
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Gemäß der vorliegenden
Erfindung kann der Speicherkondensator als Stapelkondensator oberhalb
einer Substratoberfläche
des Halbleitersubstrats ausgeführt
sein.
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Erfindungsgemäß ist beispielsweise
vorgesehen, dass der Auswahltransistor als ein Transistor, dessen
erster und zweiter Source-/Drain-Bereich entlang einer durch den
ersten und zweiten Source-/Drain-Bereich definierten X-Achse durch
eine nicht leitende Recess-Struktur voneinander getrennt sind, ausgeführt ist.
Dadurch kann die Länge
des leitfähigen
Kanals in vorteilhafter Weise verlängert werden.
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Insbesondere
kann sich die erste Gateelektrode und die Rückseitenelektrode des Auswahltransistors
jeweils entlang der x-Achse
mindestens von dem ersten bis zum zweiten Source-/Drain-Bereich und
entlang einer zur Substratoberfläche
senkrechten Richtung jeweils mindestens von der Unterseite des ersten
und des zweiten Source-/Drain-Bereichs bis über eine Unterkante der Recess-Struktur
hinaus erstrecken. Dadurch kann die Breite des leitfähigen Kanals
in vorteilhafter Weise durch die Ausdehnung der ersten Gateelektrode
und der Rückseitenelektrode
in einer Richtung senkrecht zur Substratoberfläche eingestellt werden.
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Vorzugsweise
sind jeweils zwischen zwei Zellenspalten Wortleitungsgräben vorgesehen,
in denen abwechselnd jeweils eine Wortleitung beziehungsweise eine
Rückseitenelektrodenleitung
angeordnet sind. Insbesondere sind die erste Gateelektrode sowie
die Rückseitenelektrode
als sogenannte Seitenwand-Elektroden
ausgeführt,
das heißt,
sie begrenzen den leitfähigen
Kanal des Auswahltransistors jeweils seitlich, genauer gesagt, in
einer Richtung senkrecht zur Substratoberfläche. Dadurch können die
Auswahltransistoren benachbarter Zellenspalten besonders gut voneinander
elektrostatisch abgeschirmt werden.
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Jede
Rückseitenelektrodenleitung
wird bei Betrieb der Speicherzellenanordnung unabhängig davon,
ob gerade die an der jeweiligen Rückseitenelektrodenleitung anliegenden
Speicherzellen angesprochen werden sollen oder nicht, auf einem
festen Potential gehalten wird, durch das sichergestellt wird, daß der Kanal
nicht leitfähig
ist, so lange nicht eine entsprechende Spannung an die erste Gate-Elektrode
angelegt worden ist. Entsprechend können mindestens zwei Rückseitenelektrodenleitungen,
insbesondere aber auch alle Rückseitenelektrodenleitungen
miteinander verbunden werden. Beispielsweise können auch alle Rückseitenelektrodenleitungen
geerdet sein.
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Dadurch
wird der Vorteil erzielt, daß sichergestellt
ist, daß wirklich
alle Rückseitenelektroden auf
demselben Potential gehalten werden. Weiterhin ergibt sich der Vorteil,
dass die elektrische Kontaktierung am Zellenfeldrand besonders platzsparend durchgeführt werden
kann.
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Die
vorliegende Erfindung stellt darüber
hinaus ein Verfahren zum Betreiben einer derartigen Speicherzellenanordnung
bereit, mit den Schritten zum Anlegen einer konstant bleibenden
Spannung an alle Rückseitenelektrodenleitungen,
Anlegen einer Spannung an eine Wortleitung, mit der die erste Gate-Elektrode der auszulesenden
Speicherzelle verbunden ist, wobei die Spannung geeignet ist, die erste
Gateelektrode des Auswahltransistors so zu steuern, dass der leitfähige Kanal
leitfähig
wird, wodurch der Inhalt der auszulesenden Speicherzelle ausgelesen
wird.
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Die
konstant bleibende Spannung, die an alle Rückseitenelektrodenleitungen
angelegt wird, ist dabei typischerweise negativ. Sie ist derart
ausgewählt,
daß der
leitfähige
Kanal des Auswahltransistors nicht leitfähig ist, so lange nicht die
erste Gateelektrode des Auswahltransistors über die Wortleitung aktiviert
worden ist. Als Folge wird sichergestellt, daß nur diejenigen Speicherzellen
ausgelesen werden, deren erste Gateelektrode über die Wortleitung angesprochen
worden sind.
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Die
vorliegende Erfindung wird im Folgenden unter Bezugnahme auf die
begleitenden Zeichnungen näher
erläutert.
Es zeigen:
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1 eine
Draufsicht auf die erfindungsgemäße Zellarchitektur,
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2 beispielhafte Anordnungen der Bitleitung
zur Erhöhung
der Auslesegenauigkeit,
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3A – 3C verschiedene
Ansichten einer erfindungsgemäßen Speicherzellenanordnung gemäß einer
ersten Ausführungsform
der Erfindung,
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3D – 3E entsprechende
Ansichten einer herkömmlichen
Speicherzellenanordnung,
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4 zwei Querschnitte durch eine Transistorstruktur,
auf die die erfindungsgemäße Speicherzellenanordnung
anwendbar ist,
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5A – 5E verschiedene
Ansichten einer Speicherzellenanordnung gemäß einer zweiten Ausführungsform
der Erfindung,
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5F eine
Ansicht einer entsprechenden herkömmlichen Speicherzellenanordnung,
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6A – 6D eine
Speicherzellenanordnung gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung,
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6E eine
Ansicht einer entsprechenden herkömmlichen Speicherzellenanordnung,
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7 eine
Ansicht einer herkömmlichen Speicherzellenanordnung
gemäß einer
Folded Bitline-Architektur.
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1 veranschaulicht
eine Zellarchitektur einer erfindungsgemäßen Speicherzellenanordnung. Wie
in der eingangs beschriebenen 7 ist eine Vielzahl
von Speicherzellen 97 in Zellenzeilen und Zellenspalten
angeordnet, wobei jede Speicherzelle einen Speicherkondensator 6 und
einen Auswahltransistor 9 umfasst. Da die Festlegung, was
als Zellenspalte und was als Zellenzeile zu bezeichnen ist, willkürlich ist,
wird definiert, daß die
Richtung der Zellenspalten die Richtung ist, in der auch die Wortleitungen
verlaufen. Das heißt,
je nach gewählter
Darstellung können
Zellenspalten auch horizontal oder diagonal von links unten nach
rechts oben verlaufen, wenn die zugehörigen Wortleitungen ebenfalls
horizontal beziehungsweise diagonal von links unten nach rechts
oben verlaufen.
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Wie
in 7 sind gemäß 1 die
Speicherzellen jeweils in der Form eines Schachbrettmusters angeordnet.
Der Auswahlbeziehungsweise Auslesetransistor 9 einer jeden
Speicherzelle 97 weist eine erste Gateelektrode sowie eine
Rückseiten-Gateelektrode 21 auf.
Anders als in 7 sind jedoch in 1 die
Rückseiten-Gateelektroden 21 der ersten
Zellenspalte über
eine Rückseitenelektrodenleitung 5 mit
den links seitigen Gateelektroden der Speicherzellen der zweiten
Zellenspalte verbunden. Entsprechend weist die in 1 gezeigte
Speicherzellenarchitektur Wortleitungen WL1 und WL2 auf, an die
bei Auswahl einer speziellen Speicherzelle eine vorgegebene Spannung
angelegt werden kann. Darüber
hinaus umfasst die Zellarchitektur Rückseitenelektrodenleitungen 5,
die jeweils die Rückseiten-Gateelektroden
benachbarter Speicherzellenspalten miteinander verbinden und die
immer auf einer konstanten Spannung gehalten werden, unabhängig davon,
ob die zugehörige
erste Gateelektrode angesprochen werden soll oder nicht. Die konstante
Spannung ist dabei derart bemessen, daß der leitfähige Kanal des Auswahltransistors
nicht leitfähig
ist, so lange an die erste Gateelektrode keine Gatespannung angelegt
worden ist. Sobald an die erste Gateelektrode eine Spannung angelegt
wird, wird der Kanal leitfähig
und die in dem Speicherkondensator gespeicherte Ladung wird ausgelesen.
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Im
Vergleich mit 7 sind gemäß der vorliegenden Erfindung,
wie in 1 gezeigt, zwei benachbarte Wortleitungen durch
eine gemeinsame Leitung ersetzt. Die gemeinsame Leitung ist mit
den Gate-Elektroden der beiden benachbarten Zellenspalten verbunden.
Dabei wirkt jede zweite gemeinsame Leitung als eine aktive Wortleitung
zum Lesen und Schreiben, über
die eine Gatespannung an die mit ihr verbundenen Gateelektroden
angelegt werden kann. Die übrigen
gemeinsamen Leitungen, die zwischen den aktiven Wortleitungen liegen,
dienen als eine gemeinsame Rückseiten-Gateelektrode
und werden auf konstanter Spannung gehalten.
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Dadurch,
dass jeweils zwei benachbarte Wortleitungen durch eine gemeinsame
Leitung ersetzt werden, kann das Verfahren zur Herstellung der Speicherzellenanordnung
erheblich vereinfacht werden, insbesondere ist es nicht erforderlich,
die beiden zuvor benachbarten Wortleitungen durch isolierendes Material
voneinander zu isolieren und mit einer unzureichenden Isolierung
verbundene Probleme können
vermieden werden. Darüber
hinaus tritt keine Überlappkapazität zwischen
den zuvor benachbarten Wortleitungen mehr auf. Als Folge können weitere Strukturverkleinerungen
an der sich ergebenden Speicherzellenanordnung vorgenommen werden, ohne
ihre praktische Umsetzbarkeit in Frage zu stellen.
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Wenn
nun bei der in 1 gezeigten Anordnung die am
Kreuzungspunkt zwischen Wortleitung WL2 und Bitleitung BL1 angeordnete
Speicherzelle 97 ausgelesen werden soll, so wird an die
Wortleitung WL2 eine vorgegebene Spannung angelegt und die in dem
Speicherkondensator 6 gespeicherte Ladung wird über die
Bitleitung BL1 ausgelesen.
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Anders
als bei der in 7 gezeigten Zellarchitektur
kann hier jedoch die Bitleitung BL2 nicht als eine Referenz-Bitleitung dienen,
da durch Ansteuern der Wortleitung WL2 auch die am Kreuzungspunkt zwischen
der Bitleitung B12 und der Wortleitung WL2 liegende Speicherzelle
angesteuert und ausgelesen wird. Somit liefert die Bitleitung BL2
kein "Leer"-Signal, das einem
Signal ohne ausgelesene Information entspricht. Diese Zellarchitektur
wird als Open Bitline-Architektur
bezeichnet.
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Der
beschriebene Nachteil kann beispielsweise beseitigt werden, wenn
man, wie in 2A gezeigt, eine Referenz-Bitleitung in einer
zweiten Bitleitungsebene einführt. 2A zeigt
eine Zellarchitektur, bei der beispielsweise in einer höheren Metallisierungsebene
eine Referenz-Bitleitung 92 vorgesehen ist, die sich mit
der ersten Bitleitung 33 kreuzt, so dass an jeder der beiden
Bitleitungen 33, 92 eine gleiche Anzahl von Speicherzellen 97 angeschlossen ist.
Bei Ansprechen einer speziellen Speicherzelle kann das Signal der
Bitleitung 33 mit dem Signal der Referenz-Bitleitung 97 in
dem Leseverstärker 91 miteinander
verglichen werden.
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2B zeigt
eine weitere Möglichkeit,
eine Referenz-Bitleitung 93 einzuführen. In
diesem Fall wird als Referenz- Bitleitung
die Bitleitung einer benachbarten, zum Zeitpunkt des Lesens inaktiven Speicherzellenanordnung
verwendet.
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Wie
im Folgenden dargelegt werden wird, kann die in 1 dargestellte
Speicherzellenanordnung mit verschiedenen Speicherzellentypen, die
jeweils unterschiedliche Speicherkondensatoren und Auswahltransistoren
enthalten, verwirklicht werden.
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3 zeigt eine Ausführungsform der vorliegenden
Erfindung, bei der die Speicherzellen jeweils einen als Grabenkondensator
ausgeführten
Speicherkondensator und einen als vertikalen Transistor realisierten
Auswahltransistor umfasst.
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3A zeigt
eine Querschnittsansicht entlang einer Wortleitung 2, d.h.
eine Ansicht senkrecht zu den Bitleitungen 33. Bezugszeichen 8 bezeichnet einen
Grabenkondensator mit einem Isolationskragen 81 zum Abschalten
eines parasitären
Transistors im oberen Grabenbereich. Die innere Kondensatorelektrode
(nicht dargestellt) ist über
ein Kontaktfenster beziehungsweise einen Buried Strap-Bereich 82 mit dem
Auswahltransistor 9 verbunden. Der Auswahltransistor umfasst
einen ersten Source-/Drain-Bereich 12, einen zweiten Source-/Drain-Bereich 13 sowie
eine Gateelektrode 2. Der p-dotierte Transistor-Body 142 ist über einen
p-dotierten Bereich 95 mit einem p-dotierten Wannenbereich 94 verbunden.
Der p-dotierte Wannenbereich 94 ist zur Vermeidung von so
genannten Floating Body-Effekten
vorgesehen. Der zweite Source-/Drain-Bereich 13 ist über einen Bitleitungskontakt 32 mit
einer Bitleitung 33 verbunden. Zwischen benachbarten Bitleitungen
ist jeweils ein dielektrisches Material 43 zur Isolation
vorgesehen.
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3B zeigt
eine Ansicht der erfindungsgemäßen Speicherzellen
senkrecht zu einer Wortleitung, d.h. parallel zu einer Bitleitung.
In 3B ist die vertikale Ausrichtung des Auswahltransistors 9 mit einem
ersten Source-/Drain-Bereich 12, einem zweiten Source-/Drain-Bereich 13 und
dem dazwischen angeordneten leitfähigen Kanal 15 erkennbar.
Auf der linken Seite des Auswahltransistors 9 befindet sich
die erste Gateelektrode 2, auf der rechten Seite die rückseitige
Gateelektrode 21. Beide Gateelektroden sind als Seitenwand-Gateelektroden ausgeführt, das
heißt,
sie begrenzen den leitfähigen
Kanal seitlich. Die übrigen
Bezugszeichen bezeichnen dieselben Komponenten wie in 3A.
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Beim
Anlegen einer geeigneten Spannung an die Gateelektrode 2 wird
der leitfähige
Kanal 15 in 3B geöffnet und ein Auslesevorgang
an der entsprechenden Speicherzelle ausgelöst. Die in dem Speicherkondensator 8 gespeicherte
Ladung wird über
den Buried Strap-Bereich 82 ausgelesen und gelangt über den
ersten Source-/Drain-Bereich 12, den leitfähigen Kanal 15,
den zweiten Source-/Drain-Bereich 13, den Bitleitungskontakt 32 die entsprechende
Bitleitung 33.
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3C zeigt
eine Draufsicht auf die erfindungsgemäße Speicherzellenanordnung
gemäß der ersten
Ausführungsform.
In 3C sind mehrere aktive Gebiete 11 jeweils
parallel zueinander angeordnet. Zwischen den aktiven Gebieten 11 sind
jeweils Wortleitungsgräben 20, 20' angeordnet.
Bezugszeichen 8, 8' bezeichnet
jeweils die Grabenkondensatoren. Wie in 3C zu
sehen ist, ist nun in jedem der Wortleitungsgräben 20, 20' nunmehr eine
Gateelektrode ausgebildet, wobei die ersten Gateelektroden 20 und
die Rückseitenelektroden 21 jeweils
abwechselnd angeordnet sind. Zum Auslesen einer Speicherzelle wird
die in dem Wortleitungsgraben 20 ausgebildete Gateelektrode 2 auf
eine vorgegebene Spannung gesetzt. Die in den Wortleitungsgräben 20' angeordneten
Rückseitenelektroden 21 hingegen werden
konstant auf einem vorgegebenen Potenzial gehalten.
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3D zeigt
im Vergleich dazu die Draufsicht auf eine herkömmliche Speicherzellenanordnung.
Wie in 3D zu sehen ist, ist in einem
jeden Wortleitungsgraben 20 eine erste Gateelektrode 2, eine
zweite Gateelektrode 25 sowie eine Wortleitungs-Isolatorstruktur 24 untergebracht. 3C zeigt somit
einen wesentlich einfacheren Aufbau als die Speicherzellenanordnung
von 3D.
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Die 3E zeigt
zum Vergleich eine Ansicht einer herkömmlichen Speicherzellenanordnung senkrecht
zu einer Wortleitung entsprechend der Ansicht von 3B.
In der 3E bezeichnen gleiche Bezugszeichen
jeweils dieselben Komponenten wie in der 3B. Vergleicht
man die Darstellung von 3B mit
der von 3E, so zeigt sich, dass gemäß 3B die
Struktur erheblich vereinfacht ist, da nun die in 3E gezeigten
benachbarten Wortleitungen 2 und 22 bzw. 25 und 22 jeweils
miteinander verschmolzen sind, so daß auch eine elektrische Isolierung
der zuvor benachbarten Wortleitungen 2 und 22 bzw. 25 und 22 durch
die Wortleitungs-Isolatorstruktur entfällt.
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Die
vorliegende Erfindung kann darüber
hinaus auch auf eine Speicherzelle mit einem Transistor, der einen
gekrümmten
Kanal aufweist, also mit einem so genannten CFET angewendet werden.
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Die 4A und 4B veranschaulichen schematisch
die Funktionsweise eines derartigen CFETs. 4A zeigt
den Aufbau einer herkömmlichen
CFET-Transistorstruktur 98 in einer Richtung parallel zu
einer X-Achse, die durch den ersten Source-/Drain-Bereich 12,
den leitfähigen
Kanal 15 und den zweiten Source-/Drain-Bereich 13 definiert
ist. 4B zeigt eine Querschnittsansicht senkrecht zu dieser
definierten Achse.
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In
einem Halbleitersubstrat 1 sind in einer Substratoberfläche 10 entlang
der X-Achse ein erster Source-/Drain-Bereich 12 und ein
zweiter Source-/Drain-Bereich 13 ausgebildet. Die beiden
Source-/Drain-Bereiche 12, 13 sind durch einen Recess-Graben 18 voneinander
beabstandet. Der Recess-Graben 18 erstreckt sich in einer
Richtung senkrecht zur Substratoberfläche 10, von der Substratoberfläche 10 bis
unter eine Unter kante der Source-/Drain-Bereiche 12, 13.
Unterhalb der Source-/Drain-Bereiche 12, 13 ist
durch das Halbleitersubstrat 1 ein Bodybereich 14 der
Transistorstruktur 98 ausgebildet. Wie in 4B gezeigt,
ist auf beiden Seiten des Bodybereichs 14 je eine erste
und zweite Gateelektrode 2, 25 angeordnet, die
jeweils durch ein Gatedielektrikum 16 von dem Bodybereich 14 räumlich und
elektrisch getrennt ist. Die erste beziehungsweise zweite Gateelektrode 2, 25 erstreckt
sich in einer Richtung senkrecht zur Substratoberfläche 10 im Wesentlichen
von der Unterkante der Source-/Drain-Bereiche 12, 13 bis
unterhalb einer Unterkante des Recess-Grabens 18, wie in 4A durch die
Größe b angegeben.
Der Recess-Graben 18 kann mit einem dielektrischen Material
gefüllt
sein. Wie in 4B gezeigt, sind die beiden
Gateelektroden 2, 25 in benachbarten Wortleitungsgräben 20, 20' angeordnet.
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Im
Betrieb der Transistorstruktur 98 wird durch ein geeignetes
Potenzial an der ersten Gateelektrode 2 beziehungsweise
der zweiten Gateelektrode 25 in einem an das Gatedielektrikum 16 anschließenden Abschnitt
des Bodybereichs 14 jeweils ein leitfähiger Kanal 15 zwischen
den beiden Source-/Drain-Bereichen 12, 13 ausgebildet.
Durch den Kanal 15 fließt ein Zellenstrom 99.
Die Länge
des Kanals 15 wird im Wesentlichen durch die Tiefe der Recess-Struktur 18 bestimmt.
Die effektive Kanalbreite wird durch die Ausdehnung der Gateelektrode 2 in
zur Substratoberfläche 10 vertikaler
Richtung bestimmt. Die Source-/Drain-Bereiche 12, 13 sowie
der Bodybereich 14 bilden ein aktives Gebiet 11,
das in einem Steg 17 des Halbleitersubstrats 1 ausgebildet
ist, wobei der Steg 17 auf mindestens zwei einander gegenüberliegenden
Seiten von der ersten und der zweiten Gateelektrode 2, 25 begrenzt ist.
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5 zeigt eine zweite Ausführungsform
der vorliegenden Erfindung, bei der der Speicherkondensator als
Grabenkondensator ausgeführt
ist und der Auswahltransistor als ein CFET realisiert ist. 5A zeigt
eine Querschnittsansicht der zweiten Ausführungsform entlang einer Wortleitung,
das heißt senkrecht
zu den Bitleitungen 33. In 5A bezeichnen gleiche
Bezugszeichen dieselben Komponenten wie in 3A. Insbesondere
bezeichnet Bezugszeichen 9 einen Auswahltransistor, der
gemäß der zweiten Ausführungsform
als ein CFET realisiert ist. Im Unterschied zu der in 3A gezeigten
Ausführungsform verläuft die
durch den ersten Source-/Drain-Bereich 12 und den zweiten
Source-/Drain-Bereich 13 definierte Achse parallel zur
Substratoberfläche.
Der zwischen erstem Source-/Drain-Bereich 12 und zweitem Source-/Drain-Bereich 13 verlaufende
Kanal 15 ist in einem p-dotierten Bereich 142 angeordnet.
Eine Speicherelektrode des Grabenkondensators 8 ist mit dem
ersten Source-/Drain-Bereich 12 verbunden, der zweite Source-/Drain-Bereich 13 ist über einen
Bitleitungskontakt 32 mit einer Bitleitung 33 verbunden.
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5B zeigt
eine Querschnittsansicht senkrecht zu den Wortleitungen, das heißt parallel
zu einer Bitleitung. In 5B sind
die erste Gateelektrode 2 und die Rückseiten-Gateelektrode 21 des
Auswahltransistors 9 gezeigt. Beide Gateelektroden 2, 21 sind
wieder als Seitenwand-Elektroden ausgeführt und durch ein Gate-Dielektrikum 16 von
dem leitfähigen
Kanal 15 räumlich
getrennt. Der Auswahltransistor 9 ist in einem Steg 17 gebildet.
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Beim
Betrieb der dargestellten Speicherzelle wird die Rückseitenelektrode
auf einem konstanten Potenzial gehalten. Für einen Auslesevorgang wird die
erste Gateelektrode 2 mit einem geeigneten Potenzial beaufschlagt,
so dass sich in den der ersten Gateelektrode 2 am Gate-Dielektrikum 16 gegenüberliegenden
Abschnitt des Bodygebiets 142 ein leitfähiger Kanal 15 ausbildet,
der die beiden Source-/Drain-Bereiche 12, 13 miteinander
verbindet. Die effektive Kanallänge
Leff des Kanals 15 ergibt sich durch die Tiefe des isolierenden
Recess-Grabens 18. Die
effektive Kanalbreite Weff des Kanals 15 ergibt sich durch
den Abstand der Unterkante der Recess-Struktur im Recess-Graben 18 zur
Unterkante der ersten Gate-Elektrode 2.
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5C zeigt
eine Draufsicht auf die Speicherzellenanordnung gemäß der zweiten
Ausführungsform
der vorliegenden Erfindung. Aktive Gebiete 11 sind streifenförmig und
parallel zueinander angeordnet. Zwischen zwei benachbarten aktiven
Gebieten 11 ist jeweils ein Wortleitungsgraben 20, 20' eingebracht,
welcher die aktiven Gebiete voneinander isoliert. Die aktiven Gebiete 11 sind
in ihrer Ausbreitungsrichtung durch Recess-Gräben 18 unterbrochen.
Die Bezugszeichen 8, 8' bezeichnen jeweils Grabenkondensatoren.
Gemäß der vorliegenden
Erfindung ist nun vorgesehen, dass in jedem der Wortleitungsgräben 20, 20' nur eine Gateelektrode 2 bzw. 21 in
der Weise eingebracht ist, daß zwischen
zwei ersten Gateelektroden 2 jeweils eine Rückseitenelektrode 21 und
zwischen zwei Rückseitenelektroden
jeweils eine Gateelektrode angeordnet ist. Dabei werden die in den
Wortleitungsgräben 20' angeordneten Rückseitenelektroden 21 jeweils
auf einem gleichen, konstanten Potenzial gehalten. Insbesondere
können
die Rückseitenelektrodeneitungen,
welche jeweils die Rückseiten-Gate-Elektroden
miteinander verbinden, untereinander verbunden sein.
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5D zeigt
eine detailliertere Draufsicht auf die erfindungsgemäße Speicherzellenanordnung.
Dabei ist zu berücksichtigen,
dass diese Darstellung im Vergleich zu der in 5C gezeigten
Darstellung um 90° gedreht
ist. In 5D sind die Auswahltransistoren
durch ihnen zugeordnete aktive Gebiete 11 dargestellt.
Die aktiven Gebiete 11 sind mit den jeweils zugeordneten
Grabenkondensatoren 8 in Zellenzeilen angeordnet, die gegeneinander
versetzt sind, so dass sich eine schachbrettartige Anordnung von
aktiven Gebieten 11 und Grabenkondensatoren 8 ergibt.
Das aktive Gebiet 11 einer Speicherzelle wird innerhalb
einer Zellenzeile durch jeweils zwei Grabenkondensatoren 8 begrenzt,
wobei einer der beiden das aktive Gebiet 11 begrenzenden
Grabenkondensatoren ein Kontaktfenster 82 aufweist, in dessen
Bereich ein erster Source-/Drain-Bereich 12 des aktiven
Gebiets 11 an einer Spei cherelektrode 61 im Inneren
des Grabenkondensators 8 angeschlossen ist.
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Von
der Speicherelektrode des anderen Grabenkondensators 8' ist das aktive
Gebiet 11 durch einen im Inneren des Grabenkondensators 8 vorgesehenen
Isolationskragen 81 isoliert. Zwischen den durch die Grabenkondensatoren 8 und
die aktiven Gebiete 11 gebildeten Zellenzeilen sind Wortleitungsgräben 20 eingebracht,
die einen oberen Abschnitt der Grabenkondensatoren schneiden. Orthogonal
zu den Wortleitungsgräben 20 sind
Bit- bzw. Datenleitungen 33 geführt, die über Bitleitungskontakte 32 mit jeweils
einem zweiten Source-/Drain-Bereich 13 der Auswahltransistoren
bzw. der aktiven Gebiete verbunden sind. Jeweils zwischen den Bitleitungen 33 sind
in die aktiven Gebiete 11 Recess-Gräben 18 eingebracht,
die jeweils die ersten Source-/Drain-Bereiche 12 und den
zweiten Source-/Drain-Bereichen 13 trennen und deren Tiefe
eine effektive Kanallänge Leff
der Auswahltransistoren vorgibt.
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5E veranschaulicht
den Aufbau der dargestellten Speicherzellenanordnung entlang des Querschnitts
A-B-C-D der 5D. Genauer gesagt zeigt der
linke Abschnitt der 5E bis zum Punkt B eine Querschnittsansicht
entlang einer Bitleitung, das heißt senkrecht zu den Wortleitungsgräben 20.
Im linken Bereich der 5E ist ein zweiter Source-/Drain-Bereich 13 über einen
Bitleitungskontakt 32 mit einer Bitleitung 33 verbunden.
Ein Zwischenlagen-Dielektrikum 41 ist vorgesehen, um die
Bitleitungsebene von den darunter liegenden Strukturen elektrisch
zu isolieren. Die zu dem Auswahltransistor gehörende erste Gateelektrode 2 und
die Rückseiten-Gateelektrode 21 sind
in den Wortleitungsgräben 20 angeordnet.
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Vergleicht
man den linken Teil von 5E mit
dem linken Teil von 5F, die den entsprechenden Querschnitt
durch eine bekannte Speicherzellenanordnung mit einem CFET darstellt,
so ist ersichtlich, dass sich die in 5E darge stellte
Struktur insbesondere dadurch von der in 5F gezeigten Struktur
unterscheidet, dass die Wortleitungsgräben 20 vollständig aufgefüllt sind
und nicht, wie in 5F dargestellt, zwei durch ein
Isolatormaterial 24 voneinander getrennte Seitenwand-Spacerstrukturen
aufweist, welche bei bekannten CFET-Strukturen die erste und die
zweite Gateelektrode 2, 25 bilden.
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Der
mittlere Teil der 5E ist ein Querschnitt entlang
einer Wortleitung und senkrecht zu den Bitleitungen 33.
Zwischen den Punkten B und C sind zwei Grabenkondensatoren 8 angeordnet,
von denen der rechte über
ein Kontaktfenster (Buried Strap-Bereich) 82 mit dem ersten
Source-/Drain-Bereich 12 des
Auswahltransistors verbunden ist. Zwischen dem ersten Source-/Drain-Bereich 12 und dem
zweiten Source-/Drain-Bereich 13 ist ein Recessgraben 18 angeordnet,
dessen Funktion vorstehend beschrieben worden ist. Der rechte Teil
der 5E zeigt eine Querschnittsansicht der erfindungsgemäßen Speicherzellenanordnung
senkrecht zu einem Wortleitungsgraben und zwischen zwei benachbarten
Bitleitungen. Vergleicht man den rechten Teil von 5E mit
dem rechten Teil von 5F, die einen entsprechenden
Querschnitt durch die herkömmliche
Speicherzellenanordnung zeigt, so ist ersichtlich, dass jeder der
Wortleitungsgräben 20 nunmehr
nur eine einzige Leitung, nämlich
die zu der ersten Gateelektrode 2 gehörende Wortleitung beziehungsweise
die zu der Rückseiten-Gateelektrode 21 gehörende Rückseitenelektrodenleitung
enthält.
Die Struktur ist somit erheblich einfacher geworden, da auch keine
Wortleitungs-Isolatorstruktur mehr erforderlich ist. Demgegenüber ist
die Funktion der Speicherzellenanordnung verbessert, da Überlappkapazitäten zwischen
eng beieinanderliegenden Wortleitungen vermieden werden.
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Die 6 veranschaulicht eine dritte Ausführungsform
der vorliegenden Erfindung, bei der die Speicherzellenanordnung
aus einer Vielzahl von Speicherzellen aufgebaut ist, die jeweils
einen als Stapelkondensator ausgebildeten Speicher kondensator sowie
einen als CFET realisierten Auswahltransistor umfassen.
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6A zeigt
einen Querschnitt durch eine Speicherzelle entlang einer durch die
Anordnung der beiden Source-/Drain-Bereiche 12, 13 vorgegebenen X-Achse. 6B zeigt
zwei in zwei benachbarten Zellenzeilen angeordnete Speicherzellen
senkrecht zur X-Achse, wobei die beiden Source-/Drain-Bereiche 12, 13 zweier
jeweils benachbarter Auswahltransistoren gegeneinander versetzt
angeordnet sind.
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Wie
in 6A dargestellt, sind die aktiven Gebiete 11 von
jeweils in einer Zellenzeile benachbarten Auswahltransistoren durch
Zellen-Isolatorgräben 64 voneinander
getrennt. Innerhalb des aktiven Gebiets 11 ist ein erster
Source-/Drain-Bereich 12 angeordnet,
der über
einen Abschnitt einer Hilfsstruktur 71 und eine Kondensator-Anschlussstruktur 35 mit
einer Speicherelektrode 61 eines Stapelkondensators verbunden
ist. Ein zweiter Source-/Drain-Bereich 13 ist über einen
weiteren Abschnitt der Hilfsstruktur 71 und über einen
daran anschließenden
Bitleitungskontakt 32 mit einer Bitleitung 33 verbunden.
Der untere Abschnitt der Zellen-Isolatorgräben 64 ist mit einer
Boden-Isolatorstruktur 23 gefüllt. Zwischen den beiden Source-/Drain-Bereichen 12, 13 bildet
das Halbleitersubstrat 1 ein Bodygebiet 14 aus,
in dem ein Recess-Graben 18 in das Halbleitersubstrat 1 bzw. das
aktive Gebiet 11 eingebracht ist.
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Wie
in 6B dargestellt ist, sind die aktiven Gebiete 11 entlang
der X-Achse von einer ersten Gateelektrode 2 und einer
Rückseiten-Gateelektrode 21 eingefasst,
die durch ein Gate-Dielektrikum 16 vom Halbleitersubstrat 1 bzw.
den aktiven Gebieten 11 getrennt sind.
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Es
ist vorgesehen, dass die Rückseiten-Gateelektroden 21 auf
einem konstanten Potenzial gehalten werden. Wird nun an die erste
Gateelektrode 2 eine geeignete Spannung angelegt, so bildet
sich in den der ersten Gateelektrode 2 am Gate-Dielektrikum 16 gegenüberliegenden
Abschnitten des Bodygebietes 14 ein leitfähiger Kanal 15 aus,
der die beiden Source-/Drain-Bereiche 12, 13 miteinander
verbindet. Die effektive Kanallänge
Leff des Kanals 15 ergibt sich durch die Tiefe des gefüllten Recess-Grabens 18.
Die effektive Kanalbreite Weff des Kanals 15 ergibt sich
durch den Abstand der Unterkante der Recess-Struktur im Recess-Graben 18 zur
Unterkante der ersten Gateelektrode 2.
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6C zeigt
eine Draufsicht auf einen Ausschnitt eines Speicherzellenfeldes
gemäß einer
dritten Ausführungsform
der vorliegenden Erfindung. Die Speicherkondensatoren der Speicherzellen
sind dabei als Stapelkondensatoren 7 ausgebildet. Die Speicherzellen
sind in zueinander orthogonalen Zellenzeilen und Zellenspalten und
die Speicherkondensatoren innerhalb der Zellenzeilen und Zellenspalten jeweils
abwechselnd mit Auswahltransistoren schachbrettartig angeordnet.
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Die
aktiven Gebiete 11 der Auswahltransistoren sind rechteckförmig dargestellt
und innerhalb einer Zeile durch schmale Zellen-Isolatorgräben 64 voneinander
separiert. Zwischen den durch die aktiven Gebiete 11 und
die Zellen-Isolatorgräben 64 gebildeten
Zellenzeilen sind Wortleitungsgräben 20 eingebracht,
die eine größere Breite
aufweisen als die Zellen-Isolatorgräben 64. Die Source-/Drain-Bereiche 12, 13 der
aktiven Gebiete 11 sind jeweils entlang der Zeilenachse,
entsprechend der X-Achse in 6A angeordnet.
Die beiden Source-/Drain-Bereiche 12, 13 jeweils
eines aktiven Gebietes 11 werden durch einen Recess-Graben 18 voneinander
getrennt, der eine geringere Tiefe aufweist als die Wortleitungsgräben 20 und
die Zellen-Isolatorgräben 64. Jeweils
benachbarte Source-/Drain-Bereiche 12, 13 von
in einer Zellenspalte angeordneten aktiven Gebieten 11 sind
jeweils abwechselnd einer Datenleitung 33 bzw. einem Stapelkondensator
zugeordnet. Die Position der Stapelkondensatoren 7 ergibt
sich aus der Lage der jeweiligen Speicherelektroden 61, die
jeweils auf einem Node-Pad 36 als oberer Abschluss einer
Kondensator-Anschlussstruktur aufliegt.
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Über die
Kondensator-Anschlussstrukturen sind die ersten Source-/Drain-Bereiche 12 mit
der Speicherelektrode 61 des jeweils zugeordneten Stapelkondensators 7 verbunden.
Die zweiten Source-/Drain-Bereiche 13 sind über Bitleitungskontakte 32 mit
Datenleitungen 33 verbunden, zwischen den Bitleitungskontakten 32 und
einer Oberkante der Kondensator-Anschlussstrukturen
bzw. Node-Pads 36 geführt
werden.
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6D zeigt
einen Querschnitt entlang der Linie A-B-C-D in 6C.
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Der
linke Teil von 6D zeigt dabei einen Querschnitt
entlang einer Bitleitung 33 senkrecht zu zwei Wortleitungsgräben 20.
Wie im linken Teil der 6D zu sehen ist, sind beide
Wortleitungsgräben 20 mit
nur einer Elektrode, entweder der ersten Gateelektrode 2 oder
der Rückseiten-Gateelektrode 21 ausgefüllt. Im
Gegensatz zum Stand der Technik liegen somit keine Seitenwand-Spacerstrukturen
an beiden Seitenwänden
der Wortleitung vor, die durch ein Isolationsmaterial voneinander
getrennt sind. Der mittlere Teil der 6B zwischen
den Punkten B und C veranschaulicht eine Querschnittsansicht entlang eines
aktiven Gebiets 11 senkrecht zu den Bitleitungen 33.
Der im oberen Bereich gebildete Stapelkondensator 7 umfasst
eine Speicherelektrode 61, eine Gegenelektrode 63 sowie
ein zwischen den beiden Kondensatorelektroden 61, 63 angeordnetes
Kondensatordielektrikum 62.
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Der
Speicherkondensator 7 ist über ein Node-Pad 36 sowie
eine Anschlußstruktur 35 mit
einem ersten Source-/Drain-Bereich 12 eines Auswahltransistors
verbunden. Zwischen dem ersten und dem zweiten Source-/Drain-Bereich 12, 13 des
Auswahltransistors 9 ist ein Recess-Graben 18 angeordnet, dessen
Funktion vorstehend erläutert
worden ist. Der zweite Source-/Drain-Bereich 13 ist über einen
Bitleitungskontakt 32 mit einer Bitleitung 33 verbunden. Die
Bezugszeichen 42, 43 und 44 bezeichnen
jeweils dielektrische Materialien zur gegenseitigen Isolation von
Bitleitungen und Kondensatoren.
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Der
rechte Teil der 6D veranschaulicht einen Querschnitt
zwischen den Punkten C und D, das heißt zwischen zwei Bitleitungen
senkrecht zu den Wortleitungsgräben 20.
Wie im rechten Teil der 6D zu
sehen ist, sind die Wortleitungsgräben 20 mit jeweils
nur einer Elektrode, nämlich
der ersten Gateelektrode 2 oder der Rückseiten-Gateelektrode 21 ausgefüllt. Die
Gateelektrode ist jeweils durch ein Gate-Dielektrikum 16 von
dem Bodybereich 14 getrennt.
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6E zeigt
zum Vergleich eine der 6B entsprechende Darstellung
einer herkömmlichen Speicherzellenanordnung.
Anders als in 6B dargestellt, ist bei der
herkömmlichen
Speicherzellenanordnung in jedem der Wortleitungsgräben 20 an
den Seitenwänden
jeweils eine Seitenwand-Spacerstruktur ausgebildet, die als erste
bzw. zweite Gateelektrode 2, 25 dient. Genauer
gesagt ist in jedem Wortleitungsgraben 20 eine erste Gateelektrode 2 einer
bestimmten Speicherzellenspalte sowie eine zweite Gateelektrode 25 einer
vorhergehenden Speicherzellenspalte angeordnet. Zwischen den Seitenwand-Spacerstrukturen
innerhalb eines Wortleitungsgrabens 20 ist eine Wortleitungs-Isolatorstruktur 24 eingebracht.
Wie sich aus dem Vergleich der 6B und 6E ergibt,
ist die in 6B gezeigte Struktur wesentlich
einfacher zu realisieren, da nur ein einziges Material in einen
Wortleitungsgraben eingebracht werden muss.
-
- 1
- Halbleitersubstrat
- 10
- Substratoberfläche
- 11
- aktives
Gebiet
- 12
- erster
Source/Drain-Bereich
- 13
- zweiter
Source/Drain-Bereich
- 14
- Bodybereich
- 141
- n-dotierter
Bereich
- 142
- p-dotierter
Bereich
- 15
- Kanal
- 16
- Gatedielektrikum
- 17
- Steg
- 18
- Recess-Graben
- 2
- erste
Gateelektrode
- 20
- Wortleitungsgraben
- 20'
- Wortleitungsgraben
- 21
- Rückseitenelektrode
- 22
- Wortleitung
- 23
- Boden-Isolatorstruktur
- 24
- Wortleitungs-Isolatorstruktur
- 25
- zweite
Gateelektrode
- 32
- Bitleitungskontakt
- 33
- Bitleitung
- 33'
- Bitleitung
- 35
- Kondensator-Anschlussstruktur
- 36
- Node-Pad
- 41
- Zwischenlagen-Dielektrikum
- 42
- Bitleitungsdielektrikum
- 43
- Zwischenbitleitungs-Dielektrikum
- 44
- Zwischenkondensator-Dielektrikum
- 5
- Rückseitenelektrodenleitung
- 6
- Speicherkondensator
- 61
- Speicherelektrode
- 62
- Kondensatordielektrikum
- 63
- Gegenelektrode
- 64
- Zellen-Isolatorgraben
- 7
- Stapelkondensator
- 71
- Hilfsschicht
- 8
- Grabenkondensator
- 80
- Graben-Recess
- 81
- Kragenisolatorstruktur
- 82
- Kontaktfenster
- 9
- Auswahltransistor
- 91
- Leseverstärker
- 92
- Referenz-Bitleitung
- 93
- Referenz-Bitleitung
- 94
- p-dotierter
Wannenbereich
- 95
- Anschlußstruktur
- 96a
- Ansteuerleitung
- 96b
- Ansteuerleitung
- 97
- Speicherzelle
- 98
- Transistorstruktur
- 99
- Zellenstrom