CN111542883A - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN111542883A
CN111542883A CN201880083912.6A CN201880083912A CN111542883A CN 111542883 A CN111542883 A CN 111542883A CN 201880083912 A CN201880083912 A CN 201880083912A CN 111542883 A CN111542883 A CN 111542883A
Authority
CN
China
Prior art keywords
transistor
wiring
potential
oxide
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880083912.6A
Other languages
English (en)
Inventor
大贯达也
松崎隆德
加藤清
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN111542883A publication Critical patent/CN111542883A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供一种新颖的存储装置。本发明是一种包括配置为行列状的多个存储单元的存储装置，各存储单元包括晶体管及电容器。晶体管包括具有隔着半导体层彼此重叠的区域的第一栅极及第二栅极。存储装置具有以“写入模式”、“读出模式”、“刷新模式”及“NV模式”工作的功能。在“刷新模式”中，在读出存储单元所保持的数据之后，以第一时间将数据再次写入到该存储单元。在“NV模式”中，在读出存储单元所储存的数据之后，以第二时间将数据再次写入到该存储单元，然后对第二栅极供应将晶体管变为关闭状态的电位。通过以“NV模式”工作，即使停止向存储单元的供电，也可以长期间储存数据。可以将多值数据储存在存储单元中。

Description

存储装置
技术领域
本发明的一个方式涉及一种存储装置。
此外，本发明的一个方式涉及一种物体、方法或制造方法。或者，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或组合物(compositionof matter)。本发明的一个方式涉及一种其驱动方法或其制造方法。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。存储装置、显示装置、电光装置、蓄电装置、半导体电路以及电子设备有时包括半导体装置。另外，也可以将存储装置、显示装置、电光装置、蓄电装置、半导体电路及电子设备称为半导体装置。
背景技术
作为可以用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知，而作为其他材料，氧化物半导体(OS：Oxide Semiconductor)受到关注。作为氧化物半导体，例如，已知除了如氧化铟、氧化锌等单元金属氧化物之外还有多元金属氧化物。在多元金属氧化物中，尤其是有关In-Ga-Zn氧化物(以下也称为IGZO)的研究尤为火热。
通过对IGZO的研究，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis aligned crystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1至非专利文献3)。非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。非专利文献4及非专利文献5中公开了其结晶性比CAAC结构及nc结构低的氧化物半导体中也具有微小的结晶。
将IGZO用于活性层的晶体管具有极小的关态电流(参照非专利文献6)，已知有利用了该特性的LSI及显示器(参照非专利文献7及非专利文献8)。
另外，已提出利用其沟道形成区域中包含氧化物半导体的晶体管(以下也称为“OS晶体管”)的各种各样的半导体装置。
专利文献1公开了将OS晶体管用于DRAM(Dynamic Random Access Memory：动态随机存取存储器)的例子。OS晶体管在关闭状态(off-state)时的泄漏电流(关态电流(off-state current))极小，因此能够制造刷新频率低且功耗小的DRAM。
另外，在专利文献2中，公开了使用OS晶体管的非易失性存储器。这些非易失性存储器与快闪存储器不同，对能够进行改写的次数没有限制，所以可以更容易地实现高速的工作，而且功耗小。
在使用上述OS晶体管的存储器中，通过增高OS晶体管的阈值电压可以减少关态电流，从而可以提高存储器的数据保持特性。专利文献2公开了如下例子：在OS晶体管中设置第二栅极来控制OS晶体管的阈值电压，由此减少关态电流。
为了使上述存储器长期间地保持数据，需要对OS晶体管的第二栅极不断地供应规定的负电位。专利文献2及专利文献3公开了用来驱动OS晶体管的第二栅极的电路的结构例子。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2013-168631号公报
[专利文献2]日本专利申请公开第2012-069932号公报
[专利文献3]日本专利申请公开第2012-146965号公报
[非专利文献]
[非专利文献1]S.Yamazaki et al.，“SID Symposium Digest of TechnicalPapers”，2012，volume 43，issue 1，p.183-186
[非专利文献2]S.Yamazaki et al.，“Japanese Journal of Applied Physics”，2014，volume 53，Number 4S，p.04ED18-1-04ED18-10
[非专利文献3]S.Ito et al.，“The Proceedings of AM-FPD’13Digest ofTechnical Papers”，2013，p.151-154
[非专利文献4]S.Yamazaki et al.，“ECS Journal of Solid State Science andTechnology”，2014，volume 3，issue 9，p.Q3012-Q3022
[非专利文献5]S.Yamazaki，“ECS Transactions”，2014，volume 64，issue 10，p.155-164
[非专利文献6]K.Kato et al.，“Japanese Journal of Applied Physics”，2012，volume 51，p.021201-1-021201-7
[非专利文献7]S.Matsuda et al.，“2015Symposium on VLSI Technology Digest ofTechnical Papers”，2015，p.T216-T217
[非专利文献8]S.Amano et al.，“SID Symposium Digest of Technical Papers”，2010，volume 41，issue 1，p.626-629
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种通态电流大的半导体装置。此外，本发明的一个方式的目的之一是提供一种工作速度快的半导体装置。此外，本发明的一个方式的目的之一是提供一种能够长期间地保持数据的半导体装置。此外，本发明的一个方式的目的之一是提供一种功耗得到降低的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。
多个目的的记载不互相妨碍彼此的存在。本发明的一个方式并不一定必须实现所有上述目的。可从说明书、附图、权利要求书等的记载自然得知上述以外的目的，且这些目的也可成为本发明的一个方式的目的。
解决技术问题的手段
本发明的一个方式是一种存储装置，该存储装置包括配置为行列状的多个存储单元，多个存储单元各自包括具有第一栅极及第二栅极的晶体管及电容器，第一栅极及第二栅极具有隔着含有金属氧化物的半导体层彼此重叠的区域。存储装置具有将数据写入到多个存储单元中的至少一个的功能、从多个存储单元中的至少一个读出数据的功能、在读出多个存储单元中的至少一个存储单元所保持的第一数据之后以第一时间对该存储单元写入第一数据的功能、以及在读出多个存储单元中的至少一个存储单元所保持的第一数据之后，以第二时间对该存储单元写入第一数据，对该存储单元的第二栅极供应第一电位，然后停止向多个存储单元的供电的功能，第一数据是多值数据，第二时间比第一时间长。
晶体管的半导体层优选至少包含In和Zn中的一方或双方。第二时间优选为第一时间的1.5倍以上。第一电位是将晶体管变为关闭状态的电位。另外，当晶体管的阈值电压为Vth时，第一电位优选为-VthM以下。
发明效果
根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种工作速度快的半导体装置。此外，根据本发明的一个方式，可以提供一种能够长期间地保持数据的半导体装置。此外，根据本发明的一个方式，可以提供一种功耗得到降低的半导体装置。另外，根据本发明的一个方式，可以提供一种新颖的半导体装置。
注意，这些效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。本发明的一个方式并不需要具有所有上述效果。另外，说明书、附图以及权利要求书等的记载中显然存在上述效果以外的效果，可以从说明书、附图以及权利要求书等的记载中获得上述效果以外的效果。
附图简要说明
[图1]说明半导体装置的结构例子的图。
[图2]说明晶体管的电特性的图。
[图3]说明电压产生电路的结构例子的图。
[图4]说明电压保持电路的结构例子的图。
[图5]说明温度检测电路的结构例子的图。
[图6]说明相对于温度变化的电压VBias的变化例子的图。
[图7]说明半导体装置的工作例子的时序图。
[图8]说明存储装置的结构例子的图。
[图9]说明存储单元阵列的结构例子的图。
[图10]说明存储单元的结构例子的电路图。
[图11]说明存储单元阵列和位线驱动电路的结构例子的图。
[图12]说明电路结构例子的图。
[图13]说明存储装置的工作例子的时序图。
[图14]说明存储装置的工作例子的时序图。
[图15]说明存储装置的工作例子的时序图。
[图16]说明存储装置的工作例子的时序图。
[图17]说明存储装置的结构例子的图。
[图18]说明存储单元阵列和位线驱动电路的结构例子的图。
[图19]说明存储单元阵列和位线驱动电路的结构例子的图。
[图20]说明存储装置的工作例子的时序图。
[图21]说明存储装置的工作例子的时序图。
[图22]说明存储装置的工作例子的时序图。
[图23]说明存储装置的结构例子的图。
[图24]说明存储单元阵列和位线驱动电路的结构例子的图。
[图25]说明存储装置的工作例子的时序图。
[图26]说明存储装置的工作例子的时序图。
[图27]说明存储装置的工作例子的时序图。
[图28]说明存储装置的结构例子的图。
[图29]说明存储装置的结构例子的图。
[图30]说明晶体管的结构例子的图。
[图31]说明晶体管的结构例子的图。
[图32]说明晶体管的结构例子的图。
[图33]说明晶体管的结构例子的图。
[图34]说明晶体管的结构例子的图。
[图35]说明电子构件的一个例子的图。
[图36]说明电子设备的例子的图。
[图37]说明存储装置的应用例子的图。
实施发明的方式
将参照附图对本发明的实施方式进行详细的说明。注意，本发明不局限于下面说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式及实施例所记载的内容中。
注意，在下面说明的发明结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加附图标记。
注意，在本说明书所说明的各个附图中，有时为了明确起见，夸大表示各构成要素的大小、层的厚度、区域。因此，本发明并不局限于附图中的尺寸。
另外，在本说明书中，有时将高电源电压称为“H电平”(也称为“VDD”或“H电位”)、将低电源电压称为“L电平”(也称为“GND”或“L电位”)。
注意，电压是指两个点之间的电位差，而电位是指静电场中的单位电荷在某一个点具有的静电能(电位能量)。注意，一般来说，将某一点的电位与基准的电位(例如接地电位)之间的电位差简单地称为电位或电压，通常，电位和电压是同义词。因此，在本说明书等中，除了特别指定的情况以外，既可将“电位”称为“电压”，又可将“电压”称为“电位”。
另外，本说明书中的以下实施方式及实施例可以适当地组合。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。另外，可以将OS晶体管称为包含金属氧化物或氧化物半导体的晶体管。在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物。
另外，除非特别叙述，本说明书等所示的晶体管为增强型(常关闭型)的n沟道型场效应晶体管。由此，其阈值电压(也称为“Vth”)大于0V。
(实施方式1)
<半导体装置100>
图1是示出本发明的一个方式的半导体装置100的结构例子的电路图。半导体装置100包括电压产生电路110、电压保持电路120、温度检测电路130及电压控制电路140。电压保持电路120与电压控制电路140的节点被称为节点ND。电压保持电路120与电压控制电路140通过节点ND与半导体装置100的输出端子OUT电连接。
另外，半导体装置100通过输出端子OUT与多个晶体管M11的第二栅极电连接。晶体管M11是包括第一栅极(也称为“前栅极”或仅称为“栅极”)和第二栅极(也称为“背栅极”)的晶体管。第一栅极与第二栅极具有隔着半导体层彼此重叠的区域。第二栅极例如具有控制晶体管M11的阈值电压的功能。
晶体管M11表示包含于存储装置、显示装置、运算装置等中的各种各样的电路所使用的晶体管。例如，表示包含于NOR型或NAND型等存储装置中的晶体管。另外，例如，表示包含于液晶显示装置或EL显示装置等显示装置中的晶体管。另外，例如，表示包含于CPU(Central Processing Unit：中央处理器)、GPU(Graphics Processing Unit：图形处理器)或FPGA(Field Programmable Gate Array：现场可编程门阵列)等中的晶体管。
虽然图1中示出三个晶体管M11，但是本发明的一个方式不局限于此，半导体装置100可以连接有更多的晶体管M11。
在此，对晶体管的电特性之一的Id-Vg特性的温度依赖性进行说明。图2A及图2B示出晶体管的电特性之一的Id-Vg特性的一个例子。Id-Vg特性表示相对于栅电压(Vg)的变化的漏极电流(Id)的变化。图2A及图2B的横轴以线性标度示出Vg。另外，图2A及图2B的纵轴以对数标度示出Id。
图2A示出OS晶体管的Id-Vg特性。图2B示出将硅用于其中形成沟道的半导体层的晶体管(也称为“Si晶体管”)的Id-Vg特性。图2A及图2B都为n沟道型晶体管的Id-Vg特性。
如图2A所示，OS晶体管即使在高温下工作，关态电流也不易增加。OS晶体管随着工作温度的上升，Vth向负方向上漂移，通态电流增加。另一方面，如图2B所示，Si晶体管随着温度的上升，关态电流增加。Si晶体管随着温度的上升，Vth向正方向上漂移，通态电流下降。
因此，通过作为晶体管M11使用OS晶体管，即使在高温下工作也可以降低包括晶体管M11的半导体装置整体的功耗。
另外，半导体装置100具有通过输出端子OUT对晶体管M11的第二栅极写入电压VBG，并保持该电压的功能。例如，在作为电压VBG被供应负电位的情况下，晶体管M11能够在保持第二栅极的负电位的期间使Vth向正方向漂移。即便在高温下的工作也可以保持高Vth。例如，在将晶体管M11用作存储单元的选择晶体管的情况下，可以长期间地保持被用作存储器的电容器的电荷。
[电压产生电路110]
图3A和图3B示出电压产生电路110的电路结构例子。上述电路图是降压型电荷泵，输入端子IN被输入GND，从电压产生电路110的输出端子OUT输出电压VBG0。在此，作为一个例子，电荷泵电路的基本电路的级数为4级，但是本发明的一个方式不局限于此，也可以构成具有任意级数的电荷泵电路。
图3A所示的电压产生电路110a包括晶体管M21至晶体管M24及电容器C21至电容器C24。
晶体管M21至晶体管M24在输入端子IN与输出端子OUT间串联连接，以将各栅极和第一电极用作二极管的方式连接。晶体管M21至晶体管M24的栅极分别与电容器C21至电容器C24连接。
奇数级的电容器C21、电容器C23的第一电极被输入CLK，偶数级的电容器C22、C24的第一电极被输入CLKB。CLKB是使CLK的相位反转的反转时钟信号。
电压产生电路110a具有对输入到输入端子IN的GND进行降压，生成电压VBG0的功能。电压产生电路110a能够只通过被供应CLK、CLKB生成负电位。
上述晶体管M21至晶体管M24可以使用OS晶体管形成。通过使用OS晶体管，可以降低二极管连接的晶体管M21至晶体管M24的反向电流，所以是优选的。
图3B所示的电压产生电路110b由作为p沟道型晶体管的晶体管M31至晶体管M34构成。其他构成要素参照电压产生电路110a的说明。
电压产生电路110不光可以使用降压型电荷泵，还可以使用升压型电荷泵。另外，电压产生电路110可以包括降压型电荷泵和升压型电荷泵的双方。
[电压保持电路120]
电压保持电路120包括晶体管M12(参照图1A)。晶体管M12的第一端子(源极和漏极中的一方)与电压产生电路110电连接，晶体管M12的第二端子(源极和漏极中的另一方)与节点ND电连接。
电压保持电路120具有通过将晶体管M12变为开启状态来将电压产生电路110生成的电压VBG0供给至节点ND的功能。当晶体管M12的阈值电压被设定为Vth1而使晶体管M12变为开启状态时，晶体管M12的栅极优选被供应VBG0+Vth1以上的电压。另外，电压保持电路120具有使晶体管M12变为关闭状态并保持节点ND的电压的功能。
当作为电压VBG0供给负电位时，作为晶体管M12可以使用具有第一栅极及第二栅极的晶体管并使第一栅极及第二栅极与第二端子电连接(参照图4A)。此时，晶体管M12具有二极管的功能。另外，当将从晶体管M12输出的电压记作电压VBG1时，成立如下关系VBG1＝VBG0+Vth1。通过将晶体管M12的第一端子设定为GND可以保持写入节点ND的负电位。
在图4A所示的晶体管M12中，通过在对节点ND供给负电位之后使第一端子为GND，Vg变为0V。因此，优选Vg为0V时的Id(也称为“截止电流(cutoff current)”)小。通过使截止电流充分小，可以长时间地保持写入节点ND的负电位。
晶体管M12的沟道长度优选大于晶体管M11的沟道长度。例如，在晶体管M11的沟道长度小于1μm的情况下，晶体管M12的沟道长度为1μm以上，更优选为3μm以上，进一步优选为5μm以上，更进一步优选为10μm以上。通过延长晶体管M12的沟道长度，晶体管M12不受短沟道效应的影响，可以抑制截止电流。此外，可以提高晶体管M12的源极与漏极之间的耐压。当晶体管M12的源极与漏极之间的耐压高时，可以使生成高电压的电压产生电路110与晶体管M11的连接变得容易。
作为晶体管M12，优选使用OS晶体管或在沟道形成区域使用宽带隙半导体的晶体管。OS晶体管或使用宽带隙半导体的晶体管的截止电流小，源极与漏极之间的耐压高。注意，在本说明书中，宽带隙半导体是指带隙为2.2eV以上的半导体。例如，可以举出碳化硅、氮化镓、钻石等。
晶体管M12被要求具有小于晶体管M11的截止电流。另一方面，晶体管M11被要求具有大于晶体管M12的通态电流。如此，在将所要求的性质不同的晶体管形成于同一衬底上的情况下，使用不同的半导体形成各晶体管即可。晶体管M12优选将其带隙大于晶体管M11的半导体用于沟道形成区域。此外，晶体管M11优选将其电子迁移率高于晶体管M12的半导体用于沟道形成区域。
此外，电压保持电路120可以由串联连接的多个晶体管M12构成(参照图4B及图4C)。
[温度检测电路130]
温度检测电路130包括温度传感器131和模拟-数字转换电路(也称为“ADC”)132(参照图5)。
温度传感器131具有感测出半导体装置100的温度并输出对应于温度的模拟信号VA的功能。作为温度传感器131，例如可以使用铂、镍或铜等测温电阻体、热敏电阻器(thermistor)、热电偶(thermocouple)、IC温度传感器等。
模拟-数字转换电路132具有将模拟信号VA转换为n位(n为1以上的整数)数字信号VD的功能。数字信号VD由温度检测电路130输出并被供给至电压控制电路140。
通过将温度检测电路130测出的模拟信号的温度信息转换为数字信号而输出，可以减少因布线电阻及寄生电容引起的信号衰减、噪声的影响。因此，即使将温度检测电路130设置在远离电压控制电路140的位置，也可以将温度信息准确地传递给电压控制电路140。
[电压控制电路140]
如参照图2A说明的那样，OS晶体管越是在低温的情况下Vth越向正方向上漂移，通态电流下降。其结果，电路的工作速度下降。另外，温度越高Vth越向负方向上漂移，截止电流增大。这是导致电路能够工作的温度范围变窄的主要原因。通过利用电压控制电路140对节点ND供应对应于工作温度的校正电压，可以对半导体装置100的输出端子OUT输出的电压进行校正，由此可以扩大与该输出端子OUT电连接的电路能够工作的温度范围。
电压控制电路140包括逻辑电路145及电压产生电路146(参照图1B)。逻辑电路145具有将由温度检测电路130供给的数字信号(温度信息)供给至电压产生电路146的功能。例如，将由温度检测电路130供给的串行信号转换为并行信号并供给至电压产生电路146。另外，具有将由温度检测电路130供给的n位数字信号转换为m位(m为1以上的整数)数字信号并供给至电压产生电路146的功能。
电压产生电路146具有将由逻辑电路145供给的m位数字信号转换为2m等级的电压并输出的功能。图1B示出m为4时的例子。图1B中电压产生电路146包括缓冲器BF1、缓冲器BF2、缓冲器BF3、缓冲器BF4、电容器C1、电容器C2、电容器C4及电容器C8。
逻辑电路145输出的4位数字信号被供给至缓冲器BF1至缓冲器BF4的输入端子。具体地，4位数字信号的第一位信息被输入缓冲器BF1，第二位信息被输入缓冲器BF2，第三位信息被输入缓冲器BF3，第四位信息被输入缓冲器BF4。
电容器C1的一个电极与缓冲器BF1的输出端子电连接，另一个电极与输出端子OUT电连接。电容器C2的一个电极与缓冲器BF2的输出端子电连接，另一个电极与输出端子OUT电连接。电容器C4的一个电极与缓冲器BF3的输出端子电连接，另一个电极与输出端子OUT电连接。电容器C8的一个电极与缓冲器BF4的输出电连接，另一个电极与输出端子OUT电连接。
将电压控制电路140的输出端子OUT输出的电压称为“电压VBias”。电压控制电路140的输出端子OUT与半导体装置100的节点ND电连接。
电压控制电路140向节点ND供应的电压由电容器C1、电容器C2、电容器C4及电容器C8的合成电容与节点ND产生的寄生电容之比决定。电容器C1的电容值优选充分大于该寄生电容的电容值。具体地，优选电容器C1的电容值为该寄生电容的电容值的5倍以上，更优选为10倍以上。
另外，电容器C1、电容器C2、电容器C4及电容器C8的电容值可以都为相同的电容值，但是优选的是至少其中一部分的电容器的电容值不同或者所有的电容器的电容值都不同。在本实施方式中，使电容器C2的电容值为电容器C1的电容值的2倍，电容器C4的电容值为电容器C1的电容值的4倍，并使电容器C8的电容值为电容器C1的电容值的8倍。由此，可以由电压控制电路140向节点ND供给16等级的电压。
图6A至图6C示出相对于温度变化的电压VBias的电压变化的一个例子。图6A至图6C的横轴以线性标度示出温度。另外，图6A至图6C的纵轴以线性标度示出电压VBias。当晶体管M11为OS晶体管时，电压VBias的大小优选随着晶体管M11的工作温度变高而变小(参照图6A)。另外，根据目的或用途工作也可以使电压VBias随着工作温度变高而变大(参照图6B)。另外，电压VBias的大小也可以相对于温度变化非线形地变化(参照图6C)。相对于温度变化的电压VBias的电压变化可以利用逻辑电路145进行设定。
<半导体装置100的工作例子>
图7是说明半导体装置100的工作例子的时序图。在本实施方式中，说明如下条件下的工作例子：晶体管M11为OS晶体管，工作温度在100℃至-50℃的范围内变化时电压VBias在0V至7.5V的范围内直线变化。另外，工作温度为20℃时电压VBG为-3V。
另外，温度检测电路130输出4位数字信号VD。在本实施方式中，工作温度为100℃时作为数字信号VD输出“0000”，工作温度为-50℃时输出“1111”。
另外，当与电容器C1的一个电极连接的缓冲器BF1的输出从L电位变为H电位时，电容器C1的另一个电极的电位上升0.5V。另外，当与电容器C2的一个电极连接的缓冲器BF2的输出从L电位变为H电位时，电容器C2的另一个电极的电位上升1.0V。另外，当与电容器C4的一个电极连接的缓冲器BF3的输出从L电位变为H电位时，电容器C4的另一个电极的电位上升2.0V。另外，当与电容器C8的一个电极连接的缓冲器BF4的输出从L电位变为H电位时，电容器C8的另一个电极的电位上升4.0V。
[期间T0]
期间T0为复位期间。在期间T0，缓冲器BF1至缓冲器BF4的各输出端子输出L电位(0V)。另外，使电压VBG0为-7V，将晶体管M12变为开启状态。由此，电压VBG变为-7V。在期间T0，温度检测电路130可以停止数字信号VD的输出。另外，也可以停止温度检测电路130的工作。
[期间T1]
在期间T1，使晶体管M12为关闭状态。节点ND的电压保持-7V。由此，电压VBG保持-7V不变。
[期间T2]
在期间T2，温度检测电路130向电压控制电路140供给数字信号VD(温度信息)。例如，作为表示20℃的数字信号VD向电压控制电路140供给“1000”。
逻辑电路145向缓冲器BF1至缓冲器BF4输入对应于数字信号VD的电位。具体地，当数字信号VD为“1000”时，以使缓冲器BF1至缓冲器BF3的输出为L电位、缓冲器BF4的输出为H电位的方式对缓冲器BF1至缓冲器BF4进行控制。
于是，电压控制电路140的输出端子OUT的电位上升4V。由此，节点ND的电压从-7V变至-3V，电压VBG变为-3V。
[期间T3]
在期间T3，温度检测电路130向电压控制电路140供给数字信号VD(温度信息)。例如，作为表示50℃的数字信号VD向电压控制电路140供给“0101”。
与期间T2同样，逻辑电路145向缓冲器BF1至缓冲器BF4输入对应于数字信号VD的电位。当数字信号VD为“0101”时，缓冲器BF1的输出变为H电位，缓冲器BF2的输出变为L电位，缓冲器BF3的输出变为H电位，缓冲器BF4的输出变为L电位。由此，电压VBG变为-4.5V。
[期间T4]
在期间T4，温度检测电路130向电压控制电路140供给数字信号VD(温度信息)。例如，作为表示-20℃的数字信号VD向电压控制电路140供给“1100”。
与期间T2及期间T3同样，逻辑电路145向缓冲器BF1至缓冲器BF4输入对应于数字信号VD的电位。当数字信号VD为“1100”时，缓冲器BF1的输出变为L电位、缓冲器BF2的输出变为L电位、缓冲器BF3的输出变为H电位、缓冲器BF4的输出变为H电位。由此，电压VBG变为-1.0V。
如此，可以对应温度变化改变电压VBG。另外，在不顾虑晶体管M11的电特性的温度变化的情况下，晶体管M11的第二栅极被供应所需以上的大电压。当晶体管M11的第二栅极被长时间供应所需以上的大电压时，晶体管M11的电特性发生劣化而可能使可靠性下降。通过本发明的一个方式可以对应温度变化改变对晶体管M11的第二栅极供应的电压。由此，可以仅对晶体管M11的第二栅极供应所需的最低限度的电压。通过本发明的一个方式可以提高包括晶体管M11的半导体装置的可靠性。
另外，可以每隔一定时间设置复位期间(期间T0)进行节点ND的电压的刷新。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式2)
在本实施方式中，对使用实施方式1所记载的半导体装置100的存储装置进行说明。
<存储装置>
图8是表示存储装置的结构例子的方框图。存储装置300包括外围电路311、单元阵列(Cell Array)401及半导体装置100。外围电路311包括行译码器321、字线驱动电路322、列译码器331、位线驱动电路330、输出电路340及控制逻辑电路360。
字线驱动电路322具有向布线WL供给电位的功能。位线驱动电路330包括预充电电路332、放大电路333及输入输出电路334。预充电电路332具有对布线SL(未图示)、布线BIL或布线RBL等进行预充电的功能。放大电路333具有对由布线BIL或布线RBL读出的数据信号进行放大的功能。另外，布线WL、布线SL、布线BIL及布线RBL是与单元阵列401中的存储单元(Memory Cell)411连接的布线，将在后面对其进行详细说明。放大的数据信号通过输出电路340作为数字的数据信号RDATA输出至存储装置300的外部。
作为电源电压的低电源电压(VSS)、外围电路311用高电源电压(VDD)及单元阵列401用高电源电压(VIL)从外部被供应到存储装置300。
控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA也从外部被输入到存储装置300。地址信号ADDR被输入到行译码器321及列译码器331，数据信号WDATA被输入到输入输出电路334。
控制逻辑电路360对来自外部的输入信号(CE、WE、RE)进行处理来生成行译码器321及列译码器331的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路360所处理的信号不局限于此，也可以根据需要输入其他的控制信号。
上述各电路或各信号可以根据需要适当地使用。
作为构成单元阵列401的晶体管可以使用OS晶体管。另外，作为构成外围电路311的晶体管可以使用OS晶体管。通过作为单元阵列401和外围电路311使用OS晶体管形成，可以利用同一制造工序制造单元阵列401和外围电路311，由此可以降低制造成本。
[单元阵列的结构例子]
在图9中记载单元阵列401的详细内容。单元阵列401的一列中有m(m为1以上的整数)个、一行中有n(n为1以上的整数)个，共有m×n个存储单元411。存储单元411配置为行列状。图9中还标出存储单元411的地址。例如，[1,1]示出了位于第一行第一列的地址的存储单元411，[i,j](i是1以上且m以下的整数，j是1以上且n以下的整数)示出了第i行第j列的地址的存储单元411。另外，连接单元阵列401与字线驱动电路322的布线的数量由存储单元411的结构以及一列中的存储单元411的数量等决定。另外，连接单元阵列401与位线驱动电路330的布线的数量由存储单元411的构成及一行中的存储单元411的数量等决定。
[存储单元的结构例子]
图10示出能够用于上述存储单元411的存储单元411A至存储单元411E的结构例子。
[DOSRAM]
图10A示出DRAM型存储单元411A的电路结构例子。在本说明书等中，将使用OS晶体管的DRAM称为DOSRAM(Dynamic Oxide Semiconductor Random Access Memory：氧化物半导体动态随机存取存储器)。存储单元411A包括晶体管M11和电容器Cs。
晶体管M11的第一端子与电容器Cs的第一端子连接，晶体管M11的第二端子与布线BIL连接，晶体管M11的栅极与布线WL连接，晶体管M11的背栅极与布线BGL连接。电容器Cs的第二端子与布线GNDL连接。布线GNDL是提供低电平电位(也称为基准电位)的布线。
布线BIL用作位线，布线WL用作字线。布线BGL用作对晶体管M11的背栅极供应电位的布线。另外，布线BGL与半导体装置100的输出端子OUT电连接。通过对布线BGL供应任意电位，可以增减晶体管M11的阈值电压。
数据的写入及读出通过对布线WL供应高电平电位使晶体管M11变为导通状态而使布线BIL与电容器Cs的第一端子电连接而进行。
另外，上述存储装置300中的存储单元不局限于存储单元411A，也可以改变电路结构。
当将晶体管M11用于存储单元的情况下，晶体管M11优选使用OS晶体管。另外，OS晶体管的半导体层优选使用含有铟、元素M(元素M为铝、镓、钇或锡)、锌中的任意一个的氧化物半导体。尤其是，优选使用包含铟、镓及锌的氧化物半导体。
使用含有铟、镓、锌的氧化物半导体的OS晶体管具有关态电流极小的特性。通过作为晶体管M11使用OS晶体管，可以使晶体管M11的泄漏电流非常小。也就是说，可以利用晶体管M11长时间地保持写入数据，由此可以降低存储单元的刷新频率。另外，可以省略存储单元的刷新工作。另外，由于泄漏电流非常小，所以可以在存储单元411A中保持多值数据或模拟数据。
通过作为晶体管M11使用OS晶体管可以构成DOSRAM。
[NOSRAM]
图10B示出包括两个晶体管和一个电容器的增益单元型(也称为“2Tr1C型”)存储单元411B的电路结构例子。存储单元411B包括晶体管M11、晶体管M3和电容器Cs。
晶体管M11的第一端子与电容器Cs的第一端子连接，晶体管M11的第二端子与布线WBL连接，晶体管M11的栅极与布线WL连接，晶体管M11的背栅极与布线BGL连接。电容器Cs的第二端子与布线RL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器Cs的第一端子连接。
布线WBL用作写入位线，布线RBL用作读出位线，布线WL用作字线。布线RL用作对电容器Cs的第二端子供应预定电位的布线。数据写入时、正在进行数据保持时，布线RL优选被供应基准电位。
布线BGL用作对晶体管M11的背栅极供应电位的布线。另外，布线BGL与半导体装置100的输出端子OUT电连接。通过对布线BGL供应任意电位可以增减晶体管M11的阈值电压。
数据的写入通过对布线WL供应高电平电位使晶体管M11变为导通状态以使布线WBL与电容器Cs的第一端子电连接来进行。具体地，在晶体管M11为导通状态时，供应对应于在布线WBL中要记录的信息的电位，对电容器Cs的第一端子及晶体管M3的栅极写入该电位。然后，对布线WL供应低电平电位使晶体管M11变为非导通状态，由此保持电容器Cs的第一端子的电位及晶体管M3的栅极的电位。
数据的读出通过对布线RL和布线SL供应预定的电位来进行。由于晶体管M3的源极-漏极间流过的电流及晶体管M3的第一端子的电位由晶体管M3的栅极的电位及晶体管M3的第二端子的电位决定，所以通过读出与晶体管M3的第一端子连接的布线RBL的电位，可以读出电容器Cs的第一端子(或晶体管M3的栅极)所保持的电位。也就是说，可以从电容器Cs的第一端子(或晶体管M3的栅极)所保持的电位读出该存储单元中写入的信息。或者，可以知道该存储单元是否被写入信息。
另外，上述存储装置300中的存储单元不局限于存储单元411B，也可以适当地改变电路结构。
例如，也可以采用将布线WBL与布线RBL合为一个布线BIL的结构。图10C示出该情况下的存储单元的电路结构例子。在存储单元411C中，存储单元411B的布线WBL与布线RBL合为一个布线BIL，晶体管M11的第二端子及晶体管M3的第一端子与布线BIL连接。也就是说，在存储单元411C中，一个布线BIL被用作写入位线和读出位线。
另外，存储单元411B及存储单元411C的晶体管M11也优选使用OS晶体管。将作为晶体管M11使用OS晶体管且使用如存储单元411B及存储单元411C那样的2Tr1C型存储单元的存储装置称为NOSRAM(Non-volatile Oxide Semiconductor Random Access Memory：氧化物半导体非易失性随机存取存储器)。
另外，晶体管M3的沟道形成区域优选含有硅。尤其是，该硅可以为非晶硅、多晶硅、低温多晶硅(LTPS：Low Temperature Poly-Silicon)(后面，将包含该硅的晶体管称为Si晶体管)。由于Si晶体管的场效应迁移率有时比OS晶体管的场效应迁移率高，所以Si晶体管更适合用作读出晶体管。
另外，当作为晶体管M3使用OS晶体管时，存储单元可以由单极性电路构成。
另外，图10D示出三个晶体管一个电容器的增益单元型(也称为“3Tr1C型”)存储单元411D的电路结构例子。存储单元411D包括晶体管M11、晶体管M5、晶体管M6及电容器Cs。
晶体管M11的第一端子与电容器Cs的第一端子连接，晶体管M11的第二端子与布线BIL连接，晶体管M11的栅极与布线WL连接，晶体管M11的背栅极与布线BGL电连接。电容器Cs的第二端子与晶体管M5的第一端子、布线GNDL电连接。晶体管M5的第二端子与晶体管M6的第一端子连接，晶体管M5的栅极与电容器Cs的第一端子连接。晶体管M6的第二端子与布线BIL连接，晶体管M6的栅极与布线RL连接。
布线BIL用作位线，布线WL用作写入字线，布线RL用作读出字线。
布线BGL用作对晶体管M11的背栅极供应电位的布线。另外，布线BGL与半导体装置100的输出端子OUT电连接。通过对布线BGL供应任意电位可以增减晶体管M11的阈值电压。
数据的写入通过对布线WL供应高电平电位将晶体管M11变为导通状态以使布线BIL与电容器Cs的第一端子连接来进行。具体地，在晶体管M11为导通状态时，供应对应于在布线BIL中要记录的信息的电位，对电容器Cs的第一端子及晶体管M5的栅极写入该电位。然后，对布线WL供应低电平电位使晶体管M11变为非导通状态，由此保持电容器Cs的第一端子的电位及晶体管M5的栅极的电位。
数据的读出通过将布线BIL预充电至预定的电位之后使布线BIL变为电浮动状态并对布线RL供应高电平电位来进行。通过使布线RL变为高电平电位，晶体管M6变为导通状态，布线BIL与晶体管M5的第二端子变为电连接状态。此时，晶体管M5的第二端子被供应布线BIL的电位，但是晶体管M5的第二端子的电位及布线BIL的电位会对应电容器Cs的第一端子(或晶体管M5的栅极)所保持的电位改变。这里，可以通过读出布线BIL的电位来读出电容器Cs的第一端子(或晶体管M5的栅极)所保持的电位。也就是说，可以从电容器Cs的第一端子(或晶体管M5的栅极)所保持的电位读出被写入该存储单元的信息。或者，可以知道该存储单元是否被写入信息。
另外，可以适当地改变上述存储装置300中的存储单元的电路结构。
另外，存储单元411D的晶体管M11也优选使用OS晶体管。作为晶体管M11使用了OS晶体管的3Tr1C型存储单元411D是前面所述的NOSRAM的一个方式。
本实施方式中说明的晶体管M5及M6的沟道形成区域优选含有硅。尤其是，该硅可以为非晶硅、多晶硅、低温多晶硅。由于Si晶体管的场效应迁移率有时比OS晶体管高，所以Si晶体管更适合用作读出晶体管。
另外，当作为晶体管M5及M6使用OS晶体管时，存储单元可以由单极性电路构成。
[oxSRAM]
图10E示出使用OS晶体管的SRAM(Static Random Access Memory：静态随机存取存储器)型存储单元411E的电路结构例子。在本说明书等中，将使用OS晶体管的SRAM称为oxSRAM。另外，图10E所示的存储单元411E是能够进行备份的SRAM型存储单元。
存储单元411E包括晶体管M7至晶体管M10、晶体管MS1至晶体管MS4、电容器Cs1和电容器Cs2。另外，晶体管M7及晶体管M8相当于晶体管M11。晶体管M7至晶体管M10是包括背栅极的晶体管。晶体管MS1及晶体管MS2是p沟道型晶体管，晶体管MS3及晶体管MS4是n沟道型晶体管。
晶体管M7的第一端子与布线BIL连接，晶体管M7的第二端子与晶体管MS1的第一端子、晶体管MS3的第一端子、晶体管MS2的栅极、晶体管MS4的栅极及晶体管M10的第一端子连接。晶体管M7的栅极与布线WL连接，晶体管M7的背栅极与布线BGL1连接。
晶体管M8的第一端子与布线BILB连接，晶体管M8的第二端子与晶体管MS2的第一端子、晶体管MS4的第一端子、晶体管MS1的栅极、晶体管MS3的栅极及晶体管M9的第一端子连接。晶体管M8的栅极与布线WL连接，晶体管M8的背栅极与布线BGL2连接。
晶体管MS1的第二端子与布线VDL电连接。晶体管MS2的第二端子与布线VDL电连接。晶体管MS3的第二端子与布线GNDL电连接。晶体管MS4的第二端子与布线GNDL连接。
晶体管M9的第二端子与电容器Cs1的第一端子连接，晶体管M9的栅极与布线BRL连接，晶体管M9的背栅极与布线BGL3连接。晶体管M10的第二端子与电容器Cs2的第一端子连接，晶体管M10的栅极与布线BRL连接，晶体管M10的背栅极与布线BGL4连接。
电容器Cs1的第二端子与布线GNDL连接，电容器Cs2的第二端子与布线GNDL连接。
布线BIL及布线BILB用作位线，布线WL用作字线，布线BRL是用来控制晶体管M9及晶体管M10的导通状态、非导通状态的布线。
布线BGL1至布线BGL4分别用作对晶体管M7至晶体管M10的背栅极供应电位的布线。
布线BGL1至布线BGL4与半导体装置100的输出端子OUT电连接。另外，也可以对存储装置300设置多个半导体装置100并使布线BGL1至布线BGL4分别与不同的半导体装置100电连接。通过对布线BGL1至布线BGL4供应任意的电位可以分别增减晶体管M7至晶体管M10的阈值电压。
布线VDL是提供高电平电位的布线，布线GNDL是提供低电平电位的布线。
数据的写入通过对布线WL供应高电平电位并对布线BRL供应高电平电位来进行。具体地，在晶体管M10变为导通状态时，供应对应于在布线BIL中要记录的信息的电位，使该电位写入晶体管M10的第二端子一侧。
存储单元411E利用晶体管MS1及晶体管MS2构成反相器环路，所以对应于该电位的数据信号的反相信号被输入晶体管M8的第二端子一侧。由于晶体管M8为导通状态，所以供应到布线BIL的电位，即，被输入布线BIL的信号的反相信号输出至布线BILB。另外，由于晶体管M9及晶体管M10为导通状态，晶体管M7的第二端子的电位及晶体管M8的第二端子的电位分别由电容器Cs2的第一端子及电容器Cs1的第一端子保持。然后，通过对布线WL供应低电平电位并对布线BRL供应低电平电位将晶体管M7至晶体管M10变为非导通状态，来保持电容器Cs1的第一端子的电位及电容器Cs2的第一端子的电位。
数据的读出通过如下方法进行：首先将布线BIL及布线BILB预充电至预定的电位后对布线WL供应高电平电位并对布线BRL供应高电平电位，由此电容器Cs1的第一端子的电位被存储单元411E的反相器环路刷新而输出至布线BILB。另外，电容器Cs2的第一端子的电位被存储单元411E的反相器环路刷新而输出至布线BIL。由于布线BIL及布线BILB分别从预充电的电位变为电容器Cs2的第一端子的电位及电容器Cs1的第一端子的电位，所以可以从布线BIL或布线BILB的电位读出存储单元所保持的电位。
另外，作为晶体管M7至晶体管M10优选使用OS晶体管。通过作为晶体管M7至晶体管M10使用OS晶体管，可以长期间地保持写入到存储单元411E的数据，由此可以降低存储单元411E的刷新频率。另外，可以省略存储单元411E的刷新工作。另外，由于泄漏电流非常小，所以可以在存储单元411E中保持多值数据或模拟数据。
另外，晶体管MS1至晶体管MS4的沟道形成区域优选含有硅。尤其是，该硅可以为非晶硅、多晶硅、低温多晶硅。由于Si晶体管的场效应迁移率有时比OS晶体管的场效应迁移率高，所以Si晶体管适合用作反相器中的晶体管。
另外，通过将OS晶体管用于存储单元，即使在停止对存储单元进行电力供给的情况下也可以长时间地保持写入存储单元的信息。由此，可以在不需要进行信息的写入和读出的期间停止对外围电路311的一部分或所有部分的电力供给。
可以使一个半导体装置100与所有的存储单元电连接。另外，也可以对存储装置300设置多个半导体装置100而使每一列或者每多个列的多个存储单元与一个半导体装置100电连接。另外，也可以使每一行或者每多个行的多个存储单元与一个半导体装置100电连接。另外，也可以将单元阵列中的多个存储单元分为多个区域块，在每个区域块或每多个区域块中设置一个半导体装置100。
本实施方式中说明的存储单元可以用于CPU或GPU等中的寄存器及高速缓冲存储器等存储元件。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式3)
在本实施方式中，说明存储装置300所包括的单元阵列401的结构例子以及其工作例子。在本实施方式中，作为存储单元411使用DRAM型存储单元411A。
图11示出不同于图9的单元阵列401的例子。图11是折叠位线方式(folded bit-line方式)的存储单元阵列。注意，也可以将存储单元411A用于开放位线方式(open bit-line方式)的存储单元阵列。
在图11所示的单元阵列401中，一列中有m(m是1以上的整数)个、一行中有n(n是1以上的整数)个，共有m×n个存储单元411A，存储单元411A配置为行列状。在图11中，还标出存储单元411A的地址。例如，[i,j]表示第i行第j列的存储单元411A。
另外，图11所示的单元阵列401包括与字线驱动电路322电连接的m个布线WL。布线WL[1]与第一行的存储单元411A电连接。同样地，布线WL[i]与第i行的存储单元411A电连接。
另外，在图11所示的单元阵列401中，一列中包括两个布线BIL(布线BILa及布线BILb)。在图11中，将第一列的布线BILa表示为布线BILa[1]，第j列的布线BILb表示为布线BILb[j]。
配置在奇数行的存储单元411A与布线BILa和布线BILb中的一个电连接，配置在偶数行的存储单元411A与布线BILa和布线BILb中的另一个电连接。
另外，布线BILa及布线BILb与设置在每列的预充电电路332、放大电路333及输入输出电路334电连接。另外，输入输出电路334以每列与布线SALa及布线SALb电连接。在图11中，将第一列的预充电电路332表示为预充电电路332[1]，将第j列的预充电电路332表示为预充电电路332[j]。有关放大电路333及输入输出电路334的记载也是同样的。注意，位线驱动电路330包括列译码器331(参照图8)。
<电路结构例子>
图12示出第J列的存储单元411A、预充电电路332、放大电路333及输入输出电路334的电路结构例子。
[预充电电路332]
预充电电路332[j]包括n沟道型晶体管Tr21至晶体管Tr23。此外，晶体管Tr21至晶体管Tr23也可以是p沟道型晶体管。晶体管Tr21的源极和漏极中的一个与布线BILa[j]连接，源极和漏极中的另一个与布线PRE连接。晶体管Tr22的源极和漏极中的一个与布线BILb[j]连接，源极和漏极中的另一个与布线PRE连接。晶体管Tr23的源极和漏极中的一个与布线BILa[j]连接，源极和漏极中的另一个与布线BILb[j]连接。晶体管Tr21的栅极、晶体管Tr22的栅极及晶体管Tr23的栅极与布线PL连接。预充电电路332[j]具有使布线BILa[j]及布线BILb[j]的电位初始化的功能。
[放大电路333]
放大电路333[j]包括p沟道型晶体管Tr31及晶体管Tr32、n沟道型晶体管Tr33及晶体管Tr34。晶体管Tr31的源极和漏极中的一个与布线SP连接，源极和漏极中的另一个与晶体管Tr32的栅极、晶体管Tr34的栅极及布线BILa[j]连接。晶体管Tr33的源极和漏极中的一个与晶体管Tr32的栅极、晶体管Tr34的栅极及布线BILa[j]连接，源极和漏极中的另一个与布线SN连接。晶体管Tr32的源极和漏极中的一个与布线SP连接，源极和漏极中的另一个与晶体管Tr31的栅极、晶体管Tr33的栅极及布线BILb[j]连接。晶体管Tr34的源极和漏极中的一个与晶体管Tr31的栅极、晶体管Tr33的栅极及布线BILb[j]连接，源极和漏极中的另一个与布线SN连接。放大电路333[j]具有放大布线BILa[j]、BILb[j]的电位的功能。此外，放大电路333[j]被用作锁存型读出放大器。
[输入输出电路334]
输入输出电路334[j]包括n沟道型晶体管Tr41及晶体管Tr42。此外，晶体管Tr41及晶体管Tr42也可以是p沟道型晶体管。晶体管Tr41的源极和漏极中的一个与布线BILa[j]连接，源极和漏极中的另一个与布线SALa[j]连接。晶体管Tr42的源极和漏极中的一个与布线BILb[j]连接，源极和漏极中的另一个与布线SALb[j]连接。晶体管Tr41的栅极及晶体管Tr42的栅极与布线CSEL连接。
输入输出电路334[j]具有根据供应到布线CSEL的电位控制布线BILa[j]和布线SALa[j]的导通状态及布线BILb[j]和布线SALb[j]的导通状态的功能。就是说，可以利用输入输出电路334[j]选择是否对布线SALa[j]、布线SALb[j]输出电位。
布线SP、布线SN、布线CSEL、布线PRE、布线PL具有传输用来控制预充电电路332、放大电路333及输入输出电路334的工作的信号的功能。布线SP、布线SN、布线CSEL、布线PRE、布线PL与图8所示的控制逻辑电路360连接。控制逻辑电路360具有对布线SP、布线SN、布线CSEL、布线PRE、布线PL供应控制信号的功能。
<工作例子>
使用图12所示的存储单元411A[i,j]、预充电电路332[j]、放大电路333[j]及输入输出电路334[j]说明存储装置300的工作模式。假设存储装置300在20℃下工作。因此，假设从半导体装置100向布线BGL供应-3V。
[读出模式]
首先，使用图13的时序图说明从存储单元411A[i,j]读出数据时的放大电路333[j]的工作例子。
[期间T11]
在期间T11，使预充电电路332[j]工作，使布线BILa[j]及布线BILb[j]的电位初始化。具体而言，将布线PL的电位设定为高电平(VH_PL)，将晶体管Tr21至晶体管Tr23变为开启状态。由此，布线BILa[j]及布线BILb[j]被供应布线PRE的电位Vpre。此外，电位Vpre例如可以为(VH_SP+VL_SN)/2。
在期间T11，布线CSEL的电位是低电平(VL_CSEL)，输入输出电路334[j]中的晶体管Tr41、晶体管Tr42处于关闭状态。另外，布线WL[i]的电位是低电平(VL_WL)，存储单元411A[i,j]所包括的晶体管M11处于关闭状态。同样地，虽然在图13中未图示，但是布线WL[i+1]的电位是低电平(VL_WL)，存储单元411A[i+1,j]所包括的晶体管M11处于关闭状态。另外，布线SP及布线SN的电位是电位Vpre，放大电路333[j]处于停止状态。
[期间T12]
在期间T12，将布线PL的电位设定为低电平(VL_PL)，将晶体管Tr21至晶体管Tr23变为关闭状态。另外，选择布线WL[i]。具体而言，通过将布线WL[i]的电位变为高电平(VH_WL)，将存储单元411A[i,j]所包括的晶体管M11变为开启状态。由此，在存储单元411A[i,j]中，布线BILa[j]与电容器Cs通过晶体管M11变为导通状态，根据电容器Cs所保持的电荷量，布线BILa[j]的电位发生变化。
在图13中，示出数据“1”储存在该存储单元411A[i,j]中且储存在电容器Cs的电荷量多的情况。具体而言，在储存在电容器Cs的电荷量多的情况下，电荷从电容器Cs释放到布线BILa[j]，使得布线BILa[j]的电位从电位Vpre上升ΔV1。另一方面，数据“0”储存在该存储单元411A[i,j]中且储存在电容器Cs的电荷量少的情况下，电荷从布线BILa[j]流入电容器Cs，使得布线BILa[j]的电位下降ΔV2(未图示)。
在期间T12，布线CSEL的电位是低电平(VL_CSEL)，输入输出电路334[j]中的晶体管Tr41、晶体管Tr42处于关闭状态。另外，布线SP及布线SN的电位是电位Vpre，放大电路333[j]维持停止状态。
[期间T13]
在期间T13，将布线SP的电位变到高电平(VH_SP)，将布线SN的电位变到低电平(VL_SN)。于是，放大电路333[j]变为工作状态。放大电路333[j]具有放大布线BILa[j]和布线BILb[j]的电位差(图13中的ΔV1)的功能。由于放大电路333[j]变为工作状态，所以布线BILa[j]的电位从Vpre+ΔV1接近布线SP的电位(VH_SP)。另外，布线BILb[j]的电位从Vpre接近布线SN的电位(VL_SN)。
注意，在期间T13初始，在布线BILa[j]的电位是Vpre-ΔV2的情况下，放大电路333[j]处于工作状态，因此布线BILa[j]的电位从Vpre-ΔV2接近布线SN的电位(VL_SN)。另外，布线BILb[j]的电位从电位Vpre接近布线SP的电位(VH_SP)。
另外，在期间T13，布线PL的电位是低电平(VL_PL)，预充电电路332[j]中的晶体管Tr21至晶体管Tr23处于关闭状态。另外，布线CSEL的电位是低电平(VL_CSEL)，输入输出电路334[j]中的晶体管Tr41、晶体管Tr42处于关闭状态。另外，布线WL[i]的电位是高电平(VH_WL)，存储单元411A[i,j]所包括的晶体管M11处于开启状态。因此，在存储单元411A[i,j]中，对应于布线BILa[j]的电位(VH_SP)的电荷量储存在电容器Cs。
[期间T14]
在期间T14，通过控制布线CSEL的电位，将输入输出电路334[j]变为开启状态。具体地，通过将布线CSEL的电位设定为高电平(VH_CSEL)，将晶体管Tr41及晶体管Tr42变为开启状态。由此，将布线BILa[j]的电位供应给布线SALa[j]，并将布线BILb[j]的电位供应给布线SALb[j]。
此外，在期间T14，布线PL的电位为低电平(VL_PL)，在预充电电路332[j]中，使晶体管Tr21至晶体管Tr23处于关闭状态。此外，布线WL[i]的电位为高电平(VH_WL)，存储单元411A[i,j]所具有的晶体管M11处于开启状态。此外，布线SP的电位为高电平(VH_SP)，布线SN的电位为低电平(VL_SN)，放大电路333[j]处于工作状态。由此，在存储单元411A[i,j]中，对应于布线BILa[j]的电位(VH_SP)的电荷储存在电容器Cs。
[期间T15]
在期间T15，通过控制布线CSEL的电位，使输入输出电路334[j]成为关闭状态。具体地，将布线CSEL的电位设定为低电平(VL_CSEL)，使得晶体管Tr41及晶体管Tr42成为关闭状态。
此外，在期间T15，使布线WL[i]处于非选择状态。具体地，布线WL[i]的电位为低电平(VL_WL)。于是，存储单元411A[i,j]所具有的晶体管成为关闭状态。由此，对应于布线BILa的电位(VH_SP)的电荷量储存在该存储单元411A[i,j]所具有的电容器Cs。因此，即便在进行了数据的读出之后，数据也保持在存储单元411A[i,j]中。
此外，在期间T15，即便使输入输出电路334[j]处于关闭状态，只要是放大电路333[j]处于工作状态，布线BILa[j]及布线BILb[j]的电位被放大电路333[j]保持。由此，放大电路333[j]具有暂时保持从存储单元411A[i,j]读出的数据的功能。
通过进行上述工作，可以从存储单元411A[i,j]读出数据。所读出的数据通过布线SALa[j]及/或布线SALb[j]供应给输出电路340(参照图8)。注意，也可以与该存储单元411A[i,j]同样地从存储单元411A[i+1,j]读出数据。
[写入模式]
接着，使用图14所示的时序图说明将数据写入到存储单元411A[i,j]时的放大电路333[j]的工作例子。可以基于与以上的相同的原理将数据写入到存储单元411A[i+1,j]。
[期间T21]
在期间T21，使预充电电路332[j]所包括的晶体管Tr21至晶体管Tr23变为开启状态，使布线BILa[j]及布线BILb[j]的电位初始化。具体而言，将布线PL的电位设定为高电平(VH_PL)，将晶体管Tr21至晶体管Tr23变为开启状态。由此，布线BILa[j]及布线BILb[j]被供应布线PRE的电位Vpre。此外，电位Vpre例如可以为(VH_SP+VL_SN)/2。
[期间T22]
然后，在期间T22，将布线PL的电位设定为低电平(VL_PL)，使得晶体管Tr21至晶体管Tr23成为关闭状态。此外，选择与被写入数据的存储单元411A[i,j]连接的布线WL[i]。具体地，将布线WL[i]的电位设定为高电平(VH_WL)，使得存储单元411A[i,j]所具有的晶体管M11成为开启状态。由此，在存储单元411A[i,j]中，布线BILa[j]与电容器Cs通过晶体管M11成为导通状态。
此时，当已在存储单元411A[i,j]中储存数据“1”时，电荷从电容器Cs释放到布线BILa[j]，使得布线BILa[j]的电位从电位Vpre上升ΔV1。
[期间T23]
在期间T23，将布线SP的电位设定为高电平(VH_SP)，并将布线SN的电位设定为低电平(VL_SN)，使得放大电路333[j]成为工作状态。
[期间T24]
在期间T24，通过控制布线CSEL的电位，使输入输出电路334[j]成为开启状态。由此，布线BILa[j]与布线SALa[j]成为导通状态，布线BILb[j]与布线SALb[j]成为导通状态。
将数据信号WDATA通过布线SALa[j]及布线SALb[j]供应给输入输出电路334[j]。通过对布线SALa[j]及布线SALb[j]供应相当于数据信号WDATA的写入电位，将写入电位通过输入输出电路334[j]供应给布线BILa[j]及布线BILb[j]。例如，当在存储单元411A[i,j]中储存数据“0”时，对布线SALa[j]供应低电平(VL_SN)，并对布线SALb[j]供应高电平(VH_SP)。
于是，放大电路333[j]所具有的晶体管Tr31至晶体管Tr34的开关状态反转，对布线BILa[j]供应布线SN的电位(VL_SN)，并对布线BILb[j]供应布线SP的电位(VH_SP)。由此，将对应于表示数据“0”的电位(VL_SN)的电荷量储存在电容器Cs。通过进行上述工作，可以对存储单元411A[i,j]写入数据。
[期间T25]
在期间T25，将布线WL[i]变为非选择状态。由此，保持写入到存储单元411A[i,j]中的电荷。此外，通过将布线CSEL的电位设定为低电平(VL_CSEL)，使晶体管Tr41及晶体管Tr42成为关闭状态。
此外，在对布线BILa[j]供应布线SALa[j]的电位之后，即使输入输出电路334[j]中的晶体管Tr41及晶体管Tr42成为关闭状态，只要是放大电路333[j]处于工作状态，也可以由放大电路333[j]保持布线BILa[j]及布线BILb[j]的电位。由此，晶体管Tr41及晶体管Tr42从开启状态变成关闭状态的时序既可在选择布线WL[i]之前又可在选择布线WL[i]之后。
通过进行上述工作，可以对存储单元411A[i,j]写入数据。注意，也可以与存储单元411A[i,j]同样地对存储单元411A[i+1,j]写入数据。
[刷新模式]
为了保持写入到存储单元411A[i,j]的数据，每隔固定期间进行刷新工作(再次写入工作)。使用图15所示的时序图说明刷新工作中的放大电路333[j]的工作例子。可以基于与以上的相同的原理进行刷新工作。
[期间T31]
在期间T31，将预充电电路332[j]所包括的晶体管Tr21至晶体管Tr23变为开启状态，使布线BILa[j]及布线BILb[j]的电位初始化。具体而言，将布线PL的电位设定为高电平(VH_PL)，将晶体管Tr21至晶体管Tr23变为开启状态。由此，布线BILa[j]及布线BILb[j]被供应布线PRE的电位Vpre。
[期间T32]
在期间T32，将布线PL的电位设定为低电平(VL_PL)，使得晶体管Tr21至晶体管Tr23成为关闭状态。此外，选择与被写入数据的存储单元411A[i,j]连接的布线WL[i]。具体地，将布线WL[i]的电位设定为高电平(VH_WL)，使得存储单元411A[i,j]所具有的晶体管M11成为开启状态。由此，在存储单元411A[i,j]中，布线BILa[j]与电容器Cs通过晶体管M11成为导通状态。
此时，当已在存储单元411A[i,j]中储存数据“1”时，电荷从电容器Cs释放到布线BILa[j]，使得布线BILa[j]的电位从电位Vpre上升ΔV1。
[期间T33]
在期间T33，将布线SP的电位设定为高电平(VH_SP)，并将布线SN的电位设定为低电平(VL_SN)，使得放大电路333[j]成为工作状态。通过使放大电路333[j]成为工作状态，布线BILa[j]的电位从Vpre+ΔV1接近布线SP的电位(VH_SP)。此外，布线BILb[j]的电位从Vpre接近布线SN的电位(VL_SN)。注意，在本说明书等中，将期间T33所需要的时间称为“写入时间”。
[期间T34]
在期间T34，使布线WL[i]成为非选择状态。具体地，将布线WL[i]的电位设定为低电平(VL_WL)，使得存储单元411A[i,j]所具有的晶体管成为关闭状态。由此，对应于布线BILa的电位(VH_SP)的电荷量储存在存储单元411A[i,j]所具有的电容器Cs。
在刷新模式中，因为不进行数据读出或写入，所以输入输出电路334[j]可以一直处于关闭状态。由此，与读出模式及写入模式相比，刷新模式可以以更短时间进行。注意，也可以与存储单元411A[i,j]同样地进行存储单元411A[i+1,j]的刷新模式。
[NV模式]
通过将OS晶体管用作晶体管M11，在不需要信息的写入和读出的期间，可以停止向外围电路311的一部分或全部、单元阵列401的供电。此时，优选使存储装置300以NV模式(Non-volatile mode(非易失性模式))工作。使用图16所示的时序图说明NV模式的工作例子。
[期间T41]
在期间T41，将预充电电路332[j]所包括的晶体管Tr21至晶体管Tr23变为开启状态，使布线BILa[j]及布线BILb[j]的电位初始化。具体而言，将布线PL的电位设定为高电平(VH_PL)，将晶体管Tr21至晶体管Tr23变为开启状态。由此，布线BILa[j]及布线BILb[j]被供应布线PRE的电位Vpre。期间T41相当于刷新模式中的期间T31。
[期间T42]
在期间T42，将布线PL的电位设定为低电平(VL_PL)，使得晶体管Tr21至晶体管Tr23成为关闭状态。此外，选择与被写入数据的存储单元411A[i,j]连接的布线WL[i]。具体地，将布线WL[i]的电位设定为高电平(VH_WL)，使得存储单元411A[i,j]所具有的晶体管M11成为开启状态。由此，在存储单元411A[i,j]中，布线BILa[j]与电容器Cs通过晶体管M11成为导通状态。
此时，当已在存储单元411A[i,j]中储存数据“1”时，电荷从电容器Cs释放到布线BILa[j]，使得布线BILa[j]的电位从电位Vpre上升ΔV1。期间T42相当于刷新模式中的期间T32。
[期间T43]
在期间T43，将布线SP的电位设定为高电平(VH_SP)，将布线SN的电位设定为低电平(VL_SN)，使得放大电路333[j]成为工作状态。通过使放大电路333[j]成为工作状态，布线BILa[j]的电位从Vpre+ΔV1接近布线SP的电位(VH_SP)。此外，布线BILb[j]的电位从Vpre接近布线SN的电位(VL_SN)。期间T43相当于刷新模式中的期间T33。因此，在NV模式中，期间T43所需要的时间为“写入时间”。
在此，在NV模式中，为了将对应于数据的电荷量确实地储存在电容器Cs，使写入时间比刷新模式中的写入时间长。NV模式中的写入时间优选为刷新模式中的写入时间的1.5倍以上，更优选为2倍以上，进一步优选为5倍以上。通过延长写入时间，可以防止数据的写入不足。
[期间T44]
在期间T44，将布线WL[i]的电位变为低电平(VL_WL)，将存储单元411A[i,j]所包括的晶体管变为关闭状态。另外，当晶体管M11的阈值为VthM(VthM＞0V)时，无论是工作温度如何，都对布线BGL供应-VthM以下、优选为-2×VthM以下、更优选为-3×VthM以下的电位。例如，当VthM是2V时，无论是工作温度如何，都对布线BGL供应-2V以下、优选为-4V以下、更优选为-6V以下的电位。在本实施方式中，在期间T44，对布线BGL供应-7V。
在期间T44结束之后，停止向外围电路311的一部分或全部、单元阵列401的供电。
使写入时间比刷新模式中的写入时间长，对布线BGL供应-VthM以下、优选为-2×VthM以下、更优选为-3×VthM以下的电位，由此即使停止向单元阵列401的供电，也可以在85℃的环境下保持被写入的数据10年以上。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式4)
在本实施方式中，说明在一个存储单元中可以保持多个位数据(多值数据)的存储装置300A及存储装置300B的结构例子及工作例子。存储装置300A是上述存储装置300的变形例子。为了减少反复说明，主要说明存储装置300A的与存储装置300不同之处。本实施方式中没有说明的部分可以参见其他的实施方式或该技术领域的普通技术人员的技术常识。在本实施方式中，作为存储单元411使用DRAM型存储单元411A。
《存储装置300A》
<结构例子>
图17示出说明存储装置300A的结构例子的方框图。存储装置300A具有对图8所示的存储装置300追加全局逻辑电路350而成的结构。另外，存储装置300A包括位线驱动电路330A。位线驱动电路330A具有不同于存储装置300所包括的位线驱动电路330的结构。
全局逻辑电路350具有保持从外部输入的数据信号WDATA的功能。另外，全局逻辑电路350具有将数据信号WDATA通过布线SAL供应到位线驱动电路330A的功能。
储存在存储单元411A中的信息被位线驱动电路330A读出而供应到全局逻辑电路350。全局逻辑电路350具有保持该信息的功能。另外，全局逻辑电路350具有将该信息供应到输出电路340的功能。输出电路340具有将该信息作为数字的数据信号RDATA输出到外部的功能。
存储装置300A所包括的位线驱动电路330A包括预充电电路332、输入输出电路334、信号转换电路335。信号转换电路335包括DAC(Digital to Analog Converter：数字模拟转换器)337、ADC(Analog to Digital Converter：模拟数字转换器)338。
图18示出存储装置300A的单元阵列401及位线驱动电路330A的结构例子。在图18所示的单元阵列401中，一列中有m个、一行中有n个，共有m×n个存储单元411A，存储单元411A配置为行列状。
另外，图18所示的单元阵列401包括与字线驱动电路322电连接的m个布线WL。布线WL[1]与第一行的存储单元411A电连接。同样地，布线WL[i]与第i行的存储单元411A电连接。
另外，图18所示的单元阵列401包括与位线驱动电路330A电连接的n个布线BIL。布线BIL[1]与第一列的存储单元411A电连接。同样地，布线BIL[j]与第j列的存储单元411A电连接。
布线BIL与设置在每列的预充电电路332、信号转换电路335(DAC337、ADC338)及输入输出电路334电连接。与图11等同样，在图18中，将第一列的预充电电路332表示为预充电电路332[1]，将第j列的预充电电路332表示为预充电电路332[j]。有关信号转换电路335及输入输出电路334等的记载也是同样的。
存储装置300A所包括的输入输出电路334具有决定信号转换电路335的工作的功能。输入输出电路334具有根据工作模式切换储存在存储单元411A中的数据的读出与储存在存储单元411A中的数据的写入的功能。输入输出电路334通过布线SAL与全局逻辑电路350电连接。
可以利用控制逻辑电路360控制预充电电路332、信号转换电路335及输入输出电路334等的工作(参照图17)。
图19示出单元阵列401及位线驱动电路330A的更详细的结构例子。图19示出i行j列至i+2行j+2列的9个存储单元411A以及分别对应于j列至j+2列的位线驱动电路330A的一部分。
预充电电路332[j]与布线BIL[j]电连接。预充电电路332[j]具有进行布线BIL[j]的预充电的功能。输入输出电路334[j]具有根据工作模式决定DAC337[j]及ADC338[j]的工作的功能。具体而言，在以写入模式工作时使DAC337[j]工作且停止ADC338[j]。
DAC337[j]的输入端子与输入输出电路334[j]电连接，输出端子与布线BIL[j]电连接。ADC338[j]的输入端子与布线BIL[j]电连接，输出端子与输入输出电路334[j]电连接。
此外，也可以在布线BIL[j]与ADC338[j]之间设置放大电路。
DAC337[j]具有将从输入输出电路334供应的k位(k是2以上的整数)数字数据转换为多值数据(模拟数据)的功能。ADC338[j]具有将储存在存储单元411A[i,j]中的多值数据(模拟数据)转换为k位数字数据的功能。
<工作例子>
接着，说明存储装置300A的工作模式。假设存储装置300A在20℃下工作。因此，假设从半导体装置100向布线BGL供应-3V。
[读出模式]
接着，使用图20所示的时序图说明从存储单元411A[i,j]读出数据时的位线驱动电路330A的工作例子。另外，假设4位(16值)数字数据中的相当于数据“1010”的电荷量保持在存储单元411A[i,j]的电容器Cs。
[期间T51]
在期间T51，使预充电电路332[j]工作，使布线BIL[j]的电位初始化。具体而言，对布线BIL[j]供应电位Vpre。注意，在本实施方式中，电位Vpre是从DAC337[j]输出的最高电位(VH_DA)与最低电位(VL_DA)的平均电位。就是说，电位Vpre＝(VH_DA+VL_DA)/2。
在期间T51，布线WL[i]的电位是低电平(VL_WL)，晶体管M11处于关闭状态。另外，DAC337[j]、ADC338[j]及输入输出电路334[j]处于停止状态。此外，虽然在图20中未图示，但是布线WL[i]以外的布线WL的电位也是VL_WL。
[期间T52]
在期间T52，停止预充电电路332[j]，选择布线WL[i]。具体而言，通过将布线WL[i]的电位变为高电平(VH_WL)，将存储单元411A[i,j]所包括的晶体管M11变为开启状态。由此，在存储单元411A[i,j]中，布线BIL[j]与电容器Cs通过晶体管M11变为导通状态，根据电容器Cs所保持的电荷量，布线BIL[j]的电位发生变化。
在图20中，相当于数据“1010”的电荷量保持在存储单元411A[i,j]的电容器Cs。电荷从电容器Cs释放到布线BIL[j]，使得布线BIL[j]的电位从电位Vpre上升ΔV1。此外，根据保持在电容器Cs的电荷量，布线BIL[j]的电位有时降低。由于晶体管M11变为开启状态，因此存储单元411A[i,j]的电容器Cs的电位与布线BIL[j]的电位相同。另外，开始输入输出电路334[j]的工作。
[期间T53]
在期间T53，开始ADC338[j]的工作。另外，在期间T53，也可以将布线WL[i]的电位为VL_WL。
[期间T54]
在期间T54，ADC338[j]将布线BIL[j]的电位转换为数字数据并输出到布线SAL[j]。
[期间T55]
在期间T55，使布线WL[i]处于非选择状态。具体地，将布线WL[i]的电位变为低电平(VL_WL)。另外，停止ADC338[j]及输入输出电路334[j]的工作。
通过进行上述工作，可以从存储单元411A[i,j]读出数据。被读出的数据通过布线SAL[j]供应到全局逻辑电路350。如上所述，全局逻辑电路350具有保持该数据的功能以及将该数据供应到输出电路340的功能。该数据通过输出电路340作为数据信号RDATA输出到外部。
在以读出模式工作的情况下，保持在存储单元411A[i,j]中的电荷量发生变化。就是说，存储单元411A[i,j]所储存的信息被破坏。
为了恢复破坏的信息，在以读出模式工作之后，使存储装置300A以后述的写入模式工作。具体而言，在以读出模式工作时，将全局逻辑电路350所保持的存储单元411A[i,j]的数据再次写入到存储单元411A[i,j]。
[写入模式]
接着，使用图21所示的时序图说明将数据写入到存储单元411A[i,j]时的位线驱动电路330A的工作例子。在本实施方式中，假设4位(16值)数字数据中的相当于数据“1010”的电荷量写入到存储单元411A[i,j]的电容器Cs。
[期间T61]
在期间T61，使预充电电路332[j]工作，使布线BIL[j]的电位初始化。具体而言，对布线BIL[j]供应电位Vpre。另外，选择布线WL[i]，将晶体管M11变为开启状态。于是，存储单元411A[i,j]的电容器Cs的电位也变为电位Vpre。
在期间T61，DAC337[j]、ADC338[j]及输入输出电路334[j]处于停止状态。
[期间T62]
在期间T62，开始输入输出电路334[j]的工作。
[期间T63]
在期间T63，开始DAC337[j]的工作。
[期间T64]
在期间T64，从外部输入的数据信号WDATA通过全局逻辑电路350供应到布线SAL[j]。在本实施方式中，假设作为数据信号WDATA将数据“1010”供应到布线SAL[j]。
供应到布线SAL[j]的数据“1010”被DAC337[j]转换为对应于数据“1010”的电位而供应到布线BIL[j]。此时，因为晶体管M11处于开启状态，所以存储单元411A[i,j]的电容器Cs被供应成为与布线BIL[j]相同的电位的电荷量。
[期间T65]
在期间T65，通过将布线WL[i]变为非选择状态且将晶体管M11变为关闭状态，在存储单元411A[i,j]中保持对应于数据“1010”的电荷量。另外，停止ADC338[j]及输入输出电路334[j]的工作。
通过进行上述工作，可以对存储单元411A[i,j]写入数据。在本实施方式中，期间T64所需要的时间是“写入时间”。
[刷新模式]
为了保持写入到存储单元411A[i,j]的数据，每隔固定期间进行刷新工作(再次写入工作)。具体而言，首先，使存储装置300A以读出模式工作，将存储单元411A[i,j]所保持的数据保持在全局逻辑电路350中。然后，使存储装置300A以写入模式工作，将全局逻辑电路350所保持的数据再次写入到存储单元411A[i,j]即可。在刷新模式中，期间T64所需要的时间还是“写入时间”。
在刷新模式中，不进行向全局逻辑电路350的数据信号WDATA输入、以及从全局逻辑电路350到输出电路340的数据信号WDATA输出。
[NV模式]
在执行读出模式之后进行NV模式。在执行NV模式之前，作为事前处理，使存储装置300A以读出模式工作，将保持在存储单元411A[i,j]中的数据储存在全局逻辑电路350中。在作为NV模式的事前处理进行的读出模式中，与执行刷新模式的情况相同，也可以不进行向全局逻辑电路350的数据信号WDATA输入以及从全局逻辑电路350到输出电路340的数据信号WDATA输出。
使用图22所示的时序图说明存储装置300A中的NV模式的工作例子。NV模式是与写入模式几乎相同的工作模式。在图22中，以期间T71至期间T75表示NV模式。另外，期间T71至期间T74对应于写入模式的期间T61至期间T64。因此，省略期间T71至期间T74的说明。
在NV模式中，为了将对应于数据的电荷量确实地储存在电容器Cs，使写入时间比刷新模式中的写入时间长。期间T74所需要的时间是NV模式中的“写入时间”。NV模式中的写入时间优选为刷新模式中的写入时间的1.5倍以上，更优选为2倍以上，进一步优选为5倍以上。通过延长写入时间，可以防止数据的写入不足。
[期间T75]
在期间T75，将布线WL[i]的电位变为低电平(VL_WL)，将存储单元411A[i,j]所包括的晶体管变为关闭状态。通过将晶体管M11变为关闭状态，在存储单元411A[i,j]中保持对应于数据“1010”的电荷量。
另外，当晶体管M11的阈值为VthM(VthM＞0V)时，无论是工作温度如何，都对布线BGL供应-VthM以下、优选为-2×VthM以下、更优选为-3×VthM以下的电位。例如，当VthM是2V时，无论是工作温度如何，都对布线BGL供应-2V以下、优选为-4V以下、更优选为-6V以下的电位。在本实施方式中，在期间T75，对布线BGL供应-7V。另外，停止ADC338[j]及输入输出电路334[j]的工作。
在期间T75结束之后，停止向外围电路311的一部分或全部、单元阵列401的供电。
使NV模式中的写入时间比刷新模式中的写入时间长，对布线BGL供应-VthM以下、优选为-2×VthM以下、更优选为-3×VthM以下的电位，由此即使停止向单元阵列401的供电，也可以在85℃的环境下保持被写入的数据10年以上。
通过对每列单元阵列401所包括的多个存储单元411A设置预充电电路332、信号转换电路335(DAC337、ADC338)及输入输出电路334，可以高速进行数据的读出及写入。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式5)
当数据信号WDATA的位数增加时，位线驱动电路330的占有面积以指数函数的方式增大。尤其是，信号转换电路335的占有面积增大。因此，在对每列存储单元设置预充电电路332、信号转换电路335及输入输出电路334的情况下，存储装置300本身变大。
在本实施方式中，说明具有即使数据信号WDATA的位数增加也不容易增大位线驱动电路330的占有面积的结构的存储装置300B。注意，存储装置300B是存储装置300A的变形例子。存储装置300B所示的结构例子在数据信号WDATA是3位以上的数字数据时特别有效。
《存储装置300B》
<结构例子>
图23示出说明存储装置300B的结构例子的方框图。存储装置300B包括位线驱动电路330B代替位线驱动电路330A。位线驱动电路330B在单元阵列401与预充电电路332之间包括列切换电路339。
图24示出单元阵列401的一部分以及位线驱动电路330B的结构例子。在图24中，示出i行j列至i+2行j+2列的三列存储单元411A。另外，在图24中，示出每三列设置有列切换电路339、预充电电路332、信号转换电路335及输入输出电路334的结构。
另外，在图24中，将第g的列切换电路339表示为列切换电路339[g](g是1以上的整数)。有关预充电电路332、信号转换电路335及输入输出电路334等的记载也是同样的。在每f列(f是2以上的整数)设置列切换电路339、预充电电路332、信号转换电路335及输入输出电路334的情况下，可以将g表示为n/f。因此，n优选为f的倍数。
列切换电路339包括f个开关SW。另外，列切换电路339与f个布线SCL电连接。在图24中，示出f是3的情况。因此，图24所示的列切换电路339包括开关SW[1]至开关SW[3]，并与布线SCL[1]至布线SCL[3]电连接。
布线SCL[1]与开关SW[1]电连接，并具有控制开关SW[1]的开启状态及关闭状态的功能。布线SCL[2]与开关SW[2]电连接，并具有控制开关SW[2]的开启状态及关闭状态的功能。布线SCL[3]与开关SW[3]电连接，并具有控制开关SW[3]的开启状态及关闭状态的功能。
另外，也可以在电路339[g]与ADC338[g]之间设置放大电路。另外，也可以在布线BIL[j]与开关SW[1]之间设置放大电路。另外，也可以在布线BIL[j+1]与开关SW[2]之间设置放大电路。另外，也可以在布线BIL[j+2]与开关SW[3]之间设置放大电路。
<工作例子>
接着，说明存储装置300B的工作模式。假设存储装置300B在20℃下工作。因此，假设从半导体装置100向布线BGL供应-3V。
[读出模式]
接着，使用图25所示的时序图说明从存储单元411A[i,j]至存储单元411A[i,j+2]读出数据时的位线驱动电路330B的工作例子。另外，假设4位(16值)数字数据中的相当于数据“1010”的电荷量保持在存储单元411A[i,j]的电容器Cs。另外，假设4位(16值)数字数据中的相当于数据“0010”的电荷量保持在存储单元411A[i+1,j]的电容器Cs。另外，假设4位(16值)数字数据中的相当于数据“0111”的电荷量保持在存储单元411A[i+2,j]的电容器Cs。
[期间T81]
在期间T81，使预充电电路332[g]工作。另外，对布线SCL[1]至布线SCL[3]供应高电平(VH_SCL)的电位，将开关SW[1]至开关SW[3]变为开启状态。于是，布线BIL[j]至布线BIL[j+2](在图25中未图示)的电位被初始化。具体而言，布线BIL[j]至布线BIL[j+2]被供应电位Vpre。
在期间T81，布线WL[i]的电位是低电平(VL_WL)，晶体管M11处于关闭状态。另外，DAC337[g]、ADC338[g]及输入输出电路334[g]处于停止状态。
[期间T82]
在期间T82，停止预充电电路332[g]。另外，对布线SCL[1]至布线SCL[3]供应低电平(VL_SCL)的电位，使开关SW[1]至开关SW[3]变为关闭状态。此外，选择布线WL[i]。具体而言，通过将布线WL[i]的电位变为高电平(VH_WL)，将存储单元411A[i,j]所包括的晶体管M11变为开启状态。
由此，在存储单元411A[i,j]中，布线BIL[j]与电容器Cs通过晶体管M11变为导通状态，根据电容器Cs所保持的电荷量，布线BIL[j]的电位发生变化。存储单元411A[i+1,j]及存储单元411A[i+2,j]也同样地工作，布线BIL[j+1]及布线BIL[j+2]的电位发生变动。
此外，开始输入输出电路334[g]的工作。
[期间T83]
在期间T83，开始ADC338[g]的工作。另外，在期间T83，也可以将布线WL[i]的电位为VL_WL。
[期间T84]
在期间T84，将布线SCL[1]的电位变为高电平(VH_SCL[1])，电连接布线BIL[j]与ADC338[g]。ADC338[g]将布线BIL[j]的电位转换为数字数据并输出到布线SAL[g]。
[期间T85]
在期间T85，将布线SCL[1]的电位变为低电平(VL_SCL[1])。另外，将布线SCL[2]的电位变为高电平(VH_SCL[2])，电连接布线BIL[j+1]与ADC338[g]。ADC338[g]将布线BIL[j+1]的电位转换为数字数据并输出到布线SAL[g]。
[期间T86]
在期间T86，将布线SCL[2]的电变为低电平(VL_SCL[2])。另外，将布线SCL[3]的电位变为高电平(VH_SCL[3])，电连接布线BIL[j+2]与ADC338[g]。ADC338[g]将布线BIL[j+2]的电位变为数字数据并输出到布线SAL[g]。
[期间T87]
在期间T87，使布线WL[i]处于非选择状态。具体地，将布线WL[i]的电位变为低电平(VL_WL)。另外，将布线SCL[3]的电位变为低电平(VL_SCL[3])。另外，停止ADC338[g]及输入输出电路334[g]的工作。
通过进行上述工作，可以依次读出保持在存储单元411A[i,j]至存储单元411A[i+2,j]的数据。被读出的数据通过布线SAL[g]供应到全局逻辑电路350。该数据通过输出电路340作为数据信号RDATA输出到外部。
作为列切换电路339所包括的开关SW可以使用晶体管等开关元件。另外，在存储装置300B中，依次读出保持在存储单元411A[i,j]至存储单元411A[i+2,j]中的数据。因此，作为列切换电路339所包括的开关SW(开关SW[1]至开关SW[3])，优选使用OS晶体管等关态电流极小的晶体管。
在以读出模式工作的情况下，保持在存储单元411A[i,j]至存储单元411A[i+2,j]中的电荷量发生变化。就是说，存储单元411A[i,j]至存储单元411A[i+2,j]所储存的信息被破坏。
为了恢复破坏的信息，在以读出模式工作之后，使存储装置300B以后述的写入模式工作。具体而言，在以读出模式工作时，将全局逻辑电路350所保持的存储单元411B[i,j]至存储单元411A[i+2,j]的数据再次写入到存储单元411A[i,j]至存储单元411A[i+2,j]。
[写入模式]
接着，使用图26所示的时序图说明将数据写入到存储单元411A[i,j]时的位线驱动电路330B的工作例子。在本实施方式中，假设4位(16值)数字数据中的相当于数据“1010”的电荷量写入到存储单元411A[i,j]的电容器Cs。另外，假设4位(16值)数字数据中的相当于数据“0010”的电荷量写入到存储单元411A[i,j+1]的电容器Cs。另外，假设4位(16值)数字数据中的相当于数据“0111”的电荷量写入到存储单元411A[i,j+2]的电容器Cs。
[期间T91]
在期间T91，使预充电电路332[g]工作。另外，对布线SCL[1]至布线SCL[3]供应高电平(VH_SCL)的电位，将开关SW[1]至开关SW[3]变为开启状态。于是，布线BIL[j]至布线BIL[j+2](在图26中未图示)的电位被初始化。另外，选择布线WL[i]，将晶体管M11变为开启状态。于是，存储单元411A[i,j]至存储单元411A[i,j+2]的电容器Cs的电位也被初始化。
在期间T91，DAC337[g]、ADC338[g]及输入输出电路334[g]处于停止状态。
[期间T92]
在期间T92，开始输入输出电路334[g]的工作。
[期间T93]
在期间T93，开始DAC337[g]的工作。
[期间T94]
在期间T94，将布线SCL[1]的电位变为高电平(VH_SCL[1])，电连接布线BIL[j]与DAC337[g]。从外部输入的数据信号WDATA通过全局逻辑电路350供应到布线SAL[g]。在此，假设作为数据信号WDATA将数据“1010”供应到布线SAL[j]。
供应到布线SAL[j]的数据“1010”被DAC337[g]转换为对应于数据“1010”的电位而供应到布线BIL[j]。此时，因为晶体管M11处于开启状态，所以存储单元411A[i,j]的电容器Cs被供应成为与布线BIL[j]相同的电位的电荷量。
[期间T95]
在期间T95，将布线SCL[1]的电位变为低电平(VL_SCL[1])。将布线SCL[2]的电位变为高电平(VH_SCL[2])，电连接布线BIL[j+1]与DAC337[g]。从外部输入的数据信号WDATA通过全局逻辑电路350供应到布线SAL[g]。在此，假设作为数据信号WDATA将数据“0010”供应到布线SAL[g]。
供应到布线SAL[g]的数据“0010”被DAC337[g]转换为对应于数据“0010”的电位而供应到布线BIL[j+1]。此时，因为晶体管M11处于开启状态，所以存储单元411A[i,j+1]的电容器Cs被供应成为与布线BIL[j+1]相同的电位的电荷量。
[期间T96]
在期间T96，将布线SCL[2]的电位变为低电平(VL_SCL[2])。将布线SCL[3]的电位变为高电平(VH_SCL[3])，电连接布线BIL[j+2]与DAC337[g]。从外部输入的数据信号WDATA通过全局逻辑电路350供应到布线SAL[g]。在此，假设作为数据信号WDATA将数据“0010”供应到布线SAL[g]。
供应到布线SAL[g]的数据“0010”被DAC337[g]转换为对应于数据“0010”的电位而供应到布线BIL[j+2]。此时，因为晶体管M11处于开启状态，所以存储单元411A[i,j+2]的电容器Cs被供应成为与布线BIL[j+2]相同的电位的电荷量。
[期间T97]
在期间T97，通过将布线WL[i]变为非选择状态且将晶体管M11变为关闭状态，在存储单元411A[i,j]至存储单元411A[i,j+2]中保持对应于各数据的电荷量。此外，将布线SCL[3]的电位变为低电平(VL_SCL[3])。另外，停止ADC338[g]及输入输出电路334[g]的工作。
通过进行上述工作，可以对存储单元411A[i,j]写入数据。在本实施方式中，期间T94至期间T96所需要的时间是“写入时间”。
[刷新模式]
关于存储装置300B的刷新模式，也可以与存储装置300A同样地工作。因此，这里省略详细的说明。
[NV模式]
在存储装置300B中，与存储装置300A同样，在执行读出模式之后，进行NV模式。图27是示出存储装置300B中的NV模式的工作例子的时序图。NV模式是与写入模式几乎相同的工作模式。在图27中，以期间T101至期间T107表示NV模式。另外，期间T101至期间T106对应于写入模式的期间T91至期间T96。因此，省略期间T101至期间T106的说明。
在NV模式中，为了将对应于数据的电荷量确实地储存在电容器Cs，使写入时间比刷新模式中的写入时间长。期间T104至期间T106所需要的时间是NV模式中的“写入时间”。NV模式中的写入时间优选为刷新模式中的写入时间的1.5倍以上，更优选为2倍以上，进一步优选为5倍以上。通过延长写入时间，可以防止数据的写入不足。
[期间T107]
在期间T107，将布线WL[i]的电位变为低电平(VL_WL)，将存储单元411A[i,j]至存储单元411A[i,j+2]所包括的晶体管变为关闭状态。通过将晶体管M11变为关闭状态，在存储单元411A[i,j]至存储单元411A[i,j+2]中保持对应于各数据的电荷量。
另外，当晶体管M11的阈值为VthM(VthM＞0V)时，无论是工作温度如何，都对布线BGL供应-VthM以下、优选为-2×VthM以下、更优选为-3×VthM以下的电位的。例如，当VthM是2V时，无论是工作温度如何，都对布线BGL供应-2V以下、优选为-4V以下、更优选为-6V以下的电位的。在本实施方式中，在期间T75，对布线BGL供应-7V。另外，停止ADC338[g]及输入输出电路334[g]的工作。
在期间T75结束之后，停止向外围电路311的一部分或全部、单元阵列401的供电。
使NV模式中的写入时间比刷新模式中的写入时间长，对布线BGL供应-VthM以下、优选为-2×VthM以下、更优选为-3×VthM以下的电位，由此即使停止向单元阵列401的供电，也可以在85℃的环境下保持被写入的数据10年以上。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式6)
在本实施方式中，参照附图对存储装置300的截面结构例子进行说明。
<存储装置的结构例子>
图28示出存储装置300的部分截面。图28所示的存储装置300在衬底231上层叠有层310及层320。图28示出作为衬底231使用单晶半导体衬底(例如，单晶硅衬底)的情况。
[层310]
在图28中，层310在衬底231上包括晶体管233a、晶体管233b及晶体管233c。图28示出晶体管233a、晶体管233b及晶体管233c的沟道长度方向的截面。
晶体管233a、晶体管233b及晶体管233c的沟道形成在衬底231的一部分。当要求集成电路进行高速工作时，优选作为衬底231使用单晶半导体衬底。
晶体管233a、晶体管233b及晶体管233c由于元件分离层232分别电分离。元件分离层可以使用LOCOS(Local Oxidation of Silicon：硅局部氧化)法、STI(Shallow TrenchIsolation：浅沟槽隔离)法等形成。
另外，衬底231上设置有绝缘层234，晶体管233a、晶体管233b及晶体管233c上设置有绝缘层235、绝缘层237，绝缘层237中埋设有电极238。电极238通过接触插头236与晶体管233a的源极和漏极中的一方电连接。
另外，电极238及绝缘层237上设置有绝缘层239、绝缘层240及绝缘层241，绝缘层239、绝缘层240及绝缘层241中埋设有电极242。电极242与电极238电连接。
另外，电极242及绝缘层241上设置有绝缘层243及绝缘层244，绝缘层243及绝缘层244中埋设有电极245。电极245与电极242电连接。
另外，电极245及绝缘层244上设置有绝缘层246及绝缘层247，绝缘层246及绝缘层247中埋设有电极249。电极249与电极245电连接。
另外，电极249及绝缘层247上设置有绝缘层248及绝缘层250，绝缘层248及绝缘层250中埋设有电极251。电极251与电极249电连接。
[层320]
层320设置在层310上。层320包括晶体管368a、晶体管368b、电容器369a及电容器369b。图28示出晶体管368a及晶体管368b的沟道长度方向的截面。晶体管368a及晶体管368b是包括背栅极的晶体管。
晶体管368a及晶体管368b相当于上述实施方式所示的晶体管M11。因此，作为晶体管368a及晶体管368b的半导体层优选使用金属氧化物的一种的氧化物半导体。也就是说，晶体管368a及晶体管368b优选使用OS晶体管。
晶体管368a及晶体管368b设置在缘层361及绝缘层362上。另外，绝缘层362上设置有绝缘层363及绝缘层364。晶体管368a及晶体管368b的背栅极埋设于绝缘层363及绝缘层364中。绝缘层364上设置有绝缘层365及绝缘层366。另外，电极367埋设于绝缘层361至绝缘层366中。电极367与电极251电连接。
另外，晶体管368a、晶体管368b、电容器369a及电容器369b上形成有绝缘层371、绝缘层372及绝缘层373，绝缘层373上形成有电极375。电极375通过接触插头374与电极367电连接。
另外，电极375上设置有绝缘层376、绝缘层377、绝缘层378及绝缘层379。另外，电极380埋设于绝缘层376至绝缘层379中。电极380与电极375电连接。
另外，电极380及绝缘层379上设置有绝缘层381及绝缘层382。
<变形例子>
图29示出存储装置300A的一部分的截面。存储装置300A是存储装置300的变形例子。存储装置300A包括层310A及层320。存储装置300A的衬底231使用绝缘性衬底(例如，玻璃衬底)。
层310A包括晶体管268a、晶体管268b及电容器269a。层310A中的晶体管使用薄膜晶体管(例如，OS晶体管)。通过作为层310A中的晶体管都使用OS晶体管可以使层310A成为单极性的集成电路。通过使存储装置300A中的晶体管都为OS晶体管，可以使存储装置300A成为单极性的存储装置。
<构成材料>
[衬底]
虽然对用于衬底的材料没有较大的限制，但是衬底必需至少具有足够高的耐热性来耐受后面进行的热处理。例如，作为衬底，可以使用以硅或碳化硅为材料的单晶半导体衬底或多晶半导体衬底、以硅锗等为材料的化合物半导体衬底等。此外，也可以使用SOI衬底或者在半导体衬底上设置有应变晶体管或FIN型晶体管等半导体元件的衬底等。另外，也可以使用可用于高电子迁移率晶体管(HEMT：High Electron Mobility Transistor)的砷化镓、砷化铝镓、砷化铟镓、氮化镓、磷化铟、硅锗等。也就是说，衬底不仅是支撑衬底，也可以是形成有晶体管等其他装置的衬底。
此外，作为衬底，可以使用硼硅酸钡玻璃和硼硅酸铝玻璃等玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。此外，作为衬底可以使用柔性衬底。在使用柔性衬底时，既可以在柔性衬底上直接制造晶体管和电容器等，又可以在其他制造衬底上制造晶体管和电容器等，然后将其剥离并转置到柔性衬底上。另外，为了从制造衬底剥离晶体管和电容器等并将其转置到柔性衬底上，优选在制造衬底与晶体管和电容器等之间设置剥离层。
作为柔性衬底，例如可以使用金属、合金、树脂或玻璃，或者它们的纤维等。用作衬底的柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。用作衬底的柔性衬底例如可以使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料。作为树脂例如有聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是，芳族聚酰胺具有低线性膨胀系数，因此适用于柔性衬底。
[绝缘层]
绝缘层采用如下材料的单层或叠层，该材料选自氮化铝、氧化铝、氮氧化铝、氧氮化铝、氧化镁、氮化硅、氧化硅、氮氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽、铝硅酸盐等。另外，也可以使用混合有氧化物材料、氮化物材料、氧氮化物材料、氮氧化物材料中的多种的材料。
在本说明书等中，氮氧化物是指氮含量大于氧含量的化合物。另外，氧氮化物是指氧含量大于氮含量的化合物。另外，例如可以使用卢瑟福背散射光谱学法(RBS:RutherfordBackscattering Spectrometry)等来测量各元素的含量。
另外，当将为金属氧化物的一种的氧化物半导体用作半导体层时，为了防止半导体层中的氢浓度增加，优选降低绝缘层中的氢浓度。具体而言，绝缘层中的利用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测量的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下。尤其是，优选降低与半导体层接触的绝缘层中的氢浓度。
另外，为了防止半导体层中的氮浓度增加，优选降低绝缘层中的氮浓度。具体而言，绝缘层中的利用SIMS测量的氮浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
绝缘层中的至少与半导体层接触的区域及绝缘层中的至少与半导体层接触的区域的缺陷优选少，典型的是通过电子自旋共振法(ESR：Electron Spin Resonance)观察的信号优选少。例如，作为上述信号可举出在g值为2.001时观察到的E’中心。该E’中心起因于硅的悬空键。例如，作为绝缘层使用氧化硅层或氧氮化硅层时，可以使用起因于E’中心的自旋密度为3×1017spins/cm3以下、优选为5×1016spins/cm3以下的氧化硅层或氧氮化硅层。
有时观察到除了上述信号以外起因于二氧化氮(NO2)的信号。该信号因N的核自旋而分裂成三个信号，各个g值为2.037以上且2.039以下(第一信号)、g值为2.001以上且2.003以下(第二信号)及g值为1.964以上且1.966以下(第三信号)。
例如，作为绝缘层优选使用起因于二氧化氮(NO2)的信号的自旋密度为1×1017spins/cm3以上且低于1×1018spins/cm3的绝缘层。
二氧化氮(NO2)等氮氧化物(NOx)在绝缘层中形成能级。该能级位于氧化物半导体层的能隙中。由此，当氮氧化物(NOx)扩散到绝缘层与氧化物半导体层的界面时，有时该能级在绝缘层一侧俘获电子。其结果是，被俘获的电子留在绝缘层与氧化物半导体层的界面附近，由此使晶体管的阈值电压向正方向漂移。因此，通过作为绝缘层及绝缘层使用氮氧化物的含量少的膜，可以降低晶体管的阈值电压的漂移。
作为氮氧化物(NOx)的释放量少的绝缘层例如可以使用氧氮化硅层。该氧氮化硅层是在热脱附谱分析法(TDS:Thermal Desorption Spectroscopy)中氨释放量比氮氧化物(NOx)的释放量多的膜，典型的是氨释放量为1×1018个/cm3以上且5×1019个/cm3以下。注意，上述氨释放量为TDS中的加热处理温度为50℃以上且650℃以下或50℃以上且550℃以下的范围内的总量。
由于当进行加热处理时，氮氧化物(NOx)与氨及氧起反应，所以通过使用氨释放量多的绝缘层可以减少氮氧化物(NOx)。
与氧化物半导体层接触的绝缘层中的至少一个优选使用通过加热释放氧的绝缘层形成。具体来说，优选使用如下绝缘层：在进行TDS分析(其中进行层表面温度为100℃以上且700℃以下，优选为100℃以上且500℃以下的加热处理)时换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，1.0×1019atoms/cm3以上，或者1.0×1020atoms/cm3以上。注意，在本说明书等中也将通过加热释放出的氧称为“过剩氧”。
包含过剩氧的绝缘层也可以进行对绝缘层添加氧的处理来形成。作为氧添加处理，可以使用氧气氛下的热处理、等离子体处理等进行。或者，也可以利用离子注入法、离子掺杂法、等离子体浸没离子注入法等进行氧添加。作为氧添加处理所使用的气体，可以举出16O2或18O2等氧气体、一氧化二氮气体或臭氧气体等含氧气体。在本说明书中，也将添加氧的处理称为“氧掺杂处理”。氧掺杂处理也可以在对衬底进行加热的同时进行。
作为绝缘层，可以使用聚酰亚胺、丙烯酸类树脂、苯并环丁烯类树脂、聚酰胺、环氧类树脂等具有耐热性的有机材料。除了上述有机材料以外，也可以使用低介电常数材料(low-k材料)、硅氧烷类树脂、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等。另外，也可以通过层叠多个由这些材料形成的绝缘层来形成绝缘层。
硅氧烷类树脂相当于以硅氧烷类材料为起始材料而形成的包含Si-O-Si键的树脂。硅氧烷类树脂还可以使用有机基(例如烷基或芳基)或氟基作为取代基。此外，有机基也可以包括氟基团。
对绝缘层的形成方法没有特别的限制。注意，有时根据绝缘层所使用的材料需要焙烧工序。在该情况下，通过将绝缘层的焙烧工序和其他热处理工序兼并在一起，可以高效地制造晶体管。
[电极]
作为用来形成电极的导电材料，可以使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟等中的一种以上的金属元素的材料。另外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体、镍硅化物等硅化物。
另外，也可以使用包含上述金属元素和氧的导电材料。另外，也可以使用包含上述金属元素和氮的导电材料。例如，可以使用氮化钛、氮化钽等包含氮的导电材料。另外，也可以使用铟锡氧化物(ITO：Indium Tin Oxide)、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、铟镓锌氧化物、添加有硅的铟锡氧化物。此外，也可以使用包含氮的铟镓锌氧化物。
另外，也可以将多个由上述材料形成的导电层层叠来使用。例如，可以采用组合包含上述金属元素的材料与包含氧的导电材料的叠层结构。此外，可以采用组合包含上述金属元素的材料与包含氮的导电材料的叠层结构。此外，可以采用组合包含上述金属元素的材料、包含氧的导电材料与包含氮的导电材料的叠层结构。另外，也可以采用组合包含氮的导电材料和包含氧的导电材料的叠层结构。
另外，在作为半导体层使用氧化物半导体，并且作为栅电极使用组合包含上述金属元素的材料与包含氧的导电材料的叠层结构的情况下，优选在半导体层一侧设置包含氧的导电材料。通过在半导体层一侧设置包含氧的导电材料，从该导电材料释放出的氧容易供应给半导体层中。
另外，作为电极，例如可以使用钨或多晶硅等埋入性高的导电材料。此外，也可以使用埋入性高的导电材料与钛层、氮化钛层、氮化钽层等阻挡层(扩散防止层)的组合。有时将电极称为“接触插头”。
尤其是，作为与栅极绝缘体接触的电极优选使用不容易使杂质透过的导电材料。作为不容易使杂质透过的导电材料，例如可以举出氮化钽。
通过作为绝缘层使用不容易使杂质透过的绝缘材料，并且作为电极使用不容易使杂质透过的导电材料，来可以进一步抑制杂质扩散到晶体管中。由此，可以进一步提高晶体管的可靠性。也就是说，可以进一步提高存储装置的可靠性。
[半导体层]
作为半导体层，可以使用单晶半导体、多晶半导体、微晶半导体、或非晶半导体等中的一个或多个。作为半导体材料，例如可以使用硅或锗等。另外，也可以使用硅锗、碳化硅、砷化镓、氧化物半导体、氮化物半导体等化合物半导体或有机半导体等。
另外，当作为半导体层使用有机物半导体时，可以使用具有芳环的低分子有机材料或π电子共轭导电高分子等。例如，可以使用红荧烯、并四苯、并五苯、苝二酰亚胺、四氰基对醌二甲烷、聚噻吩、聚乙炔、聚对亚苯基亚乙烯基等。
半导体层也可以采用叠层结构。当半导体层采用叠层结构时，可以使用具有不同结晶状态的半导体，也可以使用不同半导体材料。
另外，由于为金属氧化物的一种的氧化物半导体的带隙为2eV以上，当作为半导体层使用氧化物半导体时，可以实现关态电流极小的晶体管。具体而言，在源极与漏极间的电压为3.5V且室温(典型为25℃)下的每1μm沟道宽度的关态电流可以小于1×10-20A，小于1×10-22A，或小于1×10-24A。就是说，导通截止比可以为20位数以上。另外，在作为半导体层使用氧化物半导体的晶体管(OS晶体管)中，源极与漏极间的绝缘耐压高。由此，可以提供可靠性良好的晶体管。另外，可以提供输出电压大且高耐压的晶体管。另外，可以提供可靠性良好的存储装置等。另外，可以提供输出电压大且高耐压的存储装置等。
此外，在本说明书等中，将在形成沟道的半导体层中使用具有结晶性的硅的晶体管称为“晶体Si晶体管”。
与OS晶体管相比，晶体Si晶体管可以容易得到较高的迁移率。另一方面，晶体Si晶体管难以实现如OS晶体管那样的极小关态电流。因此，重要的是，根据目的或用途适当地选择用于半导体层的半导体材料。例如，根据目的或用途，可以使用OS晶体管和晶体Si晶体管等的组合。
当作为半导体层使用氧化物半导体层时，优选通过溅射法形成氧化物半导体层。在通过溅射法形成氧化物半导体层时，可提高氧化物半导体层的密度，所以是优选的。在通过溅射法形成氧化物半导体层的情况下，作为溅射气体，可以使用稀有气体(典型为氩)、氧、或者，稀有气体和氧的混合气体。此外，需要溅射气体的高纯度化。例如，作为用作溅射气体的氧气体或稀有气体，使用露点为-60℃以下，优选为-100℃以下的高纯度气体。通过使用高纯度溅射气体形成薄膜，可以尽可能地防止水分等混入氧化物半导体层中。
在通过溅射法形成氧化物半导体层的情况下，优选尽可能地去除溅射装置所具有的成膜处理室内的水分。例如，优选使用低温泵等吸附式真空泵对成膜处理室进行高真空抽气(抽空到5×10-7Pa至1×10-4Pa左右)。尤其是，在溅射装置的待机时成膜处理室内的相当于H2O的气体分子(相当于m/z＝18的气体分子)的分压优选为1×10-4Pa以下，更优选为5×10-5Pa以下。
[金属氧化物]
为金属氧化物的一种的氧化物半导体优选至少包含铟或锌。特别优选包含铟及锌。另外，优选的是，除此之外，还包含铝、镓、钇或锡等。另外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
在此考虑氧化物半导体包含铟、元素M及锌的情况。注意，元素M为铝、镓、钇或锡等。作为其他的可用作元素M的元素，还有硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时可以组合多个上述元素。
另外，在本说明书等中，有时将包含氮的金属氧化物称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的活性层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。另外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区域时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[金属氧化物的结构]
为金属氧化物的一种的氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。另外，在CAAC-OS中，即使在畸变附近也观察不到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。另外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。另外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[具有金属氧化物的晶体管]
接着，说明将上述金属氧化物用于晶体管的沟道形成区域的情况。
通过将上述金属氧化物用于晶体管的沟道形成区域，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
另外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被金属氧化物的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在陷阱态密度高的金属氧化物中具有沟道形成区域的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了减少金属氧化物中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第14族元素之一的硅或碳时，在金属氧化物中形成缺陷态。因此，将金属氧化物中或金属氧化物的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷态而形成载流子。因此，作为沟道形成区域使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当金属氧化物包含氮时，容易产生作为载流子的电子，使载流子密度增高，而n型化。其结果是，在将包含氮的金属氧化物用于沟道形成区域的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少沟道形成区域中的氮。例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，作为沟道形成区域使用包含氢的金属氧化物的晶体管容易具有常开启特性。由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质浓度被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
<成膜方法>
用来形成绝缘层的绝缘材料、用来形成电极的导电材料或用来形成半导体层的半导体材料可以利用溅射法、旋涂法、化学气相沉积(CVD：Chemical Vapor Deposition)法(包括热CVD法、有机金属CVD(MOCVD：Metal Organic Chemical Vapor Deposition)法、等离子体增强CVD(PECVD：Plasma Enhanced CVD)法、高密度等离子体CVD(HDPCVD：High densityplasma CVD)法、减压CVD(LPCVD：low pressure CVD)法、常压CVD(APCVD：atmosphericpressure CVD)等)法、原子层沉积(ALD：Atomic Layer Deposition)法或分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、浸涂法、喷涂法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)形成。
等离子体CVD法可以以较低的温度得到高品质的膜。在利用不使用等离子体的诸如MOCVD法、ALD法或热CVD法等的成膜方法的情况下，在被形成面不容易产生损伤。例如，包括在存储装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在存储装置中的布线、电极、元件等受损伤。另一方面，在采用不使用等离子体的成膜方法的情况下，因为不发生这种等离子体损伤，所以能够提高存储装置的成品率。此外，不发生成膜时的等离子体损伤，所以能够得到缺陷较少的膜。
不同于从靶材等被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响，而具有良好的台阶覆盖性。尤其是，通过ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适合用于覆盖纵横比高的开口部的表面的情况等。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法及ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，有时可以提高存储装置的生产率。
注意，在利用ALD法进行成膜的情况下，作为材料气体优选使用不包含氯的气体。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式7)
在本实施方式中，对可应用于上述实施方式所示的半导体装置等的晶体管的结构例子进行说明。
〈晶体管的结构例子1〉
参照图30A、图30B及图30C说明晶体管510A的结构例子。图30A是晶体管510A的俯视图。图30B是在图30A中以点划线L1-L2表示的部分的截面图。图30C是在图30A中以点划线W1-W2表示的部分的截面图。在图30A的俯视图中，为了明确起见，省略构成要素的一部分而进行表示。
在图30A、图30B及图30C中示出晶体管510A、被用作层间膜的绝缘层511、绝缘层512、绝缘层514、绝缘层516、绝缘层580、绝缘层582及绝缘层584。此外，示出与晶体管510A电连接且被用作接触插头的导电层546(导电层546a及导电层546b)及被用作布线的导电层503。
晶体管510A包括：被用作第一栅电极的导电层560(导电层560a及导电层560b)；被用作第二栅电极的导电层505(导电层505a及导电层505b)；被用作第一栅极绝缘体的绝缘层550；被用作第二栅极绝缘体的绝缘层521、绝缘层522、绝缘层524；包括形成沟道的区域的氧化物530(氧化物530a、氧化物530b及氧化物530c)；被用作源极和漏极中的一个的导电层542a；被用作源极和漏极中的另一个的导电层542b；绝缘层574。
此外，在图30所示的晶体管510A中，在设置于绝缘层580中的开口中隔着绝缘层574配置有氧化物530c、绝缘层550及导电层560。此外，氧化物530c、绝缘层550及导电层560配置在导电层542a和导电层542b之间。
绝缘层511及绝缘层512被用作层间膜。
作为层间膜，可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以将氧化硅、氧氮化硅或氮化硅层叠于上述绝缘体。
例如，绝缘层511优选被用作抑制水或氢等杂质从衬底一侧进入晶体管510A的阻挡层。因此，作为绝缘层511优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。此外，例如，优选作为绝缘层511使用氧化铝或氮化硅等。通过采用该结构，可以抑制氢、水等杂质从与绝缘层511相比更靠近衬底一侧扩散到晶体管510A一侧。
例如，绝缘层512的介电常数优选比绝缘层511低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
导电层503以嵌入在绝缘层512中的方式形成。在此，导电层503的顶面的高度与绝缘层512的顶面的高度可以大致相同。导电层503具有单层结构，但是本发明不局限于此。例如，导电层503也可以具有两层以上的叠层结构。作为导电层503，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。
在晶体管510A中，导电层560有时被用作第一栅(也称为顶栅极)电极。导电层505被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电层505的电位而不使其与供应到导电层560的电位联动，可以控制晶体管510A的阈值电压。尤其是，通过对导电层505供应负电位，可以使晶体管510A的阈值电压大于0V且可以减小关态电流。因此，与不对导电层505供应负电位时相比，在对导电层505供应负电位的情况下，可以减小对导电层560供应的电位为0V时的漏极电流。
此外，例如通过将导电层505重叠于导电层560，在对导电层560及导电层505供应电位的情况下，从导电层560产生的电场和从导电层505产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。
就是说，可以由被用作第一栅电极的导电层560的电场和被用作第二栅电极的导电层505的电场电围绕沟道形成区域。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
与绝缘层511及绝缘层512同样，绝缘层514及绝缘层516被用作层间膜。例如，绝缘层514优选被用作抑制水或氢等杂质从衬底一侧进入晶体管510A的阻挡层。通过采用该结构，可以抑制氢、水等杂质从与绝缘层514相比更靠近衬底一侧扩散到晶体管510A一侧。例如，绝缘层516的介电常数优选比绝缘层514低。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
在被用作第二栅极的导电层505中，以与绝缘层514及绝缘层516的开口的内壁接触的方式形成有导电层505a，其内侧形成有导电层505b。在此，导电层505a及导电层505b的顶面的高度与绝缘层516的顶面的高度可以大致相同。此外，在晶体管510A中，叠层有导电层505a与导电层505b，但是本发明不局限于此。例如，导电层505可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电层505a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电层505a具有抑制氧的扩散的功能，可以抑制因导电层505b氧化而导致导电率的下降。
此外，在导电层505还具有布线的功能的情况下，作为导电层505b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。在此情况下，不一定需要设置导电层503。在附图中，导电层505b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
绝缘层521、绝缘层522及绝缘层524被用作第二栅极绝缘体。
绝缘层522优选具有阻挡性。当绝缘层522具有阻挡性时，绝缘层522被用作抑制氢等杂质从晶体管510A的周围部进入晶体管510A的层。
作为绝缘层522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(硅酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
例如，绝缘层521优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘层521。
注意，在图30中，第二栅极绝缘体具有三层的叠层结构，但是也可以具有单层结构或两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
包括被用作沟道形成区域的区域的氧化物530包括氧化物530a、氧化物530a上的氧化物530b及氧化物530b上的氧化物530c。当在氧化物530b之下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。作为氧化物530，可以使用上述实施方式所示的金属氧化物之一的氧化物半导体。
优选在设置于绝缘层580中的开口内隔着绝缘层574设置氧化物530c。当绝缘层574具有阻挡性时，可以抑制来自绝缘层580的杂质扩散到氧化物530。
导电层542中的一个被用作源电极，另一个被用作漏电极。
导电层542a、导电层542b可以使用铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨等金属或者以这些元素为主要成分的合金。尤其是，氮化钽等金属氮化物膜对氢或氧具有阻挡性，且耐氧化性较高，所以是优选的。
此外，虽然在图30中示出单层结构，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。此外，也可以层叠钛膜及铝膜。此外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
此外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
此外，也可以在导电层542上设置阻挡层。阻挡层优选使用对氧或氢具有阻挡性的物质。通过采用该结构，可以抑制在形成绝缘层574时导电层542氧化。
阻挡层例如可以使用金属氧化物。尤其是，优选使用氧化铝、氧化铪、氧化镓等对氧或氢具有阻挡性的绝缘膜。此外，也可以使用利用CVD法形成的氮化硅。
通过包括阻挡层，可以扩大导电层542的材料的选择范围。例如，导电层542可以使用钨或铝等耐氧化性低且导电性高的材料。此外，例如可以使用容易进行沉积或加工的导电体。
绝缘层550被用作第一栅极绝缘体。优选在设置于绝缘层580中的开口内隔着氧化物530c及绝缘层574设置绝缘层550。
当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。此时，与第二栅极绝缘体同样，绝缘层550也可以具有叠层结构。通过使被用作栅极绝缘体的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
被用作第一栅电极的导电层560包括导电层560a及导电层560a上的导电层560b。与导电层505a同样，作为导电层560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电层560a具有抑制氧的扩散的功能时，可以提高导电层560b的材料的选择性。也就是说，通过包括导电层560a，可以抑制导电层560b的氧化，而可以防止导电率的下降。
作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电层560a，可以使用可用于氧化物530的氧化物半导体。在此情况下，通过利用溅射法形成导电层560b，可以降低氧化物半导体的电阻率而使其成为导电体。该导电体可以称为OC(Oxide Conductor)电极。
作为导电层560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电层560被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电层560b也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
在绝缘层580与晶体管510A之间配置绝缘层574。作为绝缘层574优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。此外，例如，可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
通过包括绝缘层574，可以抑制绝缘层580所包含的水、氢等杂质经过氧化物530c、绝缘层550扩散到氧化物530b。此外，可以抑制绝缘层580所包含的过剩氧使导电层560氧化。
绝缘层580、绝缘层582及绝缘层584被用作层间膜。
与绝缘层514同样，绝缘层582优选被用作抑制水或氢等杂质从外部进入晶体管510A的阻挡绝缘膜。
此外，与绝缘层516同样，绝缘层580及绝缘层584的介电常数优选比绝缘层582低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，晶体管510A也可以通过嵌入在绝缘层580、绝缘层582及绝缘层584中的导电层546等插头或布线电连接到其他结构。
此外，与导电层505同样，作为导电层546的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。例如，优选使用兼具耐热性和导电性的钨或钼等高熔点材料。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
例如，通过作为导电层546使用对氢及氧具有阻挡性的导电体的氮化钽等与导电性高的钨的叠层结构，可以在保持布线的导电性的同时抑制来自外部的杂质的扩散。
通过具有上述结构，可以提供一种具有通态电流大的包含氧化物半导体的晶体管的半导体装置。或者，可以提供一种具有关态电流小的包含氧化物半导体的晶体管的半导体装置。或者，可以提供一种在电特性变动得到抑制而具有稳定电特性的同时可靠性得到提高的半导体装置。
〈晶体管的结构例子2〉
参照图31A、图31B及图31C说明晶体管510B的结构例子。图31A是晶体管510B的俯视图。图31B是在图31A中以点划线L1-L2表示的部分的截面图。图31C是在图31A中以点划线W1-W2表示的部分的截面图。在图31A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510B是晶体管510A的变形例子。由此，为了防止重复说明，主要对与晶体管510A不同之处进行说明。
晶体管510B包括导电层542(导电层542a及导电层542b)与氧化物530c、绝缘层550及导电层560重叠的区域。通过采用该结构，可以提供通态电流大的晶体管。此外，可以提供控制性高的晶体管。
被用作第一栅电极的导电层560包括导电层560a及导电层560a上的导电层560b。与导电层505a同样，作为导电层560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电层560a具有抑制氧的扩散的功能时，可以提高导电层560b的材料的选择性。也就是说，通过包括导电层560a，可以抑制导电层560b的氧化，而可以防止导电率的下降。
此外，优选以覆盖导电层560的顶面及侧面、绝缘层550的侧面以及氧化物530c的侧面的方式设置绝缘层574。作为绝缘层574优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。此外，例如，可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
通过设置绝缘层574，可以抑制导电层560的氧化。此外，通过包括绝缘层574，可以抑制绝缘层580所包含的水、氢等杂质扩散到晶体管510B。
此外，也可以在导电层546与绝缘层580之间设置具有阻挡性的绝缘层576(绝缘层576a及绝缘层576b)。通过设置绝缘层576，可以抑制绝缘层580的氧与导电层546起反应而导致导电层546氧化。
此外，通过设置具有阻挡性的绝缘层576，可以扩大用于插头或布线的导电体的材料的选择范围。例如，作为导电层546，可以使用具有吸收氧的性质且具有高导电性的金属材料。
〈晶体管的结构例子3〉
参照图32A、图32B及图32C说明晶体管510C的结构例子。图32A是晶体管510C的俯视图。图32B是在图32A中以点划线L1-L2表示的部分的截面图。图32C是在图32A中以点划线W1-W2表示的部分的截面图。在图32A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510C是晶体管510A的变形例子。由此，为了防止重复说明，主要对与晶体管510A不同之处进行说明。
在图32所示的晶体管510C中，在导电层542a与氧化物530b之间配置有导电层547a，在导电层542b与氧化物530b之间配置有导电层547b。在此，导电层542a(导电层542b)具有超过导电层547a(导电层547b)的顶面及导电层560一侧的侧面延伸并与氧化物530b的顶面接触的区域。在此，作为导电层547，可以使用可用于导电层542的导电体。此外，导电层547的厚度优选至少厚于导电层542。
由于图32所示的晶体管510C具有上述结构，与晶体管510A相比，可以将导电层542靠近导电层560。或者，可以将导电层542a的端部及导电层542b的端部重叠于导电层560。由此，可以减小晶体管510C的实质上的沟道长度，而可以提高通态电流及频率特性。
此外，导电层547a(导电层547b)优选与导电层542a(导电层542b)重叠。通过采用该结构，在形成填埋导电层546a(导电层546b)的开口的蚀刻时，导电层547a(导电层547b)被用作蚀刻停止层而可以防止氧化物530b的过蚀刻。
此外，在图32所示的晶体管510C中，也可以以接触于绝缘层544之上的方式配置绝缘层545。绝缘层544优选被用作抑制水或氢等杂质或过剩氧从绝缘层580一侧进入晶体管510C的阻挡绝缘膜。作为绝缘层545，可以使用可用于绝缘层544的绝缘体。此外，例如，绝缘层544也可以使用氮化铝、氮化铝钛、氮化钛、氮化硅或氮氧化硅等氮化物绝缘体。
此外，在图32所示的晶体管510C中，与图30所示的晶体管510A不同，导电层505也可以具有单层结构。此时，可以在已形成为图案的导电层505上形成成为绝缘层516的绝缘膜，通过利用CMP法等直到导电层505的顶面露出为止去除该绝缘膜的顶部。在此，优选提高导电层505的顶面的平坦性。例如，导电层505的顶面的平均表面粗糙度(Ra)可以为1nm以下，优选为0.5nm以下，更优选为0.3nm以下。由此，可以提高形成在导电层505上的绝缘层的平坦性，而可以提高氧化物530b及氧化物530c的结晶性。
〈晶体管的结构例子4〉
参照图33A、图33B及图33C说明晶体管510D的结构例子。图33A是晶体管510D的俯视图。图33B是在图33A中以点划线L1-L2表示的部分的截面图。图33C是在图33A中以点划线W1-W2表示的部分的截面图。在图33A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510D是晶体管510A的变形例子。由此，为了防止重复说明，主要对与晶体管510A不同之处进行说明。
在图33A至图33C中，将具有第二栅极的功能的导电层505还用作布线而不设置导电层503。此外，在氧化物530c上包括绝缘层550，在绝缘层550上包括金属氧化物552。此外，在金属氧化物552上包括导电层560，在导电层560上包括绝缘层570。此外，在绝缘层570上包括绝缘层571。
金属氧化物552优选具有抑制氧扩散的功能。通过在绝缘层550与导电层560之间设置抑制氧扩散的金属氧化物552，向导电层560的氧扩散得到抑制。换言之，可以抑制供应到氧化物530的氧量的减少。此外，可以抑制因氧导致的导电层560的氧化。
此外，金属氧化物552可以被用作第一栅极的一部分。例如，可以将可用作氧化物530的氧化物半导体用作金属氧化物552。在此情况下，通过利用溅射法形成导电层560，可以降低金属氧化物552的电阻值使其变为导电层。可以将其称为OC(Oxide Conductor)电极。
此外，金属氧化物552有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘层550的情况下，作为金属氧化物552优选使用作为相对介电常数高的high-k材料的金属氧化物。通过采用该叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持物理厚度的同时降低在晶体管工作时供应的栅极电位。此外，可以减少被用作栅极绝缘体的绝缘层的等效氧化物厚度(EOT)。
虽然示出晶体管510D中的金属氧化物552是单层的结构，但是也可以采用两层以上的叠层结构。例如，可以将被用作栅电极的一部分的金属氧化物与被用作栅极绝缘体的一部分的金属氧化物层叠。
当将金属氧化物552用作栅电极时，可以在不减弱来自导电层560的电场的影响的情况下提高晶体管510D的通态电流。此外，当将金属氧化物552用作栅极绝缘体时，通过利用绝缘层550及金属氧化物552的物理厚度保持导电层560与氧化物530之间的距离，可以抑制导电层560与氧化物530之间的泄漏电流。由此，通过设置绝缘层550及金属氧化物552的叠层结构，可以容易调节导电层560与氧化物530之间的物理距离及从导电层560施加到氧化物530的电场强度。
具体而言，可以通过使可用于氧化物530的氧化物半导体低电阻化来将其用作金属氧化物552。或者，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘层的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的加热处理中不容易晶化，所以是优选的。注意，金属氧化物552不是必需的构成要素，可以根据所需的晶体管特性适当地设计。
作为绝缘层570优选使用具有抑制水或氢等杂质及氧的透过的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。由此，可以防止导电层560因来自绝缘层570的上方的氧而氧化。此外，可以抑制来自绝缘层570的上方的水或氢等杂质通过导电层560及绝缘层550进入氧化物230中。
绝缘层571被用作硬掩模。通过设置绝缘层571，可以以使导电层560的侧面与衬底表面大致垂直的方式对导电层560进行加工，具体而言，可以使导电层560的侧面与衬底表面所形成的角度为75度以上且100度以下，优选为80度以上且95度以下。
此外，也可以通过作为绝缘层571使用抑制水或氢等杂质及氧的透过的功能的绝缘材料，来将绝缘层571兼作用阻挡层。在此情况下，也可以不设置绝缘层570。
通过将绝缘层571用作硬掩模，选择性地去除绝缘层570、导电层560、金属氧化物552、绝缘层550及氧化物530c的一部分，可以使它们的侧面大致一致，且使氧化物530b的表面的一部分露出。
此外，晶体管510D在露出的氧化物530b的表面的一部分具有区域531a及区域531b。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。
例如通过利用离子注入法、离子掺杂法、等离子体浸没离子注入法或等离子体处理等，对露出的氧化物530b的表面引入磷或硼等杂质元素，来可以形成区域531a及区域531b。注意，在本实施方式等中，“杂质元素”是指主要成分元素之外的元素。
此外，也可以在使氧化物530b的表面的一部分露出之后形成金属膜，然后进行加热处理，来将包含在该金属膜中的元素扩散到氧化物530b中，由此形成区域531a及区域531b。
氧化物530b中的被引入杂质元素的区域的电阻率下降。由此，有时将区域531a及区域531b称为“杂质区域”或“低电阻区域”。
通过将绝缘层571和/或导电层560用作掩模，可以自对准地形成区域531a及区域531b。因此，区域531a和/或区域531b不与导电层560重叠，可以减小寄生电容。此外，偏置区域不形成在沟道形成区域与源漏区域(区域531a或区域531b)之间。通过自对准地形成区域531a及区域531b，可以实现通态电流的增加、阈值电压的降低、工作频率的提高等。
此外，为了进一步降低关态电流，也可以在沟道形成区域与源漏区域之间设置偏置区域。偏置区域是电阻率高的区域，且是不被进行上述杂质元素的引入的区域。通过在形成绝缘层575后进行上述杂质元素的引入，可以形成偏置区域。在此情况下，与绝缘层571等同样，绝缘层575也被用作掩模。因此，氧化物530b的与绝缘层575重叠的区域不被引入杂质元素，由此可以将该区域的电阻率保持为高。
晶体管510D在绝缘层570、导电层560、金属氧化物552、绝缘层550及氧化物530c的侧面包括绝缘层575。绝缘层575优选为相对介电常数低的绝缘体。例如，优选使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，当将氧化硅、氧氮化硅、氮氧化硅或具有空孔的氧化硅用于绝缘层575时，在后面的工序中可在绝缘层575中容易形成过剩氧区域，所以是优选的。此外，氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，绝缘层575优选具有扩散氧的功能。
此外，晶体管510D在绝缘层575、氧化物530上包括绝缘层574。绝缘层574优选利用溅射法形成。通过利用溅射法，可以形成水或氢等杂质少的绝缘体。例如，作为绝缘层574，优选使用氧化铝。
有时利用溅射法形成的氧化膜从被形成的结构体抽出氢。因此，绝缘层574从氧化物230及绝缘层575抽出氢及水，来可以降低氧化物230及绝缘层575的氢浓度。
〈晶体管的结构例子5〉
参照图34A、图34B及图34C说明晶体管510E的结构例子。图34A是晶体管510E的俯视图。图34B是在图34A中以点划线L1-L2表示的部分的截面图。图34C是在图34A中以点划线W1-W2表示的部分的截面图。在图34A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管510E是晶体管510A的变形例子。由此，为了防止重复说明，主要对与晶体管510A不同之处进行说明。
在图34A至图34C中，在露出的氧化物530b的表面的一部分包括区域531a及区域531b而不设置导电层542。区域531a和区域531b中的一个被用作源区域，另一个被用作漏区域。此外，在氧化物530b与绝缘层574之间包括绝缘层573。
图34所示的区域531(区域531a及区域531b)是氧化物530b被添加上述元素而成的区域。区域531例如可以利用伪栅极形成。
具体而言，优选的是，在氧化物530b上设置伪栅极，将该伪栅极用作掩模，添加使该氧化物530b低电阻化的元素。也就是说，该元素被添加到氧化物530的不与伪栅极重叠的区域中，由此形成区域531。作为该元素的添加方法，可以使用：对离子化了的源气体进行质量分离而添加的离子注入法；不对离子化了的源气体进行质量分离而添加的离子掺杂法；以及等离子体浸没离子注入法等。
此外，作为使氧化物530低电阻化的元素，典型的有硼或磷。此外，也可以使用氢、碳、氮、氟、硫、氯、钛、稀有气体元素等。作为稀有气体元素的典型例子有氦、氖、氩、氪及氙等。该元素的浓度可以利用二次离子质谱分析法(SIMS)等进行测量。
尤其是，硼及磷可以使用非晶硅或低温多晶硅的生产线的设备，所以是优选的。可以使用已有的设备，由此可以抑制设备投资。
接着，也可以在氧化物530b及伪栅极上形成成为绝缘层573的绝缘膜及成为绝缘层574的绝缘膜。通过设置成为绝缘层573的绝缘膜和成为绝缘层574的绝缘膜的叠层，可以设置区域531与氧化物530c及绝缘层550重叠的区域。
具体而言，在成为绝缘层574的绝缘膜上设置成为绝缘层580的绝缘膜，然后对成为绝缘层580的绝缘膜进行CMP(Chemical Mechanical Polishing)处理，去除成为绝缘层580的绝缘膜的一部分，使伪栅极露出。接着，在去除伪栅极时，优选还去除与伪栅极接触的绝缘层573的一部分。由此，在设置于绝缘层580中的开口的侧面，绝缘层574及绝缘层573露出，在该开口的底面，设置在氧化物530b中的区域531的一部分露出。接着，在该开口依次形成成为氧化物530c的氧化膜，成为绝缘层550的绝缘膜及成为导电层560的导电膜，然后利用CMP处理等直到绝缘层580露出为止去除成为氧化物530c的氧化膜、成为绝缘层550的绝缘膜及成为导电层560的导电膜的一部分，由此可以形成图34所示的晶体管。
注意，不一定需要设置绝缘层573及绝缘层574。根据所需要的晶体管特性，适当地设计即可。
图34所示的晶体管可以利用已有的设备，并且不设置导电层542，由此可以降低成本。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式8)
本实施方式示出安装有上述实施方式所示的存储装置等的电子构件及电子设备的一个例子。
<电子构件>
首先，参照图35A和图35B对组装有存储装置300的电子构件的例子进行说明。
图35A示出电子构件700及安装有电子构件700的衬底(电路板704)的立体图。图35A所示的电子构件700是IC芯片，包括引线及电路部。电子构件700例如安装于印刷电路板702。通过组合多个该IC芯片并使其分别在印刷电路板702上电连接，由此完成电路板704。
作为电子构件700的电路部设置上述实施方式所示的存储装置300。虽然图35A中作为电子构件700的封装采用QFP(Quad Flat Package：四侧引脚扁平封装)，但是封装的方式不局限于此。
图35B示出电子构件730的立体图。电子构件730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件730中，封装衬底732(印刷电路板)上设置有插板(interposer)731，插板731上设置有半导体装置735及多个存储装置300。
电子构件730示出将存储装置300用作宽带存储器(HBM：High Bandwidth Memory：高宽带存储器)的例子。另外，半导体装置735可以使用CPU、GPU、FPGA等集成电路(半导体装置)。
封装衬底732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板731可以使用硅插板、树脂插板等。
插板731具有多个布线能够与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。另外，插板731具有将设置于插板731上的集成电路与设置于封装衬底732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。另外，有时通过在插板731中设置贯通电极，通过该贯通电极使集成电路与封装衬底732电连接。另外，在使用硅插板的情况下，也可以使用TSV(ThroughSilicon Via：硅通孔)作为贯通电极。
作为插板731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。另一方面，硅插板的布线形成可以在半导体工序中进行，树脂插板更易于形成微细的布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
另外，也可以与电子构件730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板731上的集成电路的高度一致。例如，在本实施方式所示的电子构件730中，优选使存储装置300与半导体装置735的高度一致。
为了将电子构件730安装在其他的衬底上，可以在封装衬底732的底部设置电极733。图35B示出用焊球形成电极733的例子。通过在封装衬底732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极733也可以使用导电针形成。通过在封装衬底732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP、QFJ(Quad Flat J-leaded package：四侧J形引脚扁平封装)或QFN(QuadFlat Non-leaded package：四侧无引脚扁平封装)等安装方法。
<电子设备>
接着，参照图36对安装有上述电子构件的电子设备的例子进行说明。
机器人7100包括照度传感器、麦克风、照相机、扬声器、显示器、各种传感器(红外线传感器、超声波传感器、加速度传感器、压电传感器、光传感器、陀螺仪传感器等)及移动机构等。电子构件730包括处理器等并具有控制这些外围设备的功能。例如，电子构件700具有储存传感器测得的数据的功能。
麦克风具有检测使用者的声音及周围的声音等音频信号的功能。另外，扬声器具有发出声音及警告音等音频信号的功能。机器人7100可以分析通过麦克风输入的音频信号，从扬声器发出所需要的音频信号。机器人7100可以通过使用麦克风及扬声器与使用者交流。
照相机具有拍摄机器人7100的周围的图像的功能。另外，机器人7100具有使用移动机构移动的功能。机器人7100可以通过使用照相机拍摄周围的图像而分析该图像，判断移动时的障碍物的有无等。
飞行物7120包括螺旋桨、照相机及电池等，并具有自主飞行功能。电子构件730具有控制上述外围设备的功能。
例如，照相机拍摄的图像数据储存至电子构件700。电子构件730可以通过分析图像数据，判断移动时的障碍物的有无等。另外，利用电子构件730可以通过电池的蓄电容量的变化推测电池的剩余电量。
扫地机器人7140包括配置在顶面的显示器、配置在侧面的多个照相机、刷子、操作按钮及各种传感器等。虽然未图示，但是扫地机器人7300安装有轮胎、吸入口等。扫地机器人7300可以自动行走，检测垃圾，可以从底面的吸入口吸引垃圾。
例如，电子构件730可以通过分析照相机所拍摄的图像，判断墙壁、家具或台阶等障碍物的有无。另外，在通过图像分析检测出布线等可能会绕在刷子上的物体的情况下，可以停止刷子的旋转。
汽车7160包括引擎、轮胎、制动器、转向装置、照相机等。例如，电子构件730根据导航信息、速度、引擎的状态、排档的选择状态、制动器的使用频度等数据，进行为了使汽车7160的行驶状态最优化的控制。例如，照相机拍摄的图像数据储存至电子构件700。
电子构件700及/或电子构件730可以安装在TV装置7200(电视接收装置)、智能手机7210、PC7220(个人计算机)、PC7230、游戏机7240、游戏机7260等中。
例如，设置在TV装置7200内的电子构件730可以用作图像引擎。例如，电子构件730噪声去除、分辨率的上变频(up-conversion)等图像处理。
智能手机7210是便携式信息终端的一个例子。智能手机7210包括麦克风、照相机、扬声器、各种传感器及显示部。电子构件730控制上述外围设备。
PC7220、PC7230分别是笔记本型PC、桌上型PC的例子。键盘7232及显示器装置7233可以以无线或有线连接到PC7230。游戏机7240是便携式游戏机的例子。游戏机7260是固定式游戏机的例子。游戏机7260以无线或有线与控制器7262连接。可以对控制器7262安装电子构件700及/或电子构件730。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
(实施方式9)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，这里，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图37示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图37A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，在基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于基板1104的存储器芯片1105等。
图37B是SD卡的外观示意图，图37C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，在基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于基板1113的存储器芯片1114等。
图37D是SSD的外观示意图，图37E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，在基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于基板1153的存储器芯片1154等。
本实施方式可以与其他实施方式等所记载的结构适当地组合而实施。
[符号说明]
100：半导体装置、110：电压产生电路、120：电压保持电路、130：温度检测电路、131：温度传感器、132：模拟-数字转换电路、140：电压控制电路、145：逻辑电路、146：电压产生电路

Claims (5)

1.一种存储装置，包括：
配置为行列状的多个存储单元，
其中，所述多个存储单元各自包括：
具有第一栅极及第二栅极的晶体管及电容器，
所述第一栅极及所述第二栅极具有隔着含有金属氧化物的半导体层彼此重叠的区域，
所述存储装置具有：
将数据写入到所述多个存储单元中的至少一个的功能；
从所述多个存储单元中的至少一个读出数据的功能；
对于所述多个存储单元中的至少一个在读出该存储单元所保持的第一数据之后以第一时间对该存储单元写入所述第一数据的功能；以及
对于所述多个存储单元中的至少一个在读出该存储单元所保持的第一数据之后，以第二时间对该存储单元写入所述第一数据，对所述存储单元的所述第二栅极供应第一电位，然后停止向所述多个存储单元的供电的功能，
所述第一数据是多值数据，
并且，所述第二时间比所述第一时间长。
2.根据权利要求1所述的存储装置，
其中所述半导体层至少包含In和Zn中的一方或双方。
3.根据权利要求1或2所述的存储装置，
其中所述第二时间为所述第一时间的1.5倍以上。
4.根据权利要求1至3中任一项所述的存储装置，
其中所述第一电位是将所述晶体管变为关闭状态的电位。
5.根据权利要求4所述的存储装置，
其中当所述晶体管的阈值电压为Vth时，所述第一电位为-VthM以下。
CN201880083912.6A 2017-12-27 2018-12-13 存储装置 Pending CN111542883A (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2017251543 2017-12-27
JP2017-251543 2017-12-27
JP2017-251748 2017-12-27
JP2017251748 2017-12-27
JP2018-034751 2018-02-28
JP2018034751 2018-02-28
JP2018034758 2018-02-28
JP2018-034758 2018-02-28
PCT/IB2018/059984 WO2019130144A1 (ja) 2017-12-27 2018-12-13 記憶装置

Publications (1)

Publication Number Publication Date
CN111542883A true CN111542883A (zh) 2020-08-14

Family

ID=67063274

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880083912.6A Pending CN111542883A (zh) 2017-12-27 2018-12-13 存储装置

Country Status (7)

Country Link
US (1) US11158371B2 (zh)
JP (3) JP7142029B2 (zh)
KR (2) KR102617170B1 (zh)
CN (1) CN111542883A (zh)
DE (1) DE112018006639T5 (zh)
SG (1) SG11202006092XA (zh)
WO (1) WO2019130144A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411081B2 (en) * 2020-04-22 2022-08-09 Globalfoundries U.S. Inc. Field effect transistor (FET) stack and methods to form same
CN114121072B (zh) 2020-08-27 2023-12-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121073B (zh) * 2020-08-27 2023-09-12 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121096B (zh) 2020-08-27 2024-03-26 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
CN114121058B (zh) 2020-08-27 2023-08-29 长鑫存储技术有限公司 存储器的调节方法、调节系统以及半导体器件
US11955167B2 (en) * 2021-01-14 2024-04-09 Northwestern University Computing-in-memory accelerator design with dynamic analog RAM cell and associated low power techniques with sparsity management

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551229A (zh) * 2003-05-08 2004-12-01 夏普株式会社 半导体存储器件及其驱动方法以及便携式电子装置
CN102385929A (zh) * 2010-08-26 2012-03-21 株式会社半导体能源研究所 半导体装置的驱动方法
US20160104521A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US20170229486A1 (en) * 2016-02-05 2017-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2017174489A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124418A (ja) 1998-10-16 2000-04-28 Sony Corp 半導体記憶装置
DE102004021051B3 (de) 2004-04-29 2005-11-10 Infineon Technologies Ag DRAM-Speicherzellenanordnung nebst Betriebsverfahren
US8331128B1 (en) * 2008-12-02 2012-12-11 Adesto Technologies Corporation Reconfigurable memory arrays having programmable impedance elements and corresponding methods
KR102334169B1 (ko) 2010-08-27 2021-12-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9208849B2 (en) * 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
JP2014238902A (ja) 2013-06-10 2014-12-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2015092423A (ja) * 2013-11-08 2015-05-14 マイクロン テクノロジー， インク． 半導体装置
US9716100B2 (en) 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
US9633710B2 (en) * 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US10096631B2 (en) 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
JPWO2017158465A1 (ja) 2016-03-18 2019-02-14 株式会社半導体エネルギー研究所 記憶装置
JP2018049673A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 半導体記憶装置
US10192871B2 (en) 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551229A (zh) * 2003-05-08 2004-12-01 夏普株式会社 半导体存储器件及其驱动方法以及便携式电子装置
CN102385929A (zh) * 2010-08-26 2012-03-21 株式会社半导体能源研究所 半导体装置的驱动方法
US20160104521A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US20170229486A1 (en) * 2016-02-05 2017-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2017174489A (ja) * 2016-03-18 2017-09-28 株式会社半導体エネルギー研究所 半導体装置、半導体ウエハ、および電子機器

Also Published As

Publication number Publication date
DE112018006639T5 (de) 2020-09-10
JP7390453B2 (ja) 2023-12-01
WO2019130144A1 (ja) 2019-07-04
JP2024028716A (ja) 2024-03-05
KR20230058552A (ko) 2023-05-03
JPWO2019130144A1 (ja) 2021-01-14
US11158371B2 (en) 2021-10-26
KR102526637B1 (ko) 2023-04-26
JP2022173276A (ja) 2022-11-18
KR20200103067A (ko) 2020-09-01
SG11202006092XA (en) 2020-07-29
KR102617170B1 (ko) 2023-12-21
US20200402577A1 (en) 2020-12-24
JP7142029B2 (ja) 2022-09-26

Similar Documents

Publication Publication Date Title
JP7390453B2 (ja) 記憶装置
JP7160894B2 (ja) 記憶装置
JP7419453B2 (ja) 半導体装置
WO2020234689A1 (ja) 半導体装置
CN113646839A (zh) 半导体装置
JP2024036493A (ja) 半導体装置
CN112313792A (zh) 存储装置及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination