KR102617170B1 - 기억 장치 - Google Patents

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다카노리 마츠자키
기요시 가토
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규 기억 장치를 제공한다. 매트릭스상으로 배치된 복수의 메모리 셀을 가지는 기억 장치로서, 메모리 셀의 각각은 트랜지스터와 용량 소자를 가진다. 트랜지스터는 반도체층을 사이에 두고 서로 중첩되는 영역을 가지는 제 1 게이트 및 제 2 게이트를 가진다. 기억 장치는 '기록 모드', '판독 모드', '리프레시 모드', 및 'NV 모드'로 동작하는 기능을 가진다. '리프레시 모드'에서는 메모리 셀이 유지하는 데이터를 판독한 후, 제 1 시간 동안 상기 메모리 셀에 다시 기록한다. 'NV 모드'에서는 메모리 셀이 기억하는 데이터를 판독한 후, 제 2 시간 동안 상기 메모리 셀에 다시 기록하고, 그 후 제 2 게이트에 트랜지스터를 오프 상태로 하는 전위를 공급한다. 'NV 모드'로 동작함으로써 메모리 셀로의 전력 공급을 정지하여도 장기간 데이터를 기억할 수 있다. 메모리 셀에 멀티레벨 데이터를 기억할 수 있다.

Description

기억 장치{STORAGE DEVICE}
본 발명의 일 형태는 기억 장치에 관한 것이다.
또한, 본 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태는 이의 구동 방법 또는 이의 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 기억 장치, 표시 장치, 전기 광학 장치, 축전 장치, 반도체 회로, 및 전자 기기는 반도체 장치를 가지는 경우가 있다. 또한, 기억 장치, 표시 장치, 전기 광학 장치, 축전 장치, 반도체 회로, 및 전자 기기를 반도체 장치라고 할 수도 있다.
트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체(OS: Oxide Semiconductor)가 주목을 받고 있다. 산화물 반도체로서는, 예를 들어 산화 인듐, 산화 아연 등의 일원계 금속의 산화물뿐만 아니라, 다원계 금속의 산화물도 알려져 있다. 다원계 금속의 산화물 중에서도 특히 In-Ga-Zn 산화물(이하, IGZO라고도 부름)에 관한 연구가 활발하게 진행되고 있다.
IGZO에 관한 연구에 의하여, 산화물 반도체에서 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 비특허문헌 3 참조). 비특허문헌 1 및 비특허문헌 2에서는, CAAC 구조를 가지는 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술도 개시(開示)되어 있다. 또한, CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체이더라도, 미소한 결정을 가지는 것이 비특허문헌 4 및 비특허문헌 5에 나타나 있다.
또한, IGZO를 활성층으로서 사용한 트랜지스터는 매우 낮은 오프 전류를 가지고(비특허문헌 6 참조), 그 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(비특허문헌 7 및 비특허문헌 8 참조).
또한, 채널 형성 영역에 산화물 반도체를 가지는 트랜지스터(이하, 'OS 트랜지스터'라고도 부름)를 이용한 다양한 반도체 장치가 제안되고 있다.
특허문헌 1에는 OS 트랜지스터를 DRAM(Dynamic Random Access Memory)에 사용한 예가 개시되어 있다. OS 트랜지스터는 오프 상태에서의 누설 전류(오프 전류)가 매우 작기 때문에, 리프레시 기간이 길고 소비전력이 적은 DRAM을 제작할 수 있다.
또한, 특허문헌 2에는 OS 트랜지스터를 사용한 비휘발성 메모리가 개시되어 있다. 이들 비휘발성 메모리는 플래시 메모리와 달리, 재기록 가능 횟수에 제한이 없고, 고속 동작을 용이하게 실현할 수 있고, 소비전력도 적다.
이들 OS 트랜지스터를 사용한 메모리는, OS 트랜지스터의 문턱 전압을 높임으로써, 오프 전류를 작게 할 수 있게 되어, 메모리의 데이터 유지 특성을 향상시킬 수 있다. 특허문헌 2에는 OS 트랜지스터에 제 2 게이트를 제공하여, OS 트랜지스터의 문턱 전압을 제어함으로써 오프 전류를 저하시킨 예가 개시되어 있다.
상기 메모리가 장기간의 데이터 유지를 수행하기 위해서는, OS 트랜지스터의 제 2 게이트에 어떤 일정한 음의 전위를 계속 인가할 필요가 있다. 특허문헌 2 및 특허문헌 3에는 OS 트랜지스터의 제 2 게이트를 구동하기 위한 회로의 구성예가 개시되어 있다.
일본 공개특허공보 특개2013-168631호 일본 공개특허공보 특개2012-069932호 일본 공개특허공보 특개2012-146965호
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, p.183-186 S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, p.04ED18-1-04ED18-10 S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, p.151-154 S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, p.Q3012-Q3022 S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, p.155-164 K. Kato et al., "Japanese Journal of Applied Physics", (2012), volume 51, p.021201-1-021201-7 S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, p.T216-T217 S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, p.626-629
본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 동작 속도가 빠른 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 장기간에 걸쳐 데이터의 유지가 가능한 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 소비전력이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없다. 또한, 열거한 것 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 이들 과제도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는, 매트릭스상으로 배치된 복수의 메모리 셀을 가지고, 복수의 메모리 셀의 각각은 제 1 게이트 및 제 2 게이트를 가지는 트랜지스터와 용량 소자를 가지고, 제 1 게이트 및 제 2 게이트는 금속 산화물을 포함하는 반도체층을 사이에 두고 서로 중첩되는 영역을 가지는 기억 장치이고, 기억 장치는 복수의 메모리 셀 중 적어도 하나에 데이터를 기록하는 기능과, 복수의 메모리 셀 중 적어도 하나로부터 데이터를 판독하는 기능과, 복수의 메모리 셀 중 적어도 하나에 대하여 상기 메모리 셀이 유지하는 제 1 데이터를 판독한 후에 상기 메모리 셀에 제 1 데이터를 제 1 시간 동안 기록하는 기능과, 복수의 메모리 셀 중 적어도 하나에 대하여 상기 메모리 셀이 유지하는 제 1 데이터를 판독한 후에 상기 메모리 셀에 제 1 데이터를 제 2 시간 동안 기록하고, 상기 메모리 셀의 제 2 게이트에 제 1 전위를 공급하고, 그 후 복수의 메모리 셀에 대한 전력 공급을 정지하는 기능을 가지고, 제 1 데이터는 멀티레벨 데이터이고, 제 2 시간은 제 1 시간보다 긴 기억 장치이다.
트랜지스터의 반도체층은 적어도 In 또는 Zn 중 한쪽 또는 양쪽을 포함하는 것이 바람직하다. 제 2 시간은 제 1 시간의 1.5배 이상인 것이 바람직하다. 제 1 전위는 트랜지스터를 오프 상태로 하는 전위이다. 또한, 트랜지스터의 문턱 전압을 Vth로 한 경우에, 제 1 전위는 -Vth M 이하인 것이 바람직하다.
본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 동작 속도가 빠른 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 장기간에 걸쳐 데이터의 유지가 가능한 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 반도체 장치의 구성예를 설명하는 도면.
도 2는 트랜지스터의 전기 특성을 설명하는 도면.
도 3은 전압 생성 회로의 구성예를 설명하는 도면.
도 4는 전압 유지 회로의 구성예를 설명하는 도면.
도 5는 온도 검지 회로의 구성예를 설명하는 도면.
도 6은 온도 변화에 대한 전압 VBias의 변화예를 설명하는 도면.
도 7은 반도체 장치의 동작예를 설명하는 타이밍 차트.
도 8은 기억 장치의 구성예를 설명하는 도면.
도 9는 메모리 셀 어레이의 구성예를 설명하는 도면.
도 10은 메모리 셀의 구성예를 설명하는 회로도.
도 11은 메모리 셀 어레이와 비트선 드라이버 회로의 구성예를 설명하는 도면.
도 12는 회로 구성예를 설명하는 도면.
도 13은 기억 장치의 동작예를 설명하는 타이밍 차트.
도 14는 기억 장치의 동작예를 설명하는 타이밍 차트.
도 15는 기억 장치의 동작예를 설명하는 타이밍 차트.
도 16은 기억 장치의 동작예를 설명하는 타이밍 차트.
도 17은 기억 장치의 구성예를 설명하는 도면.
도 18은 메모리 셀 어레이와 비트선 드라이버 회로의 구성예를 설명하는 도면.
도 19는 메모리 셀 어레이와 비트선 드라이버 회로의 구성예를 설명하는 도면.
도 20은 기억 장치의 동작예를 설명하는 타이밍 차트.
도 21은 기억 장치의 동작예를 설명하는 타이밍 차트.
도 22는 기억 장치의 동작예를 설명하는 타이밍 차트.
도 23은 기억 장치의 구성예를 설명하는 도면.
도 24는 메모리 셀 어레이와 비트선 드라이버 회로의 구성예를 설명하는 도면.
도 25는 기억 장치의 동작예를 설명하는 타이밍 차트.
도 26은 기억 장치의 동작예를 설명하는 타이밍 차트.
도 27은 기억 장치의 동작예를 설명하는 타이밍 차트.
도 28은 기억 장치의 구성예를 설명하는 도면.
도 29는 기억 장치의 구성예를 설명하는 도면.
도 30은 트랜지스터의 구성예를 설명하는 도면.
도 31은 트랜지스터의 구성예를 설명하는 도면.
도 32는 트랜지스터의 구성예를 설명하는 도면.
도 33은 트랜지스터의 구성예를 설명하는 도면.
도 34는 트랜지스터의 구성예를 설명하는 도면.
도 35는 전자 부품의 일례를 설명하는 도면.
도 36은 전자 기기의 일례를 설명하는 도면.
도 37은 기억 장치의 응용예를 설명하는 도면.
본 발명의 실시형태에 대하여, 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 이하에서 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략한다. 또한, 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다.
또한, 본 명세서 중에서, 고전원 전압을 H 레벨('VDD' 또는 'H 전위'라고도 함), 저전원 전압을 L 레벨('GND' 또는 'L 전위'라고도 함)이라고 부르는 경우가 있다.
또한, 전압이란 2점 간에서의 전위차를 말하고, 전위란 어떤 하나의 점에서의 정전장 내에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로, 어떤 하나의 점에서의 전위와 기준이 되는 전위(예를 들어 접지 전위)의 전위차를 단순히 전위 또는 전압이라고 부르고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 그러므로, 본 명세서 등에서는, 명시되어 있는 경우를 제외하고, 전위를 전압으로 바꿔 읽어도 좋고, 전압을 전위로 바꿔 읽어도 좋은 것으로 한다.
또한, 본 명세서는 이하의 실시형태 및 실시예를 적절히 조합할 수 있다. 또한, 하나의 실시형태 중에 복수의 구성예가 나타내어지는 경우에는, 구성예를 적절히 조합할 수 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 또한, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다. 또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물이라고 총칭하는 경우가 있다.
또한, 본 명세서 등에 나타내는 트랜지스터는 명시되어 있는 경우를 제외하고, 인핸스먼트형(노멀리 오프형)의 n채널형 전계 효과 트랜지스터로 한다. 따라서, 그 문턱 전압('Vth'라고도 함)은 0V보다 큰 것으로 한다.
(실시형태 1)
<반도체 장치(100)>
도 1은 본 발명의 일 형태의 반도체 장치(100)의 구성예를 도시한 회로도이다. 반도체 장치(100)는 전압 생성 회로(110), 전압 유지 회로(120), 온도 검지 회로(130), 및 전압 제어 회로(140)를 가진다. 전압 유지 회로(120)와 전압 제어 회로(140)의 접속점을 노드(ND)라고 부른다. 전압 유지 회로(120)와 전압 제어 회로(140)는 노드(ND)를 통하여 반도체 장치(100)의 출력 단자(OUT)와 전기적으로 접속된다.
또한, 반도체 장치(100)는 출력 단자(OUT)를 통하여 복수의 트랜지스터(M11)의 제 2 게이트에 전기적으로 접속되어 있다. 트랜지스터(M11)는 제 1 게이트('프런트 게이트' 또는 단순히 '게이트'라고도 함)와 제 2 게이트('백 게이트'라고도 함)를 가지는 트랜지스터이다. 제 1 게이트와 제 2 게이트는 반도체층을 사이에 두고 서로 중첩되는 영역을 가진다. 제 2 게이트는, 예를 들어 트랜지스터(M11)의 문턱 전압을 제어하는 기능을 가진다.
트랜지스터(M11)는 기억 장치, 표시 장치, 연산 장치 등에 포함되는 다양한 회로에 사용되는 트랜지스터를 나타낸 것이다. 예를 들어, NOR형 또는 NAND형 등의 기억 장치에 포함되는 트랜지스터를 나타낸 것이다. 또한, 예를 들어 액정 표시 장치 또는 EL 표시 장치 등의 표시 장치에 포함되는 트랜지스터를 나타낸 것이다. 또한, 예를 들어 CPU(Central Processing Unit), GPU(Graphics Processing Unit), 또는 FPGA(Field Programmable Gate Array) 등에 포함되는 트랜지스터를 나타낸 것이다.
도 1에서는 3개의 트랜지스터(M11)를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않고, 반도체 장치(100)는 더 많은 트랜지스터(M11)와 접속되어 있어도 좋다.
여기서, 트랜지스터의 전기 특성 중 하나인 Id-Vg 특성의 온도 의존성에 대하여 설명한다. 도 2의 (A) 및 (B)에 트랜지스터의 전기 특성 중 하나인 Id-Vg 특성의 일례를 나타낸다. Id-Vg 특성은 게이트 전압 Vg의 변화에 대한 드레인 전류(Id)의 변화를 나타낸다. 도 2의 (A) 및 (B)의 가로축은 Vg를 리니어 스케일로 나타내었다. 또한, 도 2의 (A) 및 (B)의 세로축은 Id를 로그 스케일로 나타내었다.
도 2의 (A)는 OS 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 도 2의 (B)는 채널이 형성되는 반도체층에 실리콘을 사용한 트랜지스터('Si 트랜지스터'라고도 함)의 Id-Vg 특성을 나타낸 것이다. 또한, 도 2의 (A) 및 (B)는 모두 n채널형 트랜지스터의 Id-Vg 특성이다.
도 2의 (A)에 도시된 바와 같이, OS 트랜지스터는 고온 하의 동작에서도 오프 전류가 증가하기 어렵다. 또한, OS 트랜지스터는 동작 온도의 상승에 따라 Vth가 음의 방향으로 시프트되고, 온 전류가 증가한다. 한편, 도 2의 (B)에 도시된 바와 같이, Si 트랜지스터는 온도의 상승에 따라 오프 전류가 증가한다. 또한, Si 트랜지스터는 온도의 상승에 따라 Vth가 양의 방향으로 시프트되고, 온 전류가 저하한다.
따라서, 트랜지스터(M11)로서 OS 트랜지스터를 사용함으로써, 고온 하의 동작에서도 트랜지스터(M11)를 포함하는 반도체 장치 전체의 소비전력을 저하시킬 수 있다.
또한, 반도체 장치(100)는 출력 단자(OUT)를 통하여 트랜지스터(M11)의 제 2 게이트에 전압 VBG를 기록하고, 또한 이를 유지하는 기능을 가진다. 예를 들어, 전압 VBG로서 음의 전위가 인가된 경우, 트랜지스터(M11)는 제 2 게이트의 음의 전위가 유지되어 있는 동안, Vth를 양의 방향으로 시프트시킬 수 있다. 고온 하의 동작에서도 Vth를 높게 유지할 수 있다. 예를 들어, 트랜지스터(M11)를 메모리 셀의 선택 트랜지스터에 사용한 경우, 스토리지로서 기능하는 용량 소자의 전하를 장기간 유지할 수 있다.
[전압 생성 회로(110)]
전압 생성 회로(110)의 회로 구성예를 도 3의 (A), (B)에 도시하였다. 이들 회로도는 강압형 차지 펌프이고, 입력 단자(IN)에 GND가 입력되고, 전압 생성 회로(110)의 출력 단자(OUT)로부터 전압 VBG0이 출력된다. 여기서는, 일례로서 차지 펌프 회로의 기본 회로의 단수는 4단으로 하였지만, 이에 한정되지 않고 임의의 단수로 차지 펌프 회로를 구성하여도 좋다.
도 3의 (A)에 도시된 전압 생성 회로(110a)는 트랜지스터(M21) 내지 트랜지스터(M24) 및 용량 소자(C21) 내지 용량 소자(C24)를 가진다.
트랜지스터(M21) 내지 트랜지스터(M24)는 입력 단자(IN)와 출력 단자(OUT) 사이에 직렬로 접속되어 있고, 각각의 게이트와 제 1 전극이 다이오드로서 기능하도록 접속되어 있다. 트랜지스터(M21) 내지 트랜지스터(M24)의 게이트는 각각, 용량 소자(C21) 내지 용량 소자(C24)가 접속되어 있다.
홀수 단의 용량 소자(C21), 용량 소자(C23)의 제 1 전극에는 CLK가 입력되고, 짝수 단의 용량 소자(C22, C24)의 제 1 전극에는 CLKB가 입력된다. CLKB는 CLK의 위상을 반전한 반전 클록 신호이다.
전압 생성 회로(110a)는 입력 단자(IN)에 입력된 GND를 강압시키고, 전압 VBG0을 생성하는 기능을 가진다. 전압 생성 회로(110a)는 CLK, CLKB의 공급만으로 음의 전위를 생성할 수 있다.
상술한 트랜지스터(M21) 내지 트랜지스터(M24)는 OS 트랜지스터로 형성하여도 좋다. OS 트랜지스터를 사용함으로써, 다이오드 접속된 트랜지스터(M21) 내지 트랜지스터(M24)의 역방향 전류를 저감할 수 있어 바람직하다.
도 3의 (B)에 도시된 전압 생성 회로(110b)는 p채널형 트랜지스터인 트랜지스터(M31) 내지 트랜지스터(M34)로 구성되어 있다. 그 외의 구성 요소에 대해서는 전압 생성 회로(110a)의 설명을 원용한다.
전압 생성 회로(110)는 강압형 차지 펌프이어도 좋지만, 승압형 차지 펌프이어도 좋다. 또한, 전압 생성 회로(110)는 강압형과 승압형 양쪽의 차지 펌프를 가져도 좋다.
[전압 유지 회로(120)]
전압 유지 회로(120)는 트랜지스터(M12)를 가진다(도 1의 (A) 참조). 트랜지스터(M12)의 제 1 단자(소스 및 드레인 중 한쪽)는 전압 생성 회로(110)에 전기적으로 접속되고, 트랜지스터(M12)의 제 2 단자(소스 및 드레인 중 다른 쪽)는 노드(ND)에 전기적으로 접속되어 있다.
전압 유지 회로(120)는 트랜지스터(M12)를 온 상태로 하고, 전압 생성 회로(110)가 생성한 전압 VBG0을 노드(ND)에 공급하는 기능을 가진다. 트랜지스터(M12)의 문턱 전압을 Vth1로 하면, 트랜지스터(M12)를 온 상태로 하는 경우에는 트랜지스터(M12)의 게이트에 VBG0+Vth1 이상의 전압을 인가하는 것이 바람직하다. 또한, 전압 유지 회로(120)는 트랜지스터(M12)를 오프 상태로 하고, 노드(ND)의 전압을 유지하는 기능을 가진다.
전압 VBG0으로서 음의 전위를 공급하는 경우, 트랜지스터(M12)에 제 1 게이트 및 제 2 게이트를 가지는 트랜지스터를 사용하여 제 1 게이트 및 제 2 게이트를 제 2 단자와 전기적으로 접속하여도 좋다(도 4의 (A) 참조). 이 경우, 트랜지스터(M12)는 다이오드로서 기능할 수 있다. 또한, 트랜지스터(M12)로부터 출력되는 전압을 전압 VBG1로 하면, VBG1=VBG0+Vth1의 관계가 성립된다. 트랜지스터(M12)의 제 1 단자를 GND로 함으로써, 노드(ND)에 기록된 음의 전위를 유지할 수 있다.
도 4의 (A)에 도시된 트랜지스터(M12)에서는, 노드(ND)에 음의 전위를 공급한 후 제 1 단자를 GND로 하면 Vg가 0V가 된다. 따라서, Vg가 0V일 때의 Id('컷 오프 전류'라고도 함)가 작은 것이 바람직하다. 컷 오프 전류를 충분히 작게 함으로써, 노드(ND)에 기록된 음의 전위를 장기간 유지할 수 있다.
트랜지스터(M12)의 채널 길이는 트랜지스터(M11)의 채널 길이보다 긴 것이 바람직하다. 예를 들어, 트랜지스터(M11)의 채널 길이를 1μm 미만으로 한 경우, 트랜지스터(M12)의 채널 길이는 1μm 이상, 더 바람직하게는 3μm 이상, 더 바람직하게는 5μm 이상, 더 바람직하게는 10μm 이상이다. 트랜지스터(M12)의 채널 길이를 길게 함으로써, 트랜지스터(M12)는 단채널 효과의 영향을 받지 않으므로, 컷 오프 전류를 낮게 억제할 수 있다. 또한, 트랜지스터(M12)는 소스와 드레인 사이의 내압을 높일 수 있다. 트랜지스터(M12)의 소스와 드레인 사이의 내압이 높으면, 고전압을 생성하는 전압 생성 회로(110)와 트랜지스터(M11)의 접속을 용이하게 할 수 있어 바람직하다.
트랜지스터(M12)에는 OS 트랜지스터나 채널 형성 영역에 와이드 밴드 갭 반도체를 사용한 트랜지스터를 사용하는 것이 바람직하다. OS 트랜지스터나 와이드 밴드 갭 반도체를 사용한 트랜지스터는 컷 오프 전류가 작고, 소스와 드레인 사이의 내압이 높다. 또한, 본 명세서에서 와이드 밴드 갭 반도체란, 밴드 갭이 2.2eV 이상의 반도체이다. 예를 들어, 탄소화 실리콘, 질화 갈륨, 다이아몬드 등을 들 수 있다.
트랜지스터(M12)에는 트랜지스터(M11)보다 작은 컷 오프 전류가 요구된다. 한편, 트랜지스터(M11)에는 트랜지스터(M12)보다 큰 온 전류가 요구된다. 이와 같이, 요구되는 성질이 상이한 트랜지스터를 동일 기판 위에 형성하는 경우, 상이한 반도체를 사용하여 각각의 트랜지스터를 형성하면 좋다. 트랜지스터(M12)는 트랜지스터(M11)보다 밴드 갭이 큰 반도체를 채널 형성 영역에 사용하는 것이 바람직하다. 또한, 트랜지스터(M11)는 트랜지스터(M12)보다 전자 이동도가 높은 반도체를 채널 형성 영역에 사용하는 것이 바람직하다.
또한, 전압 유지 회로(120)는 직렬로 접속된 복수의 트랜지스터(M12)로 구성되어 있어도 좋다(도 4의 (B), (C) 참조).
[온도 검지 회로(130)]
온도 검지 회로(130)는 온도 센서(131)와 아날로그-디지털 변환 회로('ADC'라고도 함)(132)를 가진다(도 5 참조).
온도 센서(131)는 반도체 장치(100)의 온도를 센싱하고, 온도에 대응하는 아날로그 신호(VA)를 출력하는 기능을 가진다. 온도 센서(131)로서는, 예를 들어 백금, 니켈, 또는 구리 등의 측온 저항체, 서미스터, 열전대, IC 온도 센서 등을 사용할 수 있다.
아날로그-디지털 변환 회로(132)는 아날로그 신호(VA)를 n 비트(n은 1 이상의 정수)의 디지털 신호(VD)로 변환하는 기능을 가진다. 디지털 신호(VD)는 온도 검지 회로(130)로부터 출력되고, 전압 제어 회로(140)에 공급된다.
온도 검지 회로(130)로 검출한 아날로그 신호의 온도 정보를 디지털 신호로 변환하여 출력함으로써, 배선 저항 및 기생 용량으로 인한 신호의 감쇠나 노이즈의 영향을 저감할 수 있다. 따라서, 온도 검지 회로(130)가 전압 제어 회로(140)로부터 떨어진 위치에 제공되어 있는 경우에도 온도 정보를 전압 제어 회로(140)로 정확하게 전달할 수 있다.
[전압 제어 회로(140)]
도 2의 (A)를 사용하여 설명한 바와 같이, OS 트랜지스터는 온도가 낮아질수록 Vth가 양의 측으로 시프트되어 온 전류가 저하한다. 그 결과, 회로의 동작 속도가 저하한다. 또한, 온도가 높아질수록 Vth가 음의 측으로 시프트되어 컷 오프 전류가 증대한다. 이는, 회로가 동작할 수 있는 온도 범위를 좁히는 요인이 된다. 전압 제어 회로(140)를 사용하여 노드(ND)에 동작 온도에 대응하는 보정 전압을 인가함으로써, 반도체 장치(100)의 출력 단자(OUT)로부터 출력되는 전압을 보정하여 상기 출력 단자(OUT)와 전기적으로 접속된 회로가 동작할 수 있는 온도 범위를 넓힐 수 있다.
전압 제어 회로(140)는 로직 회로(145) 및 전압 생성 회로(146)를 가진다(도 1의 (B) 참조). 로직 회로(145)는 온도 검지 회로(130)로부터 공급된 디지털 신호(온도 정보)를 전압 생성 회로(146)에 공급하는 기능을 가진다. 예를 들어, 온도 검지 회로(130)로부터 공급된 직렬 신호를 병렬 신호로 변환하여 전압 생성 회로(146)에 공급한다. 또한, 온도 검지 회로(130)로부터 공급된 n 비트의 디지털 신호를 m 비트(m은 1 이상의 정수(整數))의 디지털 신호로 변환하여 전압 생성 회로(146)에 공급하는 기능을 가진다.
전압 생성 회로(146)는 로직 회로(145)로부터 공급된 m 비트의 디지털 신호를 2m 단계의 전압으로 변환하여 출력하는 기능을 가진다. 도 1의 (B)에서는, m이 4인 경우를 예시하였다. 도 1의 (B)에서 전압 생성 회로(146)는 버퍼(BF1), 버퍼(BF2), 버퍼(BF3), 버퍼(BF4), 용량 소자(C1), 용량 소자(C2), 용량 소자(C4), 및 용량 소자(C8)를 가진다.
로직 회로(145)가 출력하는 4비트의 디지털 신호는 버퍼(BF1) 내지 버퍼(BF4)의 입력 단자에 공급된다. 구체적으로는, 4비트의 디지털 신호의 첫 번째 자리의 정보가 버퍼(BF1)에 입력되고, 두 번째 자리의 정보가 버퍼(BF2)에 입력되고, 세 번째 자리의 정보가 버퍼(BF3)에 입력되고, 네 번째 자리의 정보가 버퍼(BF4)에 입력된다.
용량 소자(C1)의 한쪽의 전극은 버퍼(BF1)의 출력 단자와 전기적으로 접속되고, 다른 쪽의 전극은 출력 단자(OUT)와 전기적으로 접속된다. 용량 소자(C2)의 한쪽의 전극은 버퍼(BF2)의 출력 단자와 전기적으로 접속되고, 다른 쪽의 전극은 출력 단자(OUT)와 전기적으로 접속된다. 용량 소자(C4)의 한쪽의 전극은 버퍼(BF3)의 출력 단자와 전기적으로 접속되고, 다른 쪽의 전극은 출력 단자(OUT)와 전기적으로 접속된다. 용량 소자(C8)의 한쪽의 전극은 버퍼(BF4)의 출력과 전기적으로 접속되고, 다른 쪽의 전극은 출력 단자(OUT)와 전기적으로 접속된다.
전압 제어 회로(140)의 출력 단자(OUT)로부터 출력되는 전압을 '전압 VBias'라고 부른다. 전압 제어 회로(140)의 출력 단자(OUT)는 반도체 장치(100)의 노드(ND)와 전기적으로 접속된다.
전압 제어 회로(140)로부터 노드(ND)에 인가되는 전압은 용량 소자(C1), 용량 소자(C2), 용량 소자(C4), 및 용량 소자(C8)의 합성 용량과, 노드(ND)에 생기는 기생 용량의 비율로 결정된다. 용량 소자(C1)의 용량값은 상기 기생 용량의 용량값보다 충분히 큰 것이 바람직하다. 구체적으로는, 용량 소자(C1)의 용량값은 상기 기생 용량의 용량값의 5배 이상이 바람직하고, 10배 이상이 더 바람직하다.
또한, 용량 소자(C1), 용량 소자(C2), 용량 소자(C4), 및 용량 소자(C8)의 용량값은 모두 같은 용량값으로 하여도 좋지만, 적어도 일부 또는 전부를 상이한 용량값으로 하는 것이 바람직하다. 본 실시형태에서는, 용량 소자(C2)의 용량값을 용량 소자(C1)의 용량값의 2배로 하고, 용량 소자(C4)의 용량값을 용량 소자(C1)의 용량값의 4배로 하고, 용량 소자(C8)의 용량값을 용량 소자(C1)의 용량값의 8배로 한다. 이와 같이 함으로써, 전압 제어 회로(140)로부터 노드(ND)에 16단계의 전압을 공급할 수 있다.
도 6의 (A) 내지 (C)에 온도 변화에 대한 전압 VBias의 전압 변화의 일례를 나타내었다. 도 6의 (A) 내지 (C)의 가로축은 온도를 리니어 스케일로 나타낸 것이다. 또한, 도 6의 (A) 내지 (C)의 세로축은 전압 VBias를 리니어 스케일로 나타낸 것이다. 트랜지스터(M11)가 OS 트랜지스터인 경우, 전압 VBias의 크기는 트랜지스터(M11)의 동작 온도가 높아질수록 작아지도록 변화하는 것이 바람직하다(도 6의 (A) 참조). 또한, 목적이나 용도에 따라 동작 온도가 높아질수록 커지도록 변화하여도 좋다(도 6의 (B) 참조). 또한, 전압 VBias의 크기는 온도 변화에 대하여 비선형으로 변화하여도 좋다(도 6의 (C) 참조). 온도 변화에 대한 전압 VBias의 전압 변화는 로직 회로(145)로 설정할 수 있다.
<반도체 장치(100)의 동작예>
도 7은 반도체 장치(100)의 동작예를 설명하는 타이밍 차트이다. 본 실시형태에서는, 트랜지스터(M11)가 OS 트랜지스터이고, 동작 온도가 100℃ 내지 -50℃의 범위에서 변화하는 경우에, 전압 VBias가 0V 내지 7.5V의 범위에서 직선적으로 변화하는 동작예에 대하여 설명한다. 또한, 동작 온도가 20℃일 때 전압 VBG가 -3V가 되는 것으로 한다.
또한, 온도 검지 회로(130)로부터는 4비트의 디지털 신호(VD)가 출력되는 것으로 한다. 본 실시형태에서는, 동작 온도가 100℃일 때 디지털 신호(VD)로서 "0000"이 출력되고, 동작 온도가 -50℃일 때 "1111"이 출력되는 것으로 한다.
또한, 용량 소자(C1)의 한쪽의 전극에 접속되는 버퍼(BF1)의 출력이 L 전위로부터 H 전위로 변화하면, 용량 소자(C1)의 다른 쪽의 전극의 전위가 0.5V 상승되는 것으로 한다. 또한, 용량 소자(C2)의 한쪽의 전극에 접속되는 버퍼(BF2)의 출력이 L 전위로부터 H 전위로 변화하면, 용량 소자(C2)의 다른 쪽의 전극의 전위가 1.0V 상승되는 것으로 한다. 또한, 용량 소자(C4)의 한쪽의 전극에 접속되는 버퍼(BF3)의 출력이 L 전위로부터 H 전위로 변화하면, 용량 소자(C4)의 다른 쪽의 전극의 전위가 2.0V 상승되는 것으로 한다. 또한, 용량 소자(C8)의 한쪽의 전극에 접속되는 버퍼(BF4)의 출력이 L 전위로부터 H 전위로 변화하면, 용량 소자(C8)의 다른 쪽의 전극의 전위가 4.0V 상승되는 것으로 한다.
[기간 T0]
기간 T0은 리셋 기간이다. 기간 T0에서, 버퍼(BF1) 내지 버퍼(BF4)의 각 출력 단자로부터 L 전위(0V)를 출력한다. 또한, 전압 VBG0을 -7V로 하여, 트랜지스터(M12)를 온 상태로 한다. 이로써, 전압 VBG가 -7V가 된다. 기간 T0에서, 온도 검지 회로(130)는 디지털 신호(VD)의 출력을 정지시켜도 좋다. 또한, 온도 검지 회로(130)의 동작을 정지시켜도 좋다.
[기간 T1]
기간 T1에서, 트랜지스터(M12)를 오프 상태로 한다. 노드(ND)의 전압이 -7V로 유지된다. 이로써, 전압 VBG도 -7V를 유지한다.
[기간 T2]
기간 T2에서, 온도 검지 회로(130)로부터 전압 제어 회로(140)에 디지털 신호(VD)(온도 정보)가 공급된다. 예를 들어, 20℃를 나타내는 디지털 신호(VD)로서 "1000"을 전압 제어 회로(140)에 공급한다.
로직 회로(145)는 버퍼(BF1) 내지 버퍼(BF4)에 디지털 신호(VD)에 대응하는 전위를 입력한다. 구체적으로는, 디지털 신호(VD)가 "1000"인 경우, 버퍼(BF1) 내지 버퍼(BF3)의 출력이 L 전위, 버퍼(BF4)의 출력이 H 전위가 되도록 버퍼(BF1) 내지 버퍼(BF4)를 제어한다.
그리고, 전압 제어 회로(140)의 출력 단자(OUT)의 전위가 4V 상승된다. 그리고, 노드(ND)의 전압이 -7V로부터 -3V로 변화되고, 전압 VBG가 -3V가 된다.
[기간 T3]
기간 T3에서, 온도 검지 회로(130)로부터 전압 제어 회로(140)에 디지털 신호(VD)(온도 정보)가 공급된다. 예를 들어, 50℃를 나타내는 디지털 신호(VD)로서 "0101"을 전압 제어 회로(140)에 공급한다.
기간 T2와 마찬가지로, 로직 회로(145)는 버퍼(BF1) 내지 버퍼(BF4)에 디지털 신호(VD)에 대응하는 전위를 입력한다. 디지털 신호(VD)가 "0101"일 때, 버퍼(BF1)의 출력이 H 전위, 버퍼(BF2)의 출력이 L 전위, 버퍼(BF3)의 출력이 H 전위, 버퍼(BF4)의 출력이 L 전위가 된다. 그리고, 전압 VBG가 -4.5V가 된다.
[기간 T4]
기간 T4에서, 온도 검지 회로(130)로부터 전압 제어 회로(140)에 디지털 신호(VD)(온도 정보)가 공급된다. 예를 들어, -20℃를 나타내는 디지털 신호(VD)로서 "1100"을 전압 제어 회로(140)에 공급한다.
기간 T2 및 기간 T3과 마찬가지로, 로직 회로(145)는 버퍼(BF1) 내지 버퍼(BF4)에 디지털 신호(VD)에 대응하는 전위를 입력한다. 디지털 신호(VD)가 "1100"일 때, 버퍼(BF1)의 출력이 L 전위, 버퍼(BF2)의 출력이 L 전위, 버퍼(BF3)의 출력이 H 전위, 버퍼(BF4)의 출력이 H 전위가 된다. 그리고, 전압 VBG가 -1.0V가 된다.
이와 같이, 온도 변화에 따라 전압 VBG를 변화시킬 수 있다. 또한, 트랜지스터(M11)의 전기 특성의 온도 변화를 고려하지 않는 경우, 필요 이상으로 큰 전압을 트랜지스터(M11)의 제 2 게이트에 인가하게 된다. 필요 이상으로 큰 전압이 트랜지스터(M11)의 제 2 게이트에 장시간 인가되면, 트랜지스터(M11)의 전기 특성이 열화되고, 신뢰성이 저하될 우려가 있다. 본 발명의 일 형태에 따르면, 온도 변화에 따라 트랜지스터(M11)의 제 2 게이트에 인가하는 전압을 변화시킬 수 있다. 따라서, 필요 최저한의 전압을 트랜지스터(M11)의 제 2 게이트에 인가할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터(M11)를 포함하는 반도체 장치의 신뢰성을 높일 수 있다.
또한, 일정 시간마다 리셋 기간(기간 T0)을 제공하여, 노드(ND)의 전압을 리프레시하여도 좋다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 기재된 반도체 장치(100)를 사용한 기억 장치에 대하여 설명한다.
<기억 장치>
도 8은 기억 장치의 구성예를 도시한 블록도이다. 기억 장치(300)는 주변 회로(311), 셀 어레이(Cell Array)(401), 및 반도체 장치(100)를 가진다. 주변 회로(311)는 행 디코더(321), 워드선 드라이버 회로(322), 열 디코더(331), 비트선 드라이버 회로(330), 출력 회로(340), 컨트롤 로직 회로(360)를 가진다.
워드선 드라이버 회로(322)는 배선(WL)에 전위를 공급하는 기능을 가진다. 비트선 드라이버 회로(330)는 프리차지 회로(332), 증폭 회로(333), 및 입출력 회로(334)를 가진다. 프리차지 회로(332)는 배선(SL)(도시하지 않았음), 배선(BIL), 또는 배선(RBL) 등을 프리차지하는 기능을 가진다. 증폭 회로(333)는 배선(BIL) 또는 배선(RBL)으로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한, 배선(WL), 배선(SL), 배선(BIL), 및 배선(RBL)은 셀 어레이(401)가 가지는 메모리 셀(Memory Cell)(411)에 접속되어 있는 배선이고, 자세히는 후술한다. 증폭된 데이터 신호는 출력 회로(340)를 통하여 디지털 데이터 신호(RDATA)로서 기억 장치(300)의 외부로 출력된다.
기억 장치(300)에는 외부로부터 전원 전압으로서 저전원 전압 VSS, 주변 회로(311)용 고전원 전압 VDD, 셀 어레이(401)용 고전원 전압 VIL이 공급된다.
또한, 기억 장치(300)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더(321) 및 열 디코더(331)에 입력되고, 데이터 신호(WDATA)는 입출력 회로(334)에 입력된다.
컨트롤 로직 회로(360)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하여, 행 디코더(321), 열 디코더(331)의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(360)가 처리하는 신호는, 이에 한정되는 것이 아니고, 필요에 따라 다른 제어 신호를 입력하면 좋다.
또한, 상술한 각 회로 또는 각 신호는 필요에 따라 적절히 취사할 수 있다.
셀 어레이(401)를 구성하는 트랜지스터에 OS 트랜지스터를 적용할 수 있다. 또한, 주변 회로(311)를 구성하는 트랜지스터에 OS 트랜지스터를 적용할 수 있다. 셀 어레이(401)와 주변 회로(311)를 OS 트랜지스터를 사용하여 형성함으로써, 셀 어레이(401)와 주변 회로(311)를 동일한 제조 공정에서 제작할 수 있게 되므로, 제조 비용을 낮게 억제할 수 있다.
[셀 어레이의 구성예]
도 9에 셀 어레이(401)의 자세한 내용을 기재하였다. 셀 어레이(401)는 1열에 m(m은 1 이상의 정수)개, 1행에 n(n은 1 이상의 정수)개, 총 m×n개의 메모리 셀(411)을 가지고, 메모리 셀(411)은 매트릭스상으로 배치되어 있다. 도 9에서는 메모리 셀(411)의 어드레스도 같이 표기하였다. 예를 들어, [1, 1]은 첫 번째 행 첫 번째 열의 어드레스에 위치하는 메모리 셀(411)을 나타내고, [i, j](i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수)는 i 번째 행 j 번째 열의 어드레스에 위치하는 메모리 셀(411)을 나타낸다. 또한, 셀 어레이(401)와 워드선 드라이버 회로(322)를 접속하는 배선의 개수는 메모리 셀(411)의 구성, 하나의 열 중에 포함되는 메모리 셀(411)의 개수 등에 의하여 결정된다. 또한, 셀 어레이(401)와 비트선 드라이버 회로(330)를 접속하는 배선의 개수는 메모리 셀(411)의 구성, 하나의 행 중에 포함되는 메모리 셀(411)의 개수 등에 의하여 결정된다.
[메모리 셀의 구성예]
도 10에 상술한 메모리 셀(411)에 적용할 수 있는 메모리 셀(411A) 내지 메모리 셀(411E)의 구성예를 도시하였다.
[DOSRAM]
도 10의 (A)에 DRAM형 메모리 셀(411A)의 회로 구성예를 도시하였다. 본 명세서 등에서, OS 트랜지스터를 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부른다. 메모리 셀(411A)은 트랜지스터(M11)와 용량 소자(Cs)를 가진다.
트랜지스터(M11)의 제 1 단자는 용량 소자(Cs)의 제 1 단자와 접속되고, 트랜지스터(M11)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M11)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M11)의 백 게이트는 배선(BGL)과 접속되어 있다. 용량 소자(Cs)의 제 2 단자는 배선(GNDL)과 접속되어 있다. 배선(GNDL)은 저레벨 전위(기준 전위라고 하는 경우가 있음)를 공급하는 배선이다.
배선(BIL)은 비트선으로서 기능하고, 배선(WL)은 워드선으로서 기능한다. 배선(BGL)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 또한, 배선(BGL)은 반도체 장치(100)의 출력 단자(OUT)와 전기적으로 접속된다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M11)의 문턱 전압을 증감할 수 있다.
데이터의 기록 및 판독은 배선(WL)에 고레벨 전위를 인가함으로써 트랜지스터(M11)를 도통 상태로 하여, 배선(BIL)과 용량 소자(Cs)의 제 1 단자를 전기적으로 접속함으로써 수행된다.
또한, 상술한 기억 장치(300)가 가지는 메모리 셀은 메모리 셀(411A)에 한정되지 않고, 회로 구성을 변경할 수 있다.
트랜지스터(M11)를 메모리 셀에 사용하는 경우에는, 트랜지스터(M11)에 OS 트랜지스터를 사용하는 것이 바람직하다. 또한, OS 트랜지스터의 반도체층에 인듐, 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석), 아연 중 어느 하나를 가지는 산화물 반도체를 사용하는 것이 바람직하다. 특히, 인듐, 갈륨, 아연을 포함하는 산화물 반도체를 사용하는 것이 바람직하다.
인듐, 갈륨, 아연을 포함하는 산화물 반도체를 적용한 OS 트랜지스터는 오프 전류가 매우 작다는 특성을 가진다. 트랜지스터(M11)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M11)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록한 데이터를 트랜지스터(M11)에 의하여 장시간 유지할 수 있기 때문에, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에, 메모리 셀(411A)에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
트랜지스터(M11)로서 OS 트랜지스터를 적용함으로써, DOSRAM을 구성할 수 있다.
[NOSRAM]
도 10의 (B)에 2개의 트랜지스터와 1개의 용량 소자를 가지는 게인 셀형('2Tr 1C형'이라고도 함)의 메모리 셀(411B)의 회로 구성예를 도시하였다. 메모리 셀(411B)은 트랜지스터(M11)와, 트랜지스터(M3)와, 용량 소자(Cs)를 가진다.
트랜지스터(M11)의 제 1 단자는 용량 소자(Cs)의 제 1 단자와 접속되고, 트랜지스터(M11)의 제 2 단자는 배선(WBL)과 접속되고, 트랜지스터(M11)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M11)의 백 게이트는 배선(BGL)과 접속되어 있다. 용량 소자(Cs)의 제 2 단자는 배선(RL)과 접속되어 있다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)과 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)과 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(Cs)의 제 1 단자와 접속되어 있다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WL)은 워드선으로서 기능한다. 배선(RL)은 용량 소자(Cs)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 배선(RL)에는 기준 전위를 인가하는 것이 바람직하다.
배선(BGL)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 또한, 배선(BGL)은 반도체 장치(100)의 출력 단자(OUT)와 전기적으로 접속된다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M11)의 문턱 전압을 증감할 수 있다.
데이터의 기록은 배선(WL)에 고레벨 전위를 인가함으로써 트랜지스터(M11)를 도통 상태로 하여, 배선(WBL)과 용량 소자(Cs)의 제 1 단자를 전기적으로 접속함으로써 수행된다. 구체적으로는, 트랜지스터(M11)가 도통 상태일 때, 배선(WBL)에 기록하는 정보에 대응하는 전위를 인가하여, 용량 소자(Cs)의 제 1 단자 및 트랜지스터(M3)의 게이트에 상기 전위를 기록한다. 그 후, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M11)를 비도통 상태로 함으로써, 용량 소자(Cs)의 제 1 단자의 전위 및 트랜지스터(M3)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(RL)과 배선(SL)에 소정의 전위를 인가함으로써 수행된다. 트랜지스터(M3)의 소스-드레인 사이에 흐르는 전류 및 트랜지스터(M3)의 제 1 단자의 전위는 트랜지스터(M3)의 게이트의 전위 및 트랜지스터(M3)의 제 2 단자의 전위에 따라 결정되기 때문에, 트랜지스터(M3)의 제 1 단자에 접속되어 있는 배선(RBL)의 전위를 판독함으로써, 용량 소자(Cs)의 제 1 단자(또는 트랜지스터(M3)의 게이트)에 유지되어 있는 전위를 판독할 수 있다. 즉, 용량 소자(Cs)의 제 1 단자(또는 트랜지스터(M3)의 게이트)에 유지되어 있는 전위로부터 이 메모리 셀에 기록되어 있는 정보를 판독할 수 있다. 또는, 이 메모리 셀에 기록되어 있는 정보의 유무를 알 수 있다.
또한, 상술한 기억 장치(300)가 가지는 메모리 셀은 메모리 셀(411B)에 한정되지 않고, 회로 구성을 적절히 변경할 수 있다.
예를 들어, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로서 합친 구성이어도 좋다. 그 메모리 셀의 회로 구성예를 도 10의 (C)에 도시하였다. 메모리 셀(411C)은 메모리 셀(411B)의 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로 하고, 트랜지스터(M11)의 제 2 단자 및 트랜지스터(M3)의 제 1 단자가 배선(BIL)과 접속되어 있는 구성이다. 즉, 메모리 셀(411C)은 하나의 배선(BIL)이 기록 비트선 및 판독 비트선으로서 기능하는 구성이다.
또한, 메모리 셀(411B) 및 메모리 셀(411C)에서도 트랜지스터(M11)에 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(M11)에 OS 트랜지스터를 사용하고, 메모리 셀(411B) 및 메모리 셀(411C)과 같은 2Tr 1C형 메모리 셀을 사용한 기억 장치를 NOSRAM(Non-volatile Oxide Semiconductor Random Access Memory)이라고 한다.
또한, 트랜지스터(M3)의 채널 형성 영역에는 실리콘을 가지는 것이 바람직하다. 특히, 상기 실리콘은 비정질 실리콘, 다결정 실리콘, 저온 폴리실리콘(LTPS: Low Temperature Poly-Silicon)으로 할 수 있다(이후, 상기 실리콘을 가지는 트랜지스터를 Si 트랜지스터라고 부름). Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높아지는 경우가 있기 때문에, 판독 트랜지스터로서 Si 트랜지스터를 적용하는 것이 적합하다고 할 수 있다.
또한, 트랜지스터(M3)로서 OS 트랜지스터를 사용한 경우, 메모리 셀을 단극성 회로로 구성할 수 있다.
또한, 도 10의 (D)에 3 트랜지스터 1 용량 소자의 게인 셀형('3Tr 1C형'이라고도 함)의 메모리 셀(411D)의 회로 구성예를 도시하였다. 메모리 셀(411D)은 트랜지스터(M11), 트랜지스터(M5), 및 트랜지스터(M6)와 용량 소자(Cs)를 가진다.
트랜지스터(M11)의 제 1 단자는 용량 소자(Cs)의 제 1 단자와 접속되고, 트랜지스터(M11)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M11)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M11)의 백 게이트는 배선(BGL)과 전기적으로 접속되어 있다. 용량 소자(Cs)의 제 2 단자는 트랜지스터(M5)의 제 1 단자와 배선(GNDL)에 전기적으로 접속되어 있다. 트랜지스터(M5)의 제 2 단자는 트랜지스터(M6)의 제 1 단자와 접속되고, 트랜지스터(M5)의 게이트는 용량 소자(Cs)의 제 1 단자와 접속되어 있다. 트랜지스터(M6)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M6)의 게이트는 배선(RL)과 접속되어 있다.
배선(BIL)은 비트선으로서 기능하고, 배선(WL)은 기록 워드선으로서 기능하고, 배선(RL)은 판독 워드선으로서 기능한다.
배선(BGL)은 트랜지스터(M11)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 또한, 배선(BGL)은 반도체 장치(100)의 출력 단자(OUT)와 전기적으로 접속된다. 배선(BGL)에 임의의 전위를 인가함으로써, 트랜지스터(M11)의 문턱 전압을 증감할 수 있다.
데이터의 기록은 배선(WL)에 고레벨 전위를 인가함으로써 트랜지스터(M11)를 도통 상태로 하여, 배선(BIL)과 용량 소자(Cs)의 제 1 단자를 접속함으로써 수행된다. 구체적으로는, 트랜지스터(M11)가 도통 상태일 때, 배선(BIL)에 기록하는 정보에 대응하는 전위를 인가하여, 용량 소자(Cs)의 제 1 단자 및 트랜지스터(M5)의 게이트에 상기 전위를 기록한다. 그 후, 배선(WL)에 저레벨 전위를 인가하여 트랜지스터(M11)를 비도통 상태로 함으로써, 용량 소자(Cs)의 제 1 단자의 전위 및 트랜지스터(M5)의 게이트의 전위를 유지한다.
데이터의 판독은 배선(BIL)에 소정의 전위를 프리차지하고, 그 후 배선(BIL)을 전기적으로 플로팅 상태로 하고, 또한 배선(RL)에 고레벨 전위를 인가함으로써 수행된다. 배선(RL)이 고레벨 전위가 되기 때문에, 트랜지스터(M6)는 도통 상태가 되고, 배선(BIL)과 트랜지스터(M5)의 제 2 단자가 전기적으로 접속 상태가 된다. 이때, 트랜지스터(M5)의 제 2 단자에는 배선(BIL)의 전위가 인가되지만, 용량 소자(Cs)의 제 1 단자(또는 트랜지스터(M5)의 게이트)에 유지되어 있는 전위에 따라, 트랜지스터(M5)의 제 2 단자의 전위 및 배선(BIL)의 전위가 변화한다. 여기서, 배선(BIL)의 전위를 판독함으로써, 용량 소자(Cs)의 제 1 단자(또는 트랜지스터(M5)의 게이트)에 유지되어 있는 전위를 판독할 수 있다. 즉, 용량 소자(Cs)의 제 1 단자(또는 트랜지스터(M5)의 게이트)에 유지되어 있는 전위로부터 이 메모리 셀에 기록되어 있는 정보를 판독할 수 있다. 또는, 이 메모리 셀에 기록되어 있는 정보의 유무를 알 수 있다.
또한, 상술한 기억 장치(300)가 가지는 메모리 셀은 회로의 구성을 적절히 변경할 수 있다.
또한, 메모리 셀(411D)에서도 트랜지스터(M11)에 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(M11)로서 OS 트랜지스터를 적용한 3Tr 1C형 메모리 셀(411D)은 상술한 NOSRAM의 일 형태이다.
또한, 본 실시형태에서 설명한 트랜지스터(M5 및 M6)의 채널 형성 영역에는 실리콘을 가지는 것이 바람직하다. 특히, 상기 실리콘은 비정질 실리콘, 다결정 실리콘, 저온 폴리실리콘으로 할 수 있다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높아지는 경우가 있기 때문에, 판독 트랜지스터로서 Si 트랜지스터를 적용하는 것이 적합하다고 할 수 있다.
또한, 트랜지스터(M5 및 M6)로서 OS 트랜지스터를 사용한 경우, 메모리 셀을 단극성 회로로 구성할 수 있다.
[ox SRAM]
도 10의 (E)에 OS 트랜지스터를 사용한 SRAM(Static Random Access Memory)형 메모리 셀(411E)의 회로 구성예를 도시하였다. 본 명세서 등에서, OS 트랜지스터를 사용한 SRAM을 ox SRAM이라고 부른다. 또한, 도 10의 (E)에 도시된 메모리 셀(411E)은 백업 가능한 SRAM형 메모리 셀이다.
메모리 셀(411E)은 트랜지스터(M7) 내지 트랜지스터(M10)와, 트랜지스터(MS1) 내지 트랜지스터(MS4)와, 용량 소자(Cs1)와, 용량 소자(Cs2)를 가진다. 또한, 트랜지스터(M7) 및 트랜지스터(M8)는, 트랜지스터(M11)에 상당한다. 또한, 트랜지스터(M7) 내지 트랜지스터(M10)는 백 게이트를 가지는 트랜지스터이다. 또한, 트랜지스터(MS1) 및 트랜지스터(MS2)는 p채널형 트랜지스터이고, 트랜지스터(MS3) 및 트랜지스터(MS4)는 n채널형 트랜지스터이다.
트랜지스터(M7)의 제 1 단자는 배선(BIL)과 접속되고, 트랜지스터(M7)의 제 2 단자는 트랜지스터(MS1)의 제 1 단자와, 트랜지스터(MS3)의 제 1 단자와, 트랜지스터(MS2)의 게이트와, 트랜지스터(MS4)의 게이트와, 트랜지스터(M10)의 제 1 단자에 접속되어 있다. 트랜지스터(M7)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M7)의 백 게이트는 배선(BGL1)과 접속되어 있다.
트랜지스터(M8)의 제 1 단자는 배선(BILB)과 접속되고, 트랜지스터(M8)의 제 2 단자는 트랜지스터(MS2)의 제 1 단자와, 트랜지스터(MS4)의 제 1 단자와, 트랜지스터(MS1)의 게이트와, 트랜지스터(MS3)의 게이트와, 트랜지스터(M9)의 제 1 단자에 접속되어 있다. 트랜지스터(M8)의 게이트는 배선(WL)과 접속되고, 트랜지스터(M8)의 백 게이트는 배선(BGL2)과 접속되어 있다.
트랜지스터(MS1)의 제 2 단자는 배선(VDL)과 전기적으로 접속되어 있다. 트랜지스터(MS2)의 제 2 단자는 배선(VDL)과 전기적으로 접속되어 있다. 트랜지스터(MS3)의 제 2 단자는 배선(GNDL)과 전기적으로 접속되어 있다. 트랜지스터(MS4)의 제 2 단자는 배선(GNDL)과 접속되어 있다.
트랜지스터(M9)의 제 2 단자는 용량 소자(Cs1)의 제 1 단자와 접속되고, 트랜지스터(M9)의 게이트는 배선(BRL)과 접속되고, 트랜지스터(M9)의 백 게이트는 배선(BGL3)과 접속되어 있다. 트랜지스터(M10)의 제 2 단자는 용량 소자(Cs2)의 제 1 단자와 접속되고, 트랜지스터(M10)의 게이트는 배선(BRL)과 접속되고, 트랜지스터(M10)의 백 게이트는 배선(BGL4)과 접속되어 있다.
용량 소자(Cs1)의 제 2 단자는 배선(GNDL)과 접속되고, 용량 소자(Cs2)의 제 2 단자는 배선(GNDL)과 접속되어 있다.
배선(BIL) 및 배선(BILB)은 비트선으로서 기능하고, 배선(WL)은 워드선으로서 기능하고, 배선(BRL)은 트랜지스터(M9) 및 트랜지스터(M10)의 도통 상태, 비도통 상태를 제어하는 배선이다.
배선(BGL1) 내지 배선(BGL4)은 각각 트랜지스터(M7) 내지 트랜지스터(M10)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다.
배선(BGL1) 내지 배선(BGL4)은 반도체 장치(100)의 출력 단자(OUT)와 전기적으로 접속된다. 또한, 기억 장치(300)에 복수의 반도체 장치(100)를 제공하고, 배선(BGL1) 내지 배선(BGL4)을 각각 상이한 반도체 장치(100)와 전기적으로 접속하여도 좋다. 배선(BGL1) 내지 배선(BGL4)에 임의의 전위를 인가함으로써, 각각 트랜지스터(M7) 내지 트랜지스터(M10)의 문턱 전압을 증감할 수 있다.
배선(VDL)은 고레벨 전위를 공급하는 배선이고, 배선(GNDL)은 저레벨 전위를 공급하는 배선이다.
데이터의 기록은 배선(WL)에 고레벨 전위를 인가하고, 또한 배선(BRL)에 고레벨 전위를 인가함으로써 수행된다. 구체적으로는, 트랜지스터(M10)가 도통 상태일 때, 배선(BIL)에 기록하는 정보에 대응하는 전위를 인가하여, 트랜지스터(M10)의 제 2 단자 측에 상기 전위를 기록한다.
그런데, 메모리 셀(411E)은 트랜지스터(MS1) 및 트랜지스터(MS2)에 의하여 인버터 루프를 구성하기 때문에, 트랜지스터(M8)의 제 2 단자 측에 상기 전위에 대응하는 데이터 신호의 반전 신호가 입력된다. 트랜지스터(M8)가 도통 상태이기 때문에, 배선(BILB)에는 배선(BIL)에 인가되어 있는 전위, 즉 배선(BIL)에 입력되어 있는 신호의 반전 신호가 출력된다. 또한, 트랜지스터(M9) 및 트랜지스터(M10)가 도통 상태이기 때문에, 트랜지스터(M7)의 제 2 단자의 전위 및 트랜지스터(M8)의 제 2 단자의 전위는 각각 용량 소자(Cs2)의 제 1 단자 및 용량 소자(Cs1)의 제 1 단자에 유지된다. 그 후, 배선(WL)에 저레벨 전위를 인가하고, 또한 배선(BRL)에 저레벨 전위를 인가하여, 트랜지스터(M7) 내지 트랜지스터(M10)를 비도통 상태로 함으로써, 용량 소자(Cs1)의 제 1 단자 및 용량 소자(Cs2)의 제 1 단자의 전위를 유지한다.
데이터의 판독은 배선(BIL) 및 배선(BILB)을 미리 소정의 전위로 프리차지한 후에, 배선(WL)에 고레벨 전위를 인가하고, 배선(BRL)에 고레벨 전위를 인가함으로써, 용량 소자(Cs1)의 제 1 단자의 전위가 메모리 셀(411E)의 인버터 루프에 의하여 리프레시되고, 배선(BILB)으로 출력된다. 또한, 용량 소자(Cs2)의 제 1 단자의 전위가 메모리 셀(411E)의 인버터 루프에 의하여 리프레시되고, 배선(BIL)으로 출력된다. 배선(BIL) 및 배선(BILB)에서는, 각각 프리차지된 전위로부터 용량 소자(Cs2)의 제 1 단자의 전위 및 용량 소자(Cs1)의 제 1 단자의 전위로 변동하기 때문에, 배선(BIL) 또는 배선(BILB)의 전위로부터 메모리 셀로 유지된 전위를 판독할 수 있다.
또한, 트랜지스터(M7) 내지 트랜지스터(M10)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 트랜지스터(M7) 내지 트랜지스터(M10)에 OS 트랜지스터를 사용함으로써, 메모리 셀(411E)에 기록한 데이터를 장시간 유지할 수 있기 때문에, 메모리 셀(411E)의 리프레시 빈도를 적게 할 수 있다. 또한, 메모리 셀(411E)의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에, 메모리 셀(411E)에 대하여 멀티레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한, 트랜지스터(MS1) 내지 트랜지스터(MS4)의 채널 형성 영역에는 실리콘을 가지는 것이 바람직하다. 특히, 상기 실리콘은 비정질 실리콘, 다결정 실리콘, 저온 폴리실리콘으로 할 수 있다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 높아지는 경우가 있기 때문에, 인버터에 포함되는 트랜지스터로서 Si 트랜지스터를 적용하는 것이 적합하다고 할 수 있다
또한, 메모리 셀에 OS 트랜지스터를 사용함으로써, 메모리 셀로의 전력 공급을 정지하여도 메모리 셀에 기록된 정보를 장기간 유지할 수 있다. 이로써, 정보의 판독이 불필요한 기간에 주변 회로(311)의 일부 또는 전부로의 전력 공급을 정지시킬 수 있다.
하나의 반도체 장치(100)를 모든 메모리 셀과 전기적으로 접속하여도 좋다. 또한, 기억 장치(300)에 복수의 반도체 장치(100)를 제공하여, 1열마다 또는 복수 열마다 복수의 메모리 셀과 하나의 반도체 장치(100)를 전기적으로 접속하여도 좋다. 또한, 1행마다 또는 복수 행마다 복수의 메모리 셀과 하나의 반도체 장치(100)를 전기적으로 접속하여도 좋다. 또한, 셀 어레이에 포함되는 복수의 메모리 셀을 복수의 블록으로 나누어, 1블록마다 또는 복수의 블록마다 하나의 반도체 장치(100)를 제공하여도 좋다.
본 실시형태에서 설명한 메모리 셀은 CPU나 GPU 등에 포함되는 레지스터 및 캐시 등의 기억 소자에 사용할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 기억 장치(300)에 포함되는 셀 어레이(401)의 구성예와, 그 동작예에 대하여 설명한다. 본 실시형태에서는, 메모리 셀(411)로서 DRAM형 메모리 셀(411A)을 사용한다.
도 11에 도 9와 다른 셀 어레이(401)의 일례를 도시하였다. 도 11은 반복 비트선 방식(폴디드 비트선 방식)의 메모리 셀 어레이이다. 또한, 메모리 셀(411A)은 개방형 비트선 방식(오픈 비트선 방식)의 메모리 셀 어레이에 사용할 수도 있다.
도 11에 도시된 셀 어레이(401)는 1열에 m(m은 1 이상의 정수)개, 1행에 n(n은 1 이상의 정수)개, 총 m×n개의 메모리 셀(411A)을 가지고, 메모리 셀(411A)은 매트릭스상으로 배치되어 있다. 도 11에서는 메모리 셀(411A)의 어드레스도 같이 나타내었다. 예를 들어, [i, j]는 i 번째 행 j 번째 열의 메모리 셀(411A)을 나타낸다.
또한, 도 11에 도시된 셀 어레이(401)는 워드선 드라이버 회로(322)와 전기적으로 접속되는 m개의 배선(WL)을 가진다. 배선(WL[1])은 첫 번째 행의 메모리 셀(411A)과 전기적으로 접속된다. 마찬가지로, 배선(WL[i])은 i 번째 행의 메모리 셀(411A)과 전기적으로 접속된다.
또한, 도 11에 도시된 셀 어레이(401)는 1열에 2개의 배선(BIL)(배선(BILa) 및 배선(BILb))을 가진다. 도 11에서는 첫 번째 열의 배선(BILa)을 배선(BILa[1])으로 나타내고, j 번째 열의 배선(BILb)을 배선(BILb[j])으로 나타낸다.
홀수 행에 배치된 메모리 셀(411A)은 배선(BILa) 및 배선(BILb) 중 한쪽과 전기적으로 접속되고, 짝수 행에 배치된 메모리 셀(411A)은 배선(BILa) 및 배선(BILb) 중 다른 쪽과 전기적으로 접속된다.
또한, 배선(BILa) 및 배선(BILb)은 열마다 제공된 프리차지 회로(332), 증폭 회로(333), 및 입출력 회로(334)와 전기적으로 접속된다. 또한, 입출력 회로(334)는 열마다 배선(SALa) 및 배선(SALb)과 전기적으로 접속된다. 도 11에서는 첫 번째 열의 프리차지 회로(332)를 프리차지 회로(332[1])로 나타내고, j 번째 열의 프리차지 회로(332)를 프리차지 회로(332[j])로 나타내었다. 증폭 회로(333) 및 입출력 회로(334)도 마찬가지로 표기하였다. 또한, 비트선 드라이버 회로(330)는 열 디코더(331)(도 8 참조)를 가진다.
<회로 구성예>
도 12에 J 번째 열의 메모리 셀(411A), 프리차지 회로(332), 증폭 회로(333), 및 입출력 회로(334)의 회로 구성예를 도시하였다.
[프리차지 회로(332)]
프리차지 회로(332[j])는 n채널형 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 가진다. 또한, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)는 p채널형이어도 좋다. 트랜지스터(Tr21)의 소스 및 드레인 중 한쪽은 배선(BILa[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(PRE)과 접속되어 있다. 트랜지스터(Tr22)의 소스 및 드레인 중 한쪽은 배선(BILb[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(PRE)과 접속되어 있다. 트랜지스터(Tr23)의 소스 및 드레인 중 한쪽은 배선(BILa[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BILb[j])과 접속되어 있다. 트랜지스터(Tr21)의 게이트, 트랜지스터(Tr22)의 게이트, 및 트랜지스터(Tr23)의 게이트는 배선(PL)과 접속되어 있다. 프리차지 회로(332[j])는 배선(BILa[j]) 및 배선(BILb[j])의 전위를 초기화하는 기능을 가진다.
[증폭 회로(333)]
증폭 회로(333[j])는 p채널형 트랜지스터(Tr31) 및 트랜지스터(Tr32)와 n채널형 트랜지스터(Tr33) 및 트랜지스터(Tr34)를 가진다. 트랜지스터(Tr31)의 소스 및 드레인 중 한쪽은 배선(SP)과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(Tr32)의 게이트, 트랜지스터(Tr34)의 게이트, 및 배선(BILa[j])과 접속되어 있다. 트랜지스터(Tr33)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr32)의 게이트, 트랜지스터(Tr34)의 게이트, 및 배선(BILa[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SN)과 접속되어 있다. 트랜지스터(Tr32)의 소스 및 드레인 중 한쪽은 배선(SP)과 접속되고, 소스 및 드레인 중 다른 쪽은 트랜지스터(Tr31)의 게이트, 트랜지스터(Tr33)의 게이트, 및 배선(BILb[j])과 접속되어 있다. 트랜지스터(Tr34)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr31)의 게이트, 트랜지스터(Tr33)의 게이트, 및 배선(BILb[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SN)과 접속되어 있다. 증폭 회로(333[j])는 배선(BILa[j], BILb[j])의 전위를 증폭하는 기능을 가진다. 또한, 증폭 회로(333[j])는 래치형 감지 증폭기로서 기능한다.
[입출력 회로(334)]
입출력 회로(334[j])는 n채널형 트랜지스터(Tr41) 및 트랜지스터(Tr42)를 가진다. 또한, 트랜지스터(Tr41) 및 트랜지스터(Tr42)는 p채널형이어도 좋다. 트랜지스터(Tr41)의 소스 및 드레인 중 한쪽은 배선(BILa[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SALa[j])과 접속되어 있다. 트랜지스터(Tr42)의 소스 및 드레인 중 한쪽은 배선(BILb[j])과 접속되고, 소스 및 드레인 중 다른 쪽은 배선(SALb[j])과 접속되어 있다. 트랜지스터(Tr41)의 게이트 및 트랜지스터(Tr42)의 게이트는 배선(CSEL)과 접속되어 있다.
입출력 회로(334[j])는 배선(CSEL)에 공급되는 전위에 의거하여, 배선(BILa[j])과 배선(SALa[j])의 도통 상태 및 배선(BILb[j])과 배선(SALb[j])의 도통 상태를 제어하는 기능을 가진다. 즉, 입출력 회로(334[j])에 의하여 배선(SALa[j]), 배선(SALb[j])에 전위를 출력하는지 여부를 선택할 수 있다.
배선(SP), 배선(SN), 배선(CSEL), 배선(PRE), 배선(PL)은 프리차지 회로(332), 증폭 회로(333), 및 입출력 회로(334)의 동작을 제어하기 위한 신호를 전달하는 기능을 가진다. 배선(SP), 배선(SN), 배선(CSEL), 배선(PRE), 배선(PL)은 도 8에 도시된 컨트롤 로직 회로(360)와 접속되어 있다. 컨트롤 로직 회로(360)는 배선(SP), 배선(SN), 배선(CSEL), 배선(PRE), 배선(PL)에 제어 신호를 공급하는 기능을 가진다.
<동작예>
도 12에 도시된 메모리 셀(411A[i, j]), 프리차지 회로(332[j]), 증폭 회로(333[j]), 및 입출력 회로(334[j])를 사용하여 기억 장치(300)의 동작 모드에 대하여 설명한다. 기억 장치(300)는 20℃에서 동작하고 있는 것으로 한다. 따라서, 반도체 장치(100)로부터 배선(BGL)에 -3V가 공급되어 있는 것으로 한다.
[판독 모드]
우선, 메모리 셀(411A[i, j])로부터 데이터를 판독할 때의 증폭 회로(333[j])의 동작예에 대하여 도 13에 나타낸 타이밍 차트를 사용하여 설명한다.
[기간 T11]
기간 T11에서, 프리차지 회로(332[j])를 동작시켜, 배선(BILa[j]) 및 배선(BILb[j])의 전위를 초기화한다. 구체적으로는, 배선(PL)의 전위를 하이 레벨(VH_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 한다. 이로써, 배선(BILa[j]) 및 배선(BILb[j])에 배선(PRE)의 전위 Vpre가 공급된다. 또한, 전위 Vpre는, 예를 들어 (VH_SP+VL_SN)/2로 할 수 있다.
또한, 기간 T11에서, 배선(CSEL)의 전위는 로 레벨(VL_CSEL)이고, 입출력 회로(334[j])에서 트랜지스터(Tr41), 트랜지스터(Tr42)는 오프 상태이다. 또한, 배선(WL[i])의 전위는 로 레벨(VL_WL)이고, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)는 오프 상태이다. 마찬가지로, 도 13에는 도시하지 않았지만, 배선(WL[i+1])의 전위는 로 레벨(VL_WL)이고, 메모리 셀(411A[i+1, j])이 가지는 트랜지스터(M11)는 오프 상태이다. 또한, 배선(SP) 및 배선(SN)의 전위는 전위 Vpre이고, 증폭 회로(333[j])는 정지 상태이다.
[기간 T12]
기간 T12에서, 배선(PL)의 전위를 로 레벨(VL_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 또한, 배선(WL[i])을 선택한다. 구체적으로는, 배선(WL[i])의 전위를 하이 레벨(VH_WL)로 함으로써, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)를 온 상태로 한다. 이로써, 메모리 셀(411A[i, j])에서 배선(BILa[j])과 용량 소자(Cs)가 트랜지스터(M11)를 통하여 도통 상태가 되어, 용량 소자(Cs)에 유지되어 있는 전하의 양에 따라 배선(BILa[j])의 전위가 변동한다.
도 13에서는 메모리 셀(411A[i, j])에 데이터 "1"이 저장되고, 용량 소자(Cs)에 축적되어 있는 전하의 양이 많은 경우를 예시하였다. 구체적으로, 용량 소자(Cs)에 축적되어 있는 전하의 양이 많은 경우, 용량 소자(Cs)로부터 배선(BILa[j])으로 전하가 방출됨으로써, 배선(BILa[j])의 전위가 전위 Vpre로부터 ΔV1만큼 상승된다. 한편, 메모리 셀(411A[i, j])에 데이터 "0"이 저장되고, 용량 소자(Cs)에 축적되어 있는 전하의 양이 적은 경우에는 배선(BILa[j])으로부터 용량 소자(Cs)로 전하가 유입됨으로써, 배선(BILa[j])의 전위는 ΔV2만큼 하강된다(도시하지 않았음).
또한, 기간 T12에서, 배선(CSEL)의 전위는 로 레벨(VL_CSEL)이고, 입출력 회로(334[j])에서 트랜지스터(Tr41), 트랜지스터(Tr42)는 오프 상태이다. 또한, 배선(SP) 및 배선(SN)의 전위는 전위 Vpre이고, 증폭 회로(333[j])는 정지 상태를 유지한다.
[기간 T13]
기간 T13에서, 배선(SP)의 전위를 하이 레벨(VH_SP)까지 변화시키고, 배선(SN)의 전위를 로 레벨(VL_SN)까지 변화시킨다. 그리고, 증폭 회로(333[j])가 동작 상태가 된다. 증폭 회로(333[j])는 배선(BILa[j])과 배선(BILb[j])의 전위차(도 13에서는 ΔV1)를 증폭시키는 기능을 가진다. 증폭 회로(333[j])가 동작 상태가 됨으로써, 배선(BILa[j])의 전위는 Vpre+ΔV1로부터 배선(SP)의 전위(VH_SP)에 가까워진다. 또한, 배선(BILb[j])의 전위는 Vpre로부터 배선(SN)의 전위(VL_SN)에 가까워진다.
또한, 기간 T13의 초기에서 배선(BILa[j])의 전위가 Vpre-ΔV2인 경우에는, 증폭 회로(333[j])가 동작 상태가 됨으로써 배선(BILa[j])의 전위는 Vpre-ΔV2로부터 배선(SN)의 전위(VL_SN)에 가까워진다. 또한, 배선(BILb[j])의 전위는 전위 Vpre로부터 배선(SP)의 전위(VH_SP)에 가까워진다.
또한, 기간 T13에서 배선(PL)의 전위는 로 레벨(VL_PL)이고, 프리차지 회로(332[j])에서 트랜지스터(Tr21) 내지 트랜지스터(Tr23)는 오프 상태이다. 또한, 배선(CSEL)의 전위는 로 레벨(VL_CSEL)이고, 입출력 회로(334[j])에서 트랜지스터(Tr41), 트랜지스터(Tr42)는 오프 상태이다. 또한, 배선(WL[i])의 전위는 하이 레벨(VH_WL)이고, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)는 온 상태이다. 따라서, 메모리 셀(411A[i, j])에서는 배선(BILa[j])의 전위(VH_SP)에 대응하는 전하량이 용량 소자(Cs)에 축적된다.
[기간 T14]
기간 T14에서, 배선(CSEL)의 전위를 제어함으로써 입출력 회로(334[j])를 온 상태로 한다. 구체적으로는, 배선(CSEL)의 전위를 하이 레벨(VH_CSEL)로 함으로써, 트랜지스터(Tr41)와 트랜지스터(Tr42)를 온 상태로 한다. 이로써, 배선(BILa[j])의 전위가 배선(SALa[j])에 공급되고, 배선(BILb[j])의 전위가 배선(SALb[j])에 공급된다.
또한, 기간 T14에서, 배선(PL)의 전위는 로 레벨(VL_PL)이고, 프리차지 회로(332[j])에서 트랜지스터(Tr21) 내지 트랜지스터(Tr23)는 오프 상태이다. 또한, 배선(WL[i])의 전위는 하이 레벨(VH_WL)이고, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)는 온 상태이다. 또한, 배선(SP)의 전위는 하이 레벨(VH_SP)이고, 배선(SN)의 전위는 로 레벨(VL_SN)이고, 증폭 회로(333[j])는 동작 상태이다. 따라서, 메모리 셀(411A[i, j])에서는 배선(BILa[j])의 전위(VH_SP)에 대응하는 전하가 용량 소자(Cs)에 축적되어 있다.
[기간 T15]
기간 T15에서, 배선(CSEL)의 전위를 제어함으로써 입출력 회로(334[j])를 오프 상태로 한다. 구체적으로는, 배선(CSEL)의 전위를 로 레벨(VL_CSEL)로 함으로써, 트랜지스터(Tr41), 트랜지스터(Tr42)를 오프 상태로 한다.
또한, 기간 T15에서, 배선(WL[i])을 비선택 상태로 한다. 구체적으로는, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 한다. 그리고, 메모리 셀(411A[i, j])이 가지는 트랜지스터가 오프 상태가 된다. 이로써, 배선(BILa)의 전위(VH_SP)에 대응하는 전하량이 메모리 셀(411A[i, j])이 가지는 용량 소자(Cs)에 유지된다. 따라서, 데이터의 판독이 수행된 후에도 데이터가 메모리 셀(411A[i, j])에 유지된다.
또한, 기간 T15에서 입출력 회로(334[j])를 오프 상태로 하여도, 증폭 회로(333[j])가 동작 상태이면 배선(BILa[j])과 배선(BILb[j])의 전위는 증폭 회로(333[j])에 의하여 유지된다. 그러므로, 증폭 회로(333[j])는 메모리 셀(411A[i, j])로부터 판독한 데이터를 일시적으로 유지하는 기능을 가진다.
상기 동작에 의하여 메모리 셀(411A[i, j])로부터 데이터를 판독할 수 있다. 판독된 데이터는, 배선(SALa[j]) 및/또는 배선(SALb[j])을 통하여 출력 회로(340)(도 8 참조)에 공급된다. 또한, 메모리 셀(411A[i+1, j])로부터의 데이터의 판독도 메모리 셀(411A[i, j])과 마찬가지로 수행할 수 있다.
[기록 모드]
다음으로, 메모리 셀(411A[i, j])에 데이터를 기록할 때의 증폭 회로(333[j])의 동작예에 대하여 도 14에 나타낸 타이밍 차트를 사용하여 설명한다. 메모리 셀(411A[i+1, j])로의 데이터의 기록은 상기와 같은 원리로 수행할 수 있다.
[기간 T21]
기간 T21에서, 프리차지 회로(332[j])가 가지는 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 하여, 배선(BILa[j]) 및 배선(BILb[j])의 전위를 초기화한다. 구체적으로는, 배선(PL)의 전위를 하이 레벨(VH_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 한다. 이로써, 배선(BILa[j]) 및 배선(BILb[j])에 배선(PRE)의 전위 Vpre가 공급된다. 또한, 전위 Vpre는, 예를 들어 (VH_SP+VL_SN)/2로 할 수 있다.
[기간 T22]
기간 T22에서, 그 후 배선(PL)의 전위를 로 레벨(VL_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 또한, 데이터의 기록을 수행하는 메모리 셀(411A[i, j])과 접속된 배선(WL[i])을 선택한다. 구체적으로는, 배선(WL[i])의 전위를 하이 레벨(VH_WL)로 하여, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)를 온 상태로 한다. 이로써, 메모리 셀(411A[i, j])에서 배선(BILa[j])과 용량 소자(Cs)가 트랜지스터(M11)를 통하여 도통 상태가 된다.
이때, 이미 메모리 셀(411A[i, j])에 데이터 "1"이 저장되어 있는 경우, 용량 소자(Cs)로부터 배선(BILa[j])으로 전하가 방출됨으로써, 배선(BILa[j])의 전위가 전위 Vpre로부터 ΔV1만큼 상승된다.
[기간 T23]
기간 T23에서, 배선(SP)의 전위를 하이 레벨(VH_SP)로 하고, 배선(SN)의 전위를 로 레벨(VL_SN)로 하여, 증폭 회로(333[j])를 동작 상태로 한다.
[기간 T24]
기간 T24에서, 배선(CSEL)의 전위를 제어함으로써 입출력 회로(334[j])를 온 상태로 한다. 이로써, 배선(BILa[j])과 배선(SALa[j])이 도통 상태가 되고, 배선(BILb[j])과 배선(SALb[j])이 도통 상태가 된다.
데이터 신호(WDATA)는 배선(SALa[j]) 및 배선(SALb[j])을 통하여 입출력 회로(334[j])에 공급된다. 배선(SALa[j]) 및 배선(SALb[j])에 데이터 신호(WDATA)에 상당하는 기록 전위를 공급함으로써, 입출력 회로(334[j])를 통하여 배선(BILa[j]) 및 배선(BILb[j])에 기록 전위가 인가된다. 예를 들어, 메모리 셀(411A[i, j])에 데이터 "0"을 저장하는 경우, 배선(SALa[j])에 로 레벨(VL_SN)을 공급하고, 배선(SALb[j])에 하이 레벨(VH_SP)을 공급한다.
그리고, 증폭 회로(333[j])가 가지는 트랜지스터(Tr31) 내지 트랜지스터(Tr34)의 온 오프 상태가 반전되고, 배선(BILa[j])에 배선(SN)의 전위(VL_SN)가 공급되고, 배선(BILb[j])에 배선(SP)의 전위(VH_SP)가 공급된다. 따라서, 데이터 "0"을 나타내는 전위(VL_SN)에 대응하는 전하량이 용량 소자(Cs)에 축적된다. 이와 같은 동작에 의하여 메모리 셀(411A[i, j])에 데이터를 기록할 수 있다.
[기간 T25]
기간 T25에서, 배선(WL[i])을 비선택 상태로 한다. 이로써, 메모리 셀(411A[i, j])에 기록된 전하가 유지된다. 또한, 배선(CSEL)의 전위를 로 레벨(VL_CSEL)로 함으로써, 트랜지스터(Tr41), 트랜지스터(Tr42)를 오프 상태로 한다.
또한, 배선(BILa[j])에 배선(SALa[j])의 전위가 공급된 후에는, 입출력 회로(334[j])에서 트랜지스터(Tr41), 트랜지스터(Tr42)를 오프 상태로 하여도 증폭 회로(333[j])가 동작 상태이면 배선(BILa[j])과 배선(BILb[j])의 전위는 증폭 회로(333[j])에 의하여 유지된다. 따라서, 트랜지스터(Tr41), 트랜지스터(Tr42)를 온 상태로부터 오프 상태로 변경하는 타이밍은 배선(WL[i])을 선택하기 전이어도 선택한 후이어도 좋다.
상기 동작에 의하여 메모리 셀(411A[i, j])에 데이터를 기록할 수 있다. 또한, 메모리 셀(411A[i+1, j])로의 데이터의 기록도 메모리 셀(411A[i, j])과 마찬가지로 수행할 수 있다.
[리프레시 모드]
메모리 셀(411A[i, j])에 기록된 데이터를 유지하기 위하여, 일정 기간마다 리프레시 동작(재기록 동작)을 수행한다. 리프레시 동작 시의 증폭 회로(333[j])의 동작예에 대하여 도 15에 나타낸 타이밍 차트를 사용하여 설명한다. 또한, 리프레시 동작도 상기와 같은 원리로 수행할 수 있다.
[기간 T31]
기간 T31에서, 프리차지 회로(332[j])가 가지는 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 하여, 배선(BILa[j]) 및 배선(BILb[j])의 전위를 초기화한다. 구체적으로는, 배선(PL)의 전위를 하이 레벨(VH_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 한다. 이로써, 배선(BILa[j]) 및 배선(BILb[j])에 배선(PRE)의 전위 Vpre가 공급된다.
[기간 T32]
기간 T32에서, 배선(PL)의 전위를 로 레벨(VL_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 또한, 데이터의 기록을 수행하는 메모리 셀(411A[i, j])과 접속된 배선(WL[i])을 선택한다. 구체적으로는, 배선(WL[i])의 전위를 하이 레벨(VH_WL)로 하여, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)를 온 상태로 한다. 이로써, 메모리 셀(411A[i, j])에서 배선(BILa[j])과 용량 소자(Cs)가 트랜지스터(M11)를 통하여 도통 상태가 된다.
이때, 이미 메모리 셀(411A[i, j])에 데이터 "1"이 저장되어 있는 경우, 용량 소자(Cs)로부터 배선(BILa[j])으로 전하가 방출됨으로써, 배선(BILa[j])의 전위가 전위 Vpre로부터 ΔV1만큼 상승된다.
[기간 T33]
기간 T33에서, 배선(SP)의 전위를 하이 레벨(VH_SP)로 하고, 배선(SN)의 전위를 로 레벨(VL_SN)로 하여, 증폭 회로(333[j])를 동작 상태로 한다. 증폭 회로(333[j])가 동작 상태가 됨으로써, 배선(BILa[j])의 전위는 Vpre+ΔV1로부터 배선(SP)의 전위(VH_SP)에 가까워진다. 또한, 배선(BILb[j])의 전위는 Vpre로부터 배선(SN)의 전위(VL_SN)에 가까워진다. 또한, 본 명세서 등에서, 기간 T33에 필요한 시간을 '기록 시간'이라고 한다.
[기간 T34]
기간 T34에서, 배선(WL[i])을 비선택 상태로 한다. 구체적으로는, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 함으로써, 메모리 셀(411A[i, j])이 가지는 트랜지스터를 오프 상태로 한다. 이로써, 배선(BILa)의 전위(VH_SP)에 대응하는 전하량이 메모리 셀(411A[i, j])이 가지는 용량 소자(Cs)에 유지된다.
리프레시 모드에서는 데이터의 판독 또는 기록을 수행하지 않기 때문에, 입출력 회로(334[j])는 계속 오프 상태이어도 좋다. 따라서, 리프레시 모드는 판독 모드 및 기록 모드보다 짧은 기간에 수행할 수 있다. 또한, 메모리 셀(411A[i+1, j])의 리프레시 모드도 메모리 셀(411A[i, j])과 마찬가지로 수행할 수 있다.
[NV 모드]
트랜지스터(M11)에 OS 트랜지스터를 사용함으로써, 정보의 판독과 기록이 불필요한 기간에 주변 회로(311)의 일부 또는 전부와 셀 어레이(401)로의 전력 공급을 정지시킬 수 있다. 이때, 기억 장치(300)를 NV 모드(Non-volatile mode(비휘발성 모드))로 동작시키는 것이 바람직하다. NV 모드의 동작예에 대하여 도 16에 나타낸 타이밍 차트를 사용하여 설명한다.
[기간 T41]
기간 T41에서, 프리차지 회로(332[j])가 가지는 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 하여, 배선(BILa[j]) 및 배선(BILb[j])의 전위를 초기화한다. 구체적으로는, 배선(PL)의 전위를 하이 레벨(VH_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 온 상태로 한다. 이로써, 배선(BILa[j]) 및 배선(BILb[j])에 배선(PRE)의 전위 Vpre가 공급된다. 또한, 기간 T41은 리프레시 모드에서의 기간 T31에 상당한다.
[기간 T42]
기간 T42에서, 배선(PL)의 전위를 로 레벨(VL_PL)로 하여, 트랜지스터(Tr21) 내지 트랜지스터(Tr23)를 오프 상태로 한다. 또한, 데이터의 기록을 수행하는 메모리 셀(411A[i, j])과 접속된 배선(WL[i])을 선택한다. 구체적으로는, 배선(WL[i])의 전위를 하이 레벨(VH_WL)로 하여, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)를 온 상태로 한다. 이로써, 메모리 셀(411A[i, j])에서 배선(BILa[j])과 용량 소자(Cs)가 트랜지스터(M11)를 통하여 도통 상태가 된다.
이때, 이미 메모리 셀(411A[i, j])에 데이터 "1"이 저장되어 있는 경우, 용량 소자(Cs)로부터 배선(BILa[j])으로 전하가 방출됨으로써, 배선(BILa[j])의 전위가 전위 Vpre로부터 ΔV1만큼 상승된다. 또한, 기간 T42는 리프레시 모드에서의 기간 T32에 상당한다.
[기간 T43]
기간 T43에서, 배선(SP)의 전위를 하이 레벨(VH_SP)로 하고, 배선(SN)의 전위를 로 레벨(VL_SN)로 하여, 증폭 회로(333[j])를 동작 상태로 한다. 증폭 회로(333[j])가 동작 상태가 됨으로써, 배선(BILa[j])의 전위는 Vpre+ΔV1로부터 배선(SP)의 전위(VH_SP)에 가까워진다. 또한, 배선(BILb[j])의 전위는 Vpre로부터 배선(SN)의 전위(VL_SN)에 가까워진다. 또한, 기간 T43은 리프레시 모드에서의 기간 T33에 상당한다. 따라서, NV 모드에서는 기간 T43에 필요한 시간이 '기록 시간'이다.
여기서, NV 모드에서는 데이터에 대응하는 전하량을 용량 소자(Cs)에 확실히 축적시키기 위하여, 기록 시간을 리프레시 모드 시의 기록 시간보다 길게 한다. NV 모드 시의 기록 시간은 리프레시 모드 시의 기록 시간의 1.5배 이상이 바람직하고, 2배 이상이 더 바람직하고, 5배 이상이 더욱 바람직하다. 기록 시간을 길게 함으로써, 데이터의 기록 부족을 방지할 수 있다.
[기간 T44]
기간 T44에서, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 하여, 메모리 셀(411A[i, j])이 가지는 트랜지스터를 오프 상태로 한다. 또한, 트랜지스터(M11)의 문턱값을 Vth M(Vth M>0V)으로 한 경우, 동작 온도와 상관없이 배선(BGL)에 -Vth M 이하, 바람직하게는 -2×Vth M 이하, 더 바람직하게는 -3×Vth M 이하의 전위를 공급한다. 예를 들어, Vth M이 2V인 경우, 동작 온도와 상관없이 배선(BGL)에 -2V 이하, 바람직하게는 -4V 이하, 더 바람직하게는 -6V 이하의 전위를 공급한다. 본 실시형태에서는, 기간 T44에서 배선(BGL)에 -7V를 공급한다.
기간 T44가 종료된 후, 주변 회로(311)의 일부 또는 전부와 셀 어레이(401)로의 전력 공급을 정지한다.
기록 시간을 리프레시 모드 시의 기록 시간보다 길게 하고, 배선(BGL)에 -Vth M 이하, 바람직하게는 -2×Vth M 이하, 더 바람직하게는 -3×Vth M 이하의 전위를 공급함으로써, 셀 어레이(401)로의 전력 공급을 정지한 경우에도 기록된 데이터를 85℃의 환경하에서 10년 이상 유지할 수 있게 된다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 하나의 메모리 셀에 복수 비트의 데이터(멀티레벨 데이터)를 유지할 수 있는 기억 장치(300A) 및 기억 장치(300B)의 구성예 및 동작예를 설명한다. 기억 장치(300A)는 상술한 기억 장치(300)의 변형예이다. 설명의 반복을 줄이기 위하여, 주로 기억 장치(300A)의 기억 장치(300)와 상이한 점에 대하여 설명한다. 본 실시형태에 설명이 없는 부분에 대해서는, 다른 실시형태나 통상의 기술자가 가지는 기술 상식을 참작하면 좋다. 본 실시형태에서는, 메모리 셀(411)로서 DRAM형 메모리 셀(411A)을 사용한다.
<<기억 장치(300A)>>
<구성예>
도 17에 기억 장치(300A)의 구성예를 설명하는 블록도를 도시하였다. 기억 장치(300A)는 도 8에 도시된 기억 장치(300)에 글로벌 로직 회로(350)를 추가한 구성을 가진다. 또한, 기억 장치(300A)는 비트선 드라이버 회로(330A)를 가진다. 비트선 드라이버 회로(330A)는 기억 장치(300)가 가지는 비트선 드라이버 회로(330)와 상이한 구성을 가진다.
글로벌 로직 회로(350)는 외부로부터 입력된 데이터 신호(WDATA)를 유지하는 기능을 가진다. 또한, 글로벌 로직 회로(350)는 데이터 신호(WDATA)를 배선(SAL)을 통하여 비트선 드라이버 회로(330A)에 공급하는 기능을 가진다.
메모리 셀(411A)에 기억되어 있는 정보는, 비트선 드라이버 회로(330A)에서 판독되고, 글로벌 로직 회로(350)에 공급된다. 글로벌 로직 회로(350)는 상기 정보를 유지하는 기능을 가진다. 또한, 글로벌 로직 회로(350)는 상기 정보를 출력 회로(340)에 공급하는 기능을 가진다. 출력 회로(340)는 상기 정보를 디지털 데이터 신호(RDATA)로서 외부로 출력하는 기능을 가진다.
기억 장치(300A)가 가지는 비트선 드라이버 회로(330A)는 프리차지 회로(332)와, 입출력 회로(334)와, 신호 변환 회로(335)를 가진다. 신호 변환 회로(335)는 DAC(Digital to Analog Converter)(337)와, ADC(Analog to Digital Converter)(338)를 가진다.
도 18에 기억 장치(300A)의 셀 어레이(401)와 비트선 드라이버 회로(330A)의 구성예를 도시하였다. 도 18에 도시된 셀 어레이(401)는 1열에 m개, 1행에 n개, 총 m×n개의 메모리 셀(411A)을 가지고, 메모리 셀(411A)은 매트릭스상으로 배치되어 있다.
또한, 도 18에 도시된 셀 어레이(401)는 워드선 드라이버 회로(322)와 전기적으로 접속되는 m개의 배선(WL)을 가진다. 배선(WL[1])은 첫 번째 행의 메모리 셀(411A)과 전기적으로 접속된다. 마찬가지로, 배선(WL[i])은 i 번째 행의 메모리 셀(411A)과 전기적으로 접속된다.
또한, 도 18에 도시된 셀 어레이(401)는 비트선 드라이버 회로(330A)와 전기적으로 접속되는 n개의 배선(BIL)을 가진다. 배선(BIL[1])은 첫 번째 열의 메모리 셀(411A)과 전기적으로 접속된다. 마찬가지로, 배선(BIL[j])은 j 번째 열의 메모리 셀(411A)과 전기적으로 접속된다.
배선(BIL)은 열마다 제공된 프리차지 회로(332), 신호 변환 회로(335)(DAC(337), ADC(338)), 및 입출력 회로(334)와 전기적으로 접속된다. 도 11 등과 마찬가지로, 도 18에서도 첫 번째 열의 프리차지 회로(332)를 프리차지 회로(332[1])로 나타내고, j 번째 열의 프리차지 회로(332)를 프리차지 회로(332[j])로 나타내었다. 신호 변환 회로(335) 및 입출력 회로(334) 등도 마찬가지로 표기하였다.
기억 장치(300A)가 가지는 입출력 회로(334)는 신호 변환 회로(335)의 동작을 결정하는 기능을 가진다. 입출력 회로(334)는 동작 모드에 따라, 메모리 셀(411A)에 기억되어 있는 데이터의 판독과 메모리 셀(411A)에 기억하는 데이터의 기록을 전환하는 기능을 가진다. 입출력 회로(334)는 배선(SAL)을 통하여 글로벌 로직 회로(350)와 전기적으로 접속된다.
또한, 프리차지 회로(332), 신호 변환 회로(335), 및 입출력 회로(334) 등의 동작을 컨트롤 로직 회로(360)(도 17 참조)로 제어할 수도 있다.
도 19에 더 자세한 셀 어레이(401)와 비트선 드라이버 회로(330A)의 구성예를 도시하였다. 도 19는 i행 j열로부터 i+2행 j+2열까지의 9개의 메모리 셀(411A)과, j열로부터 j+2열 각각에 대응하는 비트선 드라이버 회로(330A)의 일부를 도시한 것이다.
프리차지 회로(332[j])는 배선(BIL[j])과 전기적으로 접속된다. 프리차지 회로(332[j])는 배선(BIL[j])을 프리차지하는 기능을 가진다. 입출력 회로(334[j])는 동작 모드에 따라, DAC(337[j]) 및 ADC(338[j])의 동작을 결정하는 기능을 가진다. 구체적으로는, 기록 모드로 동작하는 경우에는 DAC(337[j])를 동작시키고, ADC(338[j])를 정지시킨다.
DAC(337[j])의 입력 단자는 입출력 회로(334[j])와 전기적으로 접속되고, 출력 단자는 배선(BIL[j])과 전기적으로 접속된다. ADC(338[j])의 입력 단자는 배선(BIL[j])과 전기적으로 접속되고, 출력 단자는 입출력 회로(334[j])와 전기적으로 접속된다.
또한, 배선(BIL[j])과 ADC(338[j]) 사이에 증폭 회로를 제공하여도 좋다.
DAC(337[j])는 입출력 회로(334)로부터 공급된 k 비트(k는 2 이상의 정수)의 디지털 데이터를 멀티레벨 데이터(아날로그 데이터)로 변환하는 기능을 가진다. ADC(338[j])는 메모리 셀(411A[i, j])에 기억되어 있는 멀티레벨 데이터(아날로그 데이터)를 k 비트의 디지털 데이터로 변환하는 기능을 가진다.
<동작예>
이어서, 기억 장치(300A)의 동작 모드에 대하여 설명한다. 기억 장치(300A)는 20℃에서 동작하고 있는 것으로 한다. 따라서, 반도체 장치(100)로부터 배선(BGL)에 -3V가 공급되어 있는 것으로 한다.
[판독 모드]
다음으로, 메모리 셀(411A[i, j])로부터 데이터를 판독할 때의 비트선 드라이버 회로(330A)의 동작예에 대하여 도 20에 나타낸 타이밍 차트를 사용하여 설명한다. 또한, 메모리 셀(411A[i, j])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "1010"에 상당하는 전하량이 유지되어 있는 것으로 한다.
[기간 T51]
기간 T51에서, 프리차지 회로(332[j])를 동작시켜, 배선(BIL[j])의 전위를 초기화한다. 구체적으로는, 배선(BIL[j])에 전위 Vpre를 공급한다. 또한, 본 실시형태에서, 전위 Vpre는 DAC(337[j])로부터 출력되는 최고 전위(VH_DA)와 최저 전위(VL_DA)의 평균 전위로 한다. 즉, 전위 Vpre=(VH_DA+VL_DA)/2로 한다.
기간 T51에서, 배선(WL[i])의 전위는 로 레벨(VL_WL)이고, 트랜지스터(M11)는 오프 상태이다. 또한, DAC(337[j]), ADC(338[j]), 및 입출력 회로(334[j])는 정지 상태이다. 또한, 도 20에는 도시하지 않았지만, 배선(WL[i]) 이외의 배선(WL)의 전위도 VL_WL이다.
[기간 T52]
기간 T52에서, 프리차지 회로(332[j])를 정지시켜, 배선(WL[i])을 선택한다. 구체적으로는, 배선(WL[i])의 전위를 하이 레벨(VH_WL)로 함으로써, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)를 온 상태로 한다. 이로써, 메모리 셀(411A[i, j])에서 배선(BIL[j])과 용량 소자(Cs)가 트랜지스터(M11)를 통하여 도통 상태가 되어, 용량 소자(Cs)에 유지되어 있는 전하의 양에 따라 배선(BIL[j])의 전위가 변동한다.
도 20에서는 메모리 셀(411A[i, j])의 용량 소자(Cs)에 데이터 "1010"에 상당하는 전하량이 유지되어 있다. 용량 소자(Cs)로부터 배선(BIL[j])으로 전하가 방출됨으로써, 배선(BIL[j])의 전위가 전위 Vpre로부터 ΔV1만큼 상승된다. 또한, 용량 소자(Cs)에 유지되어 있는 전하량에 따라서는 배선(BIL[j])의 전위가 하강되는 경우도 있다. 트랜지스터(M11)가 온 상태가 됨으로써, 메모리 셀(411A[i, j])의 용량 소자(Cs)의 전위와 배선(BIL[j])의 전위가 동일하게 된다. 또한, 입출력 회로(334[j])의 동작을 시작한다.
[기간 T53]
기간 T53에서, ADC(338[j])의 동작을 시작한다. 또한, 기간 T53에서 배선(WL[i])의 전위를 VL_WL로 하여도 좋다.
[기간 T54]
기간 T54에서, ADC(338[j])는 배선(BIL[j])의 전위를 디지털 데이터로 변환하여, 배선(SAL[j])으로 출력한다.
[기간 T55]
기간 T55에서, 배선(WL[i])을 비선택 상태로 한다. 구체적으로는, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 한다. 또한, ADC(338[j]) 및 입출력 회로(334[j])의 동작을 정지한다.
상기 동작에 의하여 메모리 셀(411A[i, j])로부터 데이터를 판독할 수 있다. 판독된 데이터는 배선(SAL[j])을 통하여 글로벌 로직 회로(350)에 공급된다. 상술한 바와 같이, 글로벌 로직 회로(350)는 상기 데이터를 유지하는 기능과 상기 데이터를 출력 회로(340)에 공급하는 기능을 가진다. 상기 데이터는 출력 회로(340)를 통하여 데이터 신호(RDATA)로서 외부로 출력된다.
판독 모드로 동작함으로써, 메모리 셀(411A[i, j])에 유지된 전하량이 변화된다. 즉, 메모리 셀(411A[i, j])이 기억하는 정보가 파괴된다.
파괴된 정보를 복원하기 위하여, 판독 모드로 동작시킨 후에, 기억 장치(300A)를 후술하는 기록 모드로 동작시킨다. 구체적으로는, 판독 모드로 동작하였을 때, 글로벌 로직 회로(350)에서 유지하는 메모리 셀(411A[i, j])의 데이터를 다시 메모리 셀(411A[i, j])에 기록한다.
[기록 모드]
다음으로, 메모리 셀(411A[i, j])에 데이터를 기록할 때의 비트선 드라이버 회로(330A)의 동작예에 대하여 도 21에 나타낸 타이밍 차트를 사용하여 설명한다. 본 실시형태에서는, 메모리 셀(411A[i, j])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "1010"에 상당하는 전하량을 기록하는 것으로 한다.
[기간 T61]
기간 T61에서, 프리차지 회로(332[j])를 동작시켜, 배선(BIL[j])의 전위를 초기화한다. 구체적으로는, 배선(BIL[j])에 전위 Vpre를 공급한다. 또한, 배선(WL[i])을 선택하여 트랜지스터(M11)를 온 상태로 한다. 그리고, 메모리 셀(411A[i, j])의 용량 소자(Cs)의 전위도 전위 Vpre가 된다.
기간 T61에서, DAC(337[j]), ADC(338[j]), 및 입출력 회로(334[j])는 정지 상태이다.
[기간 T62]
기간 T62에서, 입출력 회로(334[j])의 동작을 시작한다.
[기간 T63]
기간 T63에서, DAC(337[j])의 동작을 시작한다.
[기간 T64]
기간 T64에서, 외부로부터 입력된 데이터 신호(WDATA)가 글로벌 로직 회로(350)를 통하여 배선(SAL[j])에 공급된다. 본 실시형태에서는, 데이터 신호(WDATA)로서 데이터 "1010"이 배선(SAL[j])에 공급되는 것으로 한다.
배선(SAL[j])에 공급된 데이터 "1010"은 DAC(337[j])에 의하여 데이터 "1010"에 대응하는 전위로 변환되고, 배선(BIL[j])에 공급된다. 이때, 트랜지스터(M11)가 온 상태이기 때문에, 메모리 셀(411A[i, j])의 용량 소자(Cs)에 배선(BIL[j])과 같은 전위가 되는 전하량이 공급된다.
[기간 T65]
기간 T65에서, 배선(WL[i])을 비선택 상태로 하여, 트랜지스터(M11)를 오프 상태로 함으로써, 메모리 셀(411A[i, j])에 데이터 "1010"에 대응하는 전하량이 유지된다. 또한, ADC(338[j]) 및 입출력 회로(334[j])의 동작을 정지한다.
상기 동작에 의하여 메모리 셀(411A[i, j])에 데이터를 기록할 수 있다. 본 실시형태에서는, 기간 T64에 필요한 시간이 '기록 시간'이다.
[리프레시 모드]
메모리 셀(411A[i, j])에 기록된 데이터를 유지하기 위하여, 일정 기간마다 리프레시 동작(재기록 동작)을 수행한다. 구체적으로는, 우선 기억 장치(300A)를 판독 모드로 동작시켜, 메모리 셀(411A[i, j])에 유지되어 있는 데이터를 글로벌 로직 회로(350)에 유지한다. 그 후, 기록 모드로 동작시켜, 글로벌 로직 회로(350)에 유지된 데이터를 다시 메모리 셀(411A[i, j])에 기록하면 좋다. 리프레시 모드에서도, 기간 T64에 필요한 시간이 '기록 시간'이다.
리프레시 모드에서는 데이터 신호(WDATA)의 글로벌 로직 회로(350)로의 입력 및 글로벌 로직 회로(350)로부터 출력 회로(340)로의 출력은 수행되지 않는다.
[NV 모드]
NV 모드는 판독 모드의 실행 후에 수행한다. NV 모드의 실행에 앞서, 사전 처리로서 기억 장치(300A)를 판독 모드로 동작시켜, 메모리 셀(411A[i, j])에 유지되어 있는 데이터를 글로벌 로직 회로(350)에 기억한다. NV 모드의 사전 처리로서 수행하는 판독 모드에서는 리프레시 모드 실행 시와 마찬가지로, 데이터 신호(WDATA)의 글로벌 로직 회로(350)로의 입력 및 글로벌 로직 회로(350)로부터 출력 회로(340)로의 출력을 수행하지 않아도 된다.
기억 장치(300A)에서의 NV 모드의 동작예에 대하여 도 22에 나타낸 타이밍 차트를 사용하여 설명한다. NV 모드는 기록 모드와 거의 같은 동작 모드이다. 도 22에서는 NV 모드를 기간 T71 내지 기간 T75로 나타내었다. 또한, 기간 T71 내지 기간 T74는 기록 모드의 기간 T61 내지 기간 T64에 대응한다. 따라서, 기간 T71 내지 기간 T74의 설명은 생략한다.
NV 모드에서는 데이터에 대응하는 전하량을 용량 소자(Cs)에 확실히 축적시키기 위하여, 기록 시간을 리프레시 모드 시의 기록 시간보다 길게 한다. 기간 T74에 필요한 시간이 NV 모드에서의 '기록 시간'이다. NV 모드 시의 기록 시간은 리프레시 모드 시의 기록 시간의 1.5배 이상이 바람직하고, 2배 이상이 더 바람직하고, 5배 이상이 더욱 바람직하다. 기록 시간을 길게 함으로써, 데이터의 기록 부족을 방지할 수 있다.
[기간 T75]
기간 T75에서, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 하여, 메모리 셀(411A[i, j])이 가지는 트랜지스터를 오프 상태로 한다. 트랜지스터(M11)를 오프 상태로 함으로써, 메모리 셀(411A[i, j])에 데이터 "1010"에 대응하는 전하량이 유지된다.
또한, 트랜지스터(M11)의 문턱값을 Vth M(Vth M>0V)으로 한 경우, 동작 온도와 상관없이 배선(BGL)에 -Vth M 이하, 바람직하게는 -2×Vth M 이하, 더 바람직하게는 -3×Vth M 이하의 전위를 공급한다. 예를 들어, Vth M이 2V인 경우, 동작 온도와 상관없이 배선(BGL)에 -2V 이하, 바람직하게는 -4V 이하, 더 바람직하게는 -6V 이하의 전위를 공급한다. 본 실시형태에서는, 기간 T75에서 배선(BGL)에 -7V를 공급한다. 또한, ADC(338[j]) 및 입출력 회로(334[j])의 동작을 정지한다.
기간 T75가 종료된 후, 주변 회로(311)의 일부 또는 전부와 셀 어레이(401)로의 전력 공급을 정지한다.
NV 모드 시의 기록 시간을 리프레시 모드 시의 기록 시간보다 길게 하고, 배선(BGL)에 -Vth M 이하, 바람직하게는 -2×Vth M 이하, 더 바람직하게는 -3×Vth M 이하의 전위를 공급함으로써, 셀 어레이(401)로의 전력 공급을 정지한 경우에도 기록된 데이터를 85℃의 환경하에서 10년 이상 유지할 수 있게 된다.
셀 어레이(401)에 포함되는 복수의 메모리 셀(411A) 1열마다 프리차지 회로(332), 신호 변환 회로(335)(DAC(337), ADC(338)), 및 입출력 회로(334)를 제공함으로써, 데이터의 판독 및 기록을 고속으로 수행할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
데이터 신호(WDATA)의 비트수가 많아지면, 비트선 드라이버 회로(330)의 점유 면적이 지수 함수적으로 커진다. 특히, 신호 변환 회로(335)의 점유 면적이 커진다. 그러므로, 메모리 셀 1열마다 프리차지 회로(332), 신호 변환 회로(335), 및 입출력 회로(334)를 제공하면, 기억 장치(300) 자체가 커진다.
본 실시형태에서는, 데이터 신호(WDATA)의 비트수가 많아져도 비트선 드라이버 회로(330)의 점유 면적이 커지기 어려운 구성을 가지는 기억 장치(300B)에 대하여 설명한다. 또한, 기억 장치(300B)는 기억 장치(300A)의 변형예이다. 기억 장치(300B)에 나타낸 구성예는 데이터 신호(WDATA)가 3비트 이상의 디지털 데이터일 때 특히 유효하다.
<<기억 장치(300B)>>
<구성예>
도 23에 기억 장치(300B)의 구성예를 설명하는 블록도를 도시하였다. 기억 장치(300B)는 비트선 드라이버 회로(330A) 대신에 비트선 드라이버 회로(330B)를 가진다. 비트선 드라이버 회로(330B)는 셀 어레이(401)와 프리차지 회로(332) 사이에 열 전환 회로(339)를 가진다.
도 24에 셀 어레이(401)의 일부와 비트선 드라이버 회로(330B)의 구성예를 도시하였다. 도 24에서는 i행 j열로부터 i+2행 j+2열까지의 3열의 메모리 셀(411A)을 도시하였다. 또한, 도 24에서는 3열마다 열 전환 회로(339), 프리차지 회로(332), 신호 변환 회로(335), 및 입출력 회로(334)를 제공하는 구성을 도시하였다.
또한, 도 24에서는 g 번째 열 전환 회로(339)를 열 전환 회로(339[g])로 나타내었다(g는 1 이상의 정수). 프리차지 회로(332), 신호 변환 회로(335), 및 입출력 회로(334) 등도 마찬가지로 표기하였다. f열(f는 2 이상의 정수)마다 열 전환 회로(339), 프리차지 회로(332), 신호 변환 회로(335), 및 입출력 회로(334)를 제공하는 경우, g는 n/f로 나타낼 수 있다. 따라서, n은 f의 배수인 것이 바람직하다.
열 전환 회로(339)는 f개의 스위치(SW)를 가진다. 또한, 열 전환 회로(339)는 f개의 배선(SCL)과 전기적으로 접속한다. 도 24에서는 f가 3인 경우를 나타내었다. 따라서, 도 24에 도시된 열 전환 회로(339)는 스위치(SW[1]) 내지 스위치(SW[3])를 가지고, 배선(SCL[1]) 내지 배선(SCL[3])과 전기적으로 접속된다.
배선(SCL[1])은 스위치(SW[1])와 전기적으로 접속되고, 스위치(SW[1])의 온 상태와 오프 상태를 제어하는 기능을 가진다. 배선(SCL[2])은 스위치(SW[2])와 전기적으로 접속되고, 스위치(SW[2])의 온 상태와 오프 상태를 제어하는 기능을 가진다. 배선(SCL[3])은 스위치(SW[3])와 전기적으로 접속되고, 스위치(SW[3])의 온 상태와 오프 상태를 제어하는 기능을 가진다.
또한, 회로(339[g])와 ADC(338[g]) 사이에 증폭 회로를 제공하여도 좋다. 또한, 배선(BIL[j])과 스위치(SW[1]) 사이에 증폭 회로를 제공하여도 좋다. 또한, 배선(BIL[j+1])과 스위치(SW[2]) 사이에 증폭 회로를 제공하여도 좋다. 또한, 배선(BIL[j+2])과 스위치(SW[3]) 사이에 증폭 회로를 제공하여도 좋다.
<동작예>
이어서, 기억 장치(300B)의 동작 모드에 대하여 설명한다. 기억 장치(300B)는 20℃에서 동작하고 있는 것으로 한다. 따라서, 반도체 장치(100)로부터 배선(BGL)에 -3V가 공급되어 있는 것으로 한다.
[판독 모드]
메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i, j+2])로부터 데이터를 판독할 때의 비트선 드라이버 회로(330B)의 동작예에 대하여 도 25에 나타낸 타이밍 차트를 사용하여 설명한다. 또한, 메모리 셀(411A[i, j])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "1010"에 상당하는 전하량이 유지되어 있는 것으로 한다. 또한, 메모리 셀(411A[i+1, j])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "0010"에 상당하는 전하량이 유지되어 있는 것으로 한다. 또한, 메모리 셀(411A[i+2, j])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "0111"에 상당하는 전하량이 유지되어 있는 것으로 한다.
[기간 T81]
기간 T81에서, 프리차지 회로(332[g])를 동작시킨다. 또한, 배선(SCL[1]) 내지 배선(SCL[3])에 하이 레벨(VH_SCL)의 전위를 공급하여, 스위치(SW[1]) 내지 스위치(SW[3])를 온 상태로 한다. 그리고, 배선(BIL[j]) 내지 배선(BIL[j+2])(도 25에 도시하지 않았음)의 전위가 초기화된다. 구체적으로는, 배선(BIL[j]) 내지 배선(BIL[j+2])에 전위 Vpre가 공급된다.
기간 T81에서, 배선(WL[i])의 전위는 로 레벨(VL_WL)이고, 트랜지스터(M11)는 오프 상태이다. 또한, DAC(337[g]), ADC(338[g]), 및 입출력 회로(334[g])는 정지 상태이다.
[기간 T82]
기간 T82에서, 프리차지 회로(332[g])를 정지한다. 또한, 배선(SCL[1]) 내지 배선(SCL[3])에 로 레벨(VL_SCL)의 전위를 공급하여, 스위치(SW[1]) 내지 스위치(SW[3])를 오프 상태로 한다. 또한, 배선(WL[i])을 선택한다. 구체적으로는, 배선(WL[i])의 전위를 하이 레벨(VH_WL)로 함으로써, 메모리 셀(411A[i, j])이 가지는 트랜지스터(M11)를 온 상태로 한다.
이로써, 메모리 셀(411A[i, j])에서 배선(BIL[j])과 용량 소자(Cs)가 트랜지스터(M11)를 통하여 도통 상태가 되어, 용량 소자(Cs)에 유지되어 있는 전하의 양에 따라 배선(BIL[j])의 전위가 변동한다. 메모리 셀(411A[i+1, j]) 및 메모리 셀(411A[i+2, j])도 마찬가지로 동작되고, 배선(BIL[j+1]) 및 배선(BIL[j+2])의 전위가 변동한다.
또한, 입출력 회로(334[g])의 동작을 시작한다.
[기간 T83]
기간 T83에서, ADC(338[g])의 동작을 시작한다. 또한, 기간 T83에서 배선(WL[i])의 전위를 VL_WL로 하여도 좋다.
[기간 T84]
기간 T84에서, 배선(SCL[1])의 전위를 하이 레벨(VH_SCL[1])로 하여, 배선(BIL[j])과 ADC(338[g])를 전기적으로 접속한다. ADC(338[g])는 배선(BIL[j])의 전위를 디지털 데이터로 변환하여, 배선(SAL[g])으로 출력한다.
[기간 T85]
기간 T85에서, 배선(SCL[1])의 전위를 로 레벨(VL_SCL[1])로 한다. 또한, 배선(SCL[2])의 전위를 하이 레벨(VH_SCL[2])로 하여, 배선(BIL[j+1])과 ADC(338[g])를 전기적으로 접속한다. ADC(338[g])는 배선(BIL[j+1])의 전위를 디지털 데이터로 변환하여, 배선(SAL[g])으로 출력한다.
[기간 T86]
기간 T86에서, 배선(SCL[2])의 전위를 로 레벨(VL_SCL[2])로 한다. 또한, 배선(SCL[3])의 전위를 하이 레벨(VH_SCL[3])로 하여, 배선(BIL[j+2])과 ADC(338[g])를 전기적으로 접속한다. ADC(338[g])는 배선(BIL[j+2])의 전위를 디지털 데이터로 변환하여, 배선(SAL[g])으로 출력한다.
[기간 T87]
기간 T87에서, 배선(WL[i])을 비선택 상태로 한다. 구체적으로는, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 한다. 또한, 배선(SCL[3])의 전위를 로 레벨(VL_SCL[3])로 한다. 또한, ADC(338[g]) 및 입출력 회로(334[g])의 동작을 정지한다.
상기 동작에 의하여 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i+2, j])에 유지되어 있는 데이터를 순차적으로 판독할 수 있다. 판독된 데이터는 배선(SAL[g])을 통하여 글로벌 로직 회로(350)에 공급된다. 상기 데이터는 출력 회로(340)를 통하여 데이터 신호(RDATA)로서 외부로 출력된다.
열 전환 회로(339)가 가지는 스위치(SW)에는 트랜지스터 등의 스위칭 소자를 사용하면 좋다. 또한, 기억 장치(300B)에서는, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i+2, j])에 유지되어 있는 데이터를 순차적으로 판독한다. 그러므로, 열 전환 회로(339)가 가지는 스위치(SW)(스위치(SW[1]) 내지 스위치(SW[3]))에는 OS 트랜지스터 등의 오프 전류가 매우 적은 트랜지스터를 사용하는 것이 바람직하다.
판독 모드로 동작함으로써, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i+2, j])에 유지된 전하량이 변화된다. 즉, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i+2, j])이 기억하는 정보가 파괴된다.
파괴된 정보를 복원하기 위하여, 판독 모드로 동작시킨 후에, 기억 장치(300B)를 후술하는 기록 모드로 동작시킨다. 구체적으로는, 판독 모드로 동작하였을 때, 글로벌 로직 회로(350)에서 유지하는 메모리 셀(411B[i, j]) 내지 메모리 셀(411A[i+2, j])의 데이터를 다시 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i+2, j])에 기록한다.
[기록 모드]
다음으로, 메모리 셀(411A[i, j])에 데이터를 기록할 때의 비트선 드라이버 회로(330B)의 동작예에 대하여 도 26에 나타낸 타이밍 차트를 사용하여 설명한다. 본 실시형태에서는, 메모리 셀(411A[i, j])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "1010"에 상당하는 전하량을 기록하는 것으로 한다. 또한, 메모리 셀(411A[i, j+1])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "0010"에 상당하는 전하량을 기록하는 것으로 한다. 또한, 메모리 셀(411A[i, j+2])의 용량 소자(Cs)에 4비트(16값)의 디지털 데이터 중 데이터 "0111"에 상당하는 전하량을 기록하는 것으로 한다.
[기간 T91]
기간 T91에서, 프리차지 회로(332[g])를 동작시킨다. 또한, 배선(SCL[1]) 내지 배선(SCL[3])에 하이 레벨(VH_SCL)의 전위를 공급하여, 스위치(SW[1]) 내지 스위치(SW[3])를 온 상태로 한다. 그리고, 배선(BIL[j]) 내지 배선(BIL[j+2])(도 26에 도시하지 않았음)의 전위가 초기화된다. 또한, 배선(WL[i])을 선택하여 트랜지스터(M11)를 온 상태로 한다. 그리고, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i, j+2])의 용량 소자(Cs)의 전위도 초기화된다.
기간 T91에서, DAC(337[g]), ADC(338[g]), 및 입출력 회로(334[g])는 정지 상태이다.
[기간 T92]
기간 T92에서, 입출력 회로(334[g])의 동작을 시작한다.
[기간 T93]
기간 T93에서, DAC(337[g])의 동작을 시작한다.
[기간 T94]
기간 T94에서, 배선(SCL[1])의 전위를 하이 레벨(VH_SCL[1])로 하여, 배선(BIL[j])과 DAC(337[g])를 전기적으로 접속한다. 또한, 외부로부터 입력된 데이터 신호(WDATA)가 글로벌 로직 회로(350)를 통하여 배선(SAL[g])에 공급된다. 여기서는, 데이터 신호(WDATA)로서 데이터 "1010"이 배선(SAL[j])에 공급되는 것으로 한다.
배선(SAL[j])에 공급된 데이터 "1010"은 DAC(337[g])에 의하여 데이터 "1010"에 대응하는 전위로 변환되고, 배선(BIL[j])에 공급된다. 이때, 트랜지스터(M11)가 온 상태이기 때문에, 메모리 셀(411A[i, j])의 용량 소자(Cs)에 배선(BIL[j])과 같은 전위가 되는 전하량이 공급된다.
[기간 T95]
기간 T95에서, 배선(SCL[1])의 전위를 로 레벨(VL_SCL[1])로 한다. 또한, 배선(SCL[2])의 전위를 하이 레벨(VH_SCL[2])로 하여, 배선(BIL[j+1])과 DAC(337[g])를 전기적으로 접속한다. 또한, 외부로부터 입력된 데이터 신호(WDATA)가 글로벌 로직 회로(350)를 통하여 배선(SAL[g])에 공급된다. 여기서는, 데이터 신호(WDATA)로서 데이터 "0010"이 배선(SAL[g])에 공급되는 것으로 한다.
배선(SAL[g])에 공급된 데이터 "0010"은 DAC(337[g])에 의하여 데이터 "0010"에 대응하는 전위로 변환되고, 배선(BIL[j+1])에 공급된다. 이때, 트랜지스터(M11)가 온 상태이기 때문에, 메모리 셀(411A[i, j+1])의 용량 소자(Cs)에 배선(BIL[j+1])과 같은 전위가 되는 전하량이 공급된다.
[기간 T96]
기간 T96에서, 배선(SCL[2])의 전위를 로 레벨(VL_SCL[2])로 한다. 또한, 배선(SCL[3])의 전위를 하이 레벨(VH_SCL[3])로 하여, 배선(BIL[j+2])과 DAC(337[g])를 전기적으로 접속한다. 또한, 외부로부터 입력된 데이터 신호(WDATA)가 글로벌 로직 회로(350)를 통하여 배선(SAL[g])에 공급된다. 여기서는, 데이터 신호(WDATA)로서 데이터 "0010"이 배선(SAL[g])에 공급되는 것으로 한다.
배선(SAL[g])에 공급된 데이터 "0010"은 DAC(337[g])에 의하여 데이터 "0010"에 대응하는 전위로 변환되고, 배선(BIL[j+2])에 공급된다. 이때, 트랜지스터(M11)가 온 상태이기 때문에, 메모리 셀(411A[i, j+2])의 용량 소자(Cs)에 배선(BIL[j+2])과 같은 전위가 되는 전하량이 공급된다.
[기간 T97]
기간 T97에서, 배선(WL[i])을 비선택 상태로 하여, 트랜지스터(M11)를 오프 상태로 함으로써, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i, j+2])에 각각의 데이터에 대응하는 전하량이 유지된다. 또한, 배선(SCL[3])의 전위를 로 레벨(VL_SCL[3])로 한다. 또한, ADC(338[g]) 및 입출력 회로(334[g])의 동작을 정지한다.
상기 동작에 의하여 메모리 셀(411A[i, j])에 데이터를 기록할 수 있다. 본 실시형태에서는, 기간 T94 내지 기간 T96에 필요한 시간이 '기록 시간'이다.
[리프레시 모드]
기억 장치(300B)의 리프레시 모드도, 기억 장치(300A)와 마찬가지로 동작시키면 좋다. 따라서, 여기서의 자세한 설명은 생략한다.
[NV 모드]
기억 장치(300B)의 NV 모드도, 기억 장치(300A)와 마찬가지로, 판독 모드의 실행 후에 수행한다. 도 27은 기억 장치(300B)에서의 NV 모드의 동작예를 나타낸 타이밍 차트이다. NV 모드는 기록 모드와 거의 같은 동작 모드이다. 도 27에서는 NV 모드를 기간 T101 내지 기간 T107로 나타내었다. 또한, 기간 T101 내지 기간 T106은 기록 모드의 기간 T91 내지 기간 T96에 대응한다. 따라서, 기간 T101 내지 기간 T106의 설명은 생략한다.
NV 모드에서는 데이터에 대응하는 전하량을 용량 소자(Cs)에 확실히 축적시키기 위하여, 기록 시간을 리프레시 모드 시의 기록 시간보다 길게 한다. 기간 T104 내지 기간 T106에 필요한 시간이 NV 모드에서의 '기록 시간'이다. NV 모드 시의 기록 시간은 리프레시 모드 시의 기록 시간의 1.5배 이상이 바람직하고, 2배 이상이 더 바람직하고, 5배 이상이 더욱 바람직하다. 기록 시간을 길게 함으로써, 데이터의 기록 부족을 방지할 수 있다.
[기간 T107]
기간 T107에서, 배선(WL[i])의 전위를 로 레벨(VL_WL)로 하여, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i, j+2])이 가지는 트랜지스터를 오프 상태로 한다. 트랜지스터(M11)를 오프 상태로 함으로써, 메모리 셀(411A[i, j]) 내지 메모리 셀(411A[i, j+2])에 각각의 데이터에 대응하는 전하량이 유지된다.
또한, 트랜지스터(M11)의 문턱값을 Vth M(Vth M>0V)으로 한 경우, 동작 온도와 상관없이 배선(BGL)에 -Vth M 이하, 바람직하게는 -2×Vth M 이하, 더 바람직하게는 -3×Vth M 이하의 전위를 공급한다. 예를 들어, Vth M이 2V인 경우, 동작 온도와 상관없이 배선(BGL)에 -2V 이하, 바람직하게는 -4V 이하, 더 바람직하게는 -6V 이하의 전위를 공급한다. 본 실시형태에서는, 기간 T75에서 배선(BGL)에 -7V를 공급한다. 또한, ADC(338[g]) 및 입출력 회로(334[g])의 동작을 정지한다.
기간 T75가 종료된 후, 주변 회로(311)의 일부 또는 전부와 셀 어레이(401)로의 전력 공급을 정지한다.
NV 모드 시의 기록 시간을 리프레시 모드 시의 기록 시간보다 길게 하고, 배선(BGL)에 -Vth M 이하, 바람직하게는 -2×Vth M 이하, 더 바람직하게는 -3×Vth M 이하의 전위를 공급함으로써, 셀 어레이(401)로의 전력 공급을 정지한 경우에도 기록된 데이터를 85℃의 환경하에서 10년 이상 유지할 수 있게 된다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 기억 장치(300)의 단면 구성예에 대하여 도면을 사용하여 설명한다.
<기억 장치의 구조예>
도 28에 기억 장치(300)의 일부의 단면을 도시하였다. 도 28에 도시된 기억 장치(300)는 기판(231) 위에 층(310) 및 층(320)을 적층하였다. 도 28에서는 기판(231)으로서 단결정 반도체 기판(예를 들어, 단결정 실리콘 기판)을 사용하는 경우를 도시하였다.
[층(310)]
도 28에서 층(310)은 기판(231) 위에 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)를 가진다. 도 28에서는 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널 길이 방향의 단면을 도시하였다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)의 채널은 기판(231)의 일부에 형성된다. 집적 회로에 고속 동작이 요구되는 경우에는 기판(231)으로서 단결정 반도체 기판을 사용하는 것이 바람직하다.
트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c)는 소자 분리층(232)에 의하여 각각 전기적으로 분리된다. 소자 분리층의 형성은 LOCOS(Local Oxidation of Silicon)법이나, STI(Shallow Trench Isolation)법 등을 사용할 수 있다.
또한, 기판(231) 위에 절연층(234)이 제공되고, 트랜지스터(233a), 트랜지스터(233b), 및 트랜지스터(233c) 위에 절연층(235), 절연층(237)이 제공되고, 절연층(237) 내에 전극(238)이 매설되어 있다. 전극(238)은 콘택트 플러그(236)를 통하여 트랜지스터(233a)의 소스 및 드레인 중 한쪽과 전기적으로 접속되어 있다.
또한, 전극(238) 및 절연층(237) 위에, 절연층(239), 절연층(240), 및 절연층(241)이 제공되고, 절연층(239), 절연층(240), 및 절연층(241) 내에 전극(242)이 매설되어 있다. 전극(242)은 전극(238)과 전기적으로 접속된다.
또한, 전극(242) 및 절연층(241) 위에 절연층(243) 및 절연층(244)이 제공되고, 절연층(243) 및 절연층(244) 내에 전극(245)이 매설되어 있다. 전극(245)은 전극(242)과 전기적으로 접속된다.
또한, 전극(245) 및 절연층(244) 위에 절연층(246) 및 절연층(247)이 제공되고, 절연층(246) 및 절연층(247) 내에 전극(249)이 매설되어 있다. 전극(249)은 전극(245)과 전기적으로 접속된다.
또한, 전극(249) 및 절연층(247) 위에 절연층(248) 및 절연층(250)이 제공되고, 절연층(248) 및 절연층(250) 내에 전극(251)이 매설되어 있다. 전극(251)은 전극(249)과 전기적으로 접속된다.
[층(320)]
층(320)은 층(310) 위에 제공된다. 층(320)은 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b)를 가진다. 도 28에서는 트랜지스터(368a) 및 트랜지스터(368b)의 채널 길이 방향의 단면을 도시하였다. 또한, 트랜지스터(368a) 및 트랜지스터(368b)는 백 게이트를 가지는 트랜지스터이다.
트랜지스터(368a) 및 트랜지스터(368b)는 상기 실시형태에 도시된 트랜지스터(M11)에 상당한다. 따라서, 트랜지스터(368a) 및 트랜지스터(368b)의 반도체층에 금속 산화물의 1종류인 산화물 반도체를 사용하는 것이 바람직하다. 즉, 트랜지스터(368a) 및 트랜지스터(368b)에 OS 트랜지스터를 사용하는 것이 바람직하다.
트랜지스터(368a) 및 트랜지스터(368b)는 절연층(361) 및 절연층(362) 위에 제공되어 있다. 또한, 절연층(362) 위에 절연층(363) 및 절연층(364)이 제공되어 있다. 트랜지스터(368a) 및 트랜지스터(368b)의 백 게이트는 절연층(363) 및 절연층(364) 내에 매설되어 있다. 절연층(364) 위에 절연층(365) 및 절연층(366)이 제공되어 있다. 또한, 전극(367)이 절연층(361) 내지 절연층(366) 내에 매설되어 있다. 전극(367)은 전극(251)과 전기적으로 접속되어 있다.
또한, 트랜지스터(368a), 트랜지스터(368b), 용량 소자(369a), 및 용량 소자(369b) 위에 절연층(371), 절연층(372), 및 절연층(373)이 형성되고, 절연층(373) 위에 전극(375)이 형성되어 있다. 전극(375)은 콘택트 플러그(374)를 통하여 전극(367)과 전기적으로 접속된다.
또한, 전극(375) 위에 절연층(376), 절연층(377), 절연층(378), 및 절연층(379)이 제공되어 있다. 또한, 전극(380)이 절연층(376) 내지 절연층(379) 내에 매설되어 있다. 전극(380)은 전극(375)과 전기적으로 접속되어 있다.
또한, 전극(380) 및 절연층(379) 위에 절연층(381) 및 절연층(382)이 제공되어 있다.
<변형예>
도 29에 기억 장치(300A)의 일부의 단면을 도시하였다. 기억 장치(300A)는 기억 장치(300)의 변형예이다. 기억 장치(300A)는 층(310A) 및 층(320)을 가진다. 기억 장치(300A)에서는 기판(231)으로서 절연성 기판(예를 들어, 유리 기판)을 사용한다.
층(310A)은 트랜지스터(268a), 트랜지스터(268b), 및 용량 소자(269a)를 가진다. 층(310A)에 포함되는 트랜지스터에 박막 트랜지스터(예를 들어, OS 트랜지스터)를 사용한다. 층(310A)에 포함되는 트랜지스터를 모두 OS 트랜지스터로 함으로써, 층(310A)을 단극성의 집적 회로로 할 수 있다. 기억 장치(300A)에 포함되는 트랜지스터를 모두 OS 트랜지스터로 함으로써, 기억 장치(300A)를 단극성의 기억 장치로 할 수 있다.
<구성 재료에 대하여>
[기판]
기판으로서 사용하는 재료에는 큰 제한이 없지만, 적어도 이후의 가열 처리를 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 기판으로서 실리콘이나 탄소화 실리콘 등을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등을 재료로 한 화합물 반도체 기판 등을 사용할 수 있다. 또한, SOI 기판이나 반도체 기판 위에 스트레인드 트랜지스터(strained transistor)나 FIN형 트랜지스터 등의 반도체 소자가 제공된 것 등을 사용할 수도 있다. 또는, 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)에 적용할 수 있는 비소화 갈륨, 비소화 알루미늄 갈륨, 비소화 인듐 갈륨, 질화 갈륨, 인화 인듐, 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판은 단순한 지지 기판에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다.
또한, 기판으로서 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수도 있다. 또한, 기판으로서 가요성 기판(플렉시블 기판)을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에, 트랜지스터나 용량 소자 등을 직접 제작하여도 좋고, 다른 제작 기판 위에 트랜지스터나 용량 소자 등을 제작하고, 그 후 가요성 기판으로 박리, 전치(轉置)하여도 좋다. 또한, 제작 기판에서 가요성 기판으로 박리, 전치하기 위하여 제작 기판과 트랜지스터나 용량 소자 등 사이에 박리층을 제공하면 좋다.
가요성 기판으로서는, 예를 들어 금속, 합금, 수지 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 기판에 사용하는 가요성 기판은, 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 기판에 사용하는 가요성 기판은, 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는, 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히, 아라미드는, 선팽창률이 낮기 때문에, 가요성 기판으로서 적합하다.
[절연층]
절연층에는 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등에서 선택된 재료를 단층으로 또는 적층하여 사용한다. 또한, 산화물 재료, 질화물 재료, 산화질화물 재료, 질화산화물 재료 중 복수의 재료를 혼합한 재료를 사용하여도 좋다.
또한, 본 명세서 등에서 질화산화물이란 산소보다 질소의 함유량이 많은 화합물을 말한다. 또한, 산화질화물이란, 질소보다 산소의 함유량이 많은 화합물을 말한다. 또한, 각 원소의 함유량은, 예를 들어 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 등을 사용하여 측정할 수 있다.
또한, 반도체층으로서 금속 산화물의 1종류인 산화물 반도체를 사용하는 경우에는, 반도체층 내의 수소 농도의 증가를 방지하기 위하여 절연층 내의 수소 농도를 저감하는 것이 바람직하다. 구체적으로는, 절연층 내의 수소 농도를 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히, 반도체층과 접하는 절연층의 수소 농도를 저감하는 것이 바람직하다.
또한, 반도체층 내의 질소 농도의 증가를 방지하기 위하여 절연층 내의 질소 농도를 저감하는 것이 바람직하다. 구체적으로는, 절연층 내의 질소 농도를 SIMS에서 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 절연층 중 적어도 반도체층과 접하는 영역과 절연층 중 적어도 반도체층과 접하는 영역은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)으로 관찰되는 시그널이 적은 것이 더 바람직하다. 예를 들어, 상술한 시그널로서는, g값이 2.001에서 관찰되는 E' 센터를 들 수 있다. 또한, E' 센터는 실리콘의 댕글링 본드에 기인한다. 예를 들어, 절연층으로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우, E' 센터 기인의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층 또는 산화질화 실리콘층을 사용하면 좋다.
또한, 상술한 시그널 이외에 이산화질소(NO2)에 기인하는 시그널이 관찰되는 경우가 있다. 상기 시그널은 N의 핵 스핀에 의하여 3개의 시그널로 분열되어 있고, 각각의 g값이 2.037 이상 2.039 이하(제 1 시그널로 함), g값이 2.001 이상 2.003 이하(제 2 시그널로 함), 및 g값이 1.964 이상 1.966 이하(제 3 시그널로 함)에서 관찰된다.
예를 들어, 절연층으로서, 이산화질소(NO2)에 기인하는 시그널의 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하면 적합하다.
또한, 이산화질소(NO2)를 포함하는 질소 산화물(NOx)은 절연층 내에 준위를 형성한다. 상기 준위는 산화물 반도체층의 에너지 갭 내에 위치한다. 그러므로, 질소 산화물(NOx)이 절연층과 산화물 반도체층의 계면으로 확산되면, 상기 준위가 절연층 측에서 전자를 트랩하는 경우가 있다. 이 결과, 트랩된 전자가 절연층과 산화물 반도체층의 계면 근방에 머무르기 때문에, 트랜지스터의 문턱 전압을 양의 방향으로 시프트시킨다. 따라서, 절연층 및 절연층으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 시프트를 저감할 수 있다.
질소 산화물(NOx)의 방출량이 적은 절연층으로서는, 예를 들어 산화질화 실리콘층을 사용할 수 있다. 상기 산화질화 실리콘층은, 승온 이탈 가스 분석법(TDS: Thermal Desorption Spectroscopy)에서, 질소 산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적으로는 암모니아의 방출량이 1×10 18개/cm3 이상 5×10 19개/cm3 이하이다. 또한, 상기 암모니아의 방출량은, TDS에서의 가열 처리의 온도가 50℃ 이상 650℃ 이하, 또는 50℃ 이상 550℃ 이하의 범위에서의 총량이다.
질소 산화물(NOx)은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 많은 절연층을 사용함으로써 질소 산화물(NOx)이 저감된다.
또한, 산화물 반도체층에 접하는 절연층 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연층을 사용하여 형성하는 것이 바람직하다. 구체적으로는, 절연층의 표면 온도가 100℃ 이상 700℃ 이하, 바람직하게는 100℃ 이상 500℃ 이하의 가열 처리에서 수행되는 TDS에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 1.0×1019atoms/cm3 이상, 또는 1.0×1020atoms/cm3 이상인 절연층을 사용하는 것이 바람직하다. 또한, 본 명세서 등에서, 가열에 의하여 방출되는 산소를 '과잉 산소'라고도 한다.
또한, 과잉 산소를 포함하는 절연층은 절연층에 산소를 첨가하는 처리를 수행하여 형성할 수도 있다. 산소를 첨가하는 처리는 산화성 분위기하에서의 열처리나 플라스마 처리 등으로 수행할 수 있다. 또는, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용하여 산소를 첨가하여도 좋다. 산소를 첨가하는 처리에 사용하는 가스로서는 16O2 또는 18O2 등의 산소 가스, 아산화질소 가스, 또는 오존 가스 등 산소를 포함하는 가스를 들 수 있다. 또한, 본 명세서에서는 산소를 첨가하는 처리를 '산소 도핑 처리'라고도 한다. 산소 도핑 처리는 기판을 가열하여 수행하여도 좋다.
또한, 절연층으로서 폴리이미드, 아크릴계 수지, 벤조사이클로뷰텐계 수지, 폴리아마이드, 에폭시계 수지 등, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인보론 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연층을 복수 적층시킴으로써, 절연층을 형성하여도 좋다.
또한, 실록산계 수지란 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서 유기기(예를 들어 알킬기나 아릴기)나 플루오로기를 사용하여도 좋다. 또한, 유기기는 플루오로기를 가져도 좋다.
절연층의 형성 방법은 특별히 한정되지 않는다. 또한, 절연층에 사용하는 재료에 따라서는 소성 공정이 필요한 경우가 있다. 이 경우, 절연층의 소성 공정과 다른 열처리 공정을 겸함으로써, 효율적으로 트랜지스터를 제작할 수 있게 된다.
[전극]
전극을 형성하기 위한 도전성 재료로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상기 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 상기 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
또한, 상기 재료로 형성되는 도전층을 복수 적층하여 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 질소를 포함하는 도전성 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 반도체층에 산화물 반도체를 사용하고, 게이트 전극으로서 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 사용하는 경우에는, 산소를 포함하는 도전성 재료를 반도체층 측으로 제공하는 것이 좋다. 산소를 포함하는 도전성 재료를 반도체층 측으로 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 반도체층에 공급되기 쉬워진다.
또한, 전극으로서는, 예를 들어 텅스텐, 폴리실리콘 등의 매립성이 높은 도전성 재료를 사용하면 좋다. 또한, 매립성이 높은 도전성 재료와, 타이타늄층, 질화 타이타늄층, 질화 탄탈럼층 등의 배리어층(확산 방지층)을 조합하여 사용하여도 좋다. 또한, 전극을 '콘택트 플러그'라고 하는 경우가 있다.
특히, 게이트 절연체와 접하는 전극에 불순물이 투과하기 어려운 도전성 재료를 사용하는 것이 바람직하다. 불순물이 투과하기 어려운 도전성 재료로서, 예를 들어 질화 탄탈럼을 들 수 있다.
절연층에 불순물이 투과하기 어려운 절연성 재료를 사용하고, 전극에 불순물이 투과하기 어려운 도전성 재료를 사용함으로써, 트랜지스터로의 불순물의 확산을 더 억제할 수 있다. 따라서, 트랜지스터의 신뢰성을 더 높일 수 있다. 즉, 기억 장치의 신뢰성을 더 높일 수 있다.
[반도체층]
반도체층으로서, 단결정 반도체, 다결정 반도체, 미결정 반도체, 또는 비정질 반도체 등을 단독으로 또는 조합하여 사용할 수 있다. 반도체 재료로서는, 예를 들어 실리콘이나 저마늄 등을 사용할 수 있다. 또한, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 산화물 반도체, 질화물 반도체 등의 화합물 반도체나 유기 반도체 등을 사용할 수 있다.
또한, 반도체층으로서 유기물 반도체를 사용하는 경우에는 방향 고리를 가지는 저분자 유기 재료나 π전자 공액 도전성 고분자 등을 사용할 수 있다. 예를 들어, 루브렌, 테트라센, 펜타센, 페릴렌다이이미드, 테트라사이아노퀴노다이메테인, 폴리싸이오펜, 폴리아세틸렌, 폴리파라페닐렌바이닐렌 등을 사용할 수 있다.
또한, 반도체층을 적층하여도 좋다. 반도체층을 적층하는 경우에는 각각 상이한 결정 상태를 가지는 반도체를 사용하여도 좋고, 각각 상이한 반도체 재료를 사용하여도 좋다.
또한, 금속 산화물의 1종류인 산화물 반도체의 밴드 갭은 2eV 이상 있기 때문에, 반도체층으로 산화물 반도체를 사용하면, 오프 전류가 매우 적은 트랜지스터를 실현할 수 있다. 구체적으로는, 소스와 드레인 사이의 전압이 3.5V, 실온(대표적으로는 25℃) 하에서 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 온 오프비를 20자릿수 이상으로 할 수도 있다. 또한, 반도체층에 산화물 반도체를 사용한 트랜지스터(OS 트랜지스터)는, 소스와 드레인 사이의 절연 내압이 높다. 따라서, 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한, 출력 전압이 크고 내압이 높은 트랜지스터를 제공할 수 있다. 또한, 신뢰성이 양호한 기억 장치 등을 제공할 수 있다. 또한, 출력 전압이 크고 내압이 높은 기억 장치 등을 제공할 수 있다.
또한, 본 명세서 등에서, 채널이 형성되는 반도체층에 결정성을 가지는 실리콘을 사용한 트랜지스터를 '결정성 Si 트랜지스터'라고도 한다.
결정성 Si 트랜지스터는, OS 트랜지스터보다 비교적 높은 이동도를 얻기 쉽다. 한편, 결정성 Si 트랜지스터는, OS 트랜지스터와 같은 매우 적은 오프 전류의 실현이 어렵다. 따라서, 반도체층에 사용하는 반도체 재료는 목적이나 용도에 따라 적절히 사용하는 것이 중요하다. 예를 들어, 목적이나 용도에 따라, OS 트랜지스터와 결정성 Si 트랜지스터 등을 조합하여 사용하여도 좋다.
반도체층으로서 산화물 반도체층을 사용하는 경우에는 산화물 반도체층을 스퍼터링법으로 형성하는 것이 바람직하다. 산화물 반도체층은 스퍼터링법으로 형성하면 산화물 반도체층의 밀도를 높일 수 있기 때문에 적합하다. 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소, 또는 희가스 및 산소의 혼합 가스를 사용하면 좋다. 또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용하는 산소 가스나 희가스는, 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용한다. 고순도화된 스퍼터링 가스를 사용하여 성막함으로써, 산화물 반도체층에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 산화물 반도체층을 형성하는 경우, 스퍼터링 장치가 가지는 성막실 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump)와 같은 흡착식의 진공 배기 펌프를 사용하여, 성막실 내를 고진공(5×10-7Pa부터 1×10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 시에서의 성막실 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1×10-4Pa 이하, 바람직하게는 5×10-5Pa 이하로 하는 것이 바람직하다.
[금속 산화물]
금속 산화물의 1종류인 산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중으로부터 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 산화물 반도체가 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
이하에서는 본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
또한, 본 명세서 등에서, CAAC(c-axis aligned crystal) 및 CAC(Cloud-Aligned Composite)라고 기재하는 경우가 있다. 또한, CAAC는 결정 구조의 일례를 나타내고, CAC는 기능 또는 재료의 구성의 일례를 나타낸다.
CAC-OS 또는 CAC-metal oxide란, 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 정공)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한, 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한, 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한, CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한, 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분에 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로, 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류, 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
금속 산화물의 1종류인 산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한, CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한, In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고 할 수도 있다. 따라서, CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[금속 산화물을 가지는 트랜지스터]
이어서, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
또한, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화물막의 캐리어 밀도를 낮추는 경우에서는, 금속 산화물막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 금속 산화물은 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 금속 산화물의 트랩 준위에 포획된 전하는, 소실될 때까지 필요한 시간이 길어, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 가지는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 유효하다. 또한, 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에서 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로, 금속 산화물에서의 실리콘이나 탄소의 농도와 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS)에 의하여 얻어지는 농도)를, 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 금속 산화물에서 질소가 포함되면, 캐리어인 전자가 생김으로써 캐리어 밀도가 증가하여 n형화하기 쉽다. 이 결과, 질소가 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 상기 금속 산화물에서, 채널 형성 영역의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 금속 산화물 내의 질소 농도는, SIMS에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함된 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<성막 방법에 대하여>
절연층을 형성하기 위한 절연성 재료, 전극을 형성하기 위한 도전성 재료, 또는 반도체층을 형성하기 위한 반도체 재료는 스퍼터링법, 스핀 코팅법, CVD(Chemical Vapor Deposition)법(열 CVD법, MOCVD(Metal Organic Chemical Vapor Deposition)법, PECVD(Plasma Enhanced CVD)법, 고밀도 플라스마 CVD(High density plasma CVD)법, LPCVD(low pressure CVD)법, APCVD(atmospheric pressure CVD)법 등을 포함함), ALD(Atomic Layer Deposition)법, MBE(Molecular Beam Epitaxy)법, PLD(Pulsed Laser Deposition)법, 딥법(dipping method), 스프레이 도포법, 액적 토출법(잉크젯법 등), 또는 인쇄법(스크린 인쇄, 오프셋 인쇄 등)을 사용하여 형성할 수 있다.
플라스마 CVD법은 비교적 저온에서 고품질의 막을 얻을 수 있다. MOCVD법, ALD법, 또는 열 CVD법 등 성막 시에 플라스마를 사용하지 않는 성막 방법을 사용하면, 피형성면에 대미지가 생기기 어렵다. 예를 들어, 기억 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받음으로써 차지 업하는 경우가 있다. 이때, 축적된 전하로 인하여 기억 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 성막 방법의 경우, 이와 같은 플라스마 대미지가 생기지 않기 때문에, 기억 장치의 수율을 높일 수 있다. 또한, 성막 중의 플라스마 대미지가 생기지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과 달리, 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히, ALD법은 우수한 단차 피복성과 우수한 두께 균일성을 가지기 때문에, 종횡비가 높은 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등의 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여, 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 따라 임의의 조성의 막을 성막할 수 있다. 또한, 예를 들어 CVD법 및 ALD법에서는 성막하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 성막할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우에 비하여, 반송이나 압력 조정에 걸리는 시간만큼, 성막에 걸리는 시간을 짧게 할 수 있다. 따라서, 기억 장치의 생산성을 높일 수 있는 경우가 있다.
또한, ALD법으로 성막하는 경우에는, 재료 가스로서 염소를 포함하지 않는 가스를 사용하는 것이 바람직하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 상기 실시형태에 나타낸 반도체 장치 등에 사용할 수 있는 트랜지스터의 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 30의 (A), (B), 및 (C)를 사용하여 트랜지스터(510A)의 구조예를 설명한다. 도 30의 (A)는 트랜지스터(510A)의 상면도이다. 도 30의 (B)는 도 30의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 30의 (C)는 도 30의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 30의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 30의 (A), (B), 및 (C)에서는 트랜지스터(510A)와, 층간막으로서 기능하는 절연층(511), 절연층(512), 절연층(514), 절연층(516), 절연층(580), 절연층(582), 및 절연층(584)을 도시하였다. 또한, 트랜지스터(510A)와 전기적으로 접속되고, 콘택트 플러그로서 기능하는 도전층(546)(도전층(546a) 및 도전층(546b))과, 배선으로서 기능하는 도전층(503)을 도시하였다.
트랜지스터(510A)는 제 1 게이트 전극으로서 기능하는 도전층(560)(도전층(560a) 및 도전층(560b))과, 제 2 게이트 전극으로서 기능하는 도전층(505)(도전층(505a) 및 도전층(505b))과, 제 1 게이트 절연체로서 기능하는 절연층(550)과, 제 2 게이트 절연체로서 기능하는 절연층(521), 절연층(522), 및 절연층(524)과 채널이 형성되는 영역을 가지는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전층(542a)과 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(542b)과, 절연층(574)을 가진다.
또한, 도 30에 도시된 트랜지스터(510A)에서는 산화물(530c), 절연층(550), 및 도전층(560)이 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재(介在)하여 배치된다. 또한, 산화물(530c), 절연층(550), 및 도전층(560)은 도전층(542a) 및 도전층(542b) 사이에 배치된다.
절연층(511) 및 절연층(512)은 층간막으로서 기능한다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
예를 들어, 절연층(511)은 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어층으로서 기능하는 것이 바람직하다. 따라서, 절연층(511)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한, 예를 들어 절연층(511)으로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연층(511)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어, 절연층(512)은 절연층(511)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
도전층(503)은 절연층(512)에 매립되도록 형성된다. 여기서, 도전층(503)의 상면의 높이와 절연층(512)의 상면의 높이는 같은 정도로 할 수 있다. 또한 도전층(503)에서는 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전층(503)을 2층 이상의 적층 구조로 하여도 좋다. 또한, 도전층(503)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(510A)에서, 도전층(560)은 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 또한, 도전층(505)은 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능한다. 그 경우, 도전층(505)에 인가하는 전위를 도전층(560)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(510A)의 문턱 전압을 제어할 수 있다. 특히, 도전층(505)에 음의 전위를 인가함으로써, 트랜지스터(510A)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전층(505)에 음의 전위를 인가한 것이 인가하지 않은 경우보다 도전층(560)에 인가되는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한, 예를 들어 도전층(505)과 도전층(560)을 중첩시켜 제공함으로써, 도전층(560) 및 도전층(505)에 전위를 인가한 경우, 도전층(560)으로부터 발생되는 전계와 도전층(505)으로부터 발생되는 전계가 연결되고, 산화물(530)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전층(560)의 전계와 제 2 게이트 전극으로서의 기능을 가지는 도전층(505)의 전계에 의하여 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연층(514) 및 절연층(516)은 절연층(511) 및 절연층(512)과 마찬가지로 층간막으로서 기능한다. 예를 들어, 절연층(514)은 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어층으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연층(514)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다. 또한, 예를 들어 절연층(516)은 절연층(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
제 2 게이트로서 기능하는 도전층(505)은 절연층(514) 및 절연층(516)의 개구의 내벽에 접하여 도전층(505a)이 형성되고, 더 내측에 도전층(505b)이 형성되어 있다. 여기서, 도전층(505a) 및 도전층(505b)의 상면의 높이와 절연층(516)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 트랜지스터(510A)에서는 도전층(505a) 및 도전층(505b)을 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전층(505)은 단층, 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
여기서, 도전층(505a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한, 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 또는 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
예를 들어, 도전층(505a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(505b)이 산화되어 도전율이 저하하는 것을 억제할 수 있다.
또한, 도전층(505)이 배선의 기능을 겸하는 경우, 도전층(505b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 그 경우, 도전층(503)은 반드시 제공하지 않아도 된다. 또한, 도전층(505b)을 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연층(521), 절연층(522), 및 절연층(524)은 제 2 게이트 절연체로서의 기능을 가진다.
또한, 절연층(522)은 배리어성을 가지는 것이 바람직하다. 절연층(522)이 배리어성을 가짐으로써, 트랜지스터(510A)의 주변부로부터 트랜지스터(510A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연층(522)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
예를 들어, 절연층(521)은 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한, high-k 재료의 절연체를 산화 실리콘 또는 산화질화 실리콘과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연층(521)을 얻을 수 있다.
또한, 도 30에서는 제 2 게이트 절연체로서 3층의 적층 구조를 나타내었지만, 단층, 또는 2층 이상의 적층 구조로 하여도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(530)은 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 산화물(530c)을 가진다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 산화물(530)로서 상기 실시형태에 나타낸 금속 산화물의 1종류인 산화물 반도체를 사용할 수 있다.
또한, 산화물(530c)은 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재하여 제공되는 것이 바람직하다. 절연층(574)이 배리어성을 가지는 경우, 절연층(580)으로부터의 불순물이 산화물(530)로 확산되는 것을 억제할 수 있다.
도전층(542)은 한쪽이 소스 전극으로서 기능하고 다른 쪽이 드레인 전극으로서 기능한다.
도전층(542a)과 도전층(542b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성이 있고, 또한 내산화성이 높기 때문에 바람직하다.
또한, 도 30에서는 단층 구조를 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한, 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한, 도전층(542) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여 절연층(574)을 성막할 때 도전층(542)이 산화되는 것을 억제할 수 있다.
배리어층에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성이 있는 절연막을 사용하는 것이 바람직하다. 또한, CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써, 도전층(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전층(542)에 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연층(550)은 제 1 게이트 절연체로서 기능한다. 절연층(550)은 절연층(580)에 제공된 개구부 내에 산화물(530c) 및 절연층(574)을 개재하여 제공되는 것이 바람직하다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 그 경우, 절연층(550)은 제 2 게이트 절연체와 마찬가지로 적층 구조로 하여도 좋다. 게이트 절연체로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다. 또한, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전층(560)은 도전층(560a) 및 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 재료 선택성을 향상할 수 있다. 즉, 도전층(560a)을 가짐으로써, 도전층(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 도전층(560a)으로서, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전층(560b)을 스퍼터링법으로 성막함으로써, 산화물 반도체의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전층(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전층(560)은 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전층(560b)은 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연층(580)과 트랜지스터(510A) 사이에 절연층(574)을 배치한다. 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 산화물(530c), 절연층(550)을 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한, 절연층(580)이 가지는 과잉 산소에 의하여, 도전층(560)이 산화되는 것을 억제할 수 있다.
절연층(580), 절연층(582), 및 절연층(584)은 층간막으로서 기능한다.
절연층(582)은 절연층(514)과 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한, 절연층(580) 및 절연층(584)은 절연층(516)과 마찬가지로, 절연층(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 트랜지스터(510A)는 절연층(580), 절연층(582), 및 절연층(584)에 매립된 도전층(546) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
또한, 도전층(546)의 재료로서는, 도전층(505)과 마찬가지로, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를, 단층으로 또는 적층하여 사용할 수 있다. 예를 들어, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
예를 들어, 도전층(546)으로서는, 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동을 억제하고, 안정된 전기 특성을 가지면서 신뢰성을 향상시킨 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조예 2>
도 31의 (A), (B), 및 (C)를 사용하여 트랜지스터(510B)의 구조예를 설명한다. 도 31의 (A)는 트랜지스터(510B)의 상면도이다. 도 31의 (B)는 도 31의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 31의 (C)는 도 31의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 31의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510B)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
트랜지스터(510B)는 도전층(542)(도전층(542a) 및 도전층(542b))과, 산화물(530c), 절연층(550), 및 도전층(560)이 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한, 제어성이 높은 트랜지스터를 제공할 수 있다.
제 1 게이트 전극으로서 기능하는 도전층(560)은 도전층(560a) 및 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 재료 선택성을 향상할 수 있다. 즉, 도전층(560a)을 가짐으로써, 도전층(560b)의 산화가 억제되고, 도전율이 저하하는 것을 방지할 수 있다.
또한, 도전층(560)의 상면 및 측면, 절연층(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연층(574)을 제공하는 것이 바람직하다. 또한, 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 제공함으로써, 도전층(560)의 산화를 억제할 수 있다. 또한, 절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 트랜지스터(510B)로 확산되는 것을 억제할 수 있다.
또한, 도전층(546)과 절연층(580) 사이에 배리어성을 가지는 절연층(576)(절연층(576a) 및 절연층(576b))을 배치하여도 좋다. 절연층(576)을 제공함으로써, 절연층(580)의 산소가 도전층(546)과 반응하고, 도전층(546)이 산화되는 것을 억제할 수 있다.
또한, 배리어성을 가지는 절연층(576)을 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전층(546)에 산소를 흡수하는 성질을 가지면서 도전성이 높은 금속 재료를 사용할 수 있다.
<트랜지스터의 구조예 3>
도 32의 (A), (B), 및 (C)를 사용하여 트랜지스터(510C)의 구조예를 설명한다. 도 32의 (A)는 트랜지스터(510C)의 상면도이다. 도 32의 (B)는 도 32의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 32의 (C)는 도 32의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 32의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
도 32에 도시된 트랜지스터(510C)는 도전층(542a)과 산화물(530b) 사이에 도전층(547a)이 배치되고, 도전층(542b)과 산화물(530b) 사이에 도전층(547b)이 배치되어 있다. 여기서, 도전층(542a)(도전층(542b))은 도전층(547a)(도전층(547b))의 상면 및 도전층(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면과 접하는 영역을 가진다. 여기서, 도전층(547)은 도전층(542)에 사용할 수 있는 도전체를 사용하면 좋다. 또한, 도전층(547)의 막 두께는 적어도 도전층(542)보다 두꺼운 것이 바람직하다.
도 32에 도시된 트랜지스터(510C)는 상기와 같은 구성을 가짐으로써, 트랜지스터(510A)보다 도전층(542)을 도전층(560)에 가깝게 할 수 있다. 또는, 도전층(542a)의 단부 및 도전층(542b)의 단부와 도전층(560)을 중첩시킬 수 있다. 이로써, 트랜지스터(510C)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 주파수 특성의 향상을 도모할 수 있다.
또한, 도전층(547a)(도전층(547b))은 도전층(542a)(도전층(542b))과 중첩시켜 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전층(546a)(도전층(546b))을 매립하는 개구를 형성하는 에칭에서, 도전층(547a)(도전층(547b))이 스토퍼로서 기능하고, 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한, 도 32에 도시된 트랜지스터(510C)는 절연층(544) 위에 접하여 절연층(545)을 배치하는 구성으로 하여도 좋다. 절연층(544)은 물 또는 수소 등의 불순물이나 과잉 산소가 절연층(580) 측으로부터 트랜지스터(510C)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연층(545)으로서는 절연층(544)으로 사용할 수 있는 절연체를 사용할 수 있다. 또한, 절연층(544)으로서는, 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘 또는 질화산화 실리콘 등 질화물 절연체를 사용하여도 좋다.
또한, 도 32에 도시된 트랜지스터(510C)는 도 30에 도시된 트랜지스터(510A)와 달리, 도전층(505)을 단층 구조로 제공하여도 좋다. 이 경우, 패턴 형성된 도전층(505) 위에 절연층(516)이 되는 절연막을 성막하고, 상기 절연막의 상부를 도전층(505)의 상면이 노출될 때까지 CMP법 등을 사용하여 제거하면 좋다. 여기서, 도전층(505)의 상면의 평탄성을 양호하게 하는 것이 바람직하다. 예를 들어, 도전층(505) 상면의 평균 면 거칠기(Ra)를 1nm 이하, 바람직하게는 0.5nm 이하, 더 바람직하게는 0.3nm 이하로 하면 좋다. 이로써, 도전층(505) 위에 형성되는 절연층의 평탄성을 양호하게 하여, 산화물(530b) 및 산화물(530c)의 결정성의 향상을 도모할 수 있다.
<트랜지스터의 구조예 4>
도 33의 (A), (B), 및 (C)를 사용하여 트랜지스터(510D)의 구조예를 설명한다. 도 33의 (A)는 트랜지스터(510D)의 상면도이다. 도 33의 (B)는 도 33의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 33의 (C)는 도 33의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 33의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510D)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
도 33의 (A) 내지 (C)에서는 도전층(503)을 제공하지 않고, 제 2 게이트로서의 기능을 가지는 도전층(505)을 배선으로서도 기능시키고 있다. 또한, 산화물(530c) 위에 절연층(550)을 가지고, 절연층(550) 위에 금속 산화물(552)을 가진다. 또한, 금속 산화물(552) 위에 도전층(560)을 가지고, 도전층(560) 위에 절연층(570)을 가진다. 또한, 절연층(570) 위에 절연층(571)을 가진다.
금속 산화물(552)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연층(550)과 도전층(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써, 도전층(560)으로의 산소의 확산이 억제된다. 즉, 산화물(530)로 공급되는 산소량의 감소를 억제할 수 있다. 또한, 산소로 인한 도전층(560)의 산화를 억제할 수 있다.
또한, 금속 산화물(552)은 제 1 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어, 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 그 경우, 도전층(560)을 스퍼터링법으로 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한, 금속 산화물(552)은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연층(550)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 금속 산화물(552)에는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감이 가능하게 된다. 또한, 게이트 절연체로서 기능하는 절연층의 등가 산화 막 두께(EOT)를 얇게 할 수 있게 된다.
트랜지스터(510D)에서, 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연체의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는, 도전층(560)으로부터의 전계의 영향을 감소시키지 않고, 트랜지스터(510D)의 온 전류의 향상을 도모할 수 있다. 또는, 게이트 절연체로서 기능하는 경우에는, 절연층(550)과 금속 산화물(552)의 물리적인 두께에 의하여, 도전층(560)과 산화물(530) 사이의 거리를 유지함으로써, 도전층(560)과 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서, 절연층(550) 및 금속 산화물(552)과의 적층 구조를 제공함으로써, 도전층(560)과 산화물(530) 사이의 물리적인 거리 및 도전층(560)으로부터 산화물(530)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(552)로서 사용할 수 있다. 또는, 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 추후의 공정에서의 열처리에서 결정화되기 어렵기 때문에 바람직하다. 또한, 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연층(570)에는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연층(570)보다 위쪽으로부터의 산소로 인하여 도전층(560)이 산화되는 것을 억제할 수 있다. 또한, 절연층(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전층(560) 및 절연층(550)을 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다.
절연층(571)은 하드 마스크로서 기능한다. 절연층(571)을 제공함으로써, 도전층(560)의 가공 시, 도전층(560)의 측면을 실질적으로 수직으로, 구체적으로는 도전층(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한, 절연층(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸하게 하여도 좋다. 이 경우, 절연층(570)은 제공하지 않아도 된다.
절연층(571)을 하드 마스크로서 사용하여, 절연층(570), 도전층(560), 금속 산화물(552), 절연층(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들의 측면을 실질적으로 일치시키고, 또한 산화물(530b) 표면의 일부를 노출시킬 수 있다.
또한, 트랜지스터(510D)는 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 또는 영역(531b)의 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은, 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b) 표면에 인 또는 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한, 본 실시형태 등에서 '불순물 원소'란, 주성분 원소 이외의 원소를 가리킨다.
또한, 산화물(530b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하한다. 그러므로, 영역(531a) 및 영역(531b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연층(571) 및/또는 도전층(560)을 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서, 영역(531a) 및/또는 영역(531b)과 도전층(560)이 중첩되지 않으므로, 기생 용량을 저감할 수 있다. 또한, 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한, 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않은 영역이다. 오프셋 영역의 형성은 절연층(575)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연층(575)도 절연층(571) 등과 마찬가지로 마스크로서 기능한다. 따라서, 산화물(530b)의 절연층(575)과 중첩되는 영역에 불순물 원소가 도입되지 않고, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한, 트랜지스터(510D)는 절연층(570), 도전층(560), 금속 산화물(552), 절연층(550), 및 산화물(530c)의 측면에 절연층(575)을 가진다. 절연층(575)은 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연층(575)에 사용하면, 추후의 공정에서 절연층(575) 내에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한, 절연층(575)은 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한, 트랜지스터(510D)는 절연층(575), 산화물(530) 위에 절연층(574)을 가진다. 절연층(574)은 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어, 절연층(574)으로서 산화 알루미늄을 사용하는 것이 좋다.
또한, 스퍼터링법을 사용한 산화막은 피성막 구조체로부터 수소를 추출하는 경우가 있다. 따라서, 절연층(574)이 산화물(230) 및 절연층(575)으로부터 수소 및 물을 흡수함으로써, 산화물(230) 및 절연층(575)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구조예 5>
도 34의 (A), (B), 및 (C)를 사용하여 트랜지스터(510E)의 구조예를 설명한다. 도 34의 (A)는 트랜지스터(510E)의 상면도이다. 도 34의 (B)는 도 34의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 34의 (C)는 도 34의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한, 도 34의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510E)는 트랜지스터(510A)의 변형예이다. 따라서, 설명의 반복을 방지하기 위하여 주로 트랜지스터(510A)와 상이한 점에 대하여 설명한다.
도 34의 (A) 내지 (C)에서는 도전층(542)을 제공하지 않고, 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 또는 영역(531b)의 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한, 산화물(530b)과 절연층(574) 사이에 절연층(573)을 가진다.
도 34에 도시된 영역(531)(영역(531a) 및 영역(531b))은 산화물(530b)에 상기 원소가 첨가된 영역이다. 영역(531)은, 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는, 산화물(530b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 상기 산화물(530b)을 저저항화시키는 원소를 첨가하는 것이 좋다. 즉, 산화물(530)이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(531)이 형성된다. 또한, 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한, 산화물(530)을 저저항시키하는 원소로서는, 대표적으로는 붕소 또는 인을 들 수 있다. 또한, 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 원소 등을 사용하여도 좋다. 희가스 원소의 대표적인 예로서는, 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS) 등을 사용하여 측정하면 좋다.
특히, 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(530b) 및 더미 게이트 위에 절연층(573)이 되는 절연막 및 절연층(574)이 되는 절연막을 성막하여도 좋다. 절연층(573)이 되는 절연막 및 절연층(574)이 되는 절연막을 적층하여 제공함으로써, 영역(531)과 산화물(530c) 및 절연층(550)이 중첩되는 영역을 제공할 수 있다.
구체적으로는, 절연층(574)이 되는 절연막 위에 절연층(580)이 되는 절연막을 제공한 후, 절연층(580)이 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연층(580)이 되는 절연막의 일부를 제거하여, 더미 게이트를 노출시킨다. 이어서, 더미 게이트를 제거할 때, 더미 게이트와 접하는 절연층(573)의 일부도 제거하는 것이 좋다. 따라서, 절연층(580)에 제공된 개구부의 측면에는 절연층(574) 및 절연층(573)이 노출되고, 상기 개구부의 저면에는 산화물(530b)에 제공된 영역(531)의 일부가 노출된다. 다음으로, 상기 개구부에 산화물(530c)이 되는 산화막, 절연층(550)이 되는 절연막, 및 도전층(560)이 되는 도전막을 순차적으로 성막한 후, 절연층(580)이 노출될 때까지 CMP 처리 등에 의하여 산화물(530c)이 되는 산화막, 절연층(550)이 되는 절연막, 및 도전층(560)이 되는 도전막의 일부를 제거함으로써, 도 34에 도시된 트랜지스터를 형성할 수 있다.
또한, 절연층(573) 및 절연층(574)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 34에 도시된 트랜지스터는 기존의 장치를 전용할 수 있고, 또한 도전층(542)을 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태는, 상기 실시형태에 나타내는 기억 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
우선, 기억 장치(300)가 제공된 전자 부품의 예를 도 35의 (A), (B)를 사용하여 설명한다.
도 35의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 도시하였다. 도 35의 (A)에 도시된 전자 부품(700)은 IC칩이고, 리드 및 회로부를 가진다. 전자 부품(700)은, 예를 들어 인쇄 기판(702)에 실장된다. 이와 같은 IC칩이 복수 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
전자 부품(700)의 회로부로서, 상기 실시형태에 나타낸 기억 장치(300)가 제공되어 있다. 도 35의 (A)에서는, 전자 부품(700)의 패키지에 QFP(Quad Flat Package)를 적용하였지만, 패키지의 형태는 이에 한정되지 않는다.
도 35의 (B)에 전자 부품(730)의 사시도를 도시하였다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 기억 장치(300)가 제공되어 있다.
전자 부품(730)에서는 기억 장치(300)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 도시하였다. 또한, 반도체 장치(735)는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한, 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 부르는 경우가 있다. 또한, 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편, 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한, 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 간의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한, 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 간의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한, 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어, 본 실시형태에 나타낸 전자 부품(730)에서는, 기억 장치(300)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여, 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 35의 (B)에서는, 전극(733)을 땜납 볼로 형성하는 예를 도시하였다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한, 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써, PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP, QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로, 상기 전자 부품을 구비한 전자 기기의 예에 대하여 도 36을 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 구비한다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어, 전자 부품(700)은 센서에서 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한, 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여, 사용자와 의사소통을 할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한, 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어, 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한, 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터, 배터리 잔량을 추정할 수 있다.
청소 로봇(7140)은 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 청소 로봇(7300)에는 타이어, 흡입구 등이 구비되어 있다. 청소 로봇(7300)은 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡입할 수 있다.
예를 들어, 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한, 화상 해석에 의하여, 배선 등 브러시 얽히기 쉬운 물체를 검지한 경우에는, 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어, 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어, 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(7220)(퍼스널 컴퓨터), PC(7230), 게임기(7240), 게임기(7260) 등에 제공할 수 있다.
예를 들어, TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어, 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)가 무선 또는 유선에 의하여 접속 가능하다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는, 상술한 실시형태에 나타내는 반도체 장치를 사용한 기억 장치의 응용예에 대하여 설명한다. 상술한 실시형태에 나타내는 반도체 장치는, 예를 들어 각종 전자 기기(예를 들어, 정보 단말, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한, 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터나, 데스크톱형 컴퓨터 외에, 서버 시스템과 같은 대형의 컴퓨터를 포함하는 것이다. 또는, 상술한 실시형태에 나타내는 반도체 장치는, 메모리 카드(예를 들어, SD 카드), USB 메모리, SSD(solid state drive) 등의 각종의 리무버블 기억 장치에 적용된다. 도 37에 리무버블 기억 장치의 여러 구성예를 모식적으로 도시하였다. 예를 들어, 상술한 실시형태에 나타내는 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 기억 장치, 리무버블 메모리에 사용된다.
도 37의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
도 37의 (B)는 SD 카드의 외관의 모식도이고, 도 37의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
도 37의 (D)는 SSD의 외관의 모식도이고, 도 37의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써, SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에 상술한 실시형태에 나타내는 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
100: 반도체 장치, 110: 전압 생성 회로, 120: 전압 유지 회로, 130: 온도 검지 회로, 131: 온도 센서, 132: 아날로그-디지털 변환 회로, 140: 전압 제어 회로, 145: 로직 회로, 146: 전압 생성 회로

Claims (8)

  1. 기억 장치로서,
    매트릭스상으로 배치된 복수의 메모리 셀을 포함하고,
    상기 복수의 메모리 셀의 각각은 제 1 게이트 및 제 2 게이트를 포함하는 제 1 트랜지스터와 용량 소자를 포함하고,
    상기 제 1 게이트와 상기 제 2 게이트는 반도체층을 사이에 두고 서로 중첩되고,
    상기 기억 장치는 상기 복수의 메모리 셀 중 적어도 하나가 유지하는 제 1 데이터를 판독한 후에, 상기 복수의 메모리 셀 중 적어도 하나에 상기 제 1 데이터를 제 1 시간 동안 기록하고,
    상기 기억 장치는, 상기 복수의 메모리 셀 중 적어도 하나가 유지하는 제 1 데이터를 판독한 후에, 상기 복수의 메모리 셀 중 적어도 하나에 상기 제 1 데이터를 제 2 시간 동안 기록하고, 제 2 트랜지스터를 통해 상기 복수의 메모리 셀 중 적어도 하나의 상기 제 2 게이트에 제 1 전위를 공급하고, 상기 제 1 전위를 공급한 후에 상기 복수의 메모리 셀로의 전력 공급을 정지하고,
    상기 반도체층은 금속 산화물을 포함하고,
    상기 반도체층은 상기 제 2 게이트 위에 배치되고,
    상기 제 1 게이트는 상기 반도체층 위에 배치되고,
    상기 제 2 시간은 상기 제 1 시간보다 긴, 기억 장치.
  2. 기억 장치로서,
    매트릭스상으로 배치된 복수의 메모리 셀; 및
    제 2 트랜지스터를 포함하는 전압 유지 회로
    를 포함하고,
    상기 복수의 메모리 셀의 각각은 제 1 게이트 및 제 2 게이트를 포함하는 제 1 트랜지스터와 용량 소자를 포함하고, 상기 제 1 게이트와 상기 제 2 게이트는 반도체층을 사이에 두고 서로 중첩되고,
    상기 기억 장치는 상기 복수의 메모리 셀 중 적어도 하나가 유지하는 제 1 데이터를 판독한 후에, 상기 복수의 메모리 셀 중 적어도 하나에 상기 제 1 데이터를 제 1 시간 동안 기록하고,
    상기 기억 장치는, 상기 복수의 메모리 셀 중 적어도 하나가 유지하는 제 1 데이터를 판독한 후에, 상기 복수의 메모리 셀 중 적어도 하나에 상기 제 1 데이터를 제 2 시간 동안 기록하고, 상기 제 2 트랜지스터를 통해 상기 복수의 메모리 셀 중 적어도 하나의 상기 제 2 게이트에 제 1 전위를 공급하고, 상기 제 1 전위를 공급한 후에 상기 복수의 메모리 셀로의 전력 공급을 정지하고,
    상기 반도체층은 금속 산화물을 포함하고,
    상기 반도체층은 상기 제 2 게이트 위에 배치되고,
    상기 제 1 게이트는 상기 반도체층 위에 배치되고,
    상기 제 2 시간은 상기 제 1 시간보다 길고,
    상기 제 2 트랜지스터의 컷 오프 전류는 상기 제 1 트랜지스터의 컷 오프 전류보다 작은, 기억 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 In 및 Zn 중 한쪽 또는 양쪽을 포함하는, 기억 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 시간은 상기 제 1 시간의 1.5배 이상인, 기억 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전위는 상기 제 1 트랜지스터를 오프 상태로 하는 전위인, 기억 장치.
  6. 제 5 항에 있어서,
    상기 제 1 트랜지스터의 문턱 전압을 Vth M으로 한 경우에 상기 제 1 전위는 -Vth M 이하인, 기억 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터의 온 전류는 상기 제 2 트랜지스터의 온 전류보다 큰, 기억 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 데이터는 아날로그 데이터인, 기억 장치.
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