JP7419453B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7419453B2
JP7419453B2 JP2022122517A JP2022122517A JP7419453B2 JP 7419453 B2 JP7419453 B2 JP 7419453B2 JP 2022122517 A JP2022122517 A JP 2022122517A JP 2022122517 A JP2022122517 A JP 2022122517A JP 7419453 B2 JP7419453 B2 JP 7419453B2
Authority
JP
Japan
Prior art keywords
transistor
oxide
insulating layer
circuit
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022122517A
Other languages
English (en)
Other versions
JP2022166052A (ja
Inventor
達也 大貫
隆徳 松嵜
知昭 熱海
貴彦 石津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022166052A publication Critical patent/JP2022166052A/ja
Priority to JP2024001680A priority Critical patent/JP2024041876A/ja
Application granted granted Critical
Publication of JP7419453B2 publication Critical patent/JP7419453B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Dram (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

本発明の一形態は半導体装置に関する。
また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路および電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
また、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」とも呼ぶ。）を利用した様々な半導体装置が提案されている。
特許文献１には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く消費電力の少ないＤＲＡＭを作製することができる。
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
これらＯＳトランジスタを用いたメモリは、ＯＳトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献２には、ＯＳトランジスタに第２ゲートを設けて、ＯＳトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
上記メモリが長期間のデータ保持を行うためには、ＯＳトランジスタの第２ゲートに、ある一定の負電位を与え続ける必要がある。特許文献２および特許文献３には、ＯＳトランジスタの第２ゲートを駆動するための回路の構成例が開示されている。
特開２０１３－１６８６３１号公報 特開２０１２－０６９９３２号公報 特開２０１２－１４６９６５号公報
Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１２， ｖｏｌｕｍｅ ４３， ｉｓｓｕｅ １， ｐ．１８３－１８６ Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"， ２０１４， ｖｏｌｕｍｅ ５３， Ｎｕｍｂｅｒ ４Ｓ， ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０ Ｓ． Ｉｔｏ ｅｔ ａｌ．， "Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１３， ｐ．１５１－１５４ Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"， ２０１４， ｖｏｌｕｍｅ ３， ｉｓｓｕｅ ９， ｐ．Ｑ３０１２－Ｑ３０２２ Ｓ． Ｙａｍａｚａｋｉ， "ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４， ｖｏｌｕｍｅ ６４， ｉｓｓｕｅ １０， ｐ．１５５－１６４ Ｋ． Ｋａｔｏ ｅｔ ａｌ．， "Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"， ２０１２， ｖｏｌｕｍｅ ５１， ｐ．０２１２０１－１－０２１２０１－７ Ｓ． Ｍａｔｓｕｄａ ｅｔ ａｌ．， "２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１５， ｐ．Ｔ２１６－Ｔ２１７ Ｓ． Ａｍａｎｏ ｅｔ ａｌ．， "ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１０， ｖｏｌｕｍｅ ４１， ｉｓｓｕｅ １， ｐ．６２６－６２９
本発明の一形態は、オン電流が高い半導体装置を提供することを課題の一とする。また、本発明の一形態は、動作速度が速い半導体装置を提供することを課題の一とする。た、本発明の一形態は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一形態は、消費電力が低減された半導体装置を提供することを課題の一とする。本発明の一形態は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１回路と、第２回路と、第３回路と、第４回路と、出力端子と、を有する半導体装置であって、第１回路は、第２回路に電圧を供給する機能を有し、第２回路は、出力端子に第１電圧を供給する機能と、出力端子の電圧を保持する機能と、を有し、第３回路は、温度情報を取得する機能と、温度情報に応じたデジタル信号を第４回路に供給する機能と、を有し、第４回路は、デジタル信号に応じた第２電圧を出力する機能を有し、出力端子の電圧は、第１電圧と第２電圧を合計した電圧であることを特徴とする半導体装置である。
第４回路は、複数の容量素子を有することが好ましい。複数の容量素子は、それぞれが出力端子と電気的に接続する。また、複数の容量素子は、それぞれ異なる容量値を有することが好ましい。
本発明の一形態により、オン電流が高い半導体装置を提供することができる。また、本発明の一形態により、動作速度が速い半導体装置を提供することができる。また、本発明の一形態により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一形態により、消費電力が低減された半導体装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を説明する図。 トランジスタの電気特性を説明する図。 電圧生成回路の構成例を説明する図。 電圧保持回路の構成例を説明する図。 温度検知回路の構成例を説明する図。 温度変化に対する電圧ＶＢｉａｓの変化例を説明する図。 半導体装置の動作例を説明するタイミングチャート。 記憶装置の構成例を説明する図。 セルアレイの構成例を説明する図。 メモリセルの構成例を説明する回路図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 電子部品の一例を説明する図。 電子機器の一例を説明する図。 記憶装置の応用例を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書中において、高電源電圧をＨレベル（「ＶＤＤ」または「Ｈ電位」ともいう。）、低電源電圧をＬレベル（「ＧＮＤ」または「Ｌ電位」ともいう。）と呼ぶ場合がある。
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。
（実施の形態１）
＜半導体装置１００＞
図１は、本発明の一態様の半導体装置１００の構成例を示す回路図である。半導体装置１００は、電圧生成回路１１０、電圧保持回路１２０、温度検知回路１３０、および電圧制御回路１４０を有する。電圧保持回路１２０と電圧制御回路１４０の節点をノードＮＤと呼ぶ。電圧保持回路１２０と電圧制御回路１４０は、ノードＮＤを介して出力端子ＶＯＵＴと電気的に接続される。
また、半導体装置１００は、出力端子ＶＯＵＴを介して、複数のトランジスタＭ１１の第２ゲートに電気的に接続されている。トランジスタＭ１１は、第１ゲート（「フロントゲート」または単に「ゲート」ともいう。）と第２ゲート（「バックゲート」ともいう。）を有するトランジスタである。第１ゲートと第２ゲートは、半導体層を介して互いに重なる領域を有する。第２ゲートは、例えばトランジスタＭ１１のしきい値電圧を制御する機能を有する。
トランジスタＭ１１は、記憶装置、画素装置、演算装置などに含まれる様々な回路に用いられるトランジスタを表している。例えば、ＮＯＲ型またはＮＡＮＤ型などの記憶装置に含まれるトランジスタを表している。また、例えば、液晶表示装置またはＥＬ表示装置などの表示装置に含まれるトランジスタを表している。また、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などに含まれるトランジスタを表している。
図１では、３つのトランジスタＭ１１を示しているが、本発明の一態様はこれに限定されず、半導体装置１００はさらに多くのトランジスタＭ１１と接続されていてもよい。
ここで、トランジスタの電気特性の１つであるＩｄ－Ｖｇ特性の温度依存性について説明しておく。図２（Ａ）および図２（Ｂ）に、トランジスタの電気特性の１つであるＩｄ－Ｖｇ特性の一例を示す。Ｉｄ－Ｖｇ特性は、ゲート電圧（Ｖｇ）の変化に対するドレイン電流（Ｉｄ）の変化を示す。図２（Ａ）および図２（Ｂ）の横軸は、Ｖｇをリニアスケールで示している。また、図２（Ａ）および図２（Ｂ）の縦軸は、Ｉｄをログスケールで示している。
図２（Ａ）は、ＯＳトランジスタのＩｄ－Ｖｇ特性を示している。図２（Ｂ）は、チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」ともいう。）のＩｄ－Ｖｇ特性を示している。なお、図２（Ａ）および図２（Ｂ）は、どちらもｎチャネル型トランジスタのＩｄ－Ｖｇ特性である。
図２（Ａ）に示すように、ＯＳトランジスタは高温下の動作においてもオフ電流が増加しにくい。また、ＯＳトランジスタは、動作温度の上昇と共にＶｔｈがマイナス方向にシフトし、オン電流が増加する。一方で、図２（Ｂ）に示すように、Ｓｉトランジスタは、温度の上昇と共に、オフ電流が増加する。また、Ｓｉトランジスタは、温度の上昇と共にＶｔｈがプラス方向にシフトし、オン電流が低下する。
よって、トランジスタＭ１１としてＯＳトランジスタを用いることで、高温下の動作においてもトランジスタＭ１１を含む半導体装置全体の消費電力を下げることができる。
また、半導体装置１００は、トランジスタＭ１１の第２ゲートに電圧ＶＢＧを書き込み、さらにそれを保持する機能を有する。例えば、電圧ＶＢＧとして負電位が与えられた場合、トランジスタＭ１１は第２ゲートの負電位が保持されている間、Ｖｔｈをプラス方向にシフトさせることができる。高温下の動作においてもＶｔｈを高く保つことができる。例えば、トランジスタＭ１１をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
〔電圧生成回路１１０〕
電圧生成回路１１０の回路構成例を図３（Ａ）、（Ｂ）に示す。これらの回路図は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧ０が出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
図３（Ａ）に示す電圧生成回路１１０ａは、トランジスタＭ２１乃至トランジスタＭ２４、および容量素子Ｃ２１乃至容量素子Ｃ２４を有する。
トランジスタＭ２１乃至トランジスタＭ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至トランジスタＭ２４のゲートは、それぞれ、容量素子Ｃ２１乃至容量素子Ｃ２４が接続されている。
奇数段の容量素子Ｃ２１、容量素子Ｃ２３の第１電極には、ＣＬＫが入力され、偶数段の容量素子Ｃ２２、Ｃ２４の第１電極には、ＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１１０ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧ０を生成する機能を有する。電圧生成回路１１０ａは、ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
上述したトランジスタＭ２１乃至トランジスタＭ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至トランジスタＭ２４の逆方向電流が低減できて好ましい。
図３（Ｂ）に示す電圧生成回路１１０ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至トランジスタＭ３４で構成されている。その他の構成要素については、電圧生成回路１１０ａの説明を援用する。
電圧生成回路１１０は降圧型のチャージポンプだけでなく、昇圧型のチャージポンプであってもよい。また、電圧生成回路１１０は、降圧型と昇圧型の双方のチャージポンプを有していてもよい。
〔電圧保持回路１２０〕
電圧保持回路１２０は、トランジスタＭ１２を有する（図１（Ａ）参照）。トランジスタＭ１２の第１端子（ソースまたはドレインの一方）は電圧生成回路１１０に電気的に接続され、トランジスタＭ１２の第２端子（ソースまたはドレインの他方）はノードＮＤに電気的に接続されている。
電圧保持回路１２０は、トランジスタＭ１２をオン状態にして、電圧生成回路１１０が生成した電圧ＶＢＧ０をノードＮＤに供給する機能を有する。トランジスタＭ１２のしきい値電圧をＶｔｈ１とすると、トランジスタＭ１２をオン状態にする場合は、トランジスタＭ１２のゲートに、ＶＢＧ０＋Ｖｔｈ１以上の電圧を印加することが好ましい。また、電圧保持回路１２０は、トランジスタＭ１２をオフ状態にして、ノードＮＤの電圧を保持する機能を有する。
電圧ＶＢＧ０として負電位を供給する場合、トランジスタＭ１２に第１ゲートおよび第２ゲートを有するトランジスタを用いて、第１ゲートおよび第２ゲートを第２端子と電気的に接続してもよい（図４（Ａ）参照）。この場合、トランジスタＭ１２はダイオードとして機能できる。また、トランジスタＭ１２から出力される電圧を電圧ＶＢＧ１とすると、ＶＢＧ１＝ＶＢＧ０＋Ｖｔｈ１の関係が成り立つ。トランジスタＭ１２の第１端子をＧＮＤにすることで、ノードＮＤに書き込まれた負電位を保持することができる。
図４（Ａ）に示すトランジスタＭ１２では、ノードＮＤに負電位を供給した後第１端子をＧＮＤにするとＶｇが０Ｖとなる。よって、Ｖｇが０Ｖの時のＩｄ（「カットオフ電流」ともいう。）が小さいことが好ましい。カットオフ電流を十分小さくすることで、ノードＮＤに書き込まれた負電位を長期間保持することができる。
トランジスタＭ１２のチャネル長は、トランジスタＭ１１のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ１１のチャネル長を１μｍ未満とした場合、トランジスタＭ１２のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。トランジスタＭ１２のチャネル長を長くすることで、トランジスタＭ１２は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＭ１２はソースとドレイン間の耐圧を高くすることができる。トランジスタＭ１２のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１１０と、トランジスタＭ１１との接続を容易にすることができて好ましい。
トランジスタＭ１２には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
トランジスタＭ１２はトランジスタＭ１１よりも小さいカットオフ電流が要求される。一方で、トランジスタＭ１１はトランジスタＭ１２よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタＭ１２はトランジスタＭ１１よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ１１はトランジスタＭ１２よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
また、電圧保持回路１２０は、直列に接続された複数のトランジスタＭ１２で構成されていてもよい（図４（Ｂ）、（Ｃ）参照。）。
〔温度検知回路１３０〕
温度検知回路１３０は、温度センサ１３１と、アナログ－デジタル変換回路（「ＡＤＣ」ともいう。）１３２を有する（図５参照。）。
温度センサ１３１は、半導体装置１００の温度をセンシングし、温度に応じたアナログ信号ＶＡを出力する機能を有する。温度センサ１３１としては、例えば、白金、ニッケルまたは銅などの測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどを用いることができる。
アナログ－デジタル変換回路１３２は、アナログ信号ＶＡをｎビット（ｎは１以上の整数）のデジタル信号ＶＤに変換する機能を有する。デジタル信号ＶＤは温度検知回路１３０から出力され、電圧制御回路１４０に供給される。
温度検知回路１３０で検出したアナログ信号の温度情報をデジタル信号に変換して出力することで、配線抵抗および寄生容量による信号の減衰や、ノイズの影響を低減することができる。よって、温度検知回路１３０が電圧制御回路１４０から離れた位置に設けられている場合であっても、温度情報を電圧制御回路１４０に正確に伝えることができる。
〔電圧制御回路１４０〕
図２（Ａ）を用いて説明したように、ＯＳトランジスタは、低温になるほどＶｔｈがプラス側にシフトしてオン電流が低下する。その結果、回路の動作速度が低下する。また、高温になるほどＶｔｈがマイナス側にシフトし、カットオフ電流が増大する。これは、回路にとって動作可能な温度範囲を狭めてしまう要因となる。電圧制御回路１４０を用いてノードＮＤに動作温度に応じた補正電圧を印加することで、半導体装置１００の出力端子ＶＯＵＴから出力される電圧を補正し、出力端子ＶＯＵＴと電気的に接続された回路の動作可能な温度範囲を広げることが出来る。
電圧制御回路１４０は、ロジック回路１４５、および電圧生成回路１４６を有する（図１（Ｂ）参照。）。ロジック回路１４５は、温度検知回路１３０から供給されたデジタル信号（温度情報）を電圧生成回路１４６に供給する機能を有する。例えば、温度検知回路１３０から供給されたシリアル信号をパラレル信号に変換して電圧生成回路１４６に供給する。また、温度検知回路１３０から供給されたｎビットのデジタル信号を、ｍビット（ｍは１以上の整数）のデジタル信号に変換して電圧生成回路１４６に供給する機能を有する。
電圧生成回路１４６は、ロジック回路１４５から供給されたｍビットのデジタル信号を２ｍ段階の電圧に変換して出力する機能を有する。図１（Ｂ）では、ｍが４の場合を例示している。図１（Ｂ）において、電圧生成回路１４６は、バッファＢＦ１、バッファＢＦ２、バッファＢＦ３、バッファＢＦ４、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ４、および容量素子Ｃ８を有する。
ロジック回路１４５が出力する４ビットのデジタル信号は、バッファＢＦ１乃至バッファＢＦ４の入力に供給される。具体的には、４ビットのデジタル信号の１桁目の情報がバッファＢＦ１に入力され、２桁目の情報がバッファＢＦ２に入力され、３桁目の情報がバッファＢＦ３に入力され、４桁目の情報がバッファＢＦ４に入力される。
容量素子Ｃ１の一方の電極はバッファＢＦ１の出力と電気的に接続され、他方の電極は出力端子ＯＵＴと電気的に接続される。容量素子Ｃ２の一方の電極はバッファＢＦ２の出力と電気的に接続され、他方の電極は出力端子ＯＵＴと電気的に接続される。容量素子Ｃ４の一方の電極はバッファＢＦ３の出力と電気的に接続され、他方の電極は出力端子ＯＵＴと電気的に接続される。容量素子Ｃ８の一方の電極はバッファＢＦ４の出力と電気的に接続され、他方の電極は出力端子ＯＵＴと電気的に接続される。
電圧制御回路１４０の出力端子ＯＵＴから出力される電圧を「電圧ＶＢｉａｓ」と呼ぶ。電圧制御回路１４０の出力端子ＯＵＴは、半導体装置１００のノードＮＤと電気的に接続される。
電圧制御回路１４０からノードＮＤに印加する電圧は、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ４、および容量素子Ｃ８の合成容量と、ノードＮＤに生じる寄生容量の比で決定される。容量素子Ｃ１の容量値は、該寄生容量の容量値より十分大きいことが好ましい。具体的には、容量素子Ｃ１の容量値は、該寄生容量の容量値の５倍以上が好ましく、１０倍以上がより好ましい。
また、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ４、および容量素子Ｃ８の容量値は、全て同じ容量値としてもよいが、少なくとも一部もしくは全部を異なる容量値であることが好ましい。本実施の形態では、容量素子Ｃ２の容量値を容量素子Ｃ１の容量値の２倍とし、容量素子Ｃ４の容量値を容量素子Ｃ１の容量値の４倍とし、容量素子Ｃ８の容量値を容量素子Ｃ１の容量値の８倍とする。このようにすることで、電圧制御回路１４０からノードＮＤに１６段階の電圧を供給することができる。
図６（Ａ）乃至（Ｃ）に、温度変化に対する電圧ＶＢｉａｓの電圧変化の一例を示す。図６（Ａ）乃至（Ｃ）の横軸は、温度をリニアスケールで示している。また、図６（Ａ）乃至（Ｃ）の縦軸は、電圧ＶＢｉａｓをリニアスケールで示している。トランジスタＭ１１がＯＳトランジスタである場合、電圧ＶＢｉａｓの大きさは、トランジスタＭ１１の動作温度が高くなるほど、小さくなるように変化することが好ましい（図６（Ａ）参照。）。また、目的や用途に応じて、動作温度が高くなるほど、大きくなるように変化してもかまわない（図６（Ｂ）参照。）。また、電圧ＶＢｉａｓの大きさは、温度変化に対して非線形に変化してもよい（図６（Ｃ）参照。）。温度変化に対する電圧ＶＢｉａｓの電圧変化は、ロジック回路１４５で設定することができる。
＜半導体装置１００の動作例＞
図７は半導体装置１００の動作例を説明するタイミングチャートである。本実施の形態では、トランジスタＭ１１がＯＳトランジスタであり、動作温度が１００℃～－５０℃の範囲で変化する場合に、電圧ＶＢｉａｓが０Ｖ～７．５Ｖの範囲で直線的に変化する動作例について説明する。また、動作温度が２０℃の時に電圧ＶＢＧが－３Ｖになるものとする。
また、温度検知回路１３０からは、４ビットのデジタル信号ＶＤが出力されるものとする。本実施の形態では、動作温度が１００℃の時にデジタル信号ＶＤとして”００００”が出力され、動作温度が－５０℃の時に”１１１１”が出力されるものとする。
また、容量素子Ｃ１の一方の電極に接続するバッファＢＦ１の出力がＬ電位からＨ電位に変化すると、容量素子Ｃ１の他方の電極の電位が０．５Ｖ上昇するものとする。また、容量素子Ｃ２の一方の電極に接続するバッファＢＦ２の出力がＬ電位からＨ電位に変化すると、容量素子Ｃ２の他方の電極の電位が１．０Ｖ上昇するものとする。また、容量素子Ｃ４の一方の電極に接続するバッファＢＦ３の出力がＬ電位からＨ電位に変化すると、容量素子Ｃ４の他方の電極の電位が２．０Ｖ上昇するものとする。また、容量素子Ｃ８の一方の電極に接続するバッファＢＦ４の出力がＬ電位からＨ電位に変化すると、容量素子Ｃ８の他方の電極の電位が４．０Ｖ上昇するものとする。
〔期間Ｔ０〕
期間Ｔ０はリセット期間である。期間Ｔ０において、バッファＢＦ１乃至バッファＢＦ４の各出力からＬ電位（０Ｖ）を出力する。また、電圧ＶＢＧ０を－７Ｖとし、トランジスタＭ１２をオン状態にする。よって、電圧ＶＢＧが－７Ｖになる。期間Ｔ０において、温度検知回路１３０は、デジタル信号ＶＤの出力を停止してもよい。また、温度検知回路１３０の動作を停止してもよい。
〔期間Ｔ１〕
期間Ｔ１において、トランジスタＭ１２をオフ状態にする。ノードＮＤの電圧が－７Ｖに保持される。よって、電圧ＶＢＧも－７Ｖのままである。
〔期間Ｔ２〕
期間Ｔ２において、温度検知回路１３０から電圧制御回路１４０にデジタル信号ＶＤ（温度情報）が供給される。例えば、２０℃を示すデジタル信号ＶＤとして”１０００”を電圧制御回路１４０に供給する。
ロジック回路１４５は、バッファＢＦ１乃至バッファＢＦ４に、デジタル信号ＶＤに応じた電位を入力する。具体的には、デジタル信号ＶＤが”１０００”である場合、バッファＢＦ１乃至バッファＢＦ３の出力がＬ電位、バッファＢＦ４の出力がＨ電位になるように、バッファＢＦ１乃至バッファＢＦ４を制御する。
すると、電圧制御回路１４０の電位が４Ｖ上昇する。すると、ノードＮＤの電圧が－７Ｖから－３Ｖに変化し、電圧ＶＢＧが－３Ｖになる。
〔期間Ｔ３〕
期間Ｔ３において、温度検知回路１３０から電圧制御回路１４０にデジタル信号ＶＤ（温度情報）が供給される。例えば、５０℃を示すデジタル信号ＶＤとして”０１０１”を電圧制御回路１４０に供給する。
期間Ｔ２と同様に、ロジック回路１４５は、バッファＢＦ１乃至バッファＢＦ４に、デジタル信号ＶＤに応じた電位を入力する。デジタル信号ＶＤが”０１０１”のとき、バッファＢＦ１の出力がＨ電位、バッファＢＦ２の出力がＬ電位、バッファＢＦ３の出力がＨ電位、バッファＢＦ４の出力がＬ電位になる。すると、電圧ＶＢＧが－４．５Ｖになる。
〔期間Ｔ４〕
期間Ｔ４において、温度検知回路１３０から電圧制御回路１４０にデジタル信号ＶＤ（温度情報）が供給される。例えば、－２０℃を示すデジタル信号ＶＤとして”１１００”を電圧制御回路１４０に供給する。
期間Ｔ２および期間Ｔ３と同様に、ロジック回路１４５は、バッファＢＦ１乃至バッファＢＦ４に、デジタル信号ＶＤに応じた電位を入力する。デジタル信号ＶＤが”１１００”のとき、バッファＢＦ１の出力がＬ電位、バッファＢＦ２の出力がＬ電位、バッファＢＦ３の出力がＨ電位、バッファＢＦ４の出力がＨ電位になる。すると、電圧ＶＢＧが－１．０Ｖになる。
このようにして、温度変化に応じて電圧ＶＢＧを変化させることが出来る。また、トランジスタＭ１１の電気特性の温度変化を考慮しない場合、必要以上に大きな電圧をトランジスタＭ１１の第２ゲートに印加することになる。必要以上に大きな電圧が、トランジスタＭ１１の第２ゲートに長時間印加されると、トランジスタＭ１１の電気特性が劣化し、信頼性を損ねる恐れがある。本発明の一態様によれば、温度変化に応じてトランジスタＭ１１の第２ゲートに印加する電圧を変化させることができる。よって、必要最低限の電圧をトランジスタＭ１１の第２ゲートに印加することができる。本発明の一態様によれば、トランジスタＭ１１を含む半導体装置の信頼性を高めることができる。
また、一定時間毎にリセット期間（期間Ｔ０）を設けて、ノードＮＤの電圧をリフレッシュしてもよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１に記載の半導体装置１００を用いた記憶装置について説明する。
＜記憶装置＞
図８は、記憶装置の構成例を示すブロック図である。記憶装置３００は、周辺回路３１１、セルアレイ４０１、および半導体装置１００を有する。周辺回路３１１は、ローデコーダ３２１、ワード線ドライバ回路３２２、ビット線ドライバ回路３３０、出力回路３４０、コントロールロジック回路３６０を有する。
ワード線ドライバ回路３２２は、配線ＷＬに電位を供給する機能を有する。ビット線ドライバ回路３３０は、カラムデコーダ３３１、プリチャージ回路３３２、増幅回路３３３、および書き込み回路３３４を有する。プリチャージ回路３３２は、配線ＳＬ（図示せず）などをプリチャージする機能を有する。増幅回路３３３は、配線ＢＩＬまたは配線ＲＢＬから読み出されたデータ信号を増幅する機能を有する。なお、配線ＷＬ、配線ＳＬ、配線ＢＩＬ、および配線ＲＢＬは、セルアレイ４０１が有するメモリセル４１１に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路３４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置３００の外部に出力される。
記憶装置３００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路３１１用の高電源電圧（ＶＤＤ）、セルアレイ４０１用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置３００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ３２１およびカラムデコーダ３３１に入力され、ＷＤＡＴＡは書き込み回路３３４に入力される。
コントロールロジック回路３６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ３２１、カラムデコーダ３３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路３６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
セルアレイ４０１を構成するトランジスタにＯＳトランジスタを適用することができる。また、周辺回路３１１を構成するトランジスタにＯＳトランジスタを適用することができる。セルアレイ４０１と周辺回路３１１を、ＯＳトランジスタを用いて形成することで、セルアレイ４０１と周辺回路３１１を、同一の製造工程で作製することが可能になり、製造コストを低く抑えることができる。
〔セルアレイの構成例〕
図９にセルアレイ４０１の構成例を示す。セルアレイ４０１は、一列にｍ（ｍは１以上の整数である。）個、一行にｎ（ｎは１以上の整数である。）個、計ｍ×ｎ個のメモリセル４１１を有し、メモリセル４１１は行列状に配置されている。図９では、メモリセル４１１のアドレスも併せて表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは、１以上ｍ以下の整数であり、ｊは、１以上ｎ以下の整数である。）のアドレスに位置しているメモリセル４１１を図示している。なお、セルアレイ４０１とワード線ドライバ回路３２２とを接続している配線の数は、メモリセル４１１の構成、一列中に含まれるメモリセル４１１の数などによって決まる。また、セルアレイ４０１とビット線ドライバ回路３３０とを接続している配線の数は、メモリセル４１１の構成、一行中に含まれるメモリセル４１１の数などによって決まる。
〔メモリセルの構成例〕
図１０に、上述のメモリセル４１１に適用できるメモリセル４１１Ａ乃至メモリセル４１１Ｅの構成例を示す。
［ＤＯＳＲＡＭ］
図１０（Ａ）に、ＤＲＡＭ型のメモリセル４１１Ａの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）呼ぶ。メモリセル４１１Ａは、トランジスタＭ１１と、容量素子ＣＡと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＧＮＤＬと接続されている。配線ＧＮＤＬは、低レベル電位（基準電位という場合がある。）を与える配線である。
配線ＢＩＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みおよび読み出しは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を電気的に接続することによって行われる。
また、上述した記憶装置３００が有するメモリセルは、メモリセル４１１Ａに限定されず、回路構成の変更を行うことができる。
トランジスタＭ１１をメモリセルに用いる場合は、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。また、ＯＳトランジスタの半導体層に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることが好ましい。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体を用いることが好ましい。
インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１１としてＯＳトランジスタを用いることによって、トランジスタＭ１１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１１Ａ、メモリセル４２０、メモリセル４３０に対して多値データ、またはアナログデータを保持することができる。
トランジスタＭ１１としてＯＳトランジスタを適用することにより、ＤＯＳＲＡＭを構成することができる。
［ＮＯＳＲＡＭ］
図１０（Ｂ）に、２つのトランジスタと１つの容量素子を有するゲインセル型（「２Ｔｒ１Ｃ型」ともいう。）のメモリセル４１１Ｂの回路構成例を示す。メモリセル４１１Ｂは、トランジスタＭ１１と、トランジスタＭ３と、容量素子ＣＢと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＷＢＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＢＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＢＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線ＢＬには、基準電位を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ３のゲートの電位を保持する。
データの読み出しは、配線ＢＬと配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース－ドレイン間に流れる電流、およびトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、およびトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、上述した記憶装置３００が有するメモリセルは、メモリセル４１１Ｂに限定されず、回路の構成を適宜変更することができる。
例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図１０（Ｃ）に示す。メモリセル４１１Ｃは、メモリセル４１１Ｂの配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ１１の第２端子、およびトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル４１１Ｃは、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
なお、メモリセル４１１Ｂにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１にＯＳトランジスタを用いて、メモリセル４１１Ｂおよびメモリセル４１１Ｃのような２Ｔｒ１Ｃ型のメモリセルを用いた記憶装置をＮＯＳＲＡＭ（Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）という。
なお、トランジスタＭ３のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ）とすることができる（以後、Ｓｉトランジスタと呼称する。）。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
また、図１０（Ｄ）に、３トランジスタ１容量素子のゲインセル型（「３Ｔｒ１Ｃ型」ともいう。）のメモリセル４１１Ｄの回路構成例を示す。メモリセル４１１Ｄは、トランジスタＭ１１、トランジスタＭ５、およびトランジスタＭ６と、容量素子ＣＣと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＬは、書き込みワード線として機能し、配線ＲＬは、読み出しワード線として機能する。
配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ５のゲートの電位を保持する。
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＬに高レベル電位を印加することによって行われる。配線ＲＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、および配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、上述した記憶装置３００が有するメモリセルは、回路の構成を適宜変更することができる。
なお、メモリセル４１１Ｄにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１としてＯＳトランジスタを適用した３Ｔｒ１Ｃ型のメモリセル４１１Ｄは、前述したＮＯＳＲＡＭの一態様である。
なお、本実施の形態で説明したトランジスタＭ５およびＭ６のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ５およびＭ６としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
［ｏｘＳＲＡＭ］
図１０（Ｅ）に、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型のメモリセル４１１Ｅの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＳＲＡＭを、ｏｘＳＲＡＭと呼ぶ。なお、図１０（Ｅ）に示すメモリセル４１１Ｅは、バックアップ可能なＳＲＡＭ型のメモリセルである。
メモリセル４１１Ｅは、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、有する。また、トランジスタＭ７およびトランジスタＭ８は、トランジスタＭ１１に相当する。なお、トランジスタＭ７乃至トランジスタＭ１０は、バックゲートを有するトランジスタである。なお、トランジスタＭＳ１、およびトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、およびトランジスタＭＳ４は、ｎチャネル型トランジスタである。
トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＬと接続され、トランジスタＭ７のバックゲートは、配線ＢＧＬ１と接続されている。
トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＬと接続され、トランジスタＭ８のバックゲートは、配線ＢＧＬ２と接続されている。
トランジスタＭＳ１の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと接続されている。
トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続され、トランジスタＭ９のバックゲートは、配線ＢＧＬ３と接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続され、トランジスタＭ１０のバックゲートは、配線ＢＧＬ４と接続されている。
容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。
配線ＢＩＬおよび配線ＢＩＬＢは、ビット線として機能し、配線ＷＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、およびトランジスタＭ１０の導通状態、非導通状態を制御する配線である。
配線ＢＧＬ１乃至配線ＢＧＬ４は、それぞれトランジスタＭ７乃至トランジスタＭ１０のバックゲートに電位を印加するための配線として機能する。
配線ＢＧＬ１乃至配線ＢＧＬ４は、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。なお、記憶装置３００に複数の半導体装置１００を設け、配線ＢＧＬ１乃至配線ＢＧＬ４をそれぞれ異なる半導体装置１００と電気的に接続してもよい。配線ＢＧＬ１乃至配線ＢＧＬ４に任意の電位を印加することによって、それぞれトランジスタＭ７乃至トランジスタＭ１０のしきい値電圧を増減することができる。
配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。
ところで、メモリセル４１１Ｅは、トランジスタＭＳ１乃至トランジスタＭＳ２によってインバータループを構成しているので、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、およびトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、およびトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、および容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子ＣＤ１の第１端子の電位、および容量素子ＣＤ２の第１端子の電位を保持する。
データの読み出しは、あらかじめ配線ＢＩＬおよび配線ＢＩＬＢを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子ＣＤ１の第１端子の電位が、メモリセル４１１Ｅのインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル４１１Ｅのインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬおよび配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、および容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬまたは配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
なお、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを用いることが好ましい。トランジスタＭ７乃至トランジスタＭ１０にＯＳトランジスタを用いることによって、メモリセル４１１Ｅに書き込んだデータを長時間保持することができるため、メモリセル４１１Ｅのリフレッシュの頻度を少なくすることができる。また、メモリセル４１１Ｅのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１１Ｅに対して多値データ、またはアナログデータを保持することができる。
なお、トランジスタＭＳ１乃至トランジスタＭＳ４のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、メモリセルにＯＳトランジスタを用いることで、メモリセルへの電力供給を停止してもメモリセルに書き込まれた情報を長期間保持することができる。よって、情報の読み書きが必要の無い期間に、周辺回路３１１の一部または全部への電力供給を停止させることができる。
１つの半導体装置１００を全てのメモリセルと電気的に接続してもよい。また、記憶装置３００に複数の半導体装置１００を設けて、１列毎または複数列毎に複数のメモリセルと１つの半導体装置１００を電気的に接続してもよい。また、１行毎または複数行毎に複数のメモリセルと１つの半導体装置１００を電気的に接続してもよい。また、セルアレイに含まれる複数のメモリセルを複数のブロックに分けて、１ブロック毎または複数のブロック毎に１つの半導体装置１００を設けてもよい。
本実施の形態で説明したメモリセルは、ＣＰＵやＧＰＵなどに含まれる、レジスタおよびキャッシュなどの記憶素子に用いることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置３００の断面構成例について図面を用いて説明する。
＜記憶装置の構造例＞
図１１に、記憶装置３００の一部の断面を示す。図１１に示す記憶装置３００は、基板２３１上に、層３１０および層３２０を積層している。図１１では、基板２３１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。
〔層３１０〕
図１１において、層３１０は、基板２３１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図１１では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２３１の一部に形成される。集積回路に高速動作が求められる場合は、基板２３１として単結晶半導体基板を用いることが好ましい。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２３２によってそれぞれ電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
また、基板２３１上に絶縁層２３４が設けられ、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
〔層３２０〕
層３２０は、層３１０上に設けられる。層３２０は、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図１１では、トランジスタ３６８ａおよびトランジスタ３６８ｂのチャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、上記実施の形態に示したトランジスタＭ１１に相当する。よって、トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂにＯＳトランジスタを用いることが好ましい。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。絶縁層３６４上に、絶縁層３６５および絶縁層３６６が設けられている。また、電極３６７が、絶縁層３６１乃至絶縁層３６６中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。
また、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂ上に、絶縁層３７１、絶縁層３７２、および絶縁層３７３が形成され、絶縁層３７３上に電極３７５が形成されている。電極３７５はコンタクトプラグ３７４を介して電極３６７と電気的に接続される。
また、電極３７５上に、絶縁層３７６、絶縁層３７７、絶縁層３７８、および絶縁層３７９が設けられている。また、電極３８０が、絶縁層３７６乃至絶縁層３７９中に埋設されている。電極３８０は、電極３７５と電気的に接続されている。
また、電極３８０および絶縁層３７９の上に、絶縁層３８１および絶縁層３８２が設けられている。
＜変形例＞
図１２に記憶装置３００Ａの一部の断面を示す。記憶装置３００Ａは記憶装置３００の変形例である。記憶装置３００Ａは、層３１０Ａおよび層３２０を有する。記憶装置３００Ａでは、基板２３１として絶縁性基板（例えば、ガラス基板）を用いる。
層３１０Ａは、トランジスタ２６８ａ、トランジスタ２６８ｂ、および容量素子２６９ａを有する。層３１０Ａに含まれるトランジスタに薄膜トランジスタ（例えば、ＯＳトランジスタ）を用いる。層３１０Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、層３１０Ａを単極性の集積回路にすることができる。記憶装置３００Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、記憶装置３００Ａを単極性の記憶装置にすることができる。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、およびｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置を提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が－６０℃以下、好ましくは－１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０－７Ｐａから１×１０－４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０－４Ｐａ以下、好ましく５×１０－５Ｐａ以下とすることが好ましい。
〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示した半導体装置などに用いることができるトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図１３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０の構造例を説明する。図１３（Ａ）はトランジスタ５１０の上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１３（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０と、層間膜として機能する絶縁層５１１、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、および絶縁層５８４を示している。また、トランジスタ５１０と電気的に接続し、コンタクトプラグとして機能する導電層５４６（導電層５４６ａ、および導電層５４６ｂ）と、配線として機能する導電層５０３と、を示している。
トランジスタ５１０は、第１のゲート電極として機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、第２のゲート電極として機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁層５５０と、第２のゲート絶縁層として機能する絶縁層５２１、絶縁層５２２、および絶縁層５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電層５４０ａと、ソースまたはドレインの他方として機能する導電層５４０ｂと、絶縁層５７４とを有する。
また、図１３に示すトランジスタ５１０では、酸化物５３０ｃ、絶縁層５５０、および導電層５６０が、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。また、酸化物５３０ｃ、絶縁層５５０、および導電層５６０は、導電層５４０ａ、および導電層５４０ｂとの間に配置される。
絶縁層５１１、および絶縁層５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁層５１１は、水または水素などの不純物が、基板側からトランジスタ５１０に混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層５１１より基板側からトランジスタ５１０側に拡散するのを抑制することができる。
例えば、絶縁層５１２は、絶縁層５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。ここで、導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。なお導電層５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０３を２層以上の多層膜構造としてもよい。なお、導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０において、導電層５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電層５０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０の閾値電圧を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ５１０の閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層５０５と、導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層５６０の電界と、第２のゲート電極としての機能を有する導電層５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層５１４、および絶縁層５１６は、絶縁層５１１または絶縁層５１２と同様に、層間膜として機能する。例えば、絶縁層５１４は、水または水素などの不純物が、基板側からトランジスタ５１０に混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層５１４より基板側からトランジスタ５１０側に拡散するのを抑制することができる。また、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電層５０５は、絶縁層５１４および絶縁層５１６の開口の内壁に接して導電層５０５ａが形成され、さらに内側に導電層５０５ｂが形成されている。ここで、導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。なお、トランジスタ５１０では、導電層５０５ａおよび導電層５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電層５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。なお、導電層５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５２１、絶縁層５２２、および絶縁層５２４は、第２のゲート絶縁体としての機能を有する。
また、絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、トランジスタ５１０の周辺部からトランジスタ５１０への水素等の不純物の混入を抑制する層として機能する。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁層５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層を得ることができる。
なお、図１３には、第２のゲート絶縁体として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電層５４０ａと導電層５４０ｂは、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電層５４０ａと、導電層５４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１３では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電層５４０上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層５７４を成膜する際に、導電層５４０が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電層５４０の材料選択の幅を広げることができる。例えば、導電層５４０に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、第１のゲート絶縁体として機能する。絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁層５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層５５０は、第２のゲート絶縁体と同様に、積層構造としてもよい。ゲート絶縁体として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、導電層５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５８０と、トランジスタ５１０との間に絶縁層５７４を配置する。絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁層５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５８０、絶縁層５８２、および絶縁層５８４は、層間膜として機能する。
絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁層５８０、および絶縁層５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０は、絶縁層５８０、絶縁層５８２、および絶縁層５８４に埋め込まれた導電層５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電層５４６の材料としては、導電層５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電層５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０の構造例を説明する。図１４（Ａ）はトランジスタ５２０の上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５２０はトランジスタ５１０の変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０と異なる点について説明する。
トランジスタ５２０は、導電層５４０（導電層５４０ａ、および導電層５４０ｂ）と、酸化物５３０ｃ、絶縁層５５０、および導電層５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ５２０へ拡散することを抑制することができる。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１５（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５３５の構造例を説明する。図１５（Ａ）はトランジスタ５３５の上面図である。図１５（Ｂ）は、図１５（Ａ）に一点鎖線で示すＬ１－Ｌ２部位の断面図である。図１５（Ｃ）は、図１５（Ａ）に一点鎖線で示すＷ１－Ｗ２部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５３５はトランジスタ５１０の変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０と異なる点について説明する。
トランジスタ５１０では、絶縁層５７４の一部が絶縁層５８０に設けられた開口部内に設けられ、導電層５６０の側面を覆うように設けられている。一方で、トランジスタ５３５では絶縁層５８０と絶縁層５７４の一部を除去して開口が形成されている。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ－ＯＳを用いることが好ましい。ＣＡＡＣ－ＯＳ等の結晶性を有する酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５３５は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物と、当該Ｉｎ－Ｇａ－Ｚｎ酸化物上のＧａ－Ｚｎ酸化物との積層構造、またはＩｎ－Ｇａ－Ｚｎ酸化物と、当該Ｉｎ－Ｇａ－Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ－Ｇａ－Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５３５は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁層５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁層５５０側に拡散しうるＩｎを抑制することができる。絶縁層５５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い表示装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置３００が組み込まれた電子部品の例を、図１６（Ａ）、（Ｂ）を用いて説明を行う。
図１６（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１６（Ａ）に示す電子部品７００はＩＣチップであり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した記憶装置３００が設けられている。図１６（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図１６（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置３００が設けられている。
電子部品７３０では、記憶装置３００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置３００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１６（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図１７を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などのオーディオ信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲の画像を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、テレビジョン受像（ＴＶ）装置７２００、スマートフォン７２１０、ＰＣ７２２０（パーソナルコンピュータ）、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１８にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図１８（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図１８（Ｂ）はＳＤカードの外観の模式図であり、図１８（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図１８（Ｄ）はＳＳＤの外観の模式図であり、図１８（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：半導体装置、１１０：電圧生成回路、１２０：電圧保持回路、１３０：温度検知回路、１３１：温度センサ、１３２：アナログ－デジタル変換回路、１４０：電圧制御回路、１４５：ロジック回路、１４６：電圧生成回路

Claims (6)

  1. 第１回路と、第２回路と、第３回路と、第４回路と、出力端子と、を有する半導体装置であって、
    前記第１回路は、前記第２回路に電圧を供給する機能有し、
    前記第２回路は、前記出力端子に第１電圧を供給する機能と、前記出力端子の電圧を保持する機能と、を有し、
    前記第３回路は、温度情報を取得する機能と、前記温度情報に応じたデジタル信号を前記第４回路に供給する機能と、を有し、
    前記第４回路は、前記デジタル信号に応じた第２電圧を出力する機能を有し、
    前記出力端子の電圧は、前記第１電圧と前記第２電圧を合計した電圧であり、
    前記出力端子は、第１のトランジスタのバックゲートと電気的に接続され、
    前記第２回路が有する第２のトランジスタのチャネル長は、前記第１のトランジスタのチャネル長よりも大きい、半導体装置。
  2. 請求項１において、
    前記第２回路は、前記第２のトランジスタを含む複数のトランジスタを有し、
    前記複数のトランジスタは、直列に接続されている、半導体装置。
  3. 請求項２において、
    前記第２のトランジスタは、チャネル形成領域に酸化物半導体を含む、半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記出力端子は、第３のトランジスタのバックゲート及び第４のトランジスタのバックゲートと電気的に接続され、
    前記第２のトランジスタのチャネル長は、前記第３のトランジスタのチャネル長及び前記第４のトランジスタのチャネル長よりも大きい、半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記第４回路は、複数の容量素子を有し、
    前記複数の容量素子は、それぞれが前記出力端子と電気的に接続する、半導体装置。
  6. 請求項５において、
    前記複数の容量素子は、それぞれ異なる容量値を有する、半導体装置。
JP2022122517A 2017-12-06 2022-08-01 半導体装置 Active JP7419453B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024001680A JP2024041876A (ja) 2017-12-06 2024-01-10 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2017234257 2017-12-06
JP2017234257 2017-12-06
JP2019557708A JP7117322B2 (ja) 2017-12-06 2018-11-30 半導体装置
PCT/IB2018/059489 WO2019111113A1 (ja) 2017-12-06 2018-11-30 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019557708A Division JP7117322B2 (ja) 2017-12-06 2018-11-30 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024001680A Division JP2024041876A (ja) 2017-12-06 2024-01-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2022166052A JP2022166052A (ja) 2022-11-01
JP7419453B2 true JP7419453B2 (ja) 2024-01-22

Family

ID=66750126

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2019557708A Active JP7117322B2 (ja) 2017-12-06 2018-11-30 半導体装置
JP2022122517A Active JP7419453B2 (ja) 2017-12-06 2022-08-01 半導体装置
JP2024001680A Pending JP2024041876A (ja) 2017-12-06 2024-01-10 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019557708A Active JP7117322B2 (ja) 2017-12-06 2018-11-30 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024001680A Pending JP2024041876A (ja) 2017-12-06 2024-01-10 半導体装置

Country Status (6)

Country Link
US (1) US11462538B2 (ja)
JP (3) JP7117322B2 (ja)
KR (1) KR20200096521A (ja)
CN (1) CN111418053A (ja)
TW (1) TWI779136B (ja)
WO (1) WO2019111113A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4135038A4 (en) * 2020-04-10 2024-02-21 Optohub Co., Ltd SEMICONDUCTOR IMAGE SENSOR
CN113964119A (zh) 2020-07-21 2022-01-21 联华电子股份有限公司 半导体元件
CN114420762A (zh) * 2020-10-28 2022-04-29 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制作方法和显示装置
US11450355B1 (en) 2021-05-03 2022-09-20 Powerchip Semiconductor Manufacturing Corporation Semiconductor memory with temperature dependence

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060279333A1 (en) 2004-05-19 2006-12-14 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP2016032112A (ja) 2014-07-25 2016-03-07 株式会社半導体エネルギー研究所 半導体装置
JP2017121046A (ja) 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5652133A (en) * 1979-10-04 1981-05-11 Fanuc Ltd Electric source for wire-cut electric spark machining
US4748418A (en) * 1986-11-12 1988-05-31 Crystal Semiconductor Corporation Quasi auto-zero circuit for sampling amplifiers
JPS6481082A (en) * 1987-09-24 1989-03-27 Fuji Photo Film Co Ltd Arithmetic circuit
JPH0621443A (ja) * 1992-04-17 1994-01-28 Nec Corp 半導体集積回路
US5461338A (en) 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
FR2817412A1 (fr) * 2000-11-30 2002-05-31 St Microelectronics Sa Filtre passe-bas ou passe-bande integre
US6538394B2 (en) * 2001-03-30 2003-03-25 Maxim Integrated Products, Inc. Current source methods and apparatus for light emitting diodes
US6587654B1 (en) * 2002-01-07 2003-07-01 Kabushiki Kaisha Toshiba Image forming apparatus
JP2007067275A (ja) 2005-09-01 2007-03-15 Matsushita Electric Ind Co Ltd 半導体素子およびそれを用いた半導体集積回路装置
JP4949265B2 (ja) * 2005-11-07 2012-06-06 シチズンホールディングス株式会社 温度補償型発振器およびその製造方法
JP2007201455A (ja) * 2005-12-28 2007-08-09 Matsushita Electric Ind Co Ltd 半導体集積回路装置
KR101928897B1 (ko) 2010-08-27 2018-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
DE112011102926B4 (de) * 2010-09-03 2018-10-11 Mitsubishi Electric Corp. Halbleiterbauteil
WO2012060032A1 (ja) 2010-11-04 2012-05-10 パナソニック株式会社 半導体集積回路
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
DE112011106046T5 (de) * 2011-12-27 2014-11-27 Mitsubishi Electric Corporation Energieversorgungsvorrichtung
CN102663980B (zh) * 2012-04-13 2014-10-29 北京京东方光电科技有限公司 一种栅极驱动电路的控制电路及其工作方法、液晶显示器
DE102013207324A1 (de) 2012-05-11 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
JP6021443B2 (ja) 2012-05-31 2016-11-09 キヤノン株式会社 電子機器
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6003453B2 (ja) * 2012-09-21 2016-10-05 富士通株式会社 温度センサー及び温度補償発振器
US9759564B2 (en) * 2013-03-15 2017-09-12 Fairchild Semiconductor Corporation Temperature and power supply calibration
CN104036740B (zh) * 2014-05-16 2017-04-19 京东方科技集团股份有限公司 栅极驱动电路的控制电路、工作方法和显示装置
CN106796918A (zh) 2014-10-10 2017-05-31 株式会社半导体能源研究所 半导体装置、电路板及电子设备
US10192871B2 (en) 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060279333A1 (en) 2004-05-19 2006-12-14 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP2016032112A (ja) 2014-07-25 2016-03-07 株式会社半導体エネルギー研究所 半導体装置
JP2017121046A (ja) 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
JP7117322B2 (ja) 2022-08-12
TW201929152A (zh) 2019-07-16
US20200373302A1 (en) 2020-11-26
CN111418053A (zh) 2020-07-14
JP2022166052A (ja) 2022-11-01
JP2024041876A (ja) 2024-03-27
TWI779136B (zh) 2022-10-01
KR20200096521A (ko) 2020-08-12
JPWO2019111113A1 (ja) 2020-12-03
US11462538B2 (en) 2022-10-04
WO2019111113A1 (ja) 2019-06-13

Similar Documents

Publication Publication Date Title
JP7419453B2 (ja) 半導体装置
JP7390453B2 (ja) 記憶装置
JP7430760B2 (ja) 記憶装置
KR102602338B1 (ko) 기억 장치
JP2024097866A (ja) 記憶装置
JP2024036493A (ja) 半導体装置
JP2024019354A (ja) 記憶装置
JP7171226B2 (ja) 記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230711

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240110

R150 Certificate of patent or registration of utility model

Ref document number: 7419453

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150