JP2007201455A - 半導体集積回路装置 - Google Patents

Abstract

【課題】電源回路の電力効率を加味して供給電圧値を決定し、被電源供給回路と電源回路を合わせた半導体集積回装置全体の消費電力を削減する。
【解決手段】半導体集積回路１Ｅに対して電源回路１Ｃのレギュレータ回路１１Ｃ及び２１Ｃから電源電圧及び基板電圧を電力検知補正回路１Ｄを介して供給する。レジスタ１３Ｄにはレギュレータの電力効率値が格納され、演算器１４Ｄに各種検知情報と電力値を入力してレギュレータ回路１１Ｃ及び２１Ｃの電力値と電力効率を積算し、半導体集積回路１Ｅと電源回路１Ｃの電力和を出力する。ＬＵＴ１５Ｄには半導体集積回路１Ｅの各種検知情報に対応した最小電力実現情報が格納され、演算器１４Ｄの出力と比較し、電力和が最小電力値になるようにレギュレータ回路１１Ｃ及び２１Ｃの基準電圧値を定める可変抵抗Ｒ１ａ及びＲ２ａを制御する。
【選択図】図１

Description

本発明は、電源回路から供給する電力の電力効率を加味して被電源供給回路へ適正な電圧を供給することにより、半導体集積回路装置全体の消費電力の削減を図る技術に関する。

半導体集積回路においては、多数の絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴと略記する）が設けられるとともに、微細化プロセスによりチャネル長を短くし、ゲート酸化膜厚を薄くする等により高集積化や動作速度の向上が図られているが、閾値の低下や電力消費量に対するリーク電流の占める割合が大きくなっている点が問題となり、その対策が望まれている。

リーク電流を抑えるために、半導体集積回路で構成されるプロセッサやＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）等では、ＤＶＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ）技術により、電源回路から供給される電圧値をプロセッサやＳＯＣの処理量の大きさに応じて動的に可変制御し、低消費電力化を実現している。

また、ＭＯＳＦＥＴの閾値やリーク電流はソース−基板間電圧やソース−ドレイン間電圧を調整することによりある程度制御できることは周知の事実であるが、近年の研究ではこのソース−基板電圧をある電圧値以下にすると、ＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）により、かえってリーク電流が増大することが指摘されている（例えば、非特許文献１参照）。

そこで、ＭＯＳＦＥＴのソースと基板の電圧が独立に制御される半導体集積回路において、内部に複数のＭＯＳＦＥＴで構成されたモニター回路と、モニター回路の電流リークを検出するリーク電流検出装置と、モニター回路それぞれに異なる基板電圧を供給する基板生成装置を備え、リーク電流検出装置から出力されたデータを比較し、半導体集積回路の基板電圧値をモニター回路で最小のデータ値が検出された基板電圧値に変更する技術が特許文献１に提案されている。
特開２００５−１９７４１１号公報 Ａ．Ｋｅｓｈａｖａｓｒｚｉ、他７名、"Ｅｆｆｅｃｔｉｖｅｎｅｓｓ ｏｆ Ｒｅｖｅｒｓｅ Ｂｏｄｙ Ｂｉａｓ ｆｏｒ Ｌｅａｋａｇｅ Ｃｏｎｔｒｏｌ ｉｎ Ｓｃａｌｅｄ Ｄｕａｌ Ｖｔ ＣＭＯＳ ＩＣｓ"、ＩＳＬＰＥＤ'０１ ＰＰ２０７−２１１

ＤＶＳ技術では半導体集積回路自身の電力が最小になるような電源電圧値を電源回路側に要求し、電源回路はその電圧値を半導体集積回路に供給する。しかしながら、半導体集積回路と電源回路の総電力を考えると必ずしも電力が最小にならない。なぜなら、電源回路の電力効率（電源変換効率）を考えると、供給電圧、供給電流によって電力効率は異なるからである。

その電力効率は、電源回路にレギュレータを使用した場合は約２５〜５０％であり、ＤＣ−ＤＣコンバータを使用した場合は約２５〜９９％であり、非常に幅が広い。すなわち、半導体集積回路の消費電力を最小にしても、電源回路の供給する電圧と電流での電力効率が低いと、半導体集積回路と電源回路の総電力はかえって増大する。

また、微細化プロセスが進むに連れて、ＢＴＢＴ現象のためにソース-ドレイン間リーク電流よりもドレイン-基板間リークの方が顕著になるため、特許文献１に提案された基板電圧制御技術により半導体集積回路のドレイン電流を最小にするように基板電圧を印加しても、半導体集積回路と電源回路の総電力を考えると必ずしも電力が最小にならない。なぜなら、ＭＯＳ基板の電圧値、基板電流によって電源回路の電源効率（出力電源電圧値に対する電力変換効率）は異なるからである。

本発明は上記問題点を解決するもので、電力効率を加味して電源回路から供給する電圧値を決定し、被電源供給回路と電源回路を合わせた全体としての消費電力を削減することができる半導体集積回路装置を提供することを目的とする。

本発明の半導体集積回路装置は、電源回路を有し、前記電源回路が供給する電力値と前記電源回路の電源効率値を用いて前記電源回路からの供給電圧を補正する。本構成により、電力効率を加味した半導体集積回路装置の低消費電力化が可能になる。

上記構成において、電源回路はレギュレータ回路である態様がある。これにより、半導体集積回路装置を小面積にすることができ、あまり電流を消費しない被電源供給回路に電力を供給する場合に低コスト化、低消費電力化を容易に実現することができる。

上記構成において、電源回路はＤＣ−ＤＣコンバータ回路である態様がある。これにより、電流消費量の大きい被電源供給回路に電力を供給する場合に対処することができる。

上記構成において、電源回路が供給する電力値は、電源回路の電源供給線を用いて検知する態様がある。これにより、供給する電力を容易に求めることができる。

上記構成において、電源回路が供給する電力値は、電源回路の電源供給線に電力を供給する電源回路の第１のトランジスタの制御電圧を用いて検知する態様がある。これにより、供給する電圧の電圧降下を起こすことなく、供給する電力を容易に求めることができる。

上記構成において、電源回路が供給する電力値は、電源回路の電源供給線に挿入された第１のインダクスタンス素子に対して近接配置された第２のインダクスタンス素子を用いて検知する態様がある。これにより、供給する電圧の電圧降下を起こすことなく、供給する電力を容易に求めることができる。

上記構成において、電源回路が供給する電力値は、電源回路の電源供給線の電圧値と電源供給線に挿入された抵抗の値を用いて検知する態様がある。これにより、供給する電力を容易に求めることができる。

上記構成において、電源回路が供給する電力値は、前記第２のトランジスタのソース−ドレイン間に流れる電流値を用いて検知する態様がある。これにより、供給する電圧の電圧降下を起こすことなく、供給する電力を容易に求めることができる。

上記構成において、電源回路が供給する電力値は、前記第２のインダクスタンス素子に流れる電流値を用いて検知する態様がある。これにより、供給する電圧の電圧降下を起こすことなく、供給する電力を容易に求めることができる。

上記構成において、電源回路が供給する電力値は、電源回路の電源供給線の電圧値をデジタル値に変換して用いる態様がある。これにより、ＭＯＳで構成されるデジタル回路にデータを伝達することが可能となり、半導体集積回路装置を小面積化することができる。

上記構成において、電源回路が供給する電力値は、前記第２のトランジスタのソース−ドレイン間に流れる電流値をデジタル値に変換して用いる態様がある。これにより、ＭＯＳで構成されるデジタル回路にデータを伝達することが可能となり、半導体集積回路装置を小面積化することができる。

上記構成において、電源回路が供給する電力値は、前記第２のインダクスタンス素子に流れる電流値をデジタル値に変換して用いる態様がある。これにより、ＭＯＳで構成されるデジタル回路にデータを伝達することが可能となり、半導体集積回路装置を小面積化することができる。

上記構成において、電源回路が供給する電力値は、前記第２のトランジスタのソース−ドレイン間に流れる電流値を電圧値に変換して用いる態様がある。これにより、アナログ回路にデータを伝達することが可能となり、被電源供給回路の素子がバイポーラなどの場合にＭＯＳを製造することが不要になり、半導体集積回路装置を低コスト化することができる。

上記構成において、電源回路が供給する電力値は、前記第２のインダクスタンス素子に流れる電流値を電圧値に変換して用いる態様がある。これにより、アナログ回路にデータを伝達することが可能となり、被電源供給回路の素子がバイポーラなどの場合にＭＯＳを製造することが不要になり、半導体集積回路装置を低コスト化することができる。

上記構成において、電源回路が供給する電力値は、前記電源供給線の電圧値を周波数に変換して用いる態様がある。これにより、アナログ回路にデータを伝達することが可能となり、被電源供給回路の素子がバイポーラなどの場合にＭＯＳを製造することが不要になり、半導体集積回路装置を低コスト化することができる。

上記構成において、電源回路が供給する電力値は、前記第２のトランジスタのソース−ドレイン間に流れる電流値を周波数に変換して用いる態様がある。これにより、アナログ回路にデータを伝達することが可能となり、被電源供給回路の素子がバイポーラなどの場合にＭＯＳを製造することが不要になり、半導体集積回路装置を低コスト化することができる。

上記構成において、電源回路が供給する電力値は、前記第２のインダクスタンス素子に流れる電流値を周波数に変換して用いる態様がある。これにより、アナログ回路にデータを伝達することが可能となり、被電源供給回路の素子がバイポーラなどの場合にＭＯＳを製造することが不要になり、半導体集積回路装置を低コスト化することができる。

上記構成において、電源回路が供給する電力に電源回路の電源効率をミキシングする機能を備えた態様がある。これにより、供給電力に対する電源効率を加味することができる。

上記構成において、電源回路が供給する電力値に電源回路の電源効率値を積算する機能をもつ演算器を備えた態様がある。これにより、供給電力に対する電源効率を積算することができる。

上記構成において、電源回路の出力電力値に応じた電源効率値を格納したレジスタを備えた態様がある。これにより、供給電力に対するそれぞれの電源効率値を格納することができ、要求された電源効率値を高速に出力することができる。

上記構成において、電源回路が供給する電力値と電源回路の出力電力値に応じた電源効率値を格納したレジスタの値とを乗算する乗算器を備えた態様がある。これにより、供給電力に応じた電源効率値を高速に積算でき、結果を出力できる。

上記構成において、前記演算器の出力値が最小になる電源回路の出力電力値の情報を出力するＬＵＴを備えた態様がある。これにより、電源効率を加味した最小電圧値を高速に決定することができる。

上記構成において、前記演算器の出力値が最小になるように電源回路の出力電圧値をシーケンシャルに補正する探索機能手段を備えた態様がある。これにより、電源効率を加味した最小電圧値を小面積で実現できる。

上記構成において、前記探索機能手段は、第１段階で前記演算器の出力値を粗く補正し、第２段階で前記演算器の出力値の精度を細かく補正する態様がある。これにより、ＬＵＴを用いるよりも小面積化が可能であり、ある程度早期に各供給電圧を電力効率を加味して最適化することができ、最終的に高精度に半導体集積回路装置全体を低消費電力化することができる。

上記構成において、電源回路が供給する電圧値は上限値と下限値が設定されている態様がある。これにより、被電源供給回路への過剰もしくは過小な電圧印加を未然に防ぐことができる。

上記構成において、前記上限値及び下限値は被電源供給回路からの情報で決定される態様がある。これにより、電力供給先の半導体集積回路への過剰もしくは過小な電圧印加を未然に高精度に防ぐことができる。

上記構成において、電源回路の出力は複数であり、その複数の出力から供給されるそれぞれの電力と電源効率をそれぞれミキシングした値を加算する加算手段を備えた態様がある。これにより、被電源供給回路へのそれぞれの印加電圧値の最適化ができ、半導体集積回路装置を高精度に低消費電力化することができる。

上記構成において、電源回路からの供給電圧を補正する手段は、前記レギュレータ回路のリファレンス電流源を調整する態様がある。これにより、電力効率の良い電圧補正が可能となる。

上記構成において、電源回路からの供給電圧を補正する手段は、前記レギュレータ回路のリファレンス電圧源を調整する態様がある。これにより、従来のリファレンス電圧を兼用することができ、小面積で電圧補正が可能となる。

上記構成において、電源回路からの供給電圧を補正する手段は、前記ＤＣーＤＣコンバーターのＬＣ部の素子特性を調整する態様がある。これにより、電圧補正範囲の自由度が向上し、より電力効率の良い電圧補正が可能となる。

上記構成において、電源回路からの供給電圧を補正する手段は、前記ＤＣＤＣコンバーターの発振器の入力周波数を調整する態様がある。これにより、従来の発振器を兼用することができ、小面積で電圧補正が可能となる。

上記構成において、電源回路の電力供給先は半導体集積回路である態様がある。これにより、電源回路と半導体集積回路全体の電力を削減することが可能となる。

上記構成において、電源回路の電力供給先は半導体集積回路の電源である態様がある。これにより、半導体集積回路がＤＶＳ制御される際の電源回路と半導体集積回路全体の電力を削減することが可能となる。

上記構成において、半導体集積回路装置を通信装置、情報再生装置、画像表示装置、電子装置、電子制御装置、移動体のいずれかに用いる態様がある。これにより、半導体集積回路を種々の分野に応用することが可能となる。

上記構成において、電源回路の電力供給先は半導体集積回路の基板電圧である態様がある。これにより、半導体集積回路が基板制御される際の電源回路と半導体集積回路全体の電力を削減することが可能となる。

上記構成において、電源回路の電力供給先は半導体集積回路の電源及び基板電圧である態様がある。これにより、半導体集積回路がＤＶＳ及び基板制御される際の電源回路と半導体集積回路全体の電力を削減することが可能となる。

上記構成において、電源回路からの供給電圧を補正する手段は、電源回路の複数の出力から供給されるそれぞれの電力と電源効率をそれぞれ乗じた値が最小になるようにそれぞれの供給電圧を制御する態様がある。これにより、電源回路とそれぞれの被電源供給回路との全体の電力を削減することが可能となる。

上記構成において、電源回路からの供給電圧を補正する手段は、電源回路の出力の一を順次選択し、選択した出力以外の出力の供給電圧を固定し、選択した出力の供給電圧を最小電圧から最大電圧まで変化させる操作を繰り返し、電源回路の複数の出力から供給されるそれぞれの電力と電源効率をそれぞれ乗じた値の和が最小になるようにそれぞれの供給電圧を制御する態様がある。これにより、電源回路と半導体集積回路を合わせた全体電力の最小値を小面積で実現することが可能となる。

上記構成において、被電源供給回路の半導体集積回路のスタンバイ遷移時に供給電圧の補正を開始する態様がある。これにより、被電源供給回路の電力削減が必要なときにのみ動作することが可能となり、電源回路と半導体集積回路を合わせた全体電力を時系列で削減することが可能となる。

上記構成において、被電源供給回路の半導体集積回路のストップ遷移時に供給電圧の補正を開始する態様がある。これにより、被電源供給回路の電力削減が必要なときにのみ動作することが可能となり、電源回路と半導体集積回路を合わせた全体電力を時系列で削減することが可能となる。

上記構成において、被電源供給回路の半導体集積回路の動作周波数が変化したときに供給電圧の補正を開始する態様がある。これにより、被電源供給回路の電力削減が必要なときにのみ動作することが可能となり、電源回路と半導体集積回路を合わせた全体電力を時系列で削減することが可能となる。

上記構成において、被電源供給回路の半導体集積回路の活性化率が変化したときに供給電圧の補正を開始する態様がある。これにより、被電源供給回路の電力削減が必要なときにのみ動作することが可能となり、電源回路と半導体集積回路を合わせた全体電力を時系列で削減することが可能となる。

上記構成において、被電源供給回路の半導体集積回路の電圧値が変化したときに供給電圧の補正を開始する態様がある。これにより、被電源供給回路の電力削減が必要なときにのみ動作することが可能となり、電源回路と半導体集積回路を合わせた全体電力を時系列で削減することが可能となる。

上記構成において、被電源供給回路の半導体集積回路が温度変化したときに供給電圧の補正を開始する態様がある。これにより、被電源供給回路の電力削減が必要なときにのみ動作することが可能となり、電源回路と半導体集積回路を合わせた全体電力を時系列で削減することが可能となる。

上記構成において、電源供給線において電源回路の近端及び遠端に電圧値検知回路が接続されている態様がある。これにより、電圧値の差分により消費電流を検知することが可能となる。

上記構成において、前記演算器は電源回路内に位置する態様がある。これにより、電源回路の電力をより削減することが可能となる。

上記構成において、前記レジスタファイルに格納された値は、電源回路の温度に応じた電力効率値の情報を含む態様がある。これにより、より高精度な電源回路の電力効率値を出力することが可能となり、半導体集積回路装置の電力をより削減することが可能となる。

上記構成において、前記レジスタファイルに格納された値は、電源回路の製造プロセスできばえに応じた電力効率値の情報を含む態様がある。これにより、より高精度な電源回路の電力効率値を出力することが可能となり、半導体集積回路装置の電力をより削減することが可能となる。

上記構成において、電源回路が供給する電圧値の下限値は、電力供給先の半導体集積回路で生成されるソフトエラー検知情報から決定される態様がある。これにより、未然に半導体集積回路の誤動作を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の下限値は、電力供給先の半導体集積回路で生成されるノイズマージン検知情報から決定される態様がある。これにより、未然に半導体集積回路の誤動作を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の下限値は、電力供給先の半導体集積回路で生成される温度検知情報から決定される態様がある。これにより、未然に半導体集積回路の誤動作を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の下限値は、電力供給先の半導体集積回路で生成される誤動作検知情報から決定される態様がある。これにより、未然に半導体集積回路の誤動作を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の上限値は、電力供給先の半導体集積回路で生成されるトランジスタ耐圧検知情報から決定される態様がある。これにより、未然に半導体集積回路の破壊を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の上限値は、電力供給先の半導体集積回路で生成されるクロストーク検知情報から決定される態様がある。これにより、未然に半導体集積回路の誤動作を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の上限値は、電力供給先の半導体集積回路で生成される温度検知情報から決定される態様がある。これにより、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の上限値は、電力供給先の半導体集積回路で生成されるラッチアップ検知情報から決定される態様がある。これにより、未然に半導体集積回路の過電流を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

上記構成において、電源回路が供給する電圧値の下限値は、電力供給先の半導体集積回路で生成される劣化検知情報から決定される態様がある。これにより、未然に半導体集積回路のデバイスの劣化を防ぐことが可能となり、より高精度に半導体集積回路装置の電力を削減することが可能となる。

本発明によれば、電源回路から供給する電力の電力効率を加味して被電源供給回路へ適正な電圧を供給することにより半導体集積回路装置全体の消費電力の削減を図るため、電力供給先の半導体集積回路が電圧制御をする場合にも、半導体集積回路装置全体の消費電力の削減を図ることが可能となる。

以下、本発明の実施の形態について図面を参照して説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１において、電池あるいはＡＣ電源１Ａから電源供給がなされ、ＤＣ電圧生成回路１Ｂにおいて直流電圧に整流され、電源回路１Ｃ及び電力検知補正回路１Ｄを介して被電源供給回路である半導体集積回路１Ｅに電圧が供給される。

電源回路１Ｃには２つのレギュレータ回路１１Ｃ及び２１Ｃが内蔵されている。一般にＤＣ電圧生成回路１Ｂと電源回路１Ｃはセットで１チップ化されているのが普通であるが、ここでは説明の都合上２つに分離している。

電源回路１Ｃからは被電源供給回路である半導体集積回路１Ｅに電源電圧とＰＭＯＳもしくはＮＭＯＳの基板電圧が供給される。この場合、レギュレータ回路１１Ｃから電源電圧が供給され、レギュレータ回路２１ＣからＰＭＯＳの基板電圧が供給される。

レギュレータ回路１１Ｃは、最大値１２Ｃと接地間を抵抗Ｒ１ａ及びＲ１ｂで分割した電位を基準電圧として、その基準電圧と同じ電圧値になるように半導体集積回路１Ｅに電圧を供給する。

最大値１２Ｃは、半導体集積回路１Ｅ内部の検知回路群において、信号線干渉による誤動作を検知するクロストーク検知回路、トランジスタのゲート耐圧を検知する耐圧検知回路、半導体集積回路内の温度を動的に検知する温度検知回路により決定された最大許容電圧値に設定される。

検知回路群は上記以外でもあっても良いし、すべて備えていないといけない訳でもない。要は、最大値１２Ｃは過剰電圧により半導体集積回路１Ｅが誤動作または破壊を起こすことを避けるための電圧値である。

Ｒ１ｂは可変抵抗であり、基準電圧が最小電圧値を下回らないように抵抗値が制御される。その抵抗値は、半導体集積回路１Ｅ内部の検知回路群において、放射線によるソフトエラーを検知するソフトエラー検知回路、ＳＲＡＭやドミノ回路やＣＭＯＳ回路などのＤＣノイズマージンを検知するノイズマージン検知回路、低電圧で集積回路の動作が誤動作を起こすのを検知するフェイル検知回路、温度検知回路により決定される。

要は、この最小電圧値は過小電圧により半導体集積回路１Ｅが誤動作を起こすことを避けるための電圧値である。半導体集積回路１Ｅの最大電圧と最小電圧が事前に分かっている場合は、Ｒ１ｂは可変抵抗でなくても良い。

レギュレータ回路２１Ｃは、最大値２２Ｃと接地間を抵抗Ｒ２ａ及びＲ２ｂで分割した電位を基準電圧として、その基準電圧と同じ電圧値になるように半導体集積回路１Ｅに基板電圧を供給する。

最大値２２Ｃは、半導体集積回路１Ｅ内部の検知回路において、経年劣化を監視する劣化検知回路で決定された最大許容電圧値に設定される。

検知回路は上記以外でもあっても良いし、すべて備えていないといけない訳でもない。要は、最大値２２Ｃは過大電圧により半導体集積回路１Ｅが過剰な劣化を起こさないようにするための電圧値である。

Ｒ２ｂは可変抵抗であり、基準電圧が最小電圧値を下回らないように抵抗値が制御される。その抵抗値は、半導体集積回路内の寄生バイポーラによる過電流を検知するラッチアップ検知回路により決定される。

要は、この最小電圧値は半導体集積回路内に過電流を流すことを避けるための電圧値である。半導体集積回路１Ｅの最大電圧と最小電圧が事前に分かっている場合は、Ｒ２ｂは可変抵抗でなくても良い。

ここで、基板電圧に印加する最大、最小の電圧値はＰＭＯＳの場合を説明した。ＮＭＯＳでは最大、最小の電圧値を決定する検知回路は逆に接続される。また、ＮＭＯＳの基板電圧を供給する場合は、最大値２２Ｃとある負電圧間で抵抗Ｒ２ａ及びＲ２ｂで分割された電位を基準電圧とする。

１Ｄは電力検知補正回路であり、電源回路１Ｃの電力を検知し、電源回路１Ｃの電力効率を考慮して電源回路１Ｃの供給電圧を補正する機能を有するものである。

電力検知補正回路１Ｄ内では、レギュレータ回路１１Ｃから半導体集積回路１Ｅの電源電圧入力端子への配線に直列に抵抗Ｒ１１Ｄが挿入され、抵抗Ｒ１１Ｄの両端がＡ／Ｄ変換器１１１Ｄ、１１２Ｄに接続される。また、レギュレータ回路２１Ｃから半導体集積回路１ＥのＰＭＯＳ基板電圧入力端子への配線に直列に抵抗Ｒ２１Ｄが挿入され、抵抗Ｒ２１Ｄの両端がＡ／Ｄ変換器２１１Ｄ、２１２Ｄに接続される。

加えて、電力検知補正回路１Ｄ内にはレジスタ１３Ｄが含まれる。レジスタ１３Ｄには、レギュレータの電力効率値が格納され、電源回路１Ｃ内のプロセスできばえ情報、温度情報、Ａ／Ｄ変換器１１１Ｄ、１１２Ｄ、２１１Ｄ、２１２Ｄの出力値がアドレス値として入力され、レギュレータ回路１１Ｃ、２１Ｃの電力効率値が出力される。

加えて、電力検知補正回路１Ｄ内には、Ａ／Ｄ変換器１１１Ｄ、１１２Ｄ、２１１Ｄ、２１２Ｄの出力値とレジスタ１３Ｄの出力値が入力され、電力値と電力効率値をミキシングするミキサー機能をもつ演算器１４Ｄが配置される。

これらはＣＭＯＳでも良いし、バイポーラであっても良い。要は、各電源回路のミキシングの実現が容易で、消費電力化、低コスト化が図られていれば良い。また、電源回路外において別チップで実現しても良いし、半導体集積回路１Ｅ内にあっても良い。

演算器１４Ｄによりレギュレータ回路１１Ｃ及び２１Ｃからの電力値と電力効率α１及びα２が積算され、その値が出力される。すなわち、演算器１４Ｄは半導体集積回路１Ｅと電源回路１Ｃの電力和を出力する。

その電力は、電源回路ＩＣの自己電力をＷ０、抵抗Ｒ１１Ｄの入出力端の電圧をＶ１ａ、Ｖ１ｂ、抵抗Ｒ２２Ｄの入出力端の電圧をＶ２ａ、Ｖ２ｂとして、数１のようになる。
（数１）
W0+V1b(V1a-V1b)/R11D/α1+V2b(V2a-V2b)/R22D/α2

さらに、電力検知補正回路１Ｄ内にＬＵＴ１５Ｄが配置される。ＬＵＴ１５Ｄには半導体集積回路１Ｅの温度、プロセスできばえ、周波数、活性化率情報に対応した最小電力を実現できる情報が格納されている。

演算器１４Ｄによる数１の現在値をその情報と比較し、供給電圧値が最小電力値になるようにレギュレータ回路１１Ｃ及び２１Ｃの基準電圧値を定める可変抵抗Ｒ１ａ及びＲ２ａを制御する。

なお、レギュレータ回路１１Ｃの自己電力Ｗ１１ｃ０とレギュレータ回路２１Ｃの自己電力Ｗ２１ｃ０を分離して考えるならば、電力和はそれぞれ数２と数３のようになる。これら出力をＬＵＴに入力し、レギュレータ回路１１Ｃ及び２１Ｃを個別に制御しても良い。
（数２）
W11c0+V1b(V1a-V1b)/R11D/α１
（数３）
W21c0+V2b(V2a-V2b)/R22D/α２

以上のように、被電源供給回路である半導体集積回路１Ｅの誤動作や破壊などを起こさない電圧範囲で、電源回路１Ｃから供給する電力の電力効率を加味して被電源供給回路へ適正な電圧を供給することにより、従来のような半導体集積回路１Ｅだけの低消費電力化ではなく、半導体集積回路装置全体の消費電力の削減を図ることが可能となる。

なお、電力検知補正回路１Ｄは常に動作していなくても良い。半導体集積回路１Ｅのモード遷移、例えば通常動作からスタンバイモード（動作周波数が０で電圧供給されている状態）への遷移、ストップモード（動作周波数が０で電圧供給されていない状態）からの復帰、周波数を意図的に変化させる場合、活性化率を意図的に変化させる場合（プロセッサなどでマルチスレッド技術を使用している場合のアプリケーションの切り替え時）、電源電圧及び基板電圧を意図的に変化させる場合、温度が変化した場合などにおいてのみ起動し、電源回路１Ｃが最適値に設定されると停止させることにより、時系列的な消費電力をさらに削減することができる。

（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体集積回路装置における電源回路の構成を示すブロック図である。本実施形態では、第１の実施形態におけるレギュレータ回路と電力検知補正回路による電力検知と最適電圧値設定について、第１の実施形態と異なる実現方法を示す。本実施形態によるレギュレータ回路は、あまり電流を消費しない被電源供給回路に電力を供給する場合に、小面積化、低コスト化の実現が容易な方式である。

図２において、レギュレータ２１Ｃはオペアンプ２ＢとＰＭＯＳ２Ｆから構成される。オペアンプ２Ｂの基準電圧は補正電圧値２１Ａから入力され、ＰＭＯＳ２Ｆのドレインから出力される電圧値が基準電圧値になるようにオペアンプ２Ｂの出力がＰＭＯＳ２Ｆのゲート電圧を制御する。従来のオペアンプ２Ｂの基準電圧入力端子をそのまま兼用できるので小面積化が実現できる。

また、ＰＭＯＳ２Ｆのソースすなわち電流源に補正電圧値２Ｃを入力している。ＰＭＯＳ２Ｆ自身が抵抗成分を持つため、２Ｆのソースドレイン間の電圧値が大きい場合に補正電圧値２Ｃを小さくすることにより、より電力効率の高い補正が可能となる。これによりレギュレータ回路２１Ｃの電力効率が増大する効果が得られる。

検知回路２ＤはＰＭＯＳ２Ｇ、ＮＭＯＳ２Ｈ、ＮＭＯＳ２Ｉ、抵抗２Ｊ、変換回路２Ｅからなる。ＰＭＯＳ２Ｆのゲート電圧を制御する信号線をＰＭＯＳ２Ｇに接続し、ＰＭＯＳ２Ｇのドレインに流れる電流量をＮＭＯＳ２Ｈ、ＮＭＯＳ２Ｉを介して、変換回路２Ｅに入力する。

その電流を変換回路２Ｅ内で電流値に応じた周波数に変換（Ｉ／Ｆ変換）、もしくは電流値に応じた電圧値に変換（Ｉ／Ｖ変換）する。また、一度電圧値に変換した後、演算器が使用可能な最適範囲の電流値に変換（Ｖ／Ｉ変換）しても良い。あるいは、ＮＭＯＳ２Ｉのドレインに抵抗２Ｊを接続し、その接合点を変換回路２Ｅに入力し、Ａ／Ｄ変換器でデジタル値に変換する。

検知回路の他の配置接続方法として、他の検知回路２Ｄの入力端子をＰＭＯＳ２Ｆのゲート電圧を制御する信号線に接続し、その電圧値をＡ／Ｄ変換器でデジタル値に変換することもできる。

上記構成における検知回路２Ｄの配置接続方法はレギュレータ回路の出力部に直接接続しないため、抵抗素子の挿入による供給線の電圧降下を避けることができる。

本実施形態ではＭＯＳによる構成例を示したが、バイポーラ素子やＦＥＴ素子でも同様に構成することができる。また、変換回路についても幾つかの例を示したが、これらはレギュレータ回路を形成するプロセスに最も好都合な素子を用いて構成することにより、レギュレータ回路の面積とコストを削減する効果が得られる。

（第３の実施形態）
図３は本発明の第３の実施形態に係る半導体集積回路装置における電源回路の構成を示すブロック図である。本実施形態では、第１の実施形態におけるレギュレータ回路をＤＣ−ＤＣコンバータで代替している。ＤＣ−ＤＣコンバータは被電源供給回路が大電流を消費する場合に有効な方式である。

図３において、ＰＷＭ３Ａは電力検知補正回路１Ｄからの補正電圧出力の一つを補正電圧３Ｑに入力し、その電圧値とＤＣ−ＤＣコンバータの出力値３Ｔを比較し、両者の電圧値が等しくなるように電圧制御オシレータ３Ｉの周波数を可変に制御する。

具体的には、電力検知補正回路１Ｄからの補正電圧出力の一つを補正電圧３Ｑとしてオペアンプ３Ｄに入力し、さらにＤＣ−ＤＣコンバータの出力値３Ｔをオペアンプ３Ｄに入力し、オペアンプ３Ｄからの出力をＰＭＯＳ３Ｅ、ＮＭＯＳ３Ｆ、ＮＭＯＳ３Ｇ、ＰＭＯＳ３Ｈを介して電圧制御オシレータ３Ｉを構成する遅延可変インバータ３Ｊに伝えることにより、その電流能力を制御する。

ＰＷＭ３Ａの出力はスイッチ回路３Ｋに入力される。スイッチ回路３ＫはＰＭＯＳ３Ｌ、ＰＭＯＳ３Ｍ、ＮＭＯＳ３Ｎ、ＮＭＯＳ３Ｏから構成される。ＰＭＯＳ３Ｌのゲート電圧は電力検知補正回路１Ｄからの補正電圧出力の一つをＶｒｅｆｐ３Ｒに入力することで電流値が制御される。ＮＭＯＳ３Ｏのゲート電圧は電力検知補正回路１Ｄからの補正電圧出力の一つをＶｒｅｆｎ３Ｓに入力することで電流値が制御される。

スイッチ回路３ＫのＰＭＯＳ３ＭとＮＭＯＳ３Ｎのドレイン接続点からの出力が、電力検知補正回路１Ｄからの出力で制御される可変インダクスタンス３Ｂの一端に接続され、可変インダクスタンス３Ｂの他端と可変コンデンサー３Ｃの接続点がＤＣ−ＤＣコンバータの出力３Ｔとなる。

このように、電力検知補正回路１Ｄからの補正電圧出力をさまざまな箇所に接続することによりＤＣ−ＤＣコンバータの電力効率を上げることが可能である。すなわち、電圧制御オシレータ３Ｉで消費する電力と、ＰＭＯＳ３Ｌの抵抗で消費する電力と、可変インダクスタンス３Ｂと可変コンデンサー３Ｃによる起電力が最小になるように最適化する自由度が向上し、消費電力をより低減することが可能となる。

検知回路２ＤはＰＭＯＳ３Ｌと並列に配置したＰＭＯＳ３Ｐのドレインを入力とする。そのドレインに流れる電流を周波数に変換（Ｉ／Ｆ）、もしくは電圧に変換（Ｉ／Ｖ）して出力する。抵抗をＰＭＯＳ３Ｐのドレインに接続し、検知回路２ＤのＡ／Ｄ変換器でデジタル値に変化する構成でも良い。

また、検知回路２Ｄは可変インダクスタンス３Ｂと相互作用を持たせたインダクスタンス３Ｕの片端を入力しても良い。この場合、インダクスタンス３Ｕに流れる電流を周波数もしくは電圧に変換して出力する。

上記構成における検知回路２ＤはＤＣ−ＤＣコンバータの出力部に接続しないため、抵抗素子の挿入による供給線の電圧降下を避けることができる。

また、これらの変換回路をＤＣ−ＤＣコンバータを形成するプロセスに最も好都合な素子を用いて構成することにより、ＤＣ−ＤＣコンバータの面積及びコストを削減できる効果が得られる。例えば、ＭＯＳを用いた製造プロセスではデジタル変換が好都合であり、バイポーラプロセスでは電流変換や周波数変換の演算器をアナログ回路で構成することが好都合である。

（第４の実施形態）
図４は本発明の第４の実施形態に係る半導体集積回路装置における最適化探索機能を示すフローチャートである。本実施形態では、第１の実施形態における電力検知補正回路１ＤのＬＵＴを他の探索機能手段で代替している。

図４において、電力検知補正回路１Ｄが起動するとＰＭＯＳの基板電圧値を補正するＳＴＥＰ１に移行する。ＳＴＥＰ１はＳＴＥＰ１．１とＳＴＥＰ１．２から構成される。

ＳＴＥＰ１．１では演算器の現在の出力値と前の出力値を比較する。前の出力値の方が小さければ基板供給電圧値を０．１Ｖ上昇させ、大きければ０．１Ｖ降下させる。この処理を繰り返すと比較結果が小大小もしくは大小大を繰り返す状態となる。そこでＳＴＥＰ１．１を終了させ、ＳＴＥＰ１．２に移行する。

ＳＴＥＰ１．２でもＳＴＥＰ１．１と同様に演算器の現在の出力値と前の出力値を比較する。今度は基板供給電圧値のステップ幅を０．０１Ｖに変更して繰り返し処理を実行させる。最終的に再び比較結果が小大小もしくは大小大を繰り返す状態となる。そこでＳＴＥＰ１．２を終了させ、このときの電力値をレジスタに格納してＳＴＥＰ２に移行する。

ＳＴＥＰ２では半導体集積回路１Ｅの電源電圧を下げ、再度ＳＴＥＰ１に戻る。これを半導体集積回路の上限電圧と下限電圧値の範囲内で繰り返し、電源回路１Ｃと半導体集積回路１Ｅの電力和を最小にする。

本実施形態の構成はＬＵＴを用いるよりも小面積で実現でき、ある程度早期に各供給電圧を電力効率を加味して最適化することができ、最終的に高精度に半導体集積回路装置全体を低消費電力化することが可能となる。さらに処理をシーケンシャルに行うため、搭載する素子数が少なくコスト削減が可能となる。

（応用形態）
図５は、本発明に係る半導体集積回路装置を備えた通信装置の概観を示す。携帯電話５００は、ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２を備えている。ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２は、本発明に係る半導体集積回路装置を有する半導体集積回路装置である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２並びにこれらを備えた携帯電話５００についてもまた低電力動作が可能となる。さらに、携帯電話５００が備えている半導体集積回路装置であってベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２以外のものについても、当該半導体集積回路装置が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。

図６は、本発明に係る半導体集積回路装置を備えた情報再生装置の概観を示す。光ディスク装置５１０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ５１１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ５１２とを備えている。そして、メディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２は、本発明に係る半導体集積回路装置を有する半導体集積回路装置である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２並びにこれらを備えた光ディスク装置５１０もまた低電力動作が可能となる。さらに、光ディスク装置５１０が備えている半導体集積回路装置であってメディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２以外のものについても、当該半導体集積回路装置が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。

図７は、本発明に係る半導体集積回路装置を備えた画像表示装置の概観を示す。テレビジョン受像機５２０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ５２１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ５２２とを備えている。そして、画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２は、本発明に係る半導体集積回路装置を有する半導体集積回路装置である。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２並びにこれらを備えたテレビジョン受像機５２０もまた低電力動作が可能となる。さらに、テレビジョン受像機５２０が備えている半導体集積回路装置であって画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２以外のものについても、当該半導体集積回路装置が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。

図８は、本発明に係る半導体集積回路装置を備えた電子装置の概観を示す。デジタルカメラ５３０は、本発明に係る半導体集積回路装置を有する半導体集積回路装置である信号処理ＬＳＩ５３１を備えている。本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ５３１及びこれを備えたデジタルカメラ５３０もまた低電力動作が可能となる。さらに、デジタルカメラ５３０が備えている半導体集積回路装置であって信号処理ＬＳＩ５３１以外のものについても、当該半導体集積回路装置が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。

なお、本発明に係る半導体集積回路装置を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路装置を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。

図９は、本発明の半導体集積回路装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観を示す。自動車５４０は、電子制御装置５５０を備えている。電子制御装置５５０は、本発明に係る半導体集積回路装置を有する半導体集積回路装置であって、自動車５４０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ５５１を備えている。また、自動車５４０は、ナビゲーション装置５４１を備えている。ナビゲーション装置５４１もまた電子制御装置５５０と同様に、本発明に係る半導体集積回路装置を有する半導体集積回路装置であるナビゲーション用ＬＳＩ５４２を備えている。

本発明に係る半導体集積回路装置は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ５５１及びこれを備えた電子制御装置５４０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ５４２及びこれを備えたナビゲーション装置５４１もまた低電力動作が可能となる。さらに、電子制御装置５５０が備えている半導体集積回路装置であってエンジン・トランスミッション制御ＬＳＩ５５１以外のものについても、当該半導体集積回路装置が備える論理回路を本発明に係る半導体集積回路装置とすることによって、上記と同様の効果を得ることができる。ナビゲーション装置５４１についても同様のことが言える。そして、電子制御装置５５０の低消費電力化によって、自動車５４０における消費電力も低減することができる。

なお、本発明に係る半導体集積回路装置を備えた電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路装置を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。

また、本発明に係る半導体集積回路装置を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。

本発明は、バッテリーなどを使用するモバイル用途向けの半導体集積回路装置、及びこれを用いた携帯電話やＩＣカード、並びに据え置き型の電気製品等に有用である。

本発明の第１の実施形態に係る半導体集積回路装置の構成を示すブロック図。 本発明の第２の実施形態に係る半導体集積回路装置における電源回路の構成を示すブロック図。 本発明の第３の実施形態に係る半導体集積回路装置における電源回路の構成を示すブロック図。 本発明の第４の実施形態に係る半導体集積回路装置における最適化探索機能を示すフローチャート。 本発明に係る半導体集積回路装置を備えた通信装置の概観図。 本発明に係る半導体集積回路装置を備えた情報再生装置の概観図。 本発明に係る半導体集積回路装置を備えた画像表示装置の概観図。 本発明に係る半導体集積回路装置を備えた電子装置の概観図。 本発明に係る半導体集積回路装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観図。

符号の説明

１Ａ 電池もしくはＡＣ電源
１Ｂ ＤＣ電圧生成回路
１Ｃ 電源回路
１Ｄ 電力検知補正回路
１Ｅ 被電源供給回路である半導体集積回路
１１Ｃ、２１Ｃ レギュレータ
１１１Ｄ、１１２Ｄ、２１１Ｄ、２１２Ｄ Ａ／Ｄ変換器
１３Ｄ レジスタ
１４Ｄ 演算器
１５Ｄ ＬＵＴ

Claims (62)

1. 電源回路を有し、前記電源回路が供給する電力値と前記電源回路の電源効率値を用いて前記電源回路からの供給電圧を補正する手段を備えることを特徴とする半導体集積回路装置。
2. 前記電源回路はレギュレータ回路であることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記電源回路はＤＣ−ＤＣコンバータ回路であることを特徴とする請求項１記載の半導体集積回路装置。
4. 前記電源回路が供給する電力値を、前記電源回路の電源供給線を用いて検知する手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
5. 前記電源回路が供給する電力値を、前記電源回路の電源供給線に電力を供給する前記電源回路の第１のトランジスタの制御電圧を用いて検知する手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
6. 前記電源回路が供給する電力値を、前記電源回路の電源供給線に挿入された第１のインダクスタンス素子に対して近接配置された第２のインダクスタンス素子を用いて検知する手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
7. 前記電源回路が供給する電力値を、前記電源回路の電源供給線の電圧値と前記電源供給線に挿入された抵抗の値を用いて検知する手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
8. 前記電源回路が供給する電力値を、前記電源回路の電源供給線に電力を供給する前記電源回路の第１のトランジスタの制御電圧信号を前記電源回路の第２のトランジスタの制御端子を接続し、前記第２のトランジスタのソース−ドレイン間に流れる電流値を用いて検知する手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
9. 前記電源回路が供給する電力値を、前記電源回路の電源供給線に挿入された第１のインダクスタンス素子に対して近接配置された第２のインダクスタンス素子に電流検知回路を接続し、前記第２のインダクスタンス素子に流れる電流値を用いて検知する手段を備えることを特徴とする請求項１記載の半導体集積回路装置。
10. 前記電源回路が供給する電力値を、前記電源供給線の電圧値をデジタル値に変換する手段を備えることを特徴とする請求項４記載の半導体集積回路装置。
11. 前記電源回路が供給する電力値を、前記第２のトランジスタのソース−ドレイン間に流れる電流値をデジタル値に変換する手段を備えることを特徴とする請求項８記載の半導体集積回路装置。
12. 前記電源回路が供給する電力値を、前記第２のインダクスタンス素子に流れる電流値をデジタル値に変換する手段を備えることを特徴とする請求項９記載の半導体集積回路装置。
13. 前記電源回路が供給する電力値を、前記第２のトランジスタのソース−ドレイン間に流れる電流値を電圧値に変換する手段を備えることを特徴とする請求項８記載の半導体集積回路装置。
14. 前記電源回路が供給する電力値を、前記第２のインダクスタンス素子に流れる電流値を電圧値に変換する手段を備えることを特徴とする請求項９記載の半導体集積回路装置。
15. 前記電源回路が供給する電力値を、前記電源供給線の電圧値を周波数に変換する手段を備えることを特徴とする請求項７記載の半導体集積回路装置。
16. 前記電源回路が供給する電力値を、前記第２のトランジスタのソース−ドレイン間に流れる電流値を周波数に変換する手段を備えることを特徴とする請求項８記載の半導体集積回路装置。
17. 前記電源回路が供給する電力値を、前記第２のインダクスタンス素子に流れる電流値を周波数に変換する手段を備えることを特徴とする請求項９記載の半導体集積回路装置。
18. 前記電源回路が供給する電力に前記電源回路の電源効率をミキシングする機能を備えたことを特徴とする請求項１記載の半導体集積回路装置。
19. 前記電源回路が供給する電力値に前記電源回路の電源効率値を積算する機能をもつ演算器を備えたことを特徴とする請求項１８記載の半導体集積回路装置。
20. 前記電源回路の出力電力値に応じた電源効率値を格納したレジスタを備えたことを特徴とする請求項１８記載の半導体集積回路装置。
21. 前記電源回路が供給する電力値と前記電源回路の出力電力値に応じた電源効率値を格納したレジスタの値とを乗算する乗算器を備えたことを特徴とする請求項１８記載の半導体集積回路装置。
22. 前記演算器の出力値が最小になる前記電源回路の出力電力値の情報を出力するＬＵＴを備えたことを特徴とする請求項１９記載の半導体集積回路装置。
23. 前記演算器の出力値が最小になるように前記電源回路の出力電圧値をシーケンシャルに補正する探索機能手段を備えたことを特徴とする請求項１９記載の半導体集積回路装置。
24. 前記探索機能手段は、第１段階で前記演算器の出力値を粗く補正し、第２段階で前記演算器の出力値の精度を細かく補正することを特徴とする請求項２３記載の半導体集積回路装置。
25. 前記電源回路が供給する電圧値は上限値及び下限値が設定されていることを特徴とする請求項１記載の半導体集積回路装置。
26. 前記上限値及び下限値は被電源供給回路からの情報で決定されることを特徴とする請求項２５記載の半導体集積回路装置。
27. 前記電源回路の出力は複数であり、前記電源回路の複数の出力から供給されるそれぞれの電力と前記電源回路の複数の出力のそれぞれの電源効率をそれぞれミキシングした値を加算する加算手段を備えたことを特徴とする請求項１記載の半導体集積回路装置。
28. 前記電源回路からの供給電圧を補正する手段は、前記レギュレータ回路のリファレンス電流源を調整することを特徴とする請求項２記載の半導体集積回路装置。
29. 前記電源回路からの供給電圧を補正する手段は、前記レギュレータ回路のリファレンス電圧源を調整することを特徴とする請求項２記載の半導体集積回路装置。
30. 前記電源回路からの供給電圧を補正する手段は、前記ＤＣ―ＤＣコンバーターのＬＣ部の素子特性を調整することを特徴とする請求項３記載の半導体集積回路装置。
31. 前記電源回路からの供給電圧を補正する手段は、前記ＤＣ―ＤＣコンバーターの発振器の入力周波数を調整することを特徴とする請求項３記載の半導体集積回路装置。
32. 前記電源回路の電力供給先は、半導体集積回路であることを特徴とする請求項１記載の半導体集積回路装置。
33. 前記電源回路の電力供給先は、半導体集積回路の電源であることを特徴とする請求項１記載の半導体集積回路装置。
34. 請求項１に記載の半導体集積回路装置を備えたことを特徴とする通信装置。
35. 請求項１に記載の半導体集積回路装置を備えたことを特徴とする情報再生装置。
36. 請求項１に記載の半導体集積回路装置を備えたことを特徴とする画像表示装置。
37. 請求項１に記載の半導体集積回路装置を備えたことを特徴とする電子装置。
38. 請求項１に記載の半導体集積回路装置を備えたことを特徴とする電子制御装置。
39. 請求項３８に記載の電子制御装置を備えたことを特徴とする移動体。
40. 前記電源回路の電力供給先は、半導体集積回路の基板電圧であることを特徴とする請求項１記載の半導体集積回路装置。
41. 前記電源回路の電力供給先は、半導体集積回路の電源及び基板電圧であることを特徴とする請求項１記載の半導体集積回路装置。
42. 前記電源回路からの供給電圧を補正する手段は、前記電源回路の複数の出力から供給されるそれぞれの電力に前記電源回路の複数の出力のそれぞれの電源効率をそれぞれ乗じた値が最小になるように前記電源回路からのそれぞれの供給電圧を制御することを特徴とする請求項２７記載の半導体集積回路装置。
43. 前記電源回路からの供給電圧を補正する手段は、前記電源回路の出力の一を順次選択し、前記選択した出力以外の出力の供給電圧を固定し、前記選択した出力の供給電圧を最小電圧から最大電圧まで変化させる操作を繰り返し、前記電源回路の複数の出力から供給されるそれぞれの電力に前記電源回路の複数の出力のそれぞれの電源効率をそれぞれ乗じた値の和が最小になるように前記電源回路からのそれぞれの供給電圧を制御することを特徴とする請求項２７記載の半導体集積回路装置。
44. 前記半導体集積回路のスタンバイ遷移時に前記供給電圧の補正を開始する手段を備えることを特徴とする請求項３２記載の半導体集積回路装置。
45. 前記半導体集積回路のストップ遷移時に前記供給電圧の補正を開始する手段を備えることを特徴とする請求項３２記載の半導体集積回路装置。
46. 前記半導体集積回路の動作周波数が変化したときに前記供給電圧の補正を開始する手段を備えることを特徴とする請求項３２記載の半導体集積回路装置。
47. 前記半導体集積回路の活性化率が変化したときに、前記供給電圧の補正を開始する手段を備えることを特徴とする請求項３２記載の半導体集積回路装置。
48. 前記半導体集積回路の電圧値が変化したときに、前記供給電圧の補正を開始する手段を備えることを特徴とする請求項３２記載の半導体集積回路装置。
49. 前記半導体集積回路が温度変化したときに、前記供給電圧の補正を開始する手段を備えることを特徴とする請求項３２記載の半導体集積回路装置。
50. 電圧値検知回路が具備され、前記電圧値検知回路は前記電源供給線において前記電源回路の近端及び遠端に接続されていることを特徴とする請求項４記載の半導体集積回路装置。
51. 前記演算器は前記電源回路内に位置することを特徴とする請求項１９記載の半導体集積回路装置。
52. 前記レジスタファイルに格納された値は、前記電源回路の温度に応じた電源効率値の情報を含むことを特徴とする請求項２０記載の半導体集積回路装置。
53. 前記レジスタファイルに格納された値は、前記電源回路の製造プロセスできばえに応じた電源効率値の情報を含むことを特徴とする請求項２０記載の半導体集積回路装置。
54. 前記下限値は、前記電源回路の電力供給先の半導体集積回路で生成されるソフトエラー検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
55. 前記下限値は、前記電源回路の電力供給先の半導体集積回路で生成されるノイズマージン検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
56. 前記下限値は、前記電源回路の電力供給先の半導体集積回路で生成される温度検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
57. 前記下限値は、前記電源回路の電力供給先の半導体集積回路で生成される誤動作検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
58. 前記上限値は、前記電源回路の電力供給先の半導体集積回路で生成されるトランジスタ耐圧検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
59. 前記上限値は、前記電源回路の電力供給先の半導体集積回路で生成されるクロストーク検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
60. 前記上限値は、前記電源回路の電力供給先の半導体集積回路で生成される温度検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
61. 前記上限値は、前記電源回路の電力供給先の半導体集積回路で生成されるラッチアップ検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。
62. 前記下限値は、前記電源回路の電力供給先の半導体集積回路で生成される劣化検知情報から決定されることを特徴とする請求項２５記載の半導体集積回路装置。

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