WO2012004935A1 - 半導体集積回路およびそれを備えた電子機器 - Google Patents

半導体集積回路およびそれを備えた電子機器 Download PDF

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WO2012004935A1
WO2012004935A1 PCT/JP2011/003289 JP2011003289W WO2012004935A1 WO 2012004935 A1 WO2012004935 A1 WO 2012004935A1 JP 2011003289 W JP2011003289 W JP 2011003289W WO 2012004935 A1 WO2012004935 A1 WO 2012004935A1
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semiconductor integrated
integrated circuit
power supply
circuit
potential
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PCT/JP2011/003289
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哲治 後藤
裕雄 山本
Original Assignee
パナソニック株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current

Definitions

  • the present invention relates to a power supply control system, and more particularly to power control in an electronic device provided with a power supply device and a semiconductor integrated circuit operating at its output voltage.
  • Non-Patent Document 1 An application circuit described in Non-Patent Document 1 is shown in FIG.
  • the smoothing coil 2203, the smoothing capacitance 2204 and the resistance voltage dividing circuit 2205 mounted on the substrate are connected to the power supply output terminal 2202 of the power supply IC 2201. Further, a power supply voltage is supplied to the SoC 2207 by connecting a power supply terminal 2208 of a SoC (System-on-a-chip) 2207 to a node 2206 to which the resistive voltage dividing circuit 2205 is connected.
  • SoC System-on-a-chip
  • An output voltage having a magnitude corresponding to the voltage VFB obtained by dividing the output voltage by the resistance voltage dividing circuit 2205 is generated by the power supply IC 2201 mainly composed of an analog circuit, and the SoC 2207 uses the output voltage as a reference voltage. Operate as received.
  • the resistor voltage dividing circuit 2205 is configured by a fixed resistor and the voltage dividing ratio is fixed, so that it is not possible to dynamically control the output voltage that has been set once. Further, the resistor voltage dividing circuit 2205 is disposed in the vicinity of the power supply IC 2201, and the power supply voltage accuracy is guaranteed only at the node 2206 near the power supply IC 2201.
  • the power supply voltage of the SoC 2207 fluctuates due to the component accuracy of the power supply wiring by the wirings from the power supply IC 2201 to the SoC 2207 and the resistance element of the resistance voltage dividing circuit 2205.
  • the performance of the SoC 2207 largely depends on the accuracy of the power supply potential of the power supply system. Therefore, a technology for dynamically and accurately controlling the power supply voltage of the SoC 2207 according to the component accuracy and the power supply wiring impedance is required.
  • the block diagram of the system described in the nonpatent literature 2 is shown in FIG.
  • This power supply system is configured as an electronic device that can control the power supply voltage dynamically and accurately.
  • the power supply IC 2301 has a PM (power management) function that enables dynamic control of the power supply voltage.
  • the SoC 2302 also includes a performance monitor circuit (HPM) 2303 that monitors characteristics such as circuit delay.
  • the power supply IC 2301 for PM has a digital control circuit 2305 that internally performs digital processing on the digital feedback signal 2304 output from the SoC 2302.
  • the signal 2306 digitally processed by the digital control circuit 2305 is converted into an analog signal 2307 by a built-in DAC (D / A converter) circuit, and the output voltage 2308 is controlled to be a voltage according to the required performance of the SoC 2302.
  • a voltage value necessary for normal circuit operation of the SoC 2302 is specified from the result monitored by the performance monitor circuit 2303, and the voltage value is output as a digital feedback signal 2304 to the power supply IC 2301 for PM.
  • Patent Document 1 the power supply voltage and substrate voltage that minimize the power of the power supply circuit (regulator) and the SoC are subjected to digital signal processing, and the resistance in the resistor voltage divider circuit of the regulator is adjusted so that the power supply voltage becomes a desired power supply voltage value. It has been proposed to change the value and change the reference voltage to realize system power reduction.
  • the above-described improved electronic device can only perform discrete voltage control according to the bit width of the digital signal according to the required performance of SoC 2302, and the variable step width of the power supply voltage supplied to SoC 2302 must be relatively large. I can not get it.
  • the step size of voltage control becomes finer by expanding the number of bits of digital signal according to the required performance of SoC 2302, but the logic control circuit for digital processing and its digital signal built in power supply IC 2301 are converted to analog signal
  • the scale of the DAC circuit or the like to be converted increases and the cost increases.
  • a semiconductor integrated circuit operating with the power supply voltage output from the power supply device generating a voltage according to the analog control signal is connected to the first terminal receiving the power supply voltage and the first terminal, An internal wire for distributing a power supply voltage to each part in the integrated circuit and a second terminal for outputting an analog control signal are provided, and an analog control signal having a magnitude corresponding to the potential of the internal wire is generated.
  • the semiconductor integrated circuit may include a potential monitor circuit that detects the potential of the internal wiring, and a potential control circuit that generates an analog control signal according to the potential detected by the potential monitor circuit.
  • the semiconductor integrated circuit further includes a circuit block capable of switching between a plurality of operation modes having different loads, and the potential control circuit responds to the operation mode of the circuit block after switching prior to switching of the operation mode of the circuit block.
  • An analog control signal of different magnitude may be generated.
  • the output voltage can be increased prior to that, so that the high load circuit block can be driven promptly after the switching of the operation mode.
  • the semiconductor integrated circuit includes a first IO circuit to which the first terminal is connected and a second IO circuit to which the second terminal is connected, and the first and second IO circuits are They may be electrically independent of each other.
  • an electronic apparatus can be configured that includes the semiconductor integrated circuit and a power supply device that generates a power supply voltage having a magnitude corresponding to an analog control signal output from the semiconductor integrated circuit and supplies the power supply voltage to the semiconductor integrated circuit.
  • the wiring for transmitting the analog control signal from the semiconductor integrated circuit to the power supply device may be shielded. According to this, it is possible to improve the noise resistance of the analog control signal.
  • a semiconductor integrated circuit operating with a power supply voltage output from a power supply device generating a voltage having a magnitude corresponding to a control signal having a voltage value of three or more values has a first terminal receiving the power supply voltage; And a second terminal for outputting a control signal, and generates a control signal having a magnitude corresponding to the potential of the internal wiring.
  • FIG. 1 is a block diagram showing the configuration of the electronic device according to the first embodiment.
  • FIG. 2 is a waveform diagram according to voltage control by the electronic device of FIG.
  • FIG. 3 is a block diagram showing another configuration of the electronic device of FIG.
  • FIG. 4 is a block diagram showing the configuration of the electronic device according to the second embodiment.
  • FIG. 5 is a waveform diagram according to voltage control by the electronic device of FIG.
  • FIG. 6 is a block diagram showing the configuration of the electronic device according to the third embodiment.
  • FIG. 7 is a block diagram showing a specific configuration of the potential control circuit.
  • FIG. 8 is a block diagram showing another configuration of the potential control circuit of FIG.
  • FIG. 9 is a block diagram showing still another configuration of the potential control circuit of FIG. FIG.
  • FIG. 10 is a block diagram showing the configuration of the electronic device according to the fourth embodiment.
  • FIG. 11 is a block diagram showing a configuration of SoC according to the electronic device of FIG.
  • FIG. 12 is a block diagram showing the configuration of the electronic device according to the fifth embodiment.
  • FIG. 13 is a block diagram showing the configuration of the electronic device according to the sixth embodiment.
  • FIG. 14 is a block diagram showing the configuration of the electronic device according to the seventh embodiment.
  • FIG. 15 is a block diagram of the SIP.
  • FIG. 16 is a block diagram of PoP.
  • FIG. 17 is a block diagram showing the configuration of the communication apparatus according to the eighth embodiment.
  • FIG. 18 is a block diagram showing the configuration of an AV apparatus according to a ninth embodiment.
  • FIG. 19 is a block diagram showing the configuration of the AV apparatus according to the tenth embodiment.
  • FIG. 20 is a block diagram showing the configuration of an imaging device according to the eleventh embodiment.
  • FIG. 21 is a block diagram showing configurations of an electronic control unit and a navigation apparatus according to a twelfth embodiment.
  • FIG. 22 is a circuit diagram showing a configuration of a conventional power supply system.
  • FIG. 23 is a circuit diagram showing the configuration of another conventional power supply system.
  • FIG. 1 is a block diagram showing the configuration of the electronic device according to the first embodiment.
  • the electronic device includes the power supply device 100 and the SoC 110.
  • the power supply apparatus 100 receives a continuously changing analog control signal Vctl as a feedback signal from the SoC 110, and generates a power supply voltage Vsrc having a magnitude corresponding to Vctl.
  • the power supply apparatus 100 has a general purpose power supply IC 107 and a smoothing circuit 109 configured on a PCB substrate.
  • the general-purpose power supply IC 107 can be configured by, for example, a step-down switching regulator IC.
  • General purpose power supply IC 107 may be another power supply IC.
  • the switch element is switching-controlled at a duty ratio corresponding to Vct1 to generate a rectangular wave voltage.
  • the smoothing circuit 109 by smoothing the rectangular wave voltage, an input voltage of, for example, about 5 V input from the power supply terminal 101 is stepped down to about 1.2 V to generate Vsrc.
  • the SoC 110 operates by receiving Vsrc at a terminal 103.
  • the SoC 110 generates Vct1 having a magnitude corresponding to the potential Vdd of the power supply line 114 that distributes Vsrc, and outputs Vct1 from the terminal 104.
  • the SoC 110 includes a potential monitoring circuit 112 that monitors Vdd, a potential control circuit 111 that generates Vctl, and a circuit block 113 that operates by being supplied with Vdd.
  • the circuit block 113 can be configured of a single logic circuit element, a plurality of logic circuit elements, or a single device or a plurality of devices.
  • the potential monitor circuit 112 detects Vdd and generates a control signal Ctl.
  • the potential control circuit 111 generates Vctl of a size corresponding to Ctl.
  • FIG. 2 is a waveform diagram showing an example of voltage control of the conventional configuration and the present embodiment.
  • FIG. 10 is a waveform diagram schematically showing what kind of voltage control is performed in the conventional example and the present embodiment according to the operating current Io flowing in the circuit block.
  • the conventional configuration is a configuration for generating a feedback signal based on a power supply voltage outside the SoC.
  • Vdd of SoC falls at time Tg1.
  • Vddd rises at time Tg4.
  • the specification of the power supply IC including the fluctuation range of these Vdd it is defined as voltage accuracy.
  • Vctl is generated according to Vdd determined by the parasitic impedance of the power supply line 114, and Vsrc controls Vsrc and Vdd.
  • Vsrc controls Vsrc and Vdd.
  • the potential monitor circuit 112 increases the control value of Ctl.
  • Vdd recovers to the typical voltage value Vtyp at time Tg2.
  • the potential monitor circuit 112 further increases the control value of Ctl. As a result, after time Tg3, Vdd rises, and the high load circuit block 113 can be driven.
  • Vdd becomes Vtyp at time Tg5.
  • the potential monitor circuit 112 further reduces the control value of Ctl.
  • Vdd becomes lower than V typ at time Tg6, and further power reduction is realized.
  • Vsrc can be dynamically controlled. Therefore, speeding-up and power reduction of the operation of the SoC 110 can be realized.
  • the resolution of voltage control can be made smaller than 1 mV unit or the like, and a highly efficient electronic device can be realized.
  • the cost of the electronic device can be reduced.
  • the potential monitor circuit 112 not only the potential monitor circuit 112 but also, for example, an operation error detection circuit, a noise margin detection circuit, a temperature detection circuit, a device finish detection circuit, a crosstalk noise detection circuit, a latch up detection circuit, a reliability deterioration detection circuit, an EM resistance detection circuit It is also possible to monitor various characteristics with a circuit, a delay characteristic detection circuit, a withstand voltage detection circuit or the like and to return the various characteristics as a feedback voltage to the power supply apparatus 100. In particular, the performance of the SoC 110 can be improved by monitoring the sensitive characteristics of the power supply voltage and controlling the power supply voltage based thereon.
  • the potential monitor circuit 112 may have a MOS-FET to which a power supply voltage VddH higher than the potential Vdd of the power supply line 114 is supplied (see FIG. 3).
  • This MOS-FET has a higher withstand voltage than the MOS-FET supplied with Vdd.
  • VddH is, for example, 1.8 V, 2.5 V, and 3.3 V.
  • the potential control circuit 111 may be connected to the power supply voltage VddH. Further, the potential control circuit 111 includes an analog circuit which operates by being supplied with the power supply voltage VddH. Either one of the potential monitor circuit 112 and the potential control circuit 111 may be connected to the power supply voltage VddH. According to this, it is possible to monitor Vdd with high accuracy and generate Vctl with high accuracy.
  • FIG. 4 is a block diagram showing the configuration of the electronic device according to the second embodiment.
  • the signal MODE is a signal indicating an operation mode according to the load of the circuit block 113.
  • the circuit block 113 is configured to be able to switch between a plurality of operation modes with different loads according to MODE. Before the operation mode of the circuit block 113 is switched according to MODE, the potential control circuit 111 generates Vctl of a size according to the operation mode of the circuit block 113 after switching.
  • FIG. 5 is a waveform diagram in the case where voltage control is performed in consideration of the operation mode.
  • the potential control circuit 111 When switching to the high-speed operation mode in which the circuit block 113 has a high load at time Th2, the potential control circuit 111 generates Vctl having a size corresponding to the high-speed operation mode at time Th1. As a result, Vsrc rises and Vdd rises. Then, when the circuit block 113 switches to the high-speed operation mode at time Th2 and the current Io increases, Vdd decreases, but then immediately recovers to the necessary voltage. When the circuit block 113 is in the low load operation mode, the potential control circuit 111 may generate Vctl of a size corresponding to the low load operation mode.
  • FIG. 6 is a block diagram showing the configuration of the electronic device according to the third embodiment.
  • the SoC 110 includes a memory circuit 619.
  • the memory circuit 619 records the Vdd monitored by the potential monitor circuit 112 as the data signal DATA2.
  • the memory circuit 619 records Vctl generated by the potential control circuit 111 as the data signal DATA1.
  • the memory circuit 619 may record only one of DATA1 and DATA2.
  • the data recorded in the memory circuit 619 is trimmed by the trimming device 620. Thereafter, the data recorded in the memory circuit 619 is reread into the potential monitor circuit 112 and the potential control circuit 111, and the potential monitor circuit 112 and the potential control circuit 111 regenerate Vctl and Ctl, respectively.
  • the precision of each signal can be improved by trimming the data signal recorded in the memory circuit 619 or the like.
  • the memory circuit 619 is a non-volatile memory
  • trimming or the like is possible even after the mounting of the set substrate.
  • chip ID information, device finish characteristics of the circuit block 113, temperature information, and the like may be recorded in the memory circuit 619.
  • FIG. 7 is a block diagram showing a specific configuration of potential control circuit 111.
  • the potential control circuit 111 has an analog buffer circuit, and can be configured of, for example, a voltage follower circuit.
  • the analog buffer circuit has a MOS-FET to which the power supply voltage VddH is supplied. This MOS-FET has a higher withstand voltage than the MOS-FET to which the power supply voltage VDD is supplied.
  • the potential control circuit 111 can be configured by the variable voltage dividing resistor 317 and the analog buffer circuit 318.
  • variable voltage dividing resistor 317 changes the resistance value according to the control signals CTLR1 and CTLR2 from the variable resistance control circuit 319 which receives the signal Ctl which is the output of the potential monitoring circuit 112, and variably divides the power supply voltage VddH. .
  • the analog buffer circuit 318 outputs the divided voltage as Vctl.
  • Variable resistance control circuit 319 not only changes the control values of control signals CTLR1 and CTLR2 according to signal Ctl, but also controls the control values of control signals CTLR1 and CTLR2 according to the characteristics / performance of circuit block 113. You may change it.
  • the phase compensation circuit 313 or the gain compensation circuit 313 is mounted between the input side and the output side of the analog buffer circuit 318.
  • a shield wire 314 such as a power supply voltage Vdd or a ground potential be made to run parallel to a high impedance wire.
  • the analog buffer circuit 318 and the phase / gain compensation circuit 313 in FIG. 7 may be omitted, and the voltage dividing node of the variable voltage dividing resistor 317 may be directly output as Vctl. As a result, it is not necessary to adjust the phase / gain of the analog buffer circuit 318, and the circuit area can be reduced.
  • phase compensation circuit 313 or the gain compensation circuit 313 may be mounted outside the SoC 110. According to these, the influence of noise on the divided voltage and the output of the analog buffer circuit 318 can be reduced, so that the accuracy of Vctl can be improved.
  • FIG. 10 is a block diagram showing the configuration of the electronic device according to the fourth embodiment.
  • a shield wiring 825 such as a stable ground potential GND runs parallel to the wiring through which the Vctl is transmitted from the SoC 110 to the power supply apparatus 100.
  • FIG. 11 is a block diagram showing a configuration of SoC 110 according to the present embodiment.
  • the SoC 110 includes an IO circuit 808 connected to the terminal 103 and an IO circuit 806 connected to the terminal 104.
  • the power supplies 804 and 805 of the IO circuit 806 are electrically separated from the power supplies such as the other IO circuits 808.
  • a shield wiring 816 such as a ground potential runs parallel to the wiring through which Vctl is transmitted.
  • a variable capacitance element 807 is connected between the transmission line of Vctl, the power supply line 114 and the ground line 115.
  • the transmission wiring of Vctl is capable of transmitting stable and high-precision Vctl because the mixing of noise from the periphery or the outside is blocked.
  • FIG. 12 is a block diagram showing the configuration of the electronic device according to the fifth embodiment.
  • the SoC 110 is a multi-block configuration in which two circuit blocks 113, two potential monitor circuits 112, and two potential control circuits 111 are mounted, for example.
  • the potential control circuit 111 outputs a feedback signal Fb which is an analog signal having a magnitude corresponding to Ctl.
  • the control circuit 913 generates an Mfb (multi-feedback) signal according to MODE. Further, the control circuit 913 instructs the MFB control circuit 912 as to which Fb should be fed back to the power supply apparatus 100 as Vctl.
  • the MFB control circuit 912 receives Fb and Mfb, and selects one of the two Fbs according to Mfb. Then, the MFB control circuit 912 feeds back the selected Fb to the power supply apparatus 100 as Vctl. This enables proper and stable voltage control even in the multi-block configuration.
  • FIG. 13 is a block diagram showing the configuration of the electronic device according to the sixth embodiment.
  • the SoC 110 is a multi-block configuration in which two circuit blocks 113, two potential monitor circuits 112, and two potential control circuits 111 are mounted, for example.
  • the circuit block 113 is supplied with Vdd according to Vsrc from the corresponding power supply apparatus 100.
  • the operating voltage of the circuit block 113 differs depending on the finish of the device, the function of the circuit block 113, etc. Can be further improved by supplying each of the individual power supplies 100.
  • FIG. 14 is a block diagram showing the configuration of the electronic device according to the seventh embodiment.
  • the determination circuit 2415 outputs DATA1 and DATA2 in the same SoC 110 as the signal IF to the determination circuit 2415 in the other SoC 110.
  • the determination circuit 2415 compares the IFs received from DATA 1 and DATA 2 in the same SoC 110 and the other SoC 110. Then, as a result of the comparison, the output control circuit 2404 is instructed as a signal to be fed back, that is, Vctl generated by the potential control circuit 111 in one of the SoCs 110. For example, when the determination circuit 2415 determines that Vctl generated by the potential control circuit 111 in the same SoC 110 should be fed back, it outputs the Vctl to the output control circuit 2404 in the same SoC 110. To direct.
  • the output control circuit 2404 outputs Vctl in accordance with the instruction of the determination circuit 2415.
  • the output control circuit 2404 may be mounted on one of the SoCs 110. In this case, in the SoC 110 in which the output control circuit 2404 is mounted, the determination circuit 2415 may instruct the output control circuit 2404 of Vctl to be fed back.
  • circuit block 113 may be mounted on any one SoC 110.
  • Vctl may be output from the other SoC 110.
  • the electronic device according to each of the above embodiments may be implemented as a SIP (System In Package) by mounting the power supply device 100, the SoC 110, the other LSIs 1004 and 1005, and the chip capacitor 1006 on the PCB substrate 1001. Is possible.
  • SIP System In Package
  • PoP Package On Package
  • the power supply device 100 can be realized by mounting the power supply device 100 on the PCB substrate 1007 and the SoC 110 under the PCB substrate 1008.
  • FIG. 17 is a block diagram showing the configuration of the communication apparatus according to the eighth embodiment.
  • the communication device is, for example, a mobile phone provided with the power supply device 100 and the SoC 110.
  • the SoC 110 is a baseband LSI and an application LSI, respectively.
  • the high frequency transmission / reception interface unit 1102 converts a signal received by the antenna into a power control signal Sctl1.
  • the external input interface unit 1103 converts a signal input from a keyboard or the like into a power control signal Sctl2.
  • voltage control is periodically performed by a timer in the baseband LSI, or voltage control according to Sctl1 is performed.
  • the application LSI performs voltage control according to Sctl2. As described above, even in the communication device, the operation can be speeded up and the power consumption can be reduced.
  • FIG. 18 is a block diagram showing the configuration of an AV apparatus according to a ninth embodiment.
  • the AV device is, for example, an optical disk device provided with the power supply device 100 and the SoC 110.
  • the SoC 110 is a media signal processing LSI that processes a signal read from an optical disk, and an error correction and servo processing LSI that performs error correction of the signal and servo control of an optical pickup.
  • the tuner unit 1302 converts a signal received by the antenna into a power control signal Sctl1.
  • the interface unit 1303 converts a signal input from a video input or the like into a power control signal Sctl2.
  • the media signal processing LSI and the error correction / servo processing LSI perform voltage control according to Sctl1 and Sctl2, respectively. As described above, even in the AV apparatus such as the optical disk apparatus, the operation can be speeded up and the power consumption can be reduced.
  • FIG. 19 is a block diagram showing the configuration of the AV apparatus according to the tenth embodiment.
  • the AV device is, for example, a television receiver including the power supply device 100 and the SoC 110.
  • the SoC 110 is an image / sound processing LSI that processes an image signal and an audio signal, and a display / sound source control LSI that controls devices such as a display screen and a speaker.
  • the network interface unit 1502 converts a signal received by an antenna or the like into a power control signal Sctl1.
  • the interface unit 1503 converts a signal input from a video input or the like into a power control signal Sctl2.
  • voltage control is performed according to Sctl1 and Sctl2, respectively. As described above, even with an AV device such as a television receiver, the operation can be speeded up and the power consumption can be reduced.
  • FIG. 20 is a block diagram showing the configuration of an imaging device according to the eleventh embodiment.
  • the imaging device is, for example, a digital video camera provided with the power supply device 100 and the SoC 110.
  • the SoC 110 is a signal processing LSI.
  • a CCD (Charge Coupled Device) interface unit 1702 converts a signal acquired from the CCD into a power control signal Sctl.
  • the interface unit 1703 converts a signal input from a video input or the like into Sctl.
  • the signal processing LSI performs voltage control according to Sctl. As described above, even in the imaging device, the operation can be speeded up and the power consumption can be reduced.
  • FIG. 21 is a block diagram showing configurations of an electronic control unit and a navigation apparatus according to a twelfth embodiment.
  • the electronic control device and the navigation device include the power supply device 100 and the SoC 110, and are mounted on a mobile object such as a car.
  • the SoC 110 is an engine / transmission control LSI and a navigation LSI, respectively.
  • the interface unit 1902 converts a signal input from an accelerator or the like into a power control signal Sctl1.
  • the navigation interface unit 1903 converts signals received by various antennas or the like into a power control signal Sctl2.
  • voltage control is performed according to Sctl1 and Sctl2, respectively. As described above, it is possible to speed up the operation and reduce the power consumption of the electronic control device and the navigation device mounted on the vehicle.
  • the semiconductor integrated circuit according to the present invention is useful for various electronic devices and the like for which fine voltage control and cost reduction are required because it is possible to perform voltage control with high resolution and high resolution while having a relatively simple configuration. It is.

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Abstract

　アナログ制御信号（Ｖｃｔｌ）に応じた大きさの電圧を生成する電源装置（１００）から出力される電源電圧（Ｖｓｒｃ）で動作する半導体集積回路（１１０）は、電源電圧を受ける第１の端子（１０３）と、第１の端子に接続され、当該半導体集積回路内部の各部に電源電圧を分配する内部配線（１１４）と、アナログ制御信号を出力する第２の端子（１０４）とを備え、内部配線の電位に応じた大きさのアナログ制御信号を生成する。

Description

半導体集積回路およびそれを備えた電子機器
　本発明は、電源制御システムに関し、特に、電源装置とその出力電圧で動作する半導体集積回路とを備えた電子機器における電源制御に関する。
　図２２に、非特許文献１に記載のアプリケーション回路を示す。この電源システムにおいては、電源ＩＣ２２０１の電源出力端子２２０２に、基板上で実装された、平滑コイル２２０３と平滑容量２２０４と抵抗分圧回路２２０５とが接続されている。さらに、抵抗分圧回路２２０５が接続されるノード２２０６にＳｏＣ（System-on-a-chip）２２０７の電源端子２２０８を接続することによりＳｏＣ２２０７に電源電圧を供給している。主にアナログ回路で構成された電源ＩＣ２２０１により、出力電圧が抵抗分圧回路２２０５により分圧された電圧ＶＦＢに応じた大きさの出力電圧が生成され、ＳｏＣ２２０７は、この出力電圧を基準に電源電圧として受けて動作する。このタイプの電子機器では、抵抗分圧回路２２０５が固定抵抗で構成され分圧比が固定されるため、一度設定された出力電圧を動的に制御することはできない。また、抵抗分圧回路２２０５は電源ＩＣ２２０１直近に配置し、かつ、電源ＩＣ２２０１近傍のノード２２０６でしか電源電圧精度が保証されない。よって、電源ＩＣ２２０１からＳｏＣ２２０７までの配線による電源配線のインピーダンスや抵抗分圧回路２２０５の抵抗素子などの部品精度によりＳｏＣ２２０７の電源電圧は変動してしまう。その結果、ＳｏＣ２２０７の性能は電源システムの電源電位の精度に大きく左右される。そこで、部品精度や電源配線インピーダンスに応じてＳｏＣ２２０７の電源電圧を動的かつ精度よく制御する技術が求められている。
　図２３に、非特許文献２に記載されているシステムの構成図を示す。この電源システムは、電源電圧を動的かつ精度よく制御できる電子機器の構成となっている。電源ＩＣ２３０１は、動的に電源電圧の制御を可能とするＰＭ（パワーマネージメント）機能を有する。また、ＳｏＣ２３０２は、回路遅延等の特性をモニタする性能モニタ回路（ＨＰＭ）２３０３を有する。ＰＭ用の電源ＩＣ２３０１は、ＳｏＣ２３０２から出力されたデジタルフィードバック信号２３０４を内部でデジタル処理するデジタル制御回路２３０５を有する。デジタル制御回路２３０５でデジタル処理された信号２３０６が内蔵ＤＡＣ（Ｄ／Ａコンバータ）回路でアナログ信号２３０７に変換され、出力電圧２３０８がＳｏＣ２３０２の要求性能に応じた電圧になるように制御される。ＳｏＣ２３０２では、性能モニタ回路２３０３でモニタされた結果から、ＳｏＣ２３０２の正常な回路動作に必要な電圧値が特定され、その電圧値がデジタルフィードバック信号２３０４としてＰＭ用の電源ＩＣ２３０１に出力される。この電源システムでは、Ｖｄｄ＝０．６Ｖ～１．２Ｖくらいまでの範囲で出力電圧２３０８を制御することができる。
　特許文献１では、電源回路（レギュレータ）とＳｏＣの電力を最小とする電源電圧や基板電圧をデジタル信号処理演算し、電源電圧が所望の電源電圧値になるようレギュレータの抵抗分圧回路内の抵抗値を変化させて基準電圧を変え、システムの電力削減を実現する提案がされている。
特開２００７－２０１４５５号公報
LM5005 - High Voltage 2.5 Amp Buck Regulator. Datasheet. [online]. National Semiconductor, March 2006. [retrieved on 2011-04-28]. Retrieved from the Internet:<URL:http://www.alldatasheet.com/datasheet-pdf/pdf/180844/NSC/LM5005.html> LP5552 - PWI 2.0 and PowerWise Technology Compliant Energy Management Unit. Datasheet. [online]. National Semiconductor, May 20,2008. [retrieved on 2011-04-28]. Retrieved from the Internet:<URL:http://www.alldatasheet.net/datasheet-pdf/pdf/239791/NSC/LP5552.html>
　上記改良された電子機器では、ＳｏＣ２３０２の要求性能に応じたデジタル信号のビット幅に応じた離散的な電圧制御しかできず、ＳｏＣ２３０２に供給される電源電圧の可変ステップ幅は比較的大きくならざるを得ない。ＳｏＣ２３０２の要求性能に応じたデジタル信号のビット数を拡張することで電圧制御のステップ幅が細かくなるが、電源ＩＣ２３０１に内蔵されている、デジタル処理をするロジック制御回路やそのデジタル信号をアナログ信号に変換するＤＡＣ回路等の規模が増大してしまい、コストが増大する。
　かかる点に鑑みて、本発明は、比較的簡単な構成でありながらも動的で高分解能の電圧制御を可能とする電源制御システムを実現することを課題とする。
　上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路は、電源電圧を受ける第１の端子と、第１の端子に接続され、半導体集積回路内部の各部に電源電圧を分配する内部配線と、アナログ制御信号を出力する第２の端子とを備え、内部配線の電位に応じた大きさのアナログ制御信号を生成するものとする。
　これによると、半導体集積回路の内部電圧に基づいて、アナログ制御信号により電源装置をフィードバック制御することにより、動的でかつ分解能が高い電圧制御を行うことができる。さらに、アナログ制御であるため回路構成が比較的簡単で済む。
　例えば、上記半導体集積回路は、内部配線の電位を検出する電位モニタ回路と、電位モニタ回路が検出した電位に応じたアナログ制御信号を生成する電位制御回路とを備えていてもよい。
　また、上記半導体集積回路は、それぞれ負荷が異なる複数の動作モードが切替可能な回路ブロックを備え、電位制御回路は、回路ブロックの動作モードの切り替わりに先立って切替後の回路ブロックの動作モードに応じた大きさのアナログ制御信号を生成してもよい。
　これによると、例えば、回路ブロックが例えば高負荷状態になる場合に、それに先立って出力電圧を高くすることができるため、動作モードの切り替わり後に速やかに高負荷の回路ブロックを駆動することができる。
　あるいは、上記半導体集積回路は、第１の端子が接続された第１のＩＯ回路と、第２の端子が接続された第２のＩＯ回路とを備え、第１および第２のＩＯ回路は、互いに電気的に独立していてもよい。
　例えば、上記半導体集積回路と、半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して半導体集積回路に供給する電源装置とを備えた電子機器が構成可能である。
　好ましくは、上記電子機器において、半導体集積回路から電源装置にアナログ制御信号を伝送する配線はシールドされていてもよい。これによると、アナログ制御信号の耐ノイズ特性を向上することができる。
　あるいは、３値以上の電圧値を持つ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路は、電源電圧を受ける第１の端子と、第１の端子に接続され、半導体集積回路内部の各部に電源電圧を分配する内部配線と、制御信号を出力する第２の端子とを備え、内部配線の電位に応じた大きさの制御信号を生成してもよい。
　本発明によると、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御を可能とする電源制御システムを実現することができる。
図１は、第１の実施形態に係る電子機器の構成を示すブロック図である。 図２は、図１の電子機器による電圧制御に係る波形図である。 図３は、図１の電子機器の別の構成を示すブロック図である。 図４は、第２の実施形態に係る電子機器の構成を示すブロック図である。 図５は、図４の電子機器による電圧制御に係る波形図である。 図６は、第３の実施形態に係る電子機器の構成を示すブロック図である。 図７は、電位制御回路の具体的な構成を示すブロック図である。 図８は、図７の電位制御回路の別の構成を示すブロック図である。 図９は、図７の電位制御回路のさらに別の構成を示すブロック図である。 図１０は、第４の実施形態に係る電子機器の構成を示すブロック図である。 図１１は、図１０の電子機器に係るＳｏＣの構成を示すブロック図である。 図１２は、第５の実施形態に係る電子機器の構成を示すブロック図である。 図１３は、第６の実施形態に係る電子機器の構成を示すブロック図である。 図１４は、第７の実施形態に係る電子機器の構成を示すブロック図である。 図１５は、ＳＩＰの構成図である。 図１６は、ＰｏＰの構成図である。 図１７は、第８の実施形態に係る通信装置の構成を示すブロック図である。 図１８は、第９の実施形態に係るＡＶ機器の構成を示すブロック図である。 図１９は、第１０の実施形態に係るＡＶ機器の構成を示すブロック図である。 図２０は、第１１の実施形態に係る撮像装置の構成を示すブロック図である。 図２１は、第１２の実施形態に係る電子制御装置およびナビゲーション装置の構成を示すブロック図である。 図２２は、従来の電源システムの構成を示す回路図である。 図２３は、従来の別の電源システムの構成を示す回路図である。
　＜第１の実施形態＞
　図１は、第１の実施形態に係る電子機器の構成を示すブロック図である。電子機器は、電源装置１００およびＳｏＣ１１０を備えている。電源装置１００は、ＳｏＣ１１０からのフィードバック信号として、連続的に変化するアナログ制御信号Ｖｃｔｌを受け、Ｖｃｔｌに応じた大きさの電源電圧Ｖｓｒｃを生成する。例えば、電源装置１００は、汎用電源ＩＣ１０７およびＰＣＢ基板上に構成された平滑化回路１０９を有する。汎用電源ＩＣ１０７は、例えば降圧型スイッチングレギュレータＩＣで構成することができる。なお、汎用電源ＩＣ１０７は、その他の電源ＩＣであってもよい。汎用電源ＩＣ１０７では、Ｖｃｔｌに応じたデューティ比でスイッチ素子がスイッチング制御されて矩形波の電圧が生成される。平滑化回路１０９では、矩形波電圧が平滑化されることで、電源端子１０１から入力された例えば５Ｖ程度の入力電圧が１．２Ｖ程度に降圧されてＶｓｒｃが生成される。
　ＳｏＣ１１０は、端子１０３でＶｓｒｃを受けて動作する。また、ＳｏＣ１１０は、Ｖｓｒｃを分配する電源線１１４の電位Ｖｄｄに応じた大きさのＶｃｔｌを生成し、端子１０４からＶｃｔｌを出力する。例えば、ＳｏＣ１１０は、Ｖｄｄをモニタリングする電位モニタ回路１１２と、Ｖｃｔｌを生成する電位制御回路１１１と、Ｖｄｄが供給されて動作する回路ブロック１１３とを有する。回路ブロック１１３は、単一の論理回路素子や複数の論理回路素子、あるいは、デバイス単体や複数のデバイスで構成することができる。
　電位モニタ回路１１２は、Ｖｄｄを検出して制御信号Ｃｔｌを生成する。電位制御回路１１１は、Ｃｔｌに応じた大きさのＶｃｔｌを生成する。
　図２は、従来の構成および本実施形態のそれぞれの電圧制御の一例を示す波形図である。回路ブロックに流れる動作電流Ｉｏに応じて、従来と本実施形態とでどのような電圧制御が行われるかを模式的に示した波形図である。ここで、従来構成とは、ＳｏＣ外部の電源電圧に基づいてフィードバック信号を生成する構成である。従来構成では、電流Ｉｏが多い場合、時刻Ｔｇ１で、ＳｏＣの内部電圧Ｖｄｄが低下する。一方、電流Ｉｏが少ない場合、時刻Ｔｇ４でＶｄｄが上昇する。一般に、これらＶｄｄの変動幅を含めて電源ＩＣの仕様では電圧精度として定義されている。
　これに対して本実施形態では、電源線１１４に寄生するインピーダンスで決まるＶｄｄに応じてＶｃｔｌが生成され、ＶｃｔｌによってＶｓｒｃおよびＶｄｄが制御される。時刻Ｔｇ１で電流Ｉｏが増大してＶｄｄが低下すると、電位モニタ回路１１２は、Ｃｔｌの制御値を大きくする。これにより、Ｖｄｄは時刻Ｔｇ２でＴｙｐｉｃａｌ電圧値Ｖｔｙｐに回復する。さらに、電流Ｉｏが多い状態が続くと、電位モニタ回路１１２は、Ｃｔｌの制御値をさらに大きくする。これにより、時刻Ｔｇ３以降Ｖｄｄが上昇し、高負荷の回路ブロック１１３を駆動することができる。一方、時刻Ｔｇ４で電流Ｉｏが減少すると、電位モニタ回路１１２は、Ｃｔｌの制御値を小さくする。これにより、Ｖｄｄは時刻Ｔｇ５でＶｔｙｐになる。その後、電流Ｉｏが少ない状態が続くと、電位モニタ回路１１２は、Ｃｔｌの制御値をさらに小さくする。これにより、時刻Ｔｇ６でＶｄｄがＶｔｙｐよりも低くなり、さらなる低電力化が実現される。
　以上、本実施形態によると、ＳｏＣ１１０の内部電圧Ｖｄｄを含めたフィードバック補正が可能となり、Ｖｓｒｃを動的に制御することができる。したがって、ＳｏＣ１１０の動作の高速化や低電力化が実現可能となる。特に、従来の構成のようなデジタル制御の場合には、デジタル信号をクロック信号等でシリアル転送する必要があるため比較的消費電力が大きいが、本実施形態はアナログ制御であるため消費電力が比較的少なく、また、電圧制御の分解能を１ｍＶ単位などよりも小さくすることができ、非常に効率の良い電子機器を実現できる。さらに、比較的安価で汎用的な電源ＩＣを用いることができるため、電子機器の低コスト化を図ることができる。また、ＶｃｔｌをＳｏＣ１１０で生成することで、プロセス微細化が困難な電源ＩＣに電圧制御機能を搭載する従来の構成に比べて、電源装置１００の回路面積を縮小することができる。
　なお、電位モニタ回路１１２だけでなく例えば、動作エラー検知回路、ノイズマージン検知回路、温度検知回路、デバイス仕上がり検知回路、クロストークノイズ検知回路、ラッチアップ検知回路、信頼性劣化検知回路、ＥＭ耐性検知回路、遅延特性検知回路、耐圧検知回路などで各種特性をモニタリングし、その各種特性を電源装置１００へのフィードバック電圧として帰還することも可能である。特に、電源電圧の感度の高い特性をモニタリングし、それを基に電源電圧を制御することにより、ＳｏＣ１１０の性能を向上させることができる。
　また、電位モニタ回路１１２は、電源線１１４の電位Ｖｄｄよりも高い電源電圧ＶｄｄＨが供給されるＭＯＳ－ＦＥＴを有していてもよい（図３参照）。このＭＯＳ－ＦＥＴは、Ｖｄｄが供給されるＭＯＳ－ＦＥＴよりも高耐圧である。なお、ＶｄｄＨは、例えば１．８Ｖ，２．５Ｖ，３．３Ｖである。電位制御回路１１１には、電源電圧ＶｄｄＨが接続されていてもよい。また、電位制御回路１１１は、電源電圧ＶｄｄＨが供給されて動作するアナログ回路を含む。電位モニタ回路１１２および電位制御回路１１１のいずれか一方が電源電圧ＶｄｄＨに接続されていてもよい。これによると、Ｖｄｄを高精度にモニタリングすることができ、高精度なＶｃｔｌを生成することができる。
　＜第２の実施形態＞
　図４は、第２の実施形態に係る電子機器の構成を示すブロック図である。信号ＭＯＤＥは、回路ブロック１１３の負荷に応じた動作モードを示す信号である。回路ブロック１１３は、ＭＯＤＥに応じて、負荷が異なる複数の動作モードが切替可能に構成されている。電位制御回路１１１は、ＭＯＤＥに応じて回路ブロック１１３の動作モードが切り替わる前に、切替後の回路ブロック１１３の動作モードに応じた大きさのＶｃｔｌを生成する。
　図５は、動作モードを加味して電圧制御される場合の波形図である。時刻Ｔｈ２で回路ブロック１１３が高負荷となる高速動作モードに切り替わる場合、電位制御回路１１１は、時刻Ｔｈ１で、高速動作モードに応じた大きさのＶｃｔｌを生成する。これにより、Ｖｓｒｃが上昇するためＶｄｄが上昇する。そして、時刻Ｔｈ２で回路ブロック１１３が高速動作モードに切り替わって電流Ｉｏが増加すると、Ｖｄｄは低下するが、その後必要な電圧にすぐに回復する。なお、回路ブロック１１３が低負荷の動作モードの場合には、電位制御回路１１１は低負荷の動作モードに応じた大きさのＶｃｔｌを生成すればよい。
　以上、本実施形態によると、回路ブロック１１３の動作モードが切り替わる前に予めその動作モードに応じた電源電圧を生成することで、動作モードの変化に速やかに対応することができる。
　＜第３の実施形態＞
　図６は、第３の実施形態に係る電子機器の構成を示すブロック図である。ＳｏＣ１１０は、メモリ回路６１９を有する。メモリ回路６１９は、電位モニタ回路１１２でモニタリングされたＶｄｄをデータ信号ＤＡＴＡ２として記録する。また、メモリ回路６１９は、電位制御回路１１１で生成されたＶｃｔｌをデータ信号ＤＡＴＡ１として記録する。なお、メモリ回路６１９は、ＤＡＴＡ１，ＤＡＴＡ２のうちいずれか一方のみを記録してもよい。メモリ回路６１９に記録されたデータは、トリミング装置６２０によってトリミング等される。その後、メモリ回路６１９に記録されたデータは、電位モニタ回路１１２および電位制御回路１１１にそれぞれ再読み込みされ、電位モニタ回路１１２および電位制御回路１１１はそれぞれＶｃｔｌおよびＣｔｌを再生成する。
　以上、本実施形態によると、メモリ回路６１９に記録されたデータ信号をトリミング等することで、各信号の精度を向上させることができる。なお、メモリ回路６１９が不揮発性メモリの場合は、セット基板の搭載後においてもトリミング等が可能となる。また、メモリ回路６１９にチップＩＤ情報や回路ブロック１１３のデバイス仕上がり特性や温度情報などを記録してもよい。
　＜電位制御回路の具体例＞
　図７は、電位制御回路１１１の具体的な構成を示すブロック図である。電位制御回路１１１は、アナログバッファ回路を有し、例えばボルテージフォロワ回路で構成することができる。アナログバッファ回路は、電源電圧ＶｄｄＨが供給されるＭＯＳ－ＦＥＴを有する。このＭＯＳ－ＦＥＴは、電源電圧ＶＤＤが供給されるＭＯＳ－ＦＥＴよりも高耐圧である。例えば、電位制御回路１１１は、可変分圧抵抗３１７とアナログバッファ回路３１８とで構成することができる。可変分圧抵抗３１７は、例えば、電位モニタ回路１１２の出力である信号Ｃｔｌを受けた抵抗可変制御回路３１９からの制御信号ＣＴＬＲ１，ＣＴＬＲ２に応じて抵抗値が変化し、電源電圧ＶｄｄＨを可変分圧する。アナログバッファ回路３１８は、分圧された電圧をＶｃｔｌとして出力する。なお、抵抗可変制御回路３１９は、信号Ｃｔｌに応じて、制御信号ＣＴＬＲ１，ＣＴＬＲ２の制御値を変更するだけではなく、回路ブロック１１３の特性／性能に応じて、制御信号ＣＴＬＲ１，ＣＴＬＲ２の制御値を変更してもよい。なお、アナログバッファ回路３１８の入力側および出力側の間には、位相補償回路３１３またはゲイン補償回路３１３を搭載することが好ましい。また、高インピーダンスの配線には、電源電圧Ｖｄｄやグランド電位等のシールド配線３１４を並走させることが好ましい。
　また、図８に示すように、図７におけるアナログバッファ回路３１８や位相／ゲイン補償回路３１３を省略し、可変分圧抵抗３１７の分圧ノードを直接Ｖｃｔｌとして出力する構成でもよい。これにより、アナログバッファ回路３１８の位相／ゲインを調整する必要がなくなり、回路面積を縮小することができる。
　また、図９に示すように、位相補償回路３１３またはゲイン補償回路３１３をＳｏＣ１１０の外部に搭載してもよい。これらによると、分圧された電圧やアナログバッファ回路３１８の出力においてノイズの影響を低減することができるため、Ｖｃｔｌの精度を向上させることができる。
　＜第４の実施形態＞
　図１０は、第４の実施形態に係る電子機器の構成を示すブロック図である。ＰＣＢ基板１０９において、ＳｏＣ１１０から電源装置１００にＶｃｔｌが伝送される配線には安定したグランド電位ＧＮＤ等のシールド配線８２５が並走する。
　図１１は、本実施形態に係るＳｏＣ１１０の構成を示すブロック図である。ＳｏＣ１１０は、端子１０３に接続されるＩＯ回路８０８と端子１０４に接続されるＩＯ回路８０６とを備えている。ＩＯ回路８０６の電源８０４，８０５は、他のＩＯ回路８０８等の電源と電気的に分離されている。また、ＳｏＣ１１０において、Ｖｃｔｌが伝送される配線にはグランド電位等のシールド配線８１６が並走する。Ｖｃｔｌの伝送配線、電源線１１４およびグランド線１１５の間には可変容量素子８０７が接続される。
　以上、本実施形態によると、Ｖｃｔｌの伝送配線は、周辺または外部からのノイズの混入が遮断されるため、安定かつ高精度なＶｃｔｌを伝送することが可能となる。
　＜第５の実施形態＞
　図１２は、第５の実施形態に係る電子機器の構成を示すブロック図である。ＳｏＣ１１０は、回路ブロック１１３、電位モニタ回路１１２および電位制御回路１１１がそれぞれ例えば２つ搭載されたマルチブロックの構成である。
　具体的に、電位制御回路１１１は、Ｃｔｌに応じた大きさのアナログ信号であるフィードバック信号Ｆｂを出力する。制御回路９１３は、ＭＯＤＥに応じたＭｆｂ(マルチ・フィードバック)信号を生成する。また、制御回路９１３は、ＭＦＢ制御回路９１２に対して、いずれのＦｂをＶｃｔｌとして電源装置１００にフィードバックすべきかを指示する。ＭＦＢ制御回路９１２は、ＦｂおよびＭｆｂを受け、Ｍｆｂに応じて２つのＦｂのうちいずれか一方を選択する。そして、ＭＦＢ制御回路９１２は、選択したＦｂをＶｃｔｌとして電源装置１００にフィードバックする。これにより、マルチブロック構成の場合でも適正かつ安定した電圧制御が可能となる。
　＜第６の実施形態＞
　図１３は、第６の実施形態に係る電子機器の構成を示すブロック図である。ＳｏＣ１１０は、回路ブロック１１３、電位モニタ回路１１２および電位制御回路１１１がそれぞれ例えば２つ搭載されたマルチブロックの構成である。回路ブロック１１３にはそれぞれに対応する電源装置１００からのＶｓｒｃに応じたＶｄｄが供給される。
　このようにＳｏＣ１１０内において複数の回路ブロック１１３が存在する場合、デバイスの仕上がりや回路ブロック１１３の機能などに応じて回路ブロック１１３の動作電圧が異なるため、それぞれの回路ブロック１１３の動作に必要な電圧を個別の電源装置１００から供給することにより、各ＳｏＣ１１０の性能をさらに向上させることができる。
　＜第７の実施形態＞
　図１４は、第７の実施形態に係る電子機器の構成を示すブロック図である。判定回路２４１５は、同一のＳｏＣ１１０内のＤＡＴＡ１，ＤＡＴＡ２を信号ＩＦとして、他方のＳｏＣ１１０内の判定回路２４１５に出力する。判定回路２４１５は、同一のＳｏＣ１１０内のＤＡＴＡ１，ＤＡＴＡ２および他方のＳｏＣ１１０から受けたＩＦを比較する。そして、比較した結果、いずれか一方のＳｏＣ１１０内の電位制御回路１１１で生成されたＶｃｔｌをフィードバックすべき信号として出力制御回路２４０４に指示する。例えば、判定回路２４１５は、同一のＳｏＣ１１０内の電位制御回路１１１で生成されたＶｃｔｌをフィードバックすべきと判定した場合に、同一のＳｏＣ１１０内の出力制御回路２４０４に対してそのＶｃｔｌを出力するように指示する。
　出力制御回路２４０４は、判定回路２４１５に指示に従ってＶｃｔｌを出力する。このような構成により、電源装置１００の共有が可能となり、電子機器の省スペース化を図ることができる。なお、出力制御回路２４０４はいずれか一方のＳｏＣ１１０に搭載されていればよい。この場合、出力制御回路２４０４が搭載されたＳｏＣ１１０において、判定回路２４１５は、フィードバックすべきＶｃｔｌを出力制御回路２４０４に指示すればよい。
　また、いずれか一方のＳｏＣ１１０には、回路ブロック１１３のみが搭載されていてもよい。この場合、他方のＳｏＣ１１０からＶｃｔｌを出力すればよい。
　なお、上記各実施形態に係る電子機器ついて、図１５に示すように、電源装置１００とＳｏＣ１１０とその他のＬＳＩ１００４，１００５とチップコンデンサ１００６をＰＣＢ基板１００１に実装することでＳＩＰ（System In Package）化が可能である。また、図１６に示すように、電源装置１００をＰＣＢ基板上１００７、ＳｏＣ１１０をＰＣＢ基板１００８下に実装することでＰｏＰ（Package On Package）化が可能である。これらＳＩＰやＰｏＰのように電源装置１００およびＳｏＣ１１０をパッケージに統合することにより、各電源配線や信号配線に寄生するインピーダンス設計が容易となる。
　＜第８の実施形態＞
　図１７は、第８の実施形態に係る通信装置の構成を示すブロック図である。通信装置は、電源装置１００およびＳｏＣ１１０を備えた例えば携帯電話である。ＳｏＣ１１０は、それぞれベースバンドＬＳＩおよびアプリケーションＬＳＩである。高周波送受信インターフェース部１１０２は、アンテナで受信した信号を電源制御信号Ｓｃｔｌ１に変換する。外部入力インターフェース部１１０３は、キーボード等から入力された信号を電源制御信号Ｓｃｔｌ２に変換する。ベースバンドＬＳＩでは、ベースバンドＬＳＩ内のタイマーにより定期的に電圧制御が行われたり、Ｓｃｔｌ１に応じた電圧制御が行われる。アプリケーションＬＳＩでは、Ｓｃｔｌ２に応じた電圧制御が行われる。このように、通信装置でも動作の高速化や消費電力の低減を図ることができる。
　＜第９の実施形態＞
　図１８は、第９の実施形態に係るＡＶ機器の構成を示すブロック図である。ＡＶ機器は、電源装置１００およびＳｏＣ１１０を備えた例えば光ディスク装置である。ＳｏＣ１１０は、それぞれ光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩおよびその信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩである。
　チューナー部１３０２は、アンテナで受信した信号を電源制御信号Ｓｃｔｌ１に変換する。インターフェース部１３０３は、ビデオ入力等から入力された信号を電源制御信号Ｓｃｔｌ２に変換する。メディア信号処理ＬＳＩおよび誤り訂正・サーボ処理ＬＳＩでは、それぞれＳｃｔｌ１，Ｓｃｔｌ２に応じた電圧制御が行われる。このように、光ディスク装置のようなＡＶ機器でも動作の高速化や消費電力の低減を図ることができる。
　＜第１０の実施形態＞
　図１９は、第１０の実施形態に係るＡＶ機器の構成を示すブロック図である。ＡＶ機器は例えば、電源装置１００およびＳｏＣ１１０を備えたテレビジョン受像機である。ＳｏＣ１１０は、それぞれ画像信号や音声信号を処理する画像・音声処理ＬＳＩおよび表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩである。
　ネットワークインターフェース部１５０２は、アンテナ等で受信した信号を電源制御信号Ｓｃｔｌ１に変換する。インターフェース部１５０３は、ビデオ入力等から入力された信号を電源制御信号Ｓｃｔｌ２に変換する。画像・音声処理ＬＳＩおよびディスプレイ・音源制御ＬＳＩでは、それぞれＳｃｔｌ１，Ｓｃｔｌ２に応じた電圧制御が行われる。このように、テレビジョン受像機のようなＡＶ機器でも動作の高速化や消費電力の低減を図ることができる。
　＜第１１の実施形態＞
　図２０は、第１１の実施形態に係る撮像装置の構成を示すブロック図である。撮像装置は例えば、電源装置１００およびＳｏＣ１１０を備えたデジタルビデオカメラである。ＳｏＣ１１０は、信号処理ＬＳＩである。
　ＣＣＤ（Charge Coupled Device）インターフェース部１７０２は、ＣＣＤから取得した信号を電源制御信号Ｓｃｔｌに変換する。インターフェース部１７０３は、ビデオ入力等から入力された信号をＳｃｔｌに変換する。信号処理ＬＳＩでは、Ｓｃｔｌに応じた電圧制御が行われる。このように、撮像装置でも動作の高速化や消費電力の低減を図ることができる。
　＜第１２の実施形態＞
　図２１は、第１２の実施形態に係る電子制御装置およびナビゲーション装置の構成を示すブロック図である。電子制御装置およびナビゲーション装置は、電源装置１００およびＳｏＣ１１０を備え、例えば自動車等の移動体に搭載されている。ＳｏＣ１１０は、それぞれエンジン・トランスミッション制御ＬＳＩおよびナビゲーション用ＬＳＩである。
　インターフェース部１９０２は、アクセル等から入力された信号を電源制御信号Ｓｃｔｌ１に変換する。ナビゲーションインターフェース部１９０３は、各種アンテナ等で受信した信号を電源制御信号Ｓｃｔｌ２に変換する。エンジン・トランスミッション制御ＬＳＩおよびナビゲーション用ＬＳＩでは、それぞれＳｃｔｌ１，Ｓｃｔｌ２に応じた電圧制御が行われる。このように、自動車に搭載された電子制御装置やナビゲーション装置についても、動作の高速化や消費電力の低減を図ることができる。
　本発明に係る半導体集積回路は、比較的簡単な構成でありながらも動的でかつ高分解能の電圧制御が可能であるため、細かな電圧制御や低コスト化が求められる各種電子機器等に有用である。
　１００　　　　　電源装置
　１０３　　　　　端子（第１の端子）
　１０４　　　　　端子（第２の端子）
　１０７　　　　　汎用電源ＩＣ（スイッチング電源回路）
　１０９　　　　　平滑化回路
　１１０　　　　　ＳｏＣ（半導体集積回路）
　１１１　　　　　電位モニタ回路
　１１２　　　　　電位制御回路
　１１３　　　　　回路ブロック
　１１４　　　　　内部配線
　３１３　　　　　位相補償回路、ゲイン補償回路
　６１９　　　　　メモリ回路
　８０６　　　　　ＩＯ回路（第２のＩＯ回路）
　８０８　　　　　ＩＯ回路（第１のＩＯ回路）
　１１０２　　　　高周波送受信インターフェース部
　１１０３　　　　外部入力インターフェース部
　１３０２　　　　チューナー部
　１３０３　　　　外部入力インターフェース部
　１５０２　　　　ネットワークインターフェース部
　１５０３　　　　外部入力インターフェース部
　１７０２　　　　ＣＣＤインターフェース部
　１７０３　　　　外部入力インターフェース部
　１９０３　　　　ナビゲーションインターフェース部
　Ｖｃｔｌ　　　　アナログ制御信号
　Ｖｓｒｃ　　　　電源電圧
　ＶｄｄＨ　　　　電源電圧

Claims (20)

  1. 　アナログ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
    　前記電源電圧を受ける第１の端子と、
    　前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
    　前記アナログ制御信号を出力する第２の端子とを備え、
    　前記内部配線の電位に応じた大きさの前記アナログ制御信号を生成する
    ことを特徴とする半導体集積回路。
  2. 　請求項１の半導体集積回路において、
    　前記内部配線の電位を検出する電位モニタ回路と、
    　前記電位モニタ回路が検出した電位に応じた大きさの前記アナログ制御信号を生成する電位制御回路とを備えている
    ことを特徴とする半導体集積回路。
  3. 　請求項２の半導体集積回路において、
    　それぞれ負荷が異なる複数の動作モードが切替可能な回路ブロックを備え、
    　前記電位制御回路は、前記回路ブロックの動作モードの切り替わりに先立って切替後の前記回路ブロックの動作モードに応じた大きさの前記アナログ制御信号を生成する
    ことを特徴とする半導体集積回路。
  4. 　請求項２の半導体集積回路において、
    　前記電位モニタ回路は、前記内部配線の電位よりも高い電源電圧が供給されるＭＯＳ－ＦＥＴを有するものであり、
    　前記ＭＯＳ－ＦＥＴは、前記内部配線の電位が供給されるＭＯＳ－ＦＥＴよりも高耐圧である
    ことを特徴とする半導体集積回路。
  5. 　請求項２の半導体集積回路において、
    　前記電位制御回路は、前記内部配線の電位よりも高い電源電圧に接続される
    ことを特徴とする半導体集積回路。
  6. 　請求項２の半導体集積回路において、
    　前記電位制御回路は、アナログバッファ回路を有し、前記アナログバッファ回路を介して前記アナログ制御信号を出力する
    ことを特徴とする半導体集積回路。
  7. 　請求項６の半導体集積回路において、
    　前記アナログバッファ回路は、前記内部配線の電位よりも高い電源電圧が供給されるＭＯＳ－ＦＥＴを有するものであり、
    　前記ＭＯＳ－ＦＥＴは、前記内部配線の電位が供給されるＭＯＳ－ＦＥＴよりも高耐圧である
    ことを特徴とする半導体集積回路。
  8. 　請求項７の半導体集積回路において、
    　前記アナログバッファ回路の入力側および出力側の間には、位相補償回路またはゲイン補償回路が接続されている
    ことを特徴とする半導体集積回路。
  9. 　請求項２の半導体集積回路において、
    　前記電位モニタ回路が検出した電位をデータ化して記録するメモリ回路を備えている
    ことを特徴とする半導体集積回路。
  10. 　請求項２の半導体集積回路において、
    　前記アナログ制御信号をデータ化して記録するメモリ回路を備えている
    ことを特徴とする半導体集積回路。
  11. 　請求項１の半導体集積回路において、
    　前記第１の端子が接続された第１のＩＯ回路と、
    　前記第２の端子が接続された第２のＩＯ回路とを備え、
    　前記第１および第２のＩＯ回路は、互いに電気的に独立している
    ことを特徴とする半導体集積回路。
  12. 　請求項１の半導体集積回路と、
    　前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置とを備えている
    ことを特徴とする電子機器。
  13. 　請求項１２の電子機器において、
    　前記電源装置は、
    　　前記アナログ制御信号に応じたデューティ比でスイッチ素子をスイッチング制御して入力電圧を変圧するスイッチング電源回路と、
    　　前記スイッチング電源回路から出力される矩形波電圧を平滑化して前記電源電圧を生成する平滑化回路とを有する
    ことを特徴とする電子機器。
  14. 　請求項１２の電子機器において、
    　前記半導体集積回路から前記電源装置に前記アナログ制御信号を伝送する配線はシールドされている
    ことを特徴とする電子機器。
  15. 　請求項１の半導体集積回路と、
    　前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
    　前記半導体集積回路に接続された高周波送受信インターフェース部と、
    　前記半導体集積回路に接続された外部入力インターフェース部とを備えている
    ことを特徴とする通信装置。
  16. 　請求項１の半導体集積回路と、
    　前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
    　前記半導体集積回路に接続されたチューナー部と、
    　前記半導体集積回路に接続されたインターフェース部とを備えている
    ことを特徴とするＡＶ機器。
  17. 　請求項１の半導体集積回路と、
    　前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
    　前記半導体集積回路に接続されたネットワークインターフェース部と、
    　前記半導体集積回路に接続された外部入力インターフェース部とを備えている
    ことを特徴とするＡＶ機器。
  18. 　請求項１の半導体集積回路と、
    　前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
    　前記半導体集積回路に接続されたＣＣＤインターフェース部と、
    　前記半導体集積回路に接続された外部入力インターフェース部とを備えている
    ことを特徴とする撮像装置。
  19. 　請求項１の半導体集積回路と、
    　前記半導体集積回路から出力されたアナログ制御信号に応じた大きさの電源電圧を生成して前記半導体集積回路に供給する電源装置と、
    　前記半導体集積回路に接続されたナビゲーションインターフェース部とを備えている
    ことを特徴とするナビゲーション装置。
  20. 　３値以上の電圧値を持つ制御信号に応じた大きさの電圧を生成する電源装置から出力される電源電圧で動作する半導体集積回路であって、
    　前記電源電圧を受ける第１の端子と、
    　前記第１の端子に接続され、当該半導体集積回路内部の各部に前記電源電圧を分配する内部配線と、
    　前記制御信号を出力する第２の端子とを備え、
    　前記内部配線の電位に応じた大きさの前記制御信号を生成する
    ことを特徴とする半導体集積回路。
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