WO2014207969A1 - レギュレータ回路、電圧安定化回路及び半導体装置 - Google Patents

レギュレータ回路、電圧安定化回路及び半導体装置 Download PDF

Info

Publication number
WO2014207969A1
WO2014207969A1 PCT/JP2014/001713 JP2014001713W WO2014207969A1 WO 2014207969 A1 WO2014207969 A1 WO 2014207969A1 JP 2014001713 W JP2014001713 W JP 2014001713W WO 2014207969 A1 WO2014207969 A1 WO 2014207969A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
regulator circuit
load
resistor
regulator
Prior art date
Application number
PCT/JP2014/001713
Other languages
English (en)
French (fr)
Inventor
野間崎　大輔
森江　隆史
直志 柳沢
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2014207969A1 publication Critical patent/WO2014207969A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array

Definitions

  • the present disclosure relates to a regulator circuit that supplies power to a load circuit and a semiconductor device including the regulator circuit.
  • the regulator circuit is a circuit that supplies a reference power to various circuits, and it is desired to supply a stable reference power.
  • an output current is generated by passing an output current through a load resistor and performing voltage conversion.
  • Patent Document 1 discloses a technique related to a regulator circuit in which fluctuation of the output current Iout due to variation in resistance value of the resistance element Ra1 in a manufacturing process or the like is small as an example of a regulator circuit.
  • FIG. 14 is a diagram showing a circuit configuration example of a successive approximation AD (Analog-to-Digital) converter, which is an example of a load circuit connected to a regulator circuit.
  • the successive approximation AD converter 80 includes, for example, a capacitive DAC (Digital-to-Analog-Converter) 81, a DAC control unit 82, a comparator 83, and a latch circuit 84.
  • the capacitor DAC 81 has a plurality of capacitor elements C1, C2,..., C512 (capacitance values 1C, 2C,..., 512C) connected in parallel.
  • the DAC control unit 82 switches the voltage supplied to the lower electrodes of the capacitive elements C1, C2,..., C512 of the capacitive DAC 81 to either the high reference voltage VREFH or the low reference voltage VREFL according to the control signal.
  • the upper electrodes of the capacitive elements C1, C2,..., C512 are connected to the common node N85, and the analog input signal AIN is supplied to the common node N85 and sampled by the capacitor DAC81.
  • the comparator 83 compares the sampled analog signal of the common node N85 with the reference voltage, and performs AD conversion one bit or several bits at a time from the upper bit.
  • the AD converted digital signal is stored in the latch circuit 84, and the DAC control unit 82 determines a control signal used for comparison of the next lower bit in accordance with the value of the digital signal output from the latch circuit 84.
  • the regulator circuit supplies a reference power supply (reference voltage) to the successive approximation AD converter 80, for example.
  • a reference power supply reference voltage
  • the high reference voltage VREFH and the low reference voltage VREFL of the capacitor DAC 81 are supplied.
  • the DAC control unit 82 switches the lower electrode of the capacitor DAC 81 between the high reference voltage VREFH and the low reference voltage VREFL, so that the charge of the capacitor DAC 81 is redistributed each time. For this reason, a charging current is applied or a discharging current is drawn from the output terminal of the regulator circuit at each clock edge, which causes the reference voltage supplied from the regulator circuit to drop.
  • the reference voltage drop amount is within a range where the required AD conversion accuracy can be achieved. Or the reference voltage dropped until the next clock edge determined by the comparison result must be recovered to a desired value.
  • a stabilization capacitor may be added to the output of the regulator circuit.
  • the stabilizing capacity of the regulator circuit is realized by the built-in capacity of the LSI.
  • the capacitance value that can be realized as the built-in capacitor is on the order of several hundred pF.
  • the stabilization capacitance is on the order of several hundred pF, there is a possibility that a sufficient amount of charge cannot be supplied when the load circuit draws a current, and the drop amount of the output voltage of the regulator circuit cannot be sufficiently suppressed.
  • 15A and 15B show a conventional regulator circuit that receives a reference voltage VREF and supplies a reference power supply (voltage VOUT) to a load circuit (for example, the successive approximation AD converter 80).
  • a load circuit for example, the successive approximation AD converter 80.
  • FIG. 15A shows the operation example at the time of adding the built-in capacity
  • FIG. 15A when the output current of the regulator circuit is small, the output voltage VOUT cannot be recovered sufficiently, and every time the sampling period (1 / F) elapses with respect to the reference voltage VREF. The output voltage VOUT has dropped. Therefore, the reference power supply with the accuracy required by the load circuit cannot be supplied.
  • the stabilization capacitance is reduced (for example, several tens of pF) in order to recover the output voltage VOUT of the regulator circuit at high speed, the stability deteriorates. Specifically, as shown in FIG. 15B, the output voltage VOUT of the regulator circuit is pulled by the current drawn by the load circuit and the current supplied by the regulator circuit, and the output voltage VOUT is greatly ringed. Therefore, in this case as well, the reference power with the accuracy required by the load circuit cannot be supplied.
  • an object of the present disclosure is to provide a low power consumption regulator circuit that supplies a stable reference power source to a load circuit without providing a stabilization capacitor for the regulator circuit outside the LSI. To do. It is another object of the present invention to provide a voltage stabilizing circuit that stabilizes a reference voltage supplied from an external regulator circuit to a load circuit.
  • a regulator circuit that supplies a reference power supply to a load circuit includes an operational amplifier that receives a reference voltage at one input terminal and the load circuit, and is connected to the other of the operational amplifiers.
  • a first resistor and a first capacitor connected in series are provided between second power sources having different potentials.
  • a semiconductor device includes the regulator circuit according to the first aspect, a reference voltage generation circuit that supplies a reference voltage to the regulator circuit, and the load circuit that receives power supply from the regulator circuit. It has.
  • the first resistor and the first capacitor are connected in series between the output terminal of the regulator circuit and the second power source, and the impedance (resistance value R0) of the first resistor is the load.
  • the impedance (1 / (2 ⁇ ⁇ F ⁇ C0)) of the first capacitor at the operating frequency F of the circuit is set sufficiently large to be negligible. That is, as a result of various studies, the inventors set the resistance value R0 of the first resistor to be larger than 10 times the impedance (1 / (2 ⁇ ⁇ F ⁇ C0)) of the first capacitor, It came to the conclusion that a stable reference power supply can be supplied.
  • the first capacitor is the stabilization capacitor.
  • the voltage of the reference power supply output from the regulator circuit drops momentarily greatly without playing a role.
  • the load circuit is charged from the path through the first resistor, and the voltage of the reference power supply quickly recovers to the original voltage.
  • stable reference power can be supplied. Therefore, when the regulator circuit described in the first aspect is incorporated in a semiconductor device (for example, an LSI) as shown in the second aspect, for example, it is necessary to provide a stabilization capacitor for the regulator circuit outside the semiconductor device. Absent.
  • the direct current can be interrupted by the first capacitor, and a constant operation that satisfies the relational expression of the above equation (1).
  • Current is supplied to the load circuit only when the output voltage of the regulator circuit fluctuates above the frequency. Thereby, there is no unnecessary through current, and the power consumption is very low.
  • a voltage stabilization circuit that stabilizes a reference voltage supplied from a regulator circuit to a load circuit, and is connected in series between two power supply terminals to which the reference voltage is supplied.
  • a semiconductor device includes the voltage stabilization circuit according to the third aspect, and the load circuit connected in parallel with the voltage stabilization circuit between the two power supply terminals. .
  • the first resistor and the first capacitor are connected in series between the two power supply terminals to which the reference voltage is supplied from the regulator circuit, and the first resistor
  • the impedance (resistance value R0) is set sufficiently large so that the impedance (1 / (2 ⁇ ⁇ F ⁇ C0)) of the first capacitor at the operating frequency F of the load circuit can be ignored. That is, as a result of various studies, the inventors have determined that the resistance value R0 of the first resistor is more than 10 times the impedance (1 / (2 ⁇ ⁇ F ⁇ C0)) of the first capacitor in the voltage stabilization circuit.
  • the reference voltage supplied from the regulator circuit to the load circuit via the power supply terminal can be stabilized by setting it large. Furthermore, since the first capacitor is connected in series to the current path through the first resistor, the voltage stabilization circuit according to this aspect has no unnecessary through current as in the first aspect, and has very low power consumption. It is.
  • the reference voltage is stabilized. It is not necessary to provide a stabilization capacitor for the purpose of the semiconductor device outside the semiconductor device.
  • the present disclosure it is possible to provide a regulator circuit that can supply a stable reference power supply without providing a stabilization capacitor for the regulator circuit outside the semiconductor device, and that has low power consumption.
  • this regulator circuit by applying this regulator circuit to a semiconductor device, the number of external terminals of the semiconductor device can be reduced, and an external part such as a chip capacitor (ceramic capacitor) is unnecessary, thereby realizing a reduction in cost. be able to.
  • FIG. 1 is a conceptual diagram of a semiconductor device according to the present disclosure. It is a schematic diagram which shows the operation example of the regulator circuit which concerns on this indication. It is a conceptual diagram which shows the operation example of the regulator circuit which concerns on this indication. It is a conceptual diagram which shows the operation example of the regulator circuit which concerns on this indication. It is a conceptual diagram which shows the operation example of the regulator circuit which concerns on this indication. It is a conceptual diagram which shows the operation example of the regulator circuit which concerns on this indication. It is a conceptual diagram which shows the operation example of the regulator circuit which concerns on this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning this indication. It is a key map of other semiconductor devices concerning
  • FIG. 13 is a diagram illustrating an example of operation waveforms of the regulator circuit illustrated in FIG. 12. It is a figure showing an example of circuit composition of a successive approximation type AD converter which is an example of a load circuit. It is a figure for demonstrating the subject of the conventional regulator circuit. It is a key map of other semiconductor devices concerning this indication.
  • a dedicated terminal is provided in a semiconductor device (hereinafter also referred to as an LSI), and the output of the regulator circuit is drawn out of the LSI via the dedicated terminal, and a large stabilization capacitor (for example, a ceramic capacitor) is provided at the dedicated terminal.
  • a large stabilization capacitor for example, a ceramic capacitor
  • FIG. 12 is a schematic diagram showing a circuit configuration example in which a large external stabilizing capacitor 71 is added to the dedicated terminals P1 and P2 of the semiconductor device 5A to stabilize the reference power supply of the regulator circuit 50.
  • an external stabilizing capacitor having a capacitance value for example, several ⁇ F
  • a capacitance for example, hundreds pF
  • 71 for example, a ceramic capacitor
  • a regulator circuit 50 receives a reference voltage VREF supplied from a reference voltage generation circuit (referred to as a REF circuit in FIG. 12) 60 at its positive input terminal, and receives an output of the operational amplifier 51 at its gate.
  • An output transistor 52 and a resistor 53 connected between the output transistor 52 and the ground VSS are provided.
  • the reference power output from the regulator circuit 50 is supplied to the load circuit 70.
  • the output of the regulator circuit 50 is fed back to the negative input terminal of the operational amplifier 51.
  • FIG. 13 is a diagram showing an example of the operation waveform of the regulator circuit 50.
  • the load circuit 70 instantaneously draws current at times T1, T2, and T3.
  • the output voltage VREF_OUT of the regulator circuit 50 drops with respect to the desired reference voltage VREF.
  • the drop amount can be suppressed to be extremely small.
  • the desired reference voltage can be maintained even when the voltage recovery time is long due to the small output current ID supplied from the output transistor 52 of the regulator circuit 50. Therefore, in the circuit of FIG.
  • the external stabilization capacitor 71 having a sufficiently large capacitance value (for example, several ⁇ F)
  • the operation of the load circuit 70 even when the load circuit 70 instantaneously draws current. And the performance can be prevented.
  • the stabilization capacitor is realized by the built-in capacitor of the LSI, it is difficult to have a large capacitance value, so that when the load circuit 70 draws a current, a sufficient charge cannot be supplied, and the regulator circuit 50 It is conceivable that the drop amount of the output voltage VREF_OUT increases. For this reason, countermeasures are necessary.
  • FIG. 1 is a conceptual diagram of a semiconductor device according to the present disclosure.
  • a semiconductor device 1A includes a reference voltage generation circuit (referred to as a REF circuit in FIG. 1) 20 that supplies a reference voltage VREF, and a regulator circuit that receives the reference voltage VREF and supplies an output voltage VREF_OUT as a reference power supply. 10 and a load circuit 30 that receives supply of the reference power supply (output voltage VREF_OUT) from the regulator circuit 10.
  • a reference voltage generation circuit referred to as a REF circuit in FIG. 1
  • a regulator circuit that receives the reference voltage VREF and supplies an output voltage VREF_OUT as a reference power supply.
  • a load circuit 30 that receives supply of the reference power supply (output voltage VREF_OUT) from the regulator circuit 10.
  • a regulator circuit 10 receives a reference voltage VREF supplied from a reference voltage generation circuit 20 at a positive input terminal, an output of the operational amplifier 11 at a gate, a power supply VDD as a first power supply, and an output An N-type output transistor 12 (source follower structure) connected between the terminal VO and a load resistor 13 (resistance value is RD) connected between the output transistor 12 and the ground VSS as the second power source. Is provided.
  • the output terminal VO of the regulator circuit 10 is feedback-connected to the negative input terminal of the operational amplifier 11 via the feedback node NFB.
  • the regulator circuit 10 further includes a built-in resistor 14 as a first resistor and a built-in capacitor 15 as a first capacitor connected in series between the feedback node NFB and the ground VSS.
  • the regulator circuit 10 supplies an output voltage VREF_OUT (reference voltage VREF) to various load circuits 30 such as an analog circuit and a digital circuit.
  • the output voltage VREF_OUT is used as a power supply voltage for the load circuit 30, for example.
  • FIG. 2 is a schematic diagram illustrating an operation example of the regulator circuit 10 according to the present disclosure.
  • a discrete signal processing system that operates in synchronization with a clock CLK (frequency is F) is connected to the regulator circuit 10 as a load circuit 30. That is, the operating frequency of the discrete signal processing system is F.
  • the impedance of the built-in resistor 14 is set to be sufficiently large so that the impedance of the built-in capacitor 15 at the operating frequency F can be ignored, and the amount of current supplied via the built-in resistor 14 is the same as that of the built-in resistor 14 and the regulator circuit. It is assumed that the built-in capacitor 15 has almost no influence on the amount of current to be supplied, which is almost determined by the voltage value of the output voltage VREF_OUT of 10. That is, when the resistance value of the built-in resistor 14 is R0, the capacitance value of the built-in capacitor 15 is C0, and the operating frequency of the load circuit 30 is F, the relationship of Expression (1) is satisfied.
  • the load circuit 30 performs charge filling in synchronization with the clock CLK. That is, it is assumed that a current is drawn from the regulator circuit 10 to the load circuit 30 at the rising edge of each CLK (time T1, T2, T3).
  • the built-in resistor 14 having a sufficiently large impedance is connected in series with the built-in capacitor 15, so that the built-in capacitor 15 serves as a stabilizing capacitor.
  • the output voltage VREF_OUT of the regulator circuit 10 drops greatly instantaneously.
  • the load circuit 30 is gradually charged from the path through the built-in resistor 14.
  • the impedance of the built-in capacitor 15 at the operating frequency F is the impedance of the built-in resistor 14.
  • the built-in resistor side terminal 15a of the built-in capacitor 15 can be operated so as to be at a fixed voltage.
  • the output voltage VREF_OUT is largely dropped as described above, if the capacitive impedance is dominant, the stored charge is limited, so that when the current is supplied, the built-in capacitance that is the supply source The voltage of the 15 built-in resistor side terminals 15a drops so as to approach the dropped output voltage VREF_OUT, and the current supplied from the built-in capacitor 15 is significantly reduced.
  • the amount of current to be supplied is determined by the built-in resistor 14 and the voltage value of the output voltage VREF_OUT of the regulator circuit 10. Thereby, a large current continues to be supplied until the output voltage VREF_OUT is recovered. Further, since the output voltage VREF_OUT drops momentarily, the voltage between the drain and the source of the output transistor 12 spreads, and a larger current is supplied from the output transistor 12 than before the output voltage VREF_OUT is dropped. This contributes to rapid recovery of the voltage VREF_OUT.
  • the load circuit 30 is filled with electric charges through the two current paths including the path via the built-in resistor 14 and the path via the output transistor 12, so that the output voltage VREF_OUT of the regulator circuit 10 is rapidly recovered. be able to.
  • the regulator circuit 10 current is drawn from the output terminal VO of the regulator circuit 10 by the load circuit 30, for example, by making the impedance of the built-in resistor 14 sufficiently larger than the impedance of the built-in capacitor 15. At this time, the output voltage VREF_OUT output from the regulator circuit 10 drops momentarily, while the load circuit 30 is charged with charge, and the output voltage VREF_OUT quickly recovers to the original voltage. Therefore, stable supply of reference power from the regulator circuit 10 to the load circuit 30 becomes possible.
  • a built-in capacitor 15 is connected in series to the current path via the built-in resistor 14, a direct current can be cut off by the built-in capacitor 15, and a constant operating frequency satisfying the relational expression (1).
  • the current is supplied to the load circuit 30 only when the output voltage VREF_OUT of the regulator circuit 10 fluctuates. Thereby, there is no unnecessary through current, and the power consumption is very low.
  • the resistance value R0 of the built-in resistor 14 may be set so as to satisfy another relational expression in addition to the relational expression of the formula (1).
  • the impedance (1 / (2 ⁇ ⁇ F ⁇ CL)) of the load capacitance and the regulator The resistance value R0 of the built-in resistor 14 may be set so that the impedance (resistance value R0) of the built-in resistor 14 of the circuit 10 satisfies the relationship of Expression (2).
  • the inventors set the resistance value R0 of the built-in resistor 14 as shown in Expression (2), thereby setting the instantaneous drop amount of the output voltage VREF_OUT within an appropriate range when a current is drawn to the load circuit 30. In other words, it was concluded that a stable reference power can be supplied more effectively.
  • the instantaneous drop amount of the output voltage VREF_OUT can be more sufficiently secured by setting the resistance value R0 of the built-in resistor 14 so as to satisfy the relationship of Expression (2).
  • the output voltage VREF_OUT output from the regulator circuit 10 drops greatly instantaneously, but then passes through the built-in resistor 14 Since the load circuit 30 is filled with electric charges from the two paths including the path and the path through the output transistor 12, the output voltage VREF_OUT can be quickly restored to the original voltage (for example, VREF). Therefore, stable reference power can be supplied from the regulator circuit 10 to the load circuit 30.
  • the regulator circuit 10 can supply a reference power source to a clock synchronous discrete signal processing system (operation frequency F) such as an AD converter as the load circuit 30.
  • operation frequency F operation frequency
  • the output voltage may be restored to a predetermined value (for example, within a predetermined error range) every 1 / F time that is each operation timing.
  • a predetermined value for example, within a predetermined error range
  • the output voltage may be recovered to a predetermined value (for example, within a predetermined error range).
  • a predetermined value for example, within a predetermined error range.
  • equation (5) can also be expressed as equation (3).
  • the system is required at each clock edge of the discrete signal processing system by setting the resistance value R0 of the built-in resistor 14 and the mutual conductance gm of the output transistor 12 so as to satisfy the relationship of the expression (3).
  • the output voltage VREF_OUT of the regulator circuit 10 can be rapidly recovered to the voltage accuracy of Specifically, even if the output voltage VREF_OUT of the regulator circuit 10 drops momentarily, the electric charge is then applied to the load circuit 30 from two current paths, the path via the built-in resistor 14 and the path via the output transistor 12. And the output voltage VREF_OUT of the regulator circuit 10 can be rapidly recovered to the accuracy required by the load circuit 30 which is a clock synchronous discrete signal processing system such as an AD converter.
  • the resistance value R0 of the built-in resistor 14 and the mutual conductance gm of the output transistor 12 may be set so as to satisfy another relational expression in addition to the expression (3) or instead of the expression (3).
  • the resistance value R0 of the built-in resistor 14 and the output transistor may satisfy the relationship of Expression (4). That is, the inventors set the path through the built-in resistor 14 by setting the mutual conductance gm of the output transistor 12 and the resistance value R0 of the built-in resistor 14 of the regulator circuit 10 so as to satisfy the relationship of Expression (4). It came to the conclusion that the amount of current from can be more sufficiently secured.
  • 3 and 4 are conceptual diagrams showing an operation example of the regulator circuit 10 when the resistance value of the built-in resistor is changed. 3 and 4, it is assumed that the regulator circuit 10 is connected to the successive approximation AD converter 80 shown in FIG. 14 as the load circuit 30. Specifically, the output voltage VREF_OUT from the regulator circuit 10 is supplied as the high reference voltage VREFH of the AD converter 80, and the ground VSS of the regulator circuit 10 is connected to the low reference voltage VREFL.
  • the frequency of the clock CLK used in the AD converter 80 is F, that is, the operating frequency of the AD converter 80 is F, and at the rising edge of each clock CLK (time T11, T12, T21, T22). It is assumed that a current is drawn to the AD converter 80.
  • the output voltage VREF_OUT is 1.2 V
  • the operating frequency F of the load circuit 30 (AD converter 80) is 630 MHz
  • the allowable error Vm of the AD converter 80 at the rising edge of the clock CLK is 1 mV.
  • FIG. 3 (a) shows the waveform of the clock CLK
  • FIG. 3 (b) shows the output voltage VREF_OUT of the regulator circuit 10
  • FIG. 3 (c) is an enlarged view of the region X1 in FIG. 3 (b).
  • the capacitance value C0 of the built-in capacitor 15 is 50 pF. Therefore, the impedance (1 / (2 ⁇ ⁇ F ⁇ C0)) of the internal capacitor 15 is about 5.1 ⁇ .
  • W11 shows an example in which the resistance value R0 of the built-in resistor 14 is 0 ⁇ .
  • W12 to W14 have a resistance value R0 of the built-in resistor 14 of 30 ⁇ , 100 ⁇ , An example of 200 ⁇ is shown.
  • the output voltage VREF_OUT increases as the resistance value R0 of the built-in resistor 14 increases from 0 ⁇ to 200 ⁇ . The amount of instantaneous drop is large. On the other hand, as the resistance value R0 of the built-in resistor 14 is larger, the output voltage VREF_OUT is rapidly recovered thereafter. As a result, at the rising edge (time T12) of the next clock CLK, the output voltage VREF_OUT has recovered to within the allowable error Vm under the conditions of W13 and W14.
  • the inventors have conducted various studies including the operation example of FIG. 3 as described above, and as a result, when the relationship of Expression (1) is satisfied, that is, the impedance (resistance value R0) of the built-in resistor 14 is set to the built-in capacitor 15. It was concluded that a stable reference power supply can be supplied by setting the impedance to a value larger than 10 times the impedance (1 / (2 ⁇ ⁇ F ⁇ C0)).
  • FIG. 4 (a) shows the waveform of the clock CLK
  • FIG. 4 (b) shows the output voltage VREF_OUT of the regulator circuit 10
  • FIG. 4 (c) is an enlarged view of the region X2 in FIG. 4 (b).
  • the capacitance value CL of the load capacitance (not shown) of the load circuit 30 is 1 pF. Therefore, the load capacitance impedance (1 / (2 ⁇ ⁇ F ⁇ CL)) of the load circuit 30 is about 250 ⁇ .
  • W21 shows an example in which the resistance value R0 of the built-in resistor 14 is 0 ⁇ .
  • W22 to W24 have a resistance value R0 of the built-in resistor 14 of 30 ⁇ , 100 ⁇ , An example of 200 ⁇ is shown.
  • 5 and 6 are conceptual diagrams showing an operation example of the regulator circuit 10 when the resistance value of the built-in resistor 14 and the characteristics of the output transistor 12 are changed. 5 and 6, it is assumed that the regulator circuit 10 is connected to the successive approximation AD converter 80 shown in FIG. 14 as the load circuit 30 as in FIG. Further, it is assumed that the operating frequency of the AD converter 80 is F, and a current is drawn to the AD converter 80 at the rising edge (time T31, T32, T41, T42) of each clock CLK.
  • the output voltage VREF_OUT is 1.2 V
  • the operating frequency F of the load circuit 30 (AD converter 80) is 1.6 GHz
  • the accuracy of the reference voltage required for the AD converter 80 is 10 It is assumed that the allowable error Vm of the AD converter 80 at the rising edge of the clock CLK is 1 mV.
  • FIG. 5A shows the waveform of the clock CLK
  • FIG. 5B shows the output voltage VREF_OUT of the regulator circuit 10
  • FIG. 5C is an enlarged view of the region X3 in FIG. 5B.
  • the capacitance value CL of the load capacitance (not shown) of the load circuit 30 is 1 pF.
  • W31 is an example in which the resistance value R0 of the built-in resistor 14 is 2 k ⁇ , and the mutual conductance gm of the output transistor 12 is 2.4 mS.
  • W32 to W34 are built-in.
  • the resistance value R0 of the resistor 14 is 400 ⁇ , 400 ⁇ , and 200 ⁇
  • the mutual conductance gm of the output transistor 12 is 2.4 mS, 1.2 mS, and 2.4 mS, respectively.
  • FIG. 6A shows the waveform of the clock CLK
  • FIG. 6B shows the output voltage VREF_OUT of the regulator circuit 10
  • FIG. 6C is an enlarged view of a region X4 in FIG. 6B.
  • the value of the mutual conductance gm of the output transistor 12 is assumed to be 2.4 mS.
  • W41 shows an example in which the resistance value R0 of the built-in resistor 14 is 2 k ⁇
  • W42 and W43 show examples in which the resistance value R0 of the built-in resistor 14 is 400 ⁇ and 200 ⁇ , respectively.
  • the resistance value is generally about 0.1 ⁇ to 1 ⁇ .
  • Equation (1) Since the resistance value of ESR as R0 (left side) of Equation (1) connected in series with the stabilization capacitor is about 1 ⁇ as described above, when the external stabilization capacitor 71 is to be realized with a built-in capacitor Does not satisfy the relationship of equation (1).
  • the ESR is made of, for example, a parasitic component of wiring.
  • the ESR is made of, for example, a parasitic component of wiring.
  • the operation of the regulator circuit 50 when an ESR is connected in series with the external stabilization capacitor 71 as shown in FIG. 12 will be examined in detail.
  • the resistance value of the ESR connected in series with the external stabilization capacitor 71 is small.
  • Instantaneous charge charging is performed.
  • the dropped output voltage VREF_OUT of the regulator circuit 50 and the high-potential-side electrode voltage of the external stabilization capacitor 71 become almost equal instantaneously.
  • current is supplied to both the load circuit 70 and the external stabilization capacitor 71 only from the output transistor 52. Therefore, the voltage change of the output voltage VREF_OUT of the regulator circuit 50 is small, and the output voltage VREF_OUT of the regulator circuit 50 cannot be rapidly recovered.
  • FIG. 7 to 11 are conceptual diagrams of another semiconductor device 1A according to the present disclosure.
  • the load resistor 13 is omitted from the regulator circuit 10.
  • a load resistor 33 that is the same as or similar to the load resistor 13 is provided in the load circuit 30.
  • the load circuit 30 includes a load circuit unit 30a having the same or similar configuration as the load circuit 30 in FIG. 1, and a load resistor 33 connected in parallel with the load circuit unit 30a.
  • the load resistor 13 can be omitted from the regulator circuit 10 when the same or similar load resistor (for example, the load resistor 33 in FIG. 7) is provided on the load circuit 30 side.
  • the output current ID flowing through the output transistor 12 flows through the load resistor 33 of the load circuit 30 and is converted into a voltage, whereby the output voltage VREF_OUT is generated.
  • the function as the regulator circuit 10 is the same as or similar to that in FIG. 1, and the desired reference voltage that is the same as or similar to that in the above embodiment can be obtained from the regulator circuit 10. Specifically, for example, when a current is drawn from the output terminal VO of the regulator circuit 10 by the load circuit unit 30 a of the load circuit 30, two currents, a path through the built-in resistor 14 and a path through the output transistor 12. The load circuit section 30a of the load circuit 30 is filled with charges from the path, and the output voltage VREF_OUT of the regulator circuit 10 can be rapidly recovered. Thereby, the regulator circuit 10 of FIG. 7 can supply a stable reference power supply and can realize low power consumption.
  • the semiconductor device 1A of FIG. 8 differs from FIG. 1 in that the output transistor 12 having a source follower structure is replaced with a P-type output transistor 16 whose source is grounded. Another difference is that the connection between the positive input terminal and the negative input terminal of the operational amplifier 11 is reversed.
  • the function as the regulator circuit 10 is the same as or similar to that in FIG. 1, and the output voltage VREF_OUT of the regulator circuit 10 is equal to the reference voltage VREF due to the high amplification factor of the operational amplifier 11, resulting in obtaining a desired reference voltage. be able to. Therefore, the regulator circuit 10 shown in FIG. 8 can supply a stable reference power as in the regulator circuit 10 shown in FIG. 1, and can realize low power consumption.
  • the built-in capacitor 15 is not limited to a capacitive device of a passive element such as an MIM capacitor (Metal Insulator Metal) or an MOM (Metal Oxide Metal) capacitor.
  • a passive element such as an MIM capacitor (Metal Insulator Metal) or an MOM (Metal Oxide Metal) capacitor.
  • the impedance of the internal resistor 14 is set sufficiently larger than the impedance of the MOS capacitor 17.
  • the resistance value of the built-in resistor 14 is R0
  • the capacitance value of the MOS capacitor 17 is C1
  • the operating frequency of the load circuit 30 is F
  • the resistance value R0 and the capacitance so as to satisfy the following expression (7). Set the value C1.
  • the regulator circuit 10 of FIG. 9 can supply a stable reference power supply and can realize low power consumption, similarly to the regulator circuit 10 of FIG. Further, the circuit area can be reduced by making the internal capacitor 15 an active element.
  • the built-in resistor 14 is not limited to a passive element resistance device made of a uniform material such as a polysilicon resistor, an OD (Oxide Diffusion) resistor, or a metal resistor.
  • a passive element resistance device made of a uniform material such as a polysilicon resistor, an OD (Oxide Diffusion) resistor, or a metal resistor.
  • the output impedance of the transistor 18 is set sufficiently larger than the impedance of the internal capacitor 15. Specifically, when the output resistance value of the transistor 18 is r0, the capacitance value of the built-in capacitor 15 is C0, and the operating frequency of the load circuit 30 is F, the output resistance value r0 and the following expression (8) are satisfied. A capacitance value C0 is set.
  • the regulator circuit 10 of FIG. 10 can supply a stable reference power supply and can realize low power consumption, similarly to the regulator circuit 10 of FIG. Further, the circuit area can be reduced by using the transistor 18 instead of the built-in resistor 14.
  • an active bypass circuit 40 that assists recovery of the output voltage VREF_OUT is added to the regulator circuit 10 shown in FIG.
  • the active bypass circuit 40 is connected between the output transistor 12 and the output terminal VO.
  • the active bypass circuit 40 includes a bypass transistor 41 connected between the output terminal VO and the ground VSS, and a second capacitor connected between the output terminal VO and the gate of the bypass transistor 41.
  • a capacitor 42 and a resistor 43 as a second resistor connected between a bias terminal BN_GM to which a bias voltage VBIAS is supplied from the outside and the gate of the bypass transistor 41 are provided.
  • the active bypass circuit 40 uses the bypass transistor 41 instead of the resistance element as a resistance path. As a result, a large current change corresponding to the mutual conductance of the bypass transistor 41 can be created with respect to the fluctuation of the output voltage VREF_OUT of the regulator circuit 10, and the output voltage VREF_OUT can be rapidly recovered.
  • the bias voltage VBIAS is applied to the gate of the bypass transistor 41 via the resistor 43, so that a constant current flows through the bypass transistor 41.
  • the regulator circuit 10 capable of supplying a more stable reference power can be provided.
  • the active bypass circuit 40 is not limited to the circuit of this aspect, and may have another circuit configuration.
  • the same or similar effect can be obtained even if the output transistor 12 is replaced with a P-type output transistor whose source is grounded as in FIG. At this time, the connection of the positive side input terminal and the negative side input terminal of the operational amplifier 11 is reversed as in FIG.
  • the built-in resistor 14 and the built-in capacitor 15 may be provided outside the regulator circuit 10 in the semiconductor device 1A.
  • the semiconductor device 2 ⁇ / b> A includes a voltage stabilization circuit 110 and a load circuit 30 that are connected in parallel between a power supply terminal VIN and a ground terminal T_VSS.
  • the voltage stabilization circuit 110 includes a built-in resistor 114 as a first resistor and a built-in capacitor 115 as a first capacitor connected in series between a power supply terminal VIN and a ground terminal T_VSS.
  • a reference voltage VREF_IN is supplied from the regulator circuit 100 provided outside the semiconductor device 1A between the power supply terminal VIN and the ground terminal T_VSS.
  • the regulator circuit 100 includes a reference voltage generation circuit (referred to as a REF circuit in FIG. 16) 120, an operational amplifier 111 that receives a reference voltage VREF supplied from the reference voltage generation circuit 120 at its positive input terminal, and an output of the operational amplifier 111.
  • An output transistor 112 received at the gate, and a resistor 113 connected between the output transistor 112 and the ground VSS are provided. Further, the output of the regulator circuit 100 is fed back to the negative input terminal of the operational amplifier 111.
  • the resistance value R0 of the built-in resistor 114 may be set so as to satisfy the relational expression of Expression (2) as in the above-described embodiment (FIG. 2).
  • the instantaneous drop amount of the reference voltage VREF_IN when a current is drawn to the load circuit 30 can be more sufficiently ensured, so that the reference voltage VREF_IN can be rapidly recovered. it can.
  • a clock synchronous discrete signal processing system such as an AD converter is used as the load circuit 30 that receives the supply of the reference voltage VREF_IN.
  • the resistance value R0 of the built-in resistor 114 may be set so as to satisfy the relational expression (3) and / or (4). .
  • the reference voltage VREF_IN can be rapidly recovered when a current is drawn through the load circuit 30.
  • the clock-synchronized discrete signal processing system is connected as the load circuit 30, but another clock-synchronized circuit or a load circuit that operates at a predetermined operating frequency is connected. Even if it is done, the same effect can be obtained.
  • the regulator circuit according to the present disclosure and the semiconductor device including the regulator circuit can supply a stable reference power supply without connecting the output of the regulator circuit to the outside of the LSI for the purpose of connecting to the stabilization capacitor. As a result, it is possible to reduce the number of terminals and external parts of the LSI, and it is possible to reduce the size and cost of the semiconductor device and the equipment including the same. Further, since the output (reference power supply) of the regulator circuit can be recovered at a high speed with a small DC current, the power consumption of the regulator circuit and the semiconductor device including the regulator circuit can be reduced. Therefore, the present invention can be applied to LSIs for portable communication devices and video receiving devices. In particular, the present invention can be applied to products equipped with a clock synchronous discrete signal processing system such as a successive approximation AD converter.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

　レギュレータ回路（１０）は、一方の入力端子に基準電圧（ＶＲＥＦ）を受ける演算増幅器（１１）と、負荷回路（３０）が接続されるものであり、演算増幅器（１１）の他方の入力端子にフィードバック接続された出力端子（ＶＯ）と、演算増幅器（１１）の出力信号をゲートに受け、第１電源（ＶＤＤ）と出力端子（ＶＯ）との間に接続された出力トランジスタ（１２）と、出力端子（ＶＯ）と第２電源（ＶＳＳ）との間に直列に接続された第１抵抗（１４）及び第１容量（１５）とを備えている。

Description

レギュレータ回路、電圧安定化回路及び半導体装置
　本開示は、負荷回路に電源を供給するレギュレータ回路及びこれを備えた半導体装置に関する。
　レギュレータ回路は、参照電源を様々な回路に供給する回路であり、安定した参照電源を供給すること望まれている。一般的なレギュレータ回路では、出力電流を負荷抵抗に流し、電圧変換させることによって出力電圧を生成している。
　特許文献１には、レギュレータ回路の一例として、製造工程等における抵抗素子Ｒａ１の抵抗値のばらつきに起因する出力電流Ｉｏｕｔの変動が小さいレギュレータ回路に関する技術が開示されている。
特開２００５－２５１１３０号公報
　図１４は、レギュレータ回路に接続される負荷回路の一例である逐次比較型のＡＤ(Analog to Digital)変換器の回路構成例を示した図である。逐次比較型ＡＤ変換器８０は、図１４に示すように、例えば容量ＤＡＣ（Digital to Analog Converter）８１、ＤＡＣ制御部８２、比較器８３、及びラッチ回路８４から構成される。容量ＤＡＣ８１は、並列接続された複数の容量素子Ｃ１，Ｃ２，…，Ｃ５１２（容量値１Ｃ，２Ｃ，…，５１２Ｃ）を有している。
　逐次比較型ＡＤ変換器８０の動作について具体的に説明する。
　ＤＡＣ制御部８２は、容量ＤＡＣ８１の各容量素子Ｃ１，Ｃ２，…，Ｃ５１２の下部電極に供給する電圧を、制御信号によって高基準電圧ＶＲＥＦＨまたは低基準電圧ＶＲＥＦＬのいずれか一方に切り替える。各容量素子Ｃ１，Ｃ２，…，Ｃ５１２の上部電極は共通ノードＮ８５に接続されており、アナログ入力信号ＡＩＮは、この共通ノードＮ８５に供給されて容量ＤＡＣ８１によってサンプリングされる。比較器８３は、サンプリングされた共通ノードＮ８５のアナログ信号と基準電圧とを比較して、上位ビットから順に１ビットまたは数ビットずつＡＤ変換を行う。ＡＤ変換されたデジタル信号はラッチ回路８４に蓄えられ、ＤＡＣ制御部８２は、ラッチ回路８４から出力されたデジタル信号の値に応じて次の下位ビットの比較に使われる制御信号を決定する。
　レギュレータ回路は、例えばこの逐次比較型ＡＤ変換器８０に参照電源（参照電圧）を供給する。具体的には、容量ＤＡＣ８１の高基準電圧ＶＲＥＦＨ及び低基準電圧ＶＲＥＦＬを供給する。各ビットの比較時には、ＤＡＣ制御部８２が容量ＤＡＣ８１の下部電極を高基準電圧ＶＲＥＦＨと低基準電圧ＶＲＥＦＬとの間で切り替えるため、容量ＤＡＣ８１の電荷はその度に再配分される。そのため、クロックエッジ毎にレギュレータ回路の出力端子から充電電流が印加され、または放電電流が引かれることになり、レギュレータ回路から供給される参照電圧がドロップする原因となる。
　上記のように、基準となる参照電圧が大きくドロップした状態で比較結果が確定すると、誤った比較結果が生じてしまうため、要求されるＡＤ変換精度が実現可能な範囲内に参照電圧のドロップ量を小さく抑えるか、または比較結果が決定する次のクロックエッジまでの間にドロップした参照電圧を所望の値まで回復させる必要がある。この参照電圧の回復には例えばレギュレータ回路の出力に安定化容量を追加することが考えられる。
　ここで、昨今の携帯通信機器、映像受信機器に求められる小型化、低コスト化を実現するためには、ＬＳＩ（Large Scale Integrated circuit）端子及び外部部品を極力減らすことが望まれている。したがって、レギュレータ回路の安定化容量はＬＳＩの内蔵容量で実現することが好ましい。しかしながら、安定化容量を内蔵容量で実現する場合において、小型化、低コスト化を考えると、内蔵容量として実現可能な容量値は数百ｐＦオーダーまでである。しかしながら、安定化容量が数百ｐＦオーダーの場合、負荷回路が電流を引いたときに十分な電荷を供給できず、レギュレータ回路の出力電圧のドロップ量が十分に抑えられない可能性がある。
　図１５（ａ），（ｂ）は、参照電圧ＶＲＥＦを受けて負荷回路（例えば上記の逐次比較型ＡＤ変換器８０）に参照電源（電圧ＶＯＵＴ）を供給する従来のレギュレータ回路において、出力端子に安定化容量として数百ｐＦオーダーの内蔵容量を追加した場合における動作例を示す模式図である。図１５（ａ）に示すように、レギュレータ回路の出力電流が小さい場合には、出力電圧ＶＯＵＴが十分に回復できず、参照電圧ＶＲＥＦに対して、サンプリング周期（１／Ｆ）が経過するごとに出力電圧ＶＯＵＴが低下している。したがって、負荷回路が必要とする精度の参照電源が供給できない。
　一方で、レギュレータ回路の出力電圧ＶＯＵＴを高速に回復させようとして安定化容量を小さくする（例えば数十ｐＦ）と安定性が悪くなる。具体的には、図１５（ｂ）に示すように、負荷回路が引く電流とレギュレータ回路が供給する電流とによって、レギュレータ回路の出力電圧ＶＯＵＴを引っ張り合い、出力電圧ＶＯＵＴが大きくリンギングしてしまう。したがって、この場合も負荷回路が要求する精度の参照電源が供給できない。
　以上のように、安定化容量を内蔵した場合においてレギュレータ回路の出力電圧を安定化させるためには、レギュレータ回路の出力インピーダンスを下げて、負荷回路が大きな電流を引いた場合にも追従できる電流能力を持たせなければならない。しかしながら、十分な電流能力を確保しようとすると、レギュレータ回路の消費電力が増大してしまう。昨今の機器には小型化、低コスト化と同時に低消費電力化も強く求められており、消費電力を増大させる手法は相応しくない。
　上記の課題に鑑み、本開示は、レギュレータ回路のための安定化容量をＬＳＩの外部に設けることなく、安定した参照電源を負荷回路に供給する低消費電力のレギュレータ回路を提供することを目的とする。また、外部のレギュレータ回路から負荷回路に供給される参照電圧を安定化させる電圧安定化回路を提供することを目的とする。
　本開示の第１態様では、負荷回路に参照電源を供給するレギュレータ回路は、一方の入力端子に基準電圧を受ける演算増幅器と、前記負荷回路が接続されるものであり、前記演算増幅器の他方の入力端子にフィードバック接続された出力端子と、前記演算増幅器の出力信号をゲートに受け、かつ第１電源及び前記出力端子の間に接続された出力トランジスタと、前記出力端子及び前記第１電源とは電位が異なる第２電源の間に直列に接続された第１抵抗及び第１容量とを備える。そして、前記負荷回路の動作周波数をＦ、前記第１抵抗の抵抗値をＲ０、及び前記第１容量の容量値をＣ０としたときに、下式（１）の関係を満たすことを特徴とする。
Figure JPOXMLDOC01-appb-M000001
　本開示の第２態様では、半導体装置は、第１態様に記載のレギュレータ回路と、前記レギュレータ回路に基準電圧を供給する参照電圧生成回路と、前記レギュレータ回路からの電源供給を受ける前記負荷回路とを備えている。
　この第１態様によると、レギュレータ回路の出力端子と第２電源との間に第１抵抗と第１容量とが直列に接続されており、かつ第１抵抗のインピーダンス（抵抗値Ｒ０）は、負荷回路の動作周波数Ｆにおける第１容量のインピーダンス（１／（２π×Ｆ×Ｃ０））が無視できる程度に十分大きく設定されている。すなわち、発明者らは、種々の検討を行った結果、第１抵抗の抵抗値Ｒ０を第１容量のインピーダンス（１／（２π×Ｆ×Ｃ０））の１０倍よりも大きく設定することによって、安定した参照電源を供給することができるとする結論に至った。具体的には、例えば負荷回路によってレギュレータ回路の出力端子から電流が引かれた時、第１抵抗のインピーダンスが第１容量のインピーダンスと比較して十分に大きいため、第１容量が安定化容量の役目を果たさず、レギュレータ回路から出力される参照電源の電圧は瞬間的に大きくドロップする。しかしながら、その後、第１抵抗を介した経路から負荷回路に電荷が充填され、上記参照電源の電圧は急速に元の電圧に回復する。これにより、安定した参照電源の供給が可能になる。したがって、第１態様に記載のレギュレータ回路を、例えば第２態様に示すように半導体装置（例えばＬＳＩ）に内蔵した場合において、このレギュレータ回路のための安定化容量を半導体装置の外部に設ける必要はない。さらに、第１抵抗を介する電流経路には第１容量が直列に接続されているため、この第１容量によって直流電流を遮断することができ、上記式（１）の関係式を満たす一定の動作周波数以上でレギュレータ回路の出力電圧が変動する時のみ負荷回路へ電流が供給される。これにより、不要な貫通電流がなく非常に低消費電力である。
　本開示の第３態様では、レギュレータ回路から負荷回路に供給される参照電圧を安定化させる電圧安定化回路であって、前記参照電圧が供給される２個の電源端子間に直列に接続された第１抵抗及び第１容量を備えており、前記負荷回路の動作周波数をＦ、前記第１抵抗の抵抗値をＲ０、及び前記第１容量の容量値をＣ０としたときに、下式（１）の関係を満たすことを特徴とする。
Figure JPOXMLDOC01-appb-M000002
　本開示の第４態様では、半導体装置は、第３態様記載の電圧安定化回路と、前記２個の電源端子間に前記電圧安定化回路と並列に接続された前記負荷回路とを備えている。
　この第３態様によると、電圧安定化回路において、レギュレータ回路から参照電圧が供給される２個の電源端子間に第１抵抗と第１容量とが直列に接続されており、かつ第１抵抗のインピーダンス（抵抗値Ｒ０）は、負荷回路の動作周波数Ｆにおける第１容量のインピーダンス（１／（２π×Ｆ×Ｃ０））が無視できる程度に十分大きく設定されている。すなわち、発明者らは、種々の検討を行った結果、電圧安定化回路において、第１抵抗の抵抗値Ｒ０を第１容量のインピーダンス（１／（２π×Ｆ×Ｃ０））の１０倍よりも大きく設定することによって、レギュレータ回路から電源端子を介して負荷回路に供給される参照電圧を安定化させることができるとする結論に至った。さらに、本態様に係る電圧安定化回路は、第１抵抗を介する電流経路に、第１容量が直列に接続されているため、第１態様と同様に不要な貫通電流がなく非常に低消費電力である。
　上記のように参照電源を安定化させることができる第３態様に記載の電圧安定化回路を、例えば第４態様に示すように半導体装置（例えばＬＳＩ）に内蔵した場合において、この参照電圧を安定化させるための安定化容量を半導体装置の外部に設ける必要はない。
　本開示によると、レギュレータ回路のための安定化容量を半導体装置の外部に設けることなく安定した参照電源が供給可能であり、かつ低消費電力のレギュレータ回路を提供することができる。また、このレギュレータ回路を半導体装置に適用することにより、半導体装置の外部端子数を削減することができるとともに、チップコンデンサ（セラミックコンデンサ）などの外部部品が不要であるため、低コスト化を実現することができる。
本開示に係る半導体装置の概念図である。 本開示に係るレギュレータ回路の動作例を示す模式図である。 本開示に係るレギュレータ回路の動作例を示す概念図である。 本開示に係るレギュレータ回路の動作例を示す概念図である。 本開示に係るレギュレータ回路の動作例を示す概念図である。 本開示に係るレギュレータ回路の動作例を示す概念図である。 本開示に係るその他の半導体装置の概念図である。 本開示に係るその他の半導体装置の概念図である。 本開示に係るその他の半導体装置の概念図である。 本開示に係るその他の半導体装置の概念図である。 本開示に係るその他の半導体装置の概念図である。 ＬＳＩの専用端子に大きな安定化容量を付加したレギュレータ回路の一例を示す図である。 図１２に示すレギュレータ回路の動作波形の一例を示す図である。 負荷回路の一例である逐次比較型のＡＤ変換器の回路構成例を示した図である。 従来のレギュレータ回路の課題を説明するための図である。 本開示に係るその他の半導体装置の概念図である。
　一般的なレギュレータ回路においては、参照電源供給先の負荷回路が引く電流量は負荷回路の動作に応じ時間的に変化し、それによりレギュレータ回路の出力電圧が変化して不安定となる。そのため、例えば、半導体装置（以下、ＬＳＩともいう）に専用端子を設け、その専用端子を介してレギュレータ回路の出力をＬＳＩの外側に引出し、その専用端子に大きな安定化容量（例えばセラミックコンデンサ）を付加して、参照電源の安定化を図っている。以下では図１２及び図１３を用いてその一例を説明する。
　図１２は半導体装置５Ａの専用端子Ｐ１，Ｐ２に大きな外部安定化容量７１を付加してレギュレータ回路５０の参照電源の安定化を図った回路構成例を示した概略図である。具体的には、レギュレータ回路５０の出力及びグランドＶＳＳが接続された専用端子Ｐ１，Ｐ２間に内蔵可能な容量（数百ｐＦ）よりもさらに大きな容量値（例えば数μＦ）を有する外部安定化容量７１（例えばセラミックコンデンサ）を設けて、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴの安定化を図っている。
　図１２において、レギュレータ回路５０は、参照電圧生成回路（図１２ではＲＥＦ回路と記載する）６０から供給される参照電圧ＶＲＥＦを正側入力端子に受けるオペアンプ５１と、オペアンプ５１の出力をゲートに受ける出力トランジスタ５２と、出力トランジスタ５２とグランドＶＳＳとの間に接続された抵抗５３とを備える。レギュレータ回路５０が出力する参照電源は負荷回路７０に供給される。また、レギュレータ回路５０の出力は、オペアンプ５１の負側入力端子にフィードバックされる。
　図１３はレギュレータ回路５０の動作波形の一例を示した図である。図１３において、時間Ｔ１，Ｔ２，Ｔ３では、負荷回路７０が瞬時に電流を引いているものとする。図１３に示すように、負荷回路７０が瞬時に電流を引いた時、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴは、所望の参照電圧ＶＲＥＦに対してドロップする。しかしながら、大きな容量値を有する外部安定化容量７１から負荷回路７０に対して瞬時に必要な電流が供給されるため、そのドロップ量は極めて小さく抑えられる。これにより、レギュレータ回路５０の出力トランジスタ５２から供給される出力電流ＩＤが小さいことに起因して電圧の復帰時間が長くかかるような場合においても、所望の参照電圧を維持することができる。したがって、図１２の回路においては、十分に大きな容量値（例えば数μＦ）を有する外部安定化容量７１を付加することによって、負荷回路７０が瞬時に電流を引いた場合においても負荷回路７０の動作や性能に影響を及ぼさないようにすることができる。一方で、安定化容量をＬＳＩの内蔵容量で実現する場合には大きな容量値を持たせることが難しいため、負荷回路７０が電流を引いたときに十分な電荷を供給できず、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴのドロップ量が大きくなることが考えられる。このため、対策が必要である。
　以下、本開示に係る実施の形態について、図面を参照しながら詳細に説明する。
　図１は本開示に係る半導体装置の概念図である。図１において、半導体装置１Ａは、参照電圧ＶＲＥＦを供給する参照電圧生成回路（図１ではＲＥＦ回路と記載する）２０と、参照電圧ＶＲＥＦを受けて参照電源としての出力電圧ＶＲＥＦ＿ＯＵＴを供給するレギュレータ回路１０と、レギュレータ回路１０から参照電源（出力電圧ＶＲＥＦ＿ＯＵＴ）の供給を受ける負荷回路３０とを備える。
　（レギュレータ回路）
　図１において、レギュレータ回路１０は、参照電圧生成回路２０から供給された参照電圧ＶＲＥＦを正側入力端子に受けるオペアンプ１１と、オペアンプ１１の出力をゲートに受け、第１電源としての電源ＶＤＤと出力端子ＶＯとの間に接続されたＮ型の出力トランジスタ１２（ソースフォロア構造）と、出力トランジスタ１２と第２電源としてのグランドＶＳＳとの間に接続された負荷抵抗１３（抵抗値はＲＤ）とを備える。レギュレータ回路１０の出力端子ＶＯは、フィードバックノードＮＦＢを介してオペアンプ１１の負側入力端子にフィードバック接続される。レギュレータ回路１０は、さらにフィードバックノードＮＦＢとグランドＶＳＳとの間に直列に接続された第１抵抗としての内蔵抵抗１４及び第１容量としての内蔵容量１５を備える。
　（レギュレータ回路の動作）
　以下、レギュレータ回路１０の動作について詳細に説明する。
　レギュレータ回路１０では、出力トランジスタ１２に流れるＤＣ電流ＩＤが負荷抵抗１３に流れて電圧に変換されることによって、出力電圧ＶＲＥＦ＿ＯＵＴ（＝ＩＤ×ＲＤ）が生成される。また、オペアンプ１１の高い増幅率によって出力電圧ＶＲＥＦ＿ＯＵＴと参照電圧ＶＲＥＦとが等しくなり、レギュレータ回路１０は出力電圧ＶＲＥＦ＿ＯＵＴとして所望の参照電圧ＶＲＥＦを出力する。レギュレータ回路１０は、アナログ回路やデジタル回路等の様々な負荷回路３０に出力電圧ＶＲＥＦ＿ＯＵＴ（参照電圧ＶＲＥＦ）を供給する。出力電圧ＶＲＥＦ＿ＯＵＴは、例えば負荷回路３０の電源電圧として使用する。
　図２は本開示に係るレギュレータ回路１０の動作例を示す模式図である。図２において、レギュレータ回路１０には負荷回路３０として、クロックＣＬＫ（周波数はＦ）に同期して動作する離散信号処理システムが接続されているものとする。すなわち、離散信号処理システムの動作周波数はＦである。
　ここで、内蔵抵抗１４のインピーダンスは、動作周波数Ｆにおける内蔵容量１５のインピーダンスが無視できる程度に十分大きく設定されているものとし、内蔵抵抗１４を介して供給する電流量が内蔵抵抗１４とレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴの電圧値でほぼ決まり、内蔵容量１５は供給する電流量にほとんど影響しないようにされているものとする。すなわち、内蔵抵抗１４の抵抗値をＲ０、内蔵容量１５の容量値をＣ０、及び負荷回路３０の動作周波数をＦとした場合に、式（１）の関係を満たすものとする。
Figure JPOXMLDOC01-appb-M000003
　また、負荷回路３０はクロックＣＬＫに同期して電荷の充填を行うものとする。すなわち、各ＣＬＫの立ち上がりエッジ（時間Ｔ１，Ｔ２，Ｔ３）において、レギュレータ回路１０から負荷回路３０に電流が引かれるものとする。
　時間Ｔ１，Ｔ２，Ｔ３において負荷回路３０に電流が引かれた時、インピーダンスが十分に大きい内蔵抵抗１４が内蔵容量１５と直列に接続されているため、内蔵容量１５が安定化容量の役目を果たさず、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが瞬間的に大きくドロップする。その後、内蔵抵抗１４を介した経路から負荷回路３０に徐々に電荷が充填されるが、式（１）にも示したとおり、動作周波数Ｆでの内蔵容量１５のインピーダンスは内蔵抵抗１４のインピーダンスに対して無視できる程度に設定されているため、仮想的に内蔵容量１５の内蔵抵抗側端子１５ａは固定電圧になっているように動作させることができる。
　ここで、上記のように出力電圧ＶＲＥＦ＿ＯＵＴが大きくドロップした場合において、仮に容量性のインピーダンスが支配的なときには、蓄えた電荷に制限があるため、電流を供給していくと供給元である内蔵容量１５の内蔵抵抗側端子１５ａの電圧がドロップ後の出力電圧ＶＲＥＦ＿ＯＵＴに近づくように下がっていってしまい、内蔵容量１５から供給される電流が著しく減ってしまう。
　一方で、本開示では、抵抗性のインピーダンスが支配的であるため、内蔵抵抗１４とレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴの電圧値とによって供給する電流量が決まる。これにより、出力電圧ＶＲＥＦ＿ＯＵＴが回復するまで大きな電流が供給され続ける。さらに、出力電圧ＶＲＥＦ＿ＯＵＴが瞬間的に大きくドロップしたことにより、出力トランジスタ１２のドレイン・ソース間の電圧が広がり、出力トランジスタ１２からは出力電圧ＶＲＥＦ＿ＯＵＴのドロップ前と比較して大きな電流が供給され、出力電圧ＶＲＥＦ＿ＯＵＴの急速な回復に寄与する。
　このとき、内蔵容量１５の内蔵抵抗側端子１５ａは、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴよりも高い電圧を維持しているため、出力トランジスタ１２からの電流は内蔵容量１５側にはほとんど供給されることなく、その電流のほぼ全てを負荷回路３０に供給することができる。このように、内蔵抵抗１４を介した経路と、出力トランジスタ１２を介した経路との２つの電流経路から負荷回路３０に電荷が充填されるため、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを急速に回復させることができる。
　以上のように、レギュレータ回路１０において、内蔵抵抗１４のインピーダンスを内蔵容量１５のインピーダンスと比較して十分に大きくすることによって、例えば負荷回路３０によってレギュレータ回路１０の出力端子ＶＯから電流が引かれた時、レギュレータ回路１０から出力される出力電圧ＶＲＥＦ＿ＯＵＴは瞬間的に大きくドロップする一方で、その後負荷回路３０に電荷が充填され出力電圧ＶＲＥＦ＿ＯＵＴは急速に元の電圧に回復する。したがって、レギュレータ回路１０から負荷回路３０に対して安定した参照電源の供給が可能になる。
　さらに、内蔵抵抗１４を介する電流経路には内蔵容量１５が直列に接続されているため、この内蔵容量１５によって直流電流を遮断することができ、式（１）の関係式を満たす一定の動作周波数以上でレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが変動する時のみ負荷回路３０へ電流が供給される。これにより、不要な貫通電流がなく非常に低消費電力である。
　なお、式（１）の関係式に加えて別の関係式を満たすように内蔵抵抗１４の抵抗値Ｒ０を設定してもよい。具体的には、例えば、式（１）の条件に加えて、負荷回路３０の負荷容量の値がＣＬである場合において、その負荷容量のインピーダンス（１／（２π×Ｆ×ＣＬ））とレギュレータ回路１０の内蔵抵抗１４のインピーダンス（抵抗値Ｒ０）とが式（２）の関係を満たすように内蔵抵抗１４の抵抗値Ｒ０を設定するようにしてもよい。すなわち、発明者らは、式（２）のように内蔵抵抗１４の抵抗値Ｒ０を設定することによって、負荷回路３０に電流が引かれた時に出力電圧ＶＲＥＦ＿ＯＵＴの瞬間的なドロップ量を適切な範囲内でより大きくすることができる、すなわち安定した参照電源の供給がより効果的に行われるとの結論に至った。
Figure JPOXMLDOC01-appb-M000004
　具体的には、式（２）の関係を満たすように内蔵抵抗１４の抵抗値Ｒ０を設定することによって、出力電圧ＶＲＥＦ＿ＯＵＴの瞬間的なドロップ量をより十分に確保することができる。これにより、例えば負荷回路３０によってレギュレータ回路１０の出力端子ＶＯから電流が引かれた時、レギュレータ回路１０から出力される出力電圧ＶＲＥＦ＿ＯＵＴは瞬間的に大きくドロップする一方で、その後内蔵抵抗１４を介した経路と出力トランジスタ１２を介した経路の２つの経路から負荷回路３０に電荷が充填されるため、出力電圧ＶＲＥＦ＿ＯＵＴを急速に元の電圧（例えばＶＲＥＦ）に回復させることができる。したがって、レギュレータ回路１０から負荷回路３０に安定した参照電源の供給が可能になる。
　（レギュレータ回路の適用例）
　本開示に係るレギュレータ回路１０の適用例について詳細に説明する。本開示に係るレギュレータ回路１０は、負荷回路３０として、例えばＡＤ変換器のようなクロック同期式の離散信号処理システム（動作周波数Ｆ）等に参照電源を供給することができる。レギュレータ回路１０から離散信号処理システムに参照電源が供給する場合には、各動作タイミングである１／Ｆ時間毎に出力電圧が所定の値（例えば所定の誤差範囲内）まで回復すればよい。具体的には、各クロックエッジにおいて、レギュレータ回路１０から離散信号処理システムに電流が引かれてレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが大きくドロップしたとしても、次の動作タイミングである１／Ｆ時間後までに出力電圧が所定の値（例えば所定の誤差範囲内）まで回復すればよい。換言すると、離散信号処理システムに必要とされる参照電圧の精度がＮビットであり、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴの回復に係る時定数がτであるとすると、下式（５）の関係が成立すればよい。
Figure JPOXMLDOC01-appb-M000005
　ここで、負荷回路３０にはレギュレータ回路１０の出力トランジスタ１２を介する経路と内蔵抵抗１４を介する経路の２つの経路から電流が供給され、これによりレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが回復していく。したがって、負荷回路３０の負荷容量値がＣＬ、出力トランジスタ１２の相互コンダクタンスがｇｍであるとすると、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴの回復における時定数τは下式（６）で表される。
Figure JPOXMLDOC01-appb-M000006
　式（６）を式（５）に代入すると、式（５）は式（３）のように表すこともできる。
Figure JPOXMLDOC01-appb-M000007
　以上のように、式（３）の関係を満たすように内蔵抵抗１４の抵抗値Ｒ０及び出力トランジスタ１２の相互コンダクタンスｇｍを設定することにより、離散信号処理システムの各クロックエッジにおいて、そのシステムが必要とする電圧精度までレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを急速に回復させることができる。具体的には、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが瞬間的に大きくドロップしても、その後、内蔵抵抗１４を介した経路と出力トランジスタ１２を介した経路の２つの電流経路から負荷回路３０に電荷が充填され、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴをＡＤコンバータ等のクロック同期式の離散信号処理システムである負荷回路３０が必要とする精度まで急速に回復させることができる。
　なお、内蔵抵抗１４の抵抗値Ｒ０及び出力トランジスタ１２の相互コンダクタンスｇｍが、式（３）に加えてまたは式（３）に代えて別の関係式を満たすように設定してもよい。具体的には、例えば、式（１）の条件に加えて、または式（１）及び式（２）及び／若しくは式（３）の条件に加えて、内蔵抵抗１４の抵抗値Ｒ０及び出力トランジスタ１２の相互コンダクタンスｇｍが式（４）の関係を満たすようにしてもよい。すなわち、発明者らは、出力トランジスタ１２の相互コンダクタンスｇｍとレギュレータ回路１０の内蔵抵抗１４の抵抗値Ｒ０とを式（４）の関係を満たすように設定することによって、内蔵抵抗１４を介した経路からの電流量をより十分に確保することができるとの結論に至った。
Figure JPOXMLDOC01-appb-M000008
　これにより、例えば負荷回路３０によってレギュレータ回路１０の出力端子ＶＯから電流が引かれた時に、出力電圧ＶＲＥＦ＿ＯＵＴの瞬間的なドロップが発生しても、内蔵抵抗１４を介した経路と出力トランジスタ１２を介した経路の２つの経路から負荷回路３０に電荷が充填される。このとき、特に内蔵抵抗１４を介した経路からの電流が大きく寄与して、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを急速に元の電圧に回復させることができる。したがって、出力トランジスタ１２から負荷回路３０に対して安定した参照電源の供給が可能になる。
　（内蔵抵抗の抵抗値を変化させた場合の動作例）
　図３及び図４は内蔵抵抗の抵抗値を変化させた場合におけるレギュレータ回路１０の動作例を示す概念図である。図３及び図４において、レギュレータ回路１０には負荷回路３０として、図１４に示す逐次比較型のＡＤ変換器８０が接続されているものとする。具体的には、ＡＤ変換器８０の高基準電圧ＶＲＥＦＨとしてレギュレータ回路１０からの出力電圧ＶＲＥＦ＿ＯＵＴが供給され、低基準電圧ＶＲＥＦＬはレギュレータ回路１０のグランドＶＳＳが接続されているものとする。また、ＡＤ変換器８０に用いられるクロックＣＬＫの周波数はＦである、すなわちＡＤ変換器８０の動作周波数はＦであるものとし、各クロックＣＬＫの立ち上がりエッジ（時間Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２）においてＡＤ変換器８０に電流が引かれるものとする。また、本開示では出力電圧ＶＲＥＦ＿ＯＵＴは１．２Ｖ、負荷回路３０（ＡＤ変換器８０）の動作周波数Ｆは６３０ＭＨｚであり、クロックＣＬＫの立ち上がりエッジにおけるＡＤ変換器８０の許容誤差Ｖｍは１ｍＶであるものとする。
　図３（ａ）はクロックＣＬＫの波形を、図３（ｂ）はレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを示しており、図３（ｃ）は図３（ｂ）の領域Ｘ１の拡大図である。ここで、本開示では内蔵容量１５の容量値Ｃ０は５０ｐＦであるものとする。したがって、内蔵容量１５のインピーダンス（１／（２π×Ｆ×Ｃ０））は約５．１Ωである。
　また、図３（ｂ），（ｃ）において、Ｗ１１は内蔵抵抗１４の抵抗値Ｒ０が０Ωの例を示しており、同様にＷ１２～Ｗ１４は内蔵抵抗１４の抵抗値Ｒ０がそれぞれ３０Ω，１００Ω，２００Ωの例を示している。
　図３（ｂ），（ｃ）に示すように、時間Ｔ１１において負荷回路３０に電流が引かれた時、内蔵抵抗１４の抵抗値Ｒ０が０Ωから２００Ωへと大きくなるにしたがって、出力電圧ＶＲＥＦ＿ＯＵＴの瞬間的なドロップ量が大きくなっている。一方で、内蔵抵抗１４の抵抗値Ｒ０が大きいほど、出力電圧ＶＲＥＦ＿ＯＵＴは、その後急速に回復している。結果として、次のクロックＣＬＫの立ち上がりエッジ（時間Ｔ１２）において、Ｗ１３及びＷ１４の条件では出力電圧ＶＲＥＦ＿ＯＵＴが許容誤差Ｖｍの範囲内まで回復している。
　発明者らは、上記のような図３の動作例を含めて種々の検討を行った結果、式（１）の関係を満たす場合、すなわち内蔵抵抗１４のインピーダンス（抵抗値Ｒ０）を内蔵容量１５のインピーダンス（１／（２π×Ｆ×Ｃ０））の１０倍よりも大きい値に設定することによって、安定した参照電源を供給することができるとする結論に至った。
　図４（ａ）はクロックＣＬＫの波形を、図４（ｂ）はレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを示しており、図４（ｃ）は図４（ｂ）の領域Ｘ２の拡大図である。ここで、負荷回路３０の負荷容量（図示しない）の容量値ＣＬは１ｐＦであるものとする。したがって、負荷回路３０の負荷容量のインピーダンス（１／（２π×Ｆ×ＣＬ））は約２５０Ωである。
　また、図４（ｂ），（ｃ）において、Ｗ２１は内蔵抵抗１４の抵抗値Ｒ０が０Ωの例を示しており、同様にＷ２２～Ｗ２４は内蔵抵抗１４の抵抗値Ｒ０がそれぞれ３０Ω，１００Ω，２００Ωの例を示している。
　図４（ｂ），（ｃ）に示すように、時間Ｔ２１において負荷回路３０に電流が引かれた時、内蔵抵抗１４の抵抗値Ｒ０が０Ωから２００Ωへと大きくなるにしたがって、瞬間的な出力電圧ＶＲＥＦ＿ＯＵＴのドロップ量が大きくなっている。一方で、内蔵抵抗１４の抵抗値Ｒ０が大きいほど、出力電圧ＶＲＥＦ＿ＯＵＴは、その後急速に回復している。結果として、次のクロックＣＬＫの立ち上がりエッジ（時間Ｔ２２）において、Ｗ２３及びＷ２４の条件では出力電圧ＶＲＥＦ＿ＯＵＴが許容誤差Ｖｍの範囲内まで回復している。
　発明者らは、上記のような図４の動作例を含めて種々の検討を行った結果、式（２）の関係を満たす場合、すなわち内蔵抵抗１４のインピーダンス（抵抗値Ｒ０）の５倍の値を負荷容量のインピーダンス（１／（２π×Ｆ×ＣＬ））よりも大きい値に設定することによって、より安定した参照電源を供給することができるとする結論に至った。
　（内蔵抵抗及び出力トランジスタの特性を変化させた場合の動作例）
　図５及び図６は内蔵抵抗１４の抵抗値及び出力トランジスタ１２の特性を変化させた場合におけるレギュレータ回路１０の動作例を示す概念図である。図５及び図６において、レギュレータ回路１０には図３と同様に負荷回路３０として、図１４に示す逐次比較型のＡＤ変換器８０が接続されているものとする。また、ＡＤ変換器８０の動作周波数はＦであるものとし、各クロックＣＬＫの立ち上がりエッジ（時間Ｔ３１，Ｔ３２，Ｔ４１，Ｔ４２）においてＡＤ変換器８０に電流が引かれるものとする。また、本開示では出力電圧ＶＲＥＦ＿ＯＵＴは１．２Ｖ、負荷回路３０（ＡＤ変換器８０）の動作周波数Ｆは１．６ＧＨｚであるものとし、ＡＤ変換器８０に必要とされる参照電圧の精度が１０ビットであり、クロックＣＬＫの立ち上がりエッジにおけるＡＤ変換器８０の許容誤差Ｖｍは１ｍＶであるものとする。
　図５（ａ）はクロックＣＬＫの波形を、図５（ｂ）はレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを示しており、図５（ｃ）は図５（ｂ）の領域Ｘ３の拡大図である。ここで、負荷回路３０の負荷容量（図示しない）の容量値ＣＬは１ｐＦであるものとする。
　また、図５（ｂ），（ｃ）において、Ｗ３１は内蔵抵抗１４の抵抗値Ｒ０が２ｋΩ、出力トランジスタ１２の相互コンダクタンスｇｍが２．４ｍＳの例を示しており、同様にＷ３２～Ｗ３４は内蔵抵抗１４の抵抗値Ｒ０がそれぞれ４００Ω，４００Ω，２００Ω、出力トランジスタ１２の相互コンダクタンスｇｍがそれぞれ２．４ｍＳ，１．２ｍＳ，２．４ｍＳの例を示している。
　図５（ｃ）に示すように、時間Ｔ３１において負荷回路３０に電流が引かれた時、式（３）の左辺の値が小さくなるにしたがって、瞬間的な出力電圧ＶＲＥＦ＿ＯＵＴのドロップ量が小さくなっている。そして、全条件において、出力電圧ＶＲＥＦ＿ＯＵＴは、ドロップした後に急速に回復している。結果として、次のクロックＣＬＫの立ち上がりエッジ（時間Ｔ３２）において、Ｗ３４の条件では出力電圧ＶＲＥＦ＿ＯＵＴが許容誤差Ｖｍの範囲内まで回復している。
　発明者らは、上記のような図５の動作例を含めて種々の検討を行った結果、式（３）の関係を満たす場合には、より安定した参照電源を供給することができるとする結論に至った。
　図６（ａ）はクロックＣＬＫの波形を、図６（ｂ）はレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを示しており、図６（ｃ）は図６（ｂ）の領域Ｘ４の拡大図である。ここで、図６（ｂ），（ｃ）において、出力トランジスタ１２の相互コンダクタンスｇｍの値は２．４ｍＳであるものとする。また、Ｗ４１は内蔵抵抗１４の抵抗値Ｒ０が２ｋΩ、例を示しており、同様にＷ４２，Ｗ４３は内蔵抵抗１４の抵抗値Ｒ０がそれぞれ４００Ω，２００Ωの例を示している。
　図６（ｂ），（ｃ）に示すように、時間Ｔ４１において負荷回路３０に電流が引かれた時、内蔵抵抗１４の値が小さくなるにしたがって、瞬間的な出力電圧ＶＲＥＦ＿ＯＵＴのドロップ量が小さくなっている。そして、全条件において、出力電圧ＶＲＥＦ＿ＯＵＴは、ドロップした後に急速に回復している。結果として、次のクロックＣＬＫの立ち上がりエッジ（時間Ｔ４２）において、Ｗ４３の条件では出力電圧ＶＲＥＦ＿ＯＵＴが許容誤差Ｖｍの範囲内まで回復している。
　発明者らは、上記のような図６の動作例を含めて種々の検討を行った結果、式（４）の関係を満たす場合には、より安定した参照電源を供給することができるとする結論に至った。
　（安定化容量を内蔵する場合との比較）
　ここで、図１２に示したようなＬＳＩの専用端子Ｐ１，Ｐ２に接続された外部安定化容量７１を内蔵容量で実現しようとした場合について検討する。安定化容量をレギュレータ回路５０の出力端子に接続する場合、一般的には、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴが不安定になることを防ぐために、位相補償を目的として安定化容量と直列に等価直列抵抗（図示しない。以下、ＥＳＲ（Equivalent Series Resistance）ともいう。）を接続することが考えられる。一般的には、ＥＳＲは安定化容量による安定化の性能を劣化させないことを目的として小さい値が選ばれる。具体的には、安定化容量として内蔵可能な容量は数百ｐＦ程度であるため、その抵抗値は０．１Ω～１Ω程度であるのが一般的である。仮に、安定化容量として５００ｐＦを内蔵し、負荷回路７０の動作周波数Ｆが１ＧＨｚであるものとすると、式（１）の右辺は、
　１０×１／（２π×Ｆ×Ｃ０）＝１０／（２π×１Ｇ×５００ｐ）＝３．３Ω
となる。
　安定化容量に直列に接続される式（１）のＲ０（左辺）としてのＥＳＲの抵抗値は上記のとおり～１Ω程度であるため、外部安定化容量７１を内蔵容量で実現しようとした場合には式（１）の関係は満たさない。なお、ＥＳＲは例えば配線の寄生成分で作られる。
　次に、図１２に示したような外部安定化容量７１を内蔵容量で実現しようとした場合におけるレギュレータ回路５０の動作について詳細に検討する。この場合において、レギュレータ回路５０から負荷回路７０に電流が引かれた時、安定化容量と直列に接続されたＥＳＲの抵抗値が小さいため、安定化容量から負荷回路７０に対して瞬時に必要な電荷の充填が行われる。これにより、ドロップしたレギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴと安定化容量の高電位側の電極電圧とが瞬時にほぼ等しくなる。その後は出力トランジスタ５２からのみによって、負荷回路７０と安定化容量との両方に電流が供給される。そのため、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴの電圧変化は小さく、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴを急速に回復させることができない。
　（外部安定化容量にＥＳＲを直列接続する場合との比較）
　図１２に示したようなＬＳＩの専用端子Ｐ１，Ｐ２に外部安定化容量７１を接続するような回路構成においても、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴが不安定になることを防ぐために、位相補償として外部安定化容量７１と直列にＥＳＲ（図示しない）を接続する場合がある。しかしながら、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴを安定化させる効果が低下することを防ぐために、ＥＳＲの抵抗値として小さい値が選ばれる。具体的には、外部安定化容量７１の容量値等に応じて定められるが、その抵抗値は０．０１Ω～０．１Ω程度であるのが一般的である。負荷回路７０の負荷容量値は数十ｐＦ程度までであることが一般的なので、仮に、負荷回路７０の負荷容量値が５０ｐＦであり、負荷回路７０の動作周波数Ｆが１ＧＨｚであるものとすると、式（２）の右辺は、
　１／（２π×Ｆ×ＣＬ）＝１／（２π×１Ｇ×５０ｐ）＝３．３Ω
となる。安定化容量に直列に接続される式（２）のＲ０（右辺）としてのＥＳＲの抵抗値は上記のとおり～０．１Ω程度であるため、外部安定化容量７１にＥＳＲを直列接続してレギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴの安定化を図った場合には式（２）の関係は満たさない。なお、ＥＳＲは例えば配線の寄生成分で作られる。
　次に、図１２に示したような外部安定化容量７１と直列にＥＳＲを接続した場合におけるレギュレータ回路５０の動作について詳細に検討する。この場合において、レギュレータ回路５０から負荷回路７０に電流が引かれた時、外部安定化容量７１と直列に接続されたＥＳＲの抵抗値が小さいため、外部安定化容量７１から負荷回路７０に対して瞬時に必要な電荷の充填が行われる。これにより、ドロップしたレギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴと外部安定化容量７１の高電位側の電極電圧とが瞬時にほぼ等しくなる。その後は出力トランジスタ５２からのみによって、負荷回路７０と外部安定化容量７１との両方に電流が供給される。そのため、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴの電圧変化は小さく、レギュレータ回路５０の出力電圧ＶＲＥＦ＿ＯＵＴを急速に回復させることができない。
　［その他の実施形態］
　以上、本出願において開示する技術の例示として、実施形態を説明した。しかしながら本開示における技術はこれに限定されず、適宜、変更、置き換え、付加、省略などを行った実施形態にも適用可能である。以下、その他の実施形態を例示する。
　図７～図１１は本開示に係るその他の半導体装置１Ａの概念図である。
　図７の半導体装置１Ａにおいて、図１と異なるのはレギュレータ回路１０から負荷抵抗１３が省かれている点である。一方で、負荷回路３０内に負荷抵抗１３と同一または類似の負荷抵抗３３が設けられている。具体的には、負荷回路３０は、図１における負荷回路３０と同一または類似の構成からなる負荷回路部３０ａと、負荷回路部３０ａと並列接続された負荷抵抗３３とを有している。このように、負荷抵抗１３は、負荷回路３０側に同一または類似の負荷抵抗（例えば図７では負荷抵抗３３）が設けられている場合には、レギュレータ回路１０内から省くことができる。
　この場合においても、出力トランジスタ１２に流れる出力電流ＩＤが負荷回路３０の負荷抵抗３３に流れて、電圧に変換されることによって出力電圧ＶＲＥＦ＿ＯＵＴが生成される。なお、レギュレータ回路１０としての機能は図１と同一または類似であり、レギュレータ回路１０からは上記の実施形態と同一または類似の所望の参照電圧が得られる。具体的には、例えば負荷回路３０の負荷回路部３０ａによってレギュレータ回路１０の出力端子ＶＯから電流が引かれた時、内蔵抵抗１４を介した経路と出力トランジスタ１２を介した経路との２つの電流経路から負荷回路３０の負荷回路部３０ａに電荷が充填され、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴを急速に回復させることができる。これにより、図７のレギュレータ回路１０は、安定な参照電源を供給でき、かつ低い消費電力を実現することができる。
　（出力トランジスタの変形例）
　図８の半導体装置１Ａにおいて、図１と異なるのはソースフォロア構造であった出力トランジスタ１２が、ソース接地されたＰ型の出力トランジスタ１６に置き換えられている点である。また、オペアンプ１１の正側入力端子及び負側入力端子の接続が逆になる点で異なる。
　なお、レギュレータ回路１０としての機能は図１と同一または類似であり、オペアンプ１１の高い増幅率によって、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴと参照電圧ＶＲＥＦとが等しくなり、結果として所望の参照電圧を得ることができる。したがって、図８のレギュレータ回路１０は、図１のレギュレータ回路１０と同様に安定した参照電源を供給することができ、かつ低い消費電力を実現することができる。
　（内蔵容量の変形例）
　図１において、内蔵容量１５は、ＭＩＭ容量（Metal Insulator Metal）やＭＯＭ（Metal Oxide Metal）容量等の受動素子の容量デバイスに限らず、例えば図９に示すように、トランジスタによって構成されたＭＯＳ容量１７（能動素子）であってもよい。この場合も、内蔵抵抗１４のインピーダンスは、ＭＯＳ容量１７のインピーダンスより十分に大きく設定する。具体的には、内蔵抵抗１４の抵抗値をＲ０、ＭＯＳ容量１７の容量値をＣ１、負荷回路３０の動作周波数をＦとした場合に、下式（７）を満たすように抵抗値Ｒ０及び容量値Ｃ１を設定する。
Figure JPOXMLDOC01-appb-M000009
　これにより、図９のレギュレータ回路１０は、図１のレギュレータ回路１０と同様に安定な参照電源を供給でき、かつ低い消費電力を実現することができる。また、内蔵容量１５を能動素子にすることによって、回路面積を削減することができる。
　（内蔵抵抗の変形例）
　図１において、内蔵抵抗１４は、ポリシリコン抵抗やＯＤ（Oxide Diffusion）抵抗、メタル抵抗等の均一な材料でできた受動素子の抵抗デバイスに限らず、例えば図１０に示すように、トランジスタ１８（能動素子）で構成してもよい。この場合も、トランジスタ１８の出力インピーダンスは、内蔵容量１５のインピーダンスより十分に大きく設定する。具体的には、トランジスタ１８の出力抵抗値をｒ０、内蔵容量１５の容量値をＣ０、負荷回路３０の動作周波数をＦとした場合に、下式（８）を満たすように出力抵抗値ｒ０及び容量値Ｃ０を設定する。
Figure JPOXMLDOC01-appb-M000010
　これにより、図１０のレギュレータ回路１０は、図１のレギュレータ回路１０と同様に安定した参照電源を供給でき、かつ低い消費電力を実現することができる。また、内蔵抵抗１４の代わりにトランジスタ１８を用いることによって、回路面積を削減することができる。
　（アクティブバイパス回路）
　図１１では、図１に示したレギュレータ回路１０に、出力電圧ＶＲＥＦ＿ＯＵＴの回復を補助するアクティブバイパス回路４０が追加されている。アクティブバイパス回路４０は、出力トランジスタ１２と出力端子ＶＯとの間に接続されている。具体的には、アクティブバイパス回路４０は、出力端子ＶＯとグランドＶＳＳとの間に接続されたバイパストランジスタ４１と、出力端子ＶＯとバイパストランジスタ４１のゲートとの間に接続された第２容量としての容量４２と、外部からバイアス電圧ＶＢＩＡＳが供給されるバイアス端子ＢＮ＿ＧＭとバイパストランジスタ４１のゲートとの間に接続された第２抵抗としての抵抗４３とを備える。上記のように、このアクティブバイパス回路４０は抵抗パスとして抵抗素子ではなくバイパストランジスタ４１を利用している。これにより、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴの変動に対してバイパストランジスタ４１の相互コンダクタンスに応じた大きな電流変化を作り出し、出力電圧ＶＲＥＦ＿ＯＵＴを急速に回復させることができる。
　以下に、アクティブバイパス回路４０の動作について詳細に説明する。
　レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが安定しているときには、抵抗４３を介してバイアス電圧ＶＢＩＡＳがバイパストランジスタ４１のゲートに与えられているため、バイパストランジスタ４１には一定の電流が流れている。
　一方で、負荷回路３０から電流が引かれた時、すなわちレギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴがドロップした時には、出力端子ＶＯとバイパストランジスタ４１のゲートとの間に接続された容量４２があるため、バイパストランジスタ４１のゲート電圧が下がる。これにより、バイパストランジスタ４１のゲート・ソース間の電圧が瞬間的に小さくなるため、バイパストランジスタ４１に流れる電流が減る。これにより、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴが安定している場合と比較して、負荷回路３０に割り当てられる電流が増えるため、結果として出力電圧ＶＲＥＦ＿ＯＵＴが早く回復する。
　また、ノイズ等の影響によってグランドＶＳＳの電位が一時的に上がった場合においても、バイパストランジスタ４１のゲート・ソース間の電圧が一時的に小さくなるため、バイパストランジスタ４１はグランドＶＳＳの電位を元に戻す方向に働く。また、レギュレータ回路１０の出力電圧ＶＲＥＦ＿ＯＵＴがノイズ等の影響によって瞬間的に上がった時には、バイパストランジスタ４１のゲート・ソース間電圧が広がるため、バイパストランジスタ４１に流れる電流が増え、出力電圧ＶＲＥＦ＿ＯＵＴを瞬時に下げようとする方向に働く。
　以上のように、内蔵抵抗１４及び内蔵容量１５による出力電圧ＶＲＥＦ＿ＯＵＴ回復機構とアクティブバイパス回路４０とを併用することによって、さらに安定した参照電源が供給可能であるレギュレータ回路１０を提供することができる。なお、アクティブバイパス回路４０は本態様の回路に限定されず、他の回路構成のものを用いてもよい。
　また、上記の図１１のレギュレータ回路１０において、図８と同様に出力トランジスタ１２をソース接地されたＰ型の出力トランジスタに置き換えても同一または類似の効果が得られる。このとき、オペアンプ１１の正側入力端子及び負側入力端子の接続は図８と同様に逆になる。
　また、上述の実施形態及びその変形例において、内蔵抵抗１４及び内蔵容量１５が、半導体装置１Ａ内においてレギュレータ回路１０の外部に設けられていてもよい。
　また、内蔵抵抗１４及び内蔵容量１５を省いたレギュレータ回路が半導体装置の外部に設けられていても同様の効果が得られる。具体的には、図１６に示すように、半導体装置２Ａは、電源端子ＶＩＮとグランド端子Ｔ＿ＶＳＳとの間に並列に接続された電圧安定化回路１１０と負荷回路３０とを備える。電圧安定化回路１１０は、電源端子ＶＩＮとグランド端子Ｔ＿ＶＳＳとの間に直列に接続された第１抵抗としての内蔵抵抗１１４及び第１容量としての内蔵容量１１５を備える。そして、電源端子ＶＩＮとグランド端子Ｔ＿ＶＳＳとの間には、半導体装置１Ａの外部に設けられたレギュレータ回路１００から参照電圧ＶＲＥＦ＿ＩＮが供給される。
　レギュレータ回路１００は、参照電圧生成回路（図１６ではＲＥＦ回路と記載する）１２０と、参照電圧生成回路１２０から供給される参照電圧ＶＲＥＦを正側入力端子に受けるオペアンプ１１１と、オペアンプ１１１の出力をゲートに受ける出力トランジスタ１１２と、出力トランジスタ１１２とグランドＶＳＳとの間に接続された抵抗１１３とを備える。また、レギュレータ回路１００の出力は、オペアンプ１１１の負側入力端子にフィードバックされる。
　ここで上述の実施形態（図２）と同様に、内蔵抵抗１１４の抵抗値をＲ０、内蔵容量１１５の容量値をＣ０、及び負荷回路３０の動作周波数をＦとした場合に、式（１）の関係を満たすものとする。このような構成とすることにより、負荷回路３０に電流が引かれた時、瞬間的に参照電圧ＶＲＥＦ＿ＩＮが大きくドロップする一方で、その後内蔵抵抗１１４を介した電流経路等から負荷回路３０に電荷が充填されるため、参照電圧ＶＲＥＦ＿ＩＮを急速に回復させることができる。すなわち、電圧安定化回路１１０は負荷回路３０に供給される参照電圧ＶＲＥＦ＿ＩＮを安定化させることができる。
　なお、式（１）の関係式に加えて、上述の実施形態（図２）と同様に式（２）の関係式を満たすように内蔵抵抗１１４の抵抗値Ｒ０を設定してもよい。このような構成とすることにより、負荷回路３０に電流が引かれた時における参照電圧ＶＲＥＦ＿ＩＮの瞬間的なドロップ量をより十分に確保することができるため、参照電圧ＶＲＥＦ＿ＩＮを急速に回復させることができる。
　また、上述の実施形態（図２）と同様に、参照電圧ＶＲＥＦ＿ＩＮの供給を受ける負荷回路３０として、例えばＡＤ変換器のようなクロック同期式の離散信号処理システム（動作周波数Ｆ）等を用いた場合において、レギュレータ回路１００の出力トランジスタ１１２の相互コンダクタンスがｇｍであるとき、式（３）及び／または式（４）の関係式を満たすように内蔵抵抗１１４の抵抗値Ｒ０を設定してもよい。このような構成とすることにより、負荷回路３０に電流が引かれた時に参照電圧ＶＲＥＦ＿ＩＮを急速に回復させることができる。
　また、上述の実施形態及びその変形例において、負荷回路３０としてクロック同期の離散信号処理システムが接続されているものとしたが、他のクロック同期回路や所定の動作周波数で動作する負荷回路が接続されていても同様の効果が得られる。
　本開示に係るレギュレータ回路及びこれを備えた半導体装置は、安定化容量に接続することを目的としてレギュレータ回路の出力をＬＳＩの外部に出さなくても、安定した参照電源を供給できる。これにより、ＬＳＩの端子及び外部部品の削減が可能であり、半導体装置及びこれを備えた機器の小型化、低コスト化を実現できる。また、少ないＤＣ電流でレギュレータ回路の出力（参照電源）が高速に回復するので、レギュレータ回路及びこれを備えた半導体装置の低消費電力化も実現できる。したがって、携帯通信機器、映像受信機器向けのＬＳＩ等に適用することができる。特に逐次比較型ＡＤ変換器等のクロック同期式の離散信号処理システムを搭載した製品への利用が可能である。
　１Ａ　半導体装置
　１０　レギュレータ回路
　１１　オペアンプ（演算増幅器）
　１２，１６　出力トランジスタ
　１４，１１４　内蔵抵抗（第１抵抗）
　１５，１１５　内蔵容量（第１容量）
　２０　参照電圧生成回路
　３０　負荷回路
　４０　アクティブバイパス回路
　４１　バイパストランジスタ
　４２　容量（第２容量）
　４３　抵抗（第２抵抗）
　８０　ＡＤ変換器（負荷回路）
　１１０　電圧安定化回路
　ＶＯ　出力端子
　ＶＲＥＦ　参照電圧（基準電圧）
　ＶＢＩＡＳ　バイアス電圧
　ＶＤＤ　電源（第１電源）
　ＶＳＳ　グランド（第２電源）
　ＶＲＥＦ＿ＩＮ　参照電圧

Claims (20)

  1. 　負荷回路に参照電源を供給するレギュレータ回路であって、
    　一方の入力端子に基準電圧を受ける演算増幅器と、
    　前記負荷回路が接続されるものであり、前記演算増幅器の他方の入力端子にフィードバック接続された出力端子と、
    　前記演算増幅器の出力信号をゲートに受け、かつ第１電源及び前記出力端子の間に接続された出力トランジスタと、
    　前記出力端子及び前記第１電源とは電位が異なる第２電源の間に直列に接続された第１抵抗及び第１容量とを備えており、
    　前記負荷回路の動作周波数をＦ、前記第１抵抗の抵抗値をＲ０、及び前記第１容量の容量値をＣ０としたときに、
    Figure JPOXMLDOC01-appb-M000011
     の関係を満たすことを特徴とするレギュレータ回路。
  2. 　請求項１記載のレギュレータ回路において、
    　前記負荷回路の負荷容量の容量値をＣＬとしたときに、
    Figure JPOXMLDOC01-appb-M000012
     の関係を満たすことを特徴とするレギュレータ回路。
  3. 　請求項１記載のレギュレータ回路において、
    　前記負荷回路の負荷容量の容量値をＣＬ、前記出力トランジスタの相互コンダクタンスをｇｍ、及び前記レギュレータ回路から供給される参照電源の電圧の必要精度をＮビットとしたときに、
    Figure JPOXMLDOC01-appb-M000013
     の関係を満たすことを特徴とするレギュレータ回路。
  4. 　請求項１記載のレギュレータ回路において、
    　前記出力トランジスタの相互コンダクタンスをｇｍとしたときに、
    Figure JPOXMLDOC01-appb-M000014
     の関係を満たすことを特徴とするレギュレータ回路。
  5. 　請求項１記載のレギュレータ回路において、
    　前記出力トランジスタは、ソースフォロア構成である
    ことを特徴とするレギュレータ回路。
  6. 　請求項１記載のレギュレータ回路において、
    　前記出力トランジスタは、ソース接地されている
    ことを特徴とするレギュレータ回路。
  7. 　請求項１記載のレギュレータ回路において、
    　前記負荷回路は、クロック同期の離散信号処理システムである
    ことを特徴とするレギュレータ回路。
  8. 　請求項７記載のレギュレータ回路において、
    　前記離散信号処理システムは逐次比較型ＡＤ（Analog to Digital）変換器である
    ことを特徴とするレギュレータ回路。
  9. 　請求項１記載のレギュレータ回路において、
    　前記第１抵抗は受動素子である
    ことを特徴とするレギュレータ回路。
  10. 　請求項１記載のレギュレータ回路において、
    　前記第１抵抗は能動素子である
    ことを特徴とするレギュレータ回路。
  11. 　請求項１記載のレギュレータ回路において、
    　前記第１容量は受動素子である
    ことを特徴とするレギュレータ回路。
  12. 　請求項１記載のレギュレータ回路において、
    　前記第１容量は能動素子である
    ことを特徴とするレギュレータ回路。
  13. 　請求項１記載のレギュレータ回路において、
    　前記出力トランジスタと前記レギュレータ回路の出力端子との間にアクティブバイパス回路を備える
    ことを特徴とするレギュレータ回路。
  14. 　請求項１３記載のレギュレータ回路において、
    　前記アクティブバイパス回路は、
    　前記出力端子と前記第２電源との間に接続されたバイパストランジスタと、
    　前記出力端子と前記バイパストランジスタのゲートとの間に接続された第２容量とを備え、
    　前記バイパストランジスタのゲートには、第２抵抗を介してバイアス電圧が印加されている
    ことを特徴とするレギュレータ回路。
  15. 　請求項１に記載のレギュレータ回路と、
    　前記レギュレータ回路に基準電圧を供給する参照電圧生成回路と、
    　前記レギュレータ回路からの電源供給を受ける前記負荷回路とを備えている
    ことを特徴とする半導体装置。
  16. 　レギュレータ回路から負荷回路に供給される参照電圧を安定化させる電圧安定化回路であって、
    　前記参照電圧が供給される２個の電源端子間に直列に接続された第１抵抗及び第１容量を備えており、
    　前記負荷回路の動作周波数をＦ、前記第１抵抗の抵抗値をＲ０、及び前記第１容量の容量値をＣ０としたときに、
    Figure JPOXMLDOC01-appb-M000015
     の関係を満たすことを特徴とする電圧安定化回路。
  17. 　請求項１６記載の電圧安定化回路において、
    　前記負荷回路の負荷容量の容量値をＣＬとしたときに、
    Figure JPOXMLDOC01-appb-M000016
     の関係を満たすことを特徴とする電圧安定化回路。
  18. 　請求項１６記載の電圧安定化回路において、
    　前記レギュレータ回路は、一方の前記電源端子に接続された出力トランジスタを有し、
    　前記負荷回路の負荷容量の容量値をＣＬ、前記出力トランジスタの相互コンダクタンスをｇｍ、及び前記参照電圧の必要精度をＮビットとしたときに、
    Figure JPOXMLDOC01-appb-M000017
     の関係を満たすことを特徴とする電圧安定化回路。
  19. 　請求項１６記載の電圧安定化回路において、
    　前記レギュレータ回路は、一方の前記電源端子に接続された出力トランジスタを有し、
    　前記出力トランジスタの相互コンダクタンスをｇｍとしたときに、
    Figure JPOXMLDOC01-appb-M000018
     の関係を満たすことを特徴とする電圧安定化回路。
  20. 　請求項１６記載の電圧安定化回路と、
    　前記２個の電源端子間に前記電圧安定化回路と並列に接続された前記負荷回路とを備えている
    ことを特徴とする半導体装置。
PCT/JP2014/001713 2013-06-28 2014-03-25 レギュレータ回路、電圧安定化回路及び半導体装置 WO2014207969A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013136913 2013-06-28
JP2013-136913 2013-06-28

Publications (1)

Publication Number Publication Date
WO2014207969A1 true WO2014207969A1 (ja) 2014-12-31

Family

ID=52141349

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/001713 WO2014207969A1 (ja) 2013-06-28 2014-03-25 レギュレータ回路、電圧安定化回路及び半導体装置

Country Status (1)

Country Link
WO (1) WO2014207969A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04252313A (ja) * 1991-01-28 1992-09-08 Sharp Corp 電圧降下回路
JP2005160013A (ja) * 2003-11-26 2005-06-16 Hynix Semiconductor Inc Ａ／ｄコンバータ及び半導体装置
JP2005316788A (ja) * 2004-04-30 2005-11-10 New Japan Radio Co Ltd 電源回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04252313A (ja) * 1991-01-28 1992-09-08 Sharp Corp 電圧降下回路
JP2005160013A (ja) * 2003-11-26 2005-06-16 Hynix Semiconductor Inc Ａ／ｄコンバータ及び半導体装置
JP2005316788A (ja) * 2004-04-30 2005-11-10 New Japan Radio Co Ltd 電源回路

Similar Documents

Publication Publication Date Title
US10739729B2 (en) Time-to-digital converter
WO2022100754A1 (zh) 一种片内rc振荡器、芯片及通信终端
US7863873B2 (en) Power management circuit and method of frequency compensation thereof
CN108052149B (zh) 信号发生电路
US8536844B1 (en) Self-calibrating, stable LDO regulator
US8174317B2 (en) Fully-differential amplifier circuit
US8878510B2 (en) Reducing power consumption in a voltage regulator
US7612547B2 (en) Series voltage regulator with low dropout voltage and limited gain transconductance amplifier
US9847763B2 (en) Self-regulated reference for switched capacitor circuit
EP2940862B1 (en) Reference buffer with wide trim range
US7605654B2 (en) Telescopic operational amplifier and reference buffer utilizing the same
US10141897B2 (en) Source follower
US9831892B1 (en) Noise reduction circuit and associated delta-sigma modulator
JP5986295B2 (ja) 信号出力回路
US20100289936A1 (en) Buffer circuit, image sensor chip comprising the same, and image pickup device
US9628099B2 (en) Load current compensation for analog input buffers
US10554190B2 (en) Transmitter circuit with power detection
US10613569B2 (en) Low power half-VDD generation circuit with high driving capability
WO2014207969A1 (ja) レギュレータ回路、電圧安定化回路及び半導体装置
JP2020166648A (ja) 基準電圧発生回路、および半導体装置
EP2351210A1 (en) Voltage clamp
KR101939147B1 (ko) 가변 기준전압 발생회로 및 이를 포함한 아날로그 디지털 변환기
US7768324B1 (en) Dual voltage buffer with current reuse
JP2010213043A (ja) トラックアンドホールド回路及びａ／ｄコンバータ
US11646662B2 (en) Reference buffer

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14818073

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 14818073

Country of ref document: EP

Kind code of ref document: A1