JP2010213043A - トラックアンドホールド回路及びａ／ｄコンバータ - Google Patents

Abstract

【課題】高速かつ高精度のトラックアンドホールド回路を提供すること。
【解決手段】本発明に係るトラックアンドホールド回路は、アナログ入力信号Ｖｉｎをサンプリングする第１のサンプリング回路ＳＣ１と、第１のサンプリング回路ＳＣ１と並列に接続され、アナログ入力信号Ｖｉｎをサンプリングする第２のサンプリング回路ＳＣ２と、第１のサンプリング回路ＳＣ１から出力された信号を増幅する第１の増幅回路Ａ１と、第２のサンプリング回路ＳＣ２から出力された信号を増幅する第２の増幅回路Ａ２と、を備えたものである。
【選択図】図１

Description

本発明は、トラックアンドホールド回路及びそれを用いたＡ／Ｄコンバータに関する。

一般的に、アナログ／デジタル（Ａ／Ｄ）コンバータは、アナログ信号をサンプリングした後、一定期間その値をホールドするトラックアンドホールド（Ｔ／Ｈ）回路を備えている。なお、トラックアンドホールド（Ｔ／Ｈ）回路は、サンプルアンドホールド（Ｓ／Ｈ）回路とも呼ばれる。本明細書においては、そのいずれをも包含するものとしてトラックアンドホールド（Ｔ／Ｈ）回路との称呼を用いる。

また、Ｔ／Ｈ回路には、コンパレータに入力するアナログ信号を増幅するためのプリアンプと、スイッチドキャパシタを有するサンプリング回路と、を備えたものが多い。例えば、特許文献１にはプリアンプの前段にサンプリング回路を備えたＴ／Ｈ回路が開示されている。

また、特許文献２の図２、４には、１つのアナログ信号をＮ個のプリアンプにより増幅し、各プリアンプにより増幅されたアナログ信号を別々のサンプリング回路によりサンプリングする構成が開示されている。非特許文献１は、特許文献２の発明者による論文であって、同様の技術が記載されている。

特開２００６−１１５００３号公報 特表平１０−５０９０１２号公報（米国特許第５８８６５４４号明細書）

Venes, A.G.W.、他１名、「An 80-MHz, 80-mW, 8-b CMOS folding A/D converter with distributed T/H preprocessing」、IEEE Journal of Solid-State Circuits、１９９６年１２月、Ｖｏｌ．３１、Ｎｏ．１２、ｐ．１８４６−１８５３

図９は、特許文献２の図２、４に記載されたＴ／Ｈ回路の回路構成を模式的に示した図である。また、図１０は図９の交流等価回路であって、本発明の課題を説明するための図である。

図９に示すように、このＴ／Ｈ回路はｎ（ｎは自然数）ペアのプリアンプＡ及びサンプリング回路ＳＣを備えている。アナログ入力信号Ｖｉｎはｎ個のプリアンプＡ１０１、Ａ１０２、・・・、Ａ１０ｎに入力される。プリアンプＡ１０１、Ａ１０２、・・・、Ａ１０ｎは、アナログ入力信号Ｖｉｎとそれぞれの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、・・・、Ｖｒｅｆｎとの差を増幅する。プリアンプＡ１０１、Ａ１０２、・・・、Ａ１０ｎから出力された信号は、それぞれサンプリング回路ＳＣ１０１、ＳＣ１０２、・・・、ＳＣ１０ｎによりサンプリングされる。

ここで、代表してプリアンプＡ１０１とサンプリング回路ＳＣ１０１とのペアについて説明する。プリアンプＡ１０１は差動増幅器であり、２つの各出力に負荷抵抗Ｒ１、Ｒ２を備えている。図９に示すように、この負荷抵抗Ｒ１、Ｒ２は、プリアンプＡ１０１の出力抵抗として動作する。プリアンプＡ１０１の各出力は、それぞれスイッチＳＷを介してサンプリングキャパシタＣに接続されている。この２組のスイッチＳＷ及びサンプリングキャパシタＣからサンプリング回路ＳＣ１０１が構成されている。その他のプリアンプ、サンプリング回路についても同様であるため、説明を省略する。

図１０は図９の交流等価回路である。代表してプリアンプＡ１０１とサンプリング回路ＳＣ１０１とのペアについて説明する。図１０に示すように、このペアにはアナログ入力信号Ｖｉｎ１が入力され、アナログ出力信号Ｖｏｕｔ１が出力される。ここで、Ｖｉｎ１＝Ｖｉｎ−Ｖｒｅｆ１である。そして、伝達関数Ｈ（ｓ）＝Ｖｏｕｔ１／Ｖｉｎ１は、トランスコンダクタンスｇｍ、負荷抵抗Ｒ１、Ｒ２に基づく出力インピーダンスＲｏｕｔ、スイッチＳＷのオン抵抗Ｒｓｗ、サンプリングキャパシタＣの容量Ｃｓａｍｐを用いて、次式（１）で表すことができる。
Ｈ（ｓ）＝−ｇｍ・Ｒｏｕｔ／｛ｓ・Ｃｓａｍｐ・（Ｒｓｗ＋Ｒｏｕｔ）＋１｝
・・・（１）

式（１）から出力応答の時定数τは次式（２）で表すことができる。
τ＝Ｃｓａｍｐ・（Ｒｓｗ＋Ｒｏｕｔ）・・・（２）
ここで、式（２）は、いずれのプリアンプＡとサンプリング回路ＳＣとのペアでも成立する。しかしながら、プリアンプＡとサンプリング回路ＳＣとがｎ組あるため、時定数τのばらつきΔτを考慮する必要がある。スイッチＳＷのオン抵抗ＲｓｗのばらつきΔＲｓｗ、出力インピーダンスＲｏｕｔのばらつきΔＲｏｕｔ、サンプリングキャパシタＣの容量ＣｓａｍｐのばらつきΔＣｓａｍｐとすると、式（２）に基づき、次式（３）が成立する。
τ＋Δτ
＝（Ｃｓａｍｐ＋ΔＣｓａｍｐ）・（Ｒｓｗ＋Ｒｏｕｔ＋ΔＲｓｗ＋ΔＲｏｕｔ）
・・・（３）
この時定数のばらつきΔτが大きくなると、出力電圧の精度が劣化する。

本発明に係るトラックアンドホールド回路は、
アナログ入力信号をサンプリングする第１のサンプリング回路と、
前記第１のサンプリング回路と並列に接続され、前記アナログ入力信号をサンプリングする第２のサンプリング回路と、
前記第１のサンプリング回路から出力された信号を増幅する第１の増幅回路と、
前記第２のサンプリング回路から出力された信号を増幅する第２の増幅回路と、を備えたものである。

本発明に係るトラックアンドホールド回路では、
第１及び第２の増幅回路の前段に第１及び第２のサンプリング回路を備えるため、
時定数のばらつきにおける増幅回路の出力インピーダンスの影響を無くすことができ、高速かつ高精度のトラックアンドホールド回路を提供することができる。

本発明によれば、高速かつ高精度のトラックアンドホールド回路を提供することができる。

実施の形態１に係るＴ／Ｈ回路の回路図である。 サンプリング回路ＳＣ１及びプリアンプＡ１の回路図である。 プリアンプＡ１のリセットスイッチＲＳとサンプリング回路ＳＣ１のスイッチＳＷとがともにオンの場合を模式的に示した図である。 図１の交流等価回路である。 比較例に係るＴ／Ｈ回路の回路図である。 比較例に係るプリアンプＡ１１の回路図である。 実施の形態２に係るＴ／Ｈ回路の回路図である。 実施の形態２に係るプリアンプＡ２１の回路図である。 特許文献２の図２、４に記載されたＴ／Ｈ回路の回路構成を模式的に示した図である。 図９の交流等価回路であって、本発明の課題を説明するための図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１は、本発明の第１の実施の形態に係るトラックアンドホールド（Ｔ／Ｈ）回路の回路図である。このＴ／Ｈ回路は、アナログ／デジタル（Ａ／Ｄ）コンバータ用途に好適である。このＴ／Ｈ回路は、ｎペアのサンプリング回路ＳＣ及びプリアンプＡを備えている。アナログ入力信号Ｖｉｎはｎ個のサンプリング回路ＳＣ１、ＳＣ２、・・・、ＳＣｎに入力され、サンプリングされる。サンプリング回路ＳＣ１、ＳＣ２、・・・、ＳＣｎから出力されたサンプリング信号Ｖｓａｍｐは、プリアンプＡ１、Ａ２、・・・、Ａｎに入力される。プリアンプＡ１、Ａ２、・・・、Ａｎは、サンプリング信号Ｖｓａｍｐとそれぞれの基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２、・・・、Ｖｒｅｆｎとの差を増幅し、差動出力信号ＶｏｕｔＰ１、ＶｏｕｔＮ１、ＶｏｕｔＰ２、ＶｏｕｔＮ２、・・・、ＶｏｕｔＰｎ、ＶｏｕｔＮｎを出力する。

ここで、代表してサンプリング回路ＳＣ１とプリアンプＡ１とのペアについて説明する。サンプリング回路ＳＣ１は１組のスイッチＳＷ及びサンプリングキャパシタＣを備えている。アナログ入力信号ＶｉｎはスイッチＳＷを介してサンプリングキャパシタＣによりサンプリングされる。図９のＴ／Ｈ回路では、１つのプリアンプに対し、スイッチＳＷ及びサンプリングキャパシタＣが２つずつ必要であるのに対し、図１のＴ／Ｈ回路では、１つのプリアンプに対し、スイッチＳＷ及びサンプリングキャパシタＣが１つずつしか必要でない。

プリアンプＡ１は差動増幅器であり、一方の入力には、サンプリング回路ＳＣ１から出力されたサンプリング信号Ｖｓａｍｐが入力され、他方の入力には、基準電圧Ｖｒｅｆ１が与えられている。また、プリアンプＡ１は２つの各出力に負荷抵抗Ｒ１、Ｒ２を備えている。図１に示すように、この負荷抵抗Ｒ１、Ｒ２は、プリアンプＡ１の出力抵抗として動作する。プリアンプＡ１の各出力は、それぞれ出力信号ＶｏｕｔＮ１、ＶｏｕｔＰ１を出力する。

図２は、サンプリング回路ＳＣ１及びプリアンプＡ１の回路図である。サンプリング回路ＳＣ１は、上述の通り、スイッチＳＷ及びサンプリングキャパシタＣを備えている。スイッチＳＷは並列接続されたＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１から構成されている。また、サンプリングキャパシタＣとして、プリアンプＡ１の入力トランジスタＮ３のゲート容量を利用している。

ＮＭＯＳトランジスタＮ１のゲートにはクロック信号ＣＬＫが、ＰＭＯＳトランジスタＰ１のゲートには反転クロック信号ＣＬＫＢが入力される。クロック信号ＣＬＫ＝Ｈ（Ｈｉｇｈ）の期間は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１はいずれもオンとなり、サンプリング期間となる。一方、クロック信号ＣＬＫ＝Ｌ（Ｌｏｗ）の期間は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１はいずれもオフとなり、ホールド期間となる。

図２に示すように、プリアンプＡ１は、２つの入力トランジスタＮ３、Ｎ４、定電流源ＣＳ、リセットスイッチＲＳ、２つの負荷抵抗Ｒ１、Ｒ２を備えている。負荷抵抗Ｒ１、Ｒ２の一端は、ともに電源（電源電圧ＶＤＤ）に接続されている。負荷抵抗Ｒ１、Ｒ２の他端は、それぞれ入力トランジスタＮ３、Ｎ４のドレインに接続されている。ここで、入力トランジスタＮ３、Ｎ４はいずれもＮＭＯＳトランジスタである。負荷抵抗Ｒ１と入力トランジスタＮ３のドレインとの間のノード（出力ノード）から出力信号ＶｏｕｔＮ１が出力され、負荷抵抗Ｒ２と入力トランジスタＮ４のドレインとの間のノード（出力ノード）から出力信号ＶｏｕｔＰ１が出力される。

入力トランジスタＮ３、Ｎ４のソースは、ともに定電流源ＣＳの一端に接続されている。入力トランジスタＮ３のゲートには、サンプリング回路ＳＣ１から出力されたサンプリング信号Ｖｓａｍｐが入力される。入力トランジスタＮ４のゲートには、基準電圧Ｖｒｅｆ１が与えられている。定電流源ＣＳの他端は接地されている。なお、本実施の形態では、入力トランジスタＮ４のゲートに基準電圧が与えられているが、これに限定されるものではない。

また、２つの出力ノードの間にはリセットスイッチＲＳが設けられている。リセットスイッチＲＳは、サンプリング回路ＳＣ１のスイッチＳＷと同様に、並列接続されたＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２から構成されている。

ＮＭＯＳトランジスタＮ２のゲートにはクロック信号ＣＬＫが、ＰＭＯＳトランジスタＰ２のゲートには反転クロック信号ＣＬＫＢが入力される。すなわち、リセットスイッチＲＳとサンプリング回路ＳＣ１のスイッチＳＷとは、同期している。

クロック信号ＣＬＫ＝Ｈ（Ｈｉｇｈ）の期間は、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２はいずれもオンとなり、リセット期間となる。リセット期間では、２つの出力ノードが導通状態となり、等しい電圧となる。一方、クロック信号ＣＬＫ＝Ｌ（Ｌｏｗ）の期間は、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２はいずれもオフとなり、増幅期間となる。

従って、サンプリング回路ＳＣ１がサンプリングしている間、プリアンプＡ１はリセットを行っており、サンプリング回路ＳＣ１がホールドしている間、プリアンプＡ１は増幅を行っている。

図３は、プリアンプＡ１のリセットスイッチＲＳとサンプリング回路ＳＣ１のスイッチＳＷとがともにオンの場合を模式的に示した図である。この期間中、サンプリング回路ＳＣ１がサンプリングを行い、プリアンプＡ１はリセットを行っている。ここで、入力トランジスタＮ３のゲート・ドレイン容量をＣｇｄ、ゲート・ソース容量をＣｇｓで表している。このように、プリアンプＡ１がリセットを行うことにより、入力トランジスタＮ３、Ｎ４のドレイン電圧は前周期の動作状態によらず、一定の等しい電圧となる。常に、この状態から増幅動作が開始されるので、高精度の増幅動作が実現できる。

図４は図１の交流等価回路である。代表してサンプリング回路ＳＣ１とプリアンプＡ１とのペアについて説明する。図４に示すように、このペアにはアナログ入力信号Ｖｉｎ１（＝Ｖｉｎ−Ｖｒｅｆ１）が入力される。アナログ入力信号Ｖｉｎ１に基づくサンプリング信号Ｖｓａｍｐ１（＝Ｖｓａｍｐ−Ｖｒｅｆ１）が増幅されてアナログ出力信号Ｖｏｕｔ１が出力される。そして、伝達関数Ｈ（ｓ）＝Ｖｏｕｔ１／Ｖｉｎ１は、トランスコンダクタンスｇｍ、負荷抵抗Ｒ１、Ｒ２に基づく出力インピーダンスＲｏｕｔ、スイッチＳＷのオン抵抗Ｒｓｗ、サンプリングキャパシタＣの容量Ｃｓａｍｐを用いて、次式（４）で表すことができる。
Ｈ（ｓ）＝−ｇｍ・Ｒｏｕｔ／（ｓ・Ｃｓａｍｐ・Ｒｓｗ＋１）
・・・（４）

式（４）から出力応答の時定数τは次式（５）で表すことができる。
τ＝Ｃｓａｍｐ・Ｒｓｗ・・・（５）
式（５）に示すように、本実施の形態では、時定数τがプリアンプの出力インピーダンスＲｏｕｔの影響を受けない。例えば、各回路定数が、ｇｍ＝２００μＳ、Ｒｏｕｔ＝１６ｋΩ、Ｒｓｗ＝２ｋΩ、Ｃｓａｍｐ＝１０ｆＦの場合、応答の時定数は、２０ｐｓｅｃとなる。ここで、例えば２ＧＨｚ程度の高速動作でも、この時定数は十分小さいので、出力電圧の誤差も十分に小さくできる。

一方、図９、１０に示した回路構成の場合、プリアンプＡ１０１の利得を確保するため、出力インピーダンスＲｏｕｔの値は小さくすることができない。例えば、各回路定数が同一の場合、式（１）から、時定数τ＝０．１８ｎｓｅｃとなる。この時定数τは、例えば２ＧＨｚ程度の高速動作になると、クロックの周期に対して相対的に大きくなり、出力電圧の精度が劣化する。

また、式（５）は、いずれのプリアンプＡとサンプリング回路ＳＣとのペアでも成立する。しかしながら、プリアンプＡとサンプリング回路ＳＣとがｎ組あるため、時定数τのばらつきΔτを考慮する必要がある。スイッチＳＷのオン抵抗ＲｓｗのばらつきΔＲｓｗ、サンプリングキャパシタＣの容量ＣｓａｍｐのばらつきΔＣｓａｍｐとすると、式（５）に基づき、次式（６）が成立する。
τ＋Δτ＝（Ｃｓａｍｐ＋ΔＣｓａｍｐ）・（Ｒｓｗ＋ΔＲｓｗ）・・・（６）

式（６）に示すように、本実施の形態では、時定数のばらつきΔτがプリアンプの出力インピーダンスのばらつきΔＲｏｕｔの影響を受けない。ここで、上記の例で、ΔＣｓａｍｐ、ΔＲｓｗがＣｓａｍｐ、Ｒｓｗのそれぞれ１０％であると仮定すると、Δτ＝４．２ｐｓｅｃとなる。例えば２ＧＨｚ程度の高速動作では、Δτ≦１０ｐｓｅｃが好ましいが、十分小さいので、出力電圧の精度は劣化しない。
一方、図９、１０に示した回路構成の場合、ΔＣｓａｍｐ、ΔＲｓｗ、ΔＲｏｕｔがＣｓａｍｐ、Ｒｓｗ、Ｒｏｕｔのそれぞれ１０％であると仮定すると、式（３）から、Δτ＝３７．８ｐｓｅｃとなる。そのため、出力電圧の精度が劣化する。

図５は、比較例に係るＴ／Ｈ回路の回路図である。図１のＴ／Ｈ回路は、プリアンプＡ１、Ａ２、・・・、Ａｎのそれぞれの前段にサンプリング回路ＳＣ１、ＳＣ２、・・・、ＳＣｎが配置された分散型である。これに対し、図５のＴ／Ｈ回路は、プリアンプＡ１１、Ａ１２、・・・、Ａ１ｎの前段に唯一のサンプリング回路ＳＣが配置された集中型である。

また、図６は、比較例に係るプリアンプＡ１１の回路図である。本実施の形態に係る図２のプリアンプＡ１は、リセットスイッチＲＳを備えているのに対し、比較例に係る図６のプリアンプＡ１１は、リセットスイッチＲＳを備えていない点で異なる。その他の点では、本実施の形態に係るＴ／Ｈ回路と比較例に係るＴ／Ｈ回路とは同様であるので、説明を省略する。

ここで、プリアンプＡ１１の増幅期間には、入力トランジスタＮ３のゲート・ドレイン容量Ｃｇｄを介して、入力側のゲートに信号が帰還する。すなわち、サンプリングキャパシタＣが接続されたノードに信号が帰還する現象いわゆるキックバックが生じる。比較例では、１つのサンプリング回路ＳＣに対し、複数のプリアンプＡ１１、Ａ１２、・・・、Ａ１ｎが同時に動作するため、複数のキックバックの影響がサンプリングノードに重畳し、サンプリング信号の精度が劣化する。

これに対し、本実施の形態に係るＴ／Ｈ回路は、プリアンプＡ１、Ａ２、・・・、Ａｎのそれぞれの前段にサンプリング回路ＳＣ１、ＳＣ２、・・・、ＳＣｎが配置された分散型であるため、複数のキックバックの影響がサンプリングノードに重畳することがなく、サンプリング信号の精度は劣化しない。

また、比較例に係るＴ／Ｈ回路のプリアンプＡ１１、Ａ１２、・・・、Ａ１ｎは、リセットスイッチＲＳＷを備えていない。そのため、入力トランジスタＮ３、Ｎ４のドレイン電圧が前周期の動作状態の影響を受け、高精度の増幅動作を実現することができない。これに対し、本実施の形態に係るＴ／Ｈ回路のプリアンプＡ１、Ａ２、・・・、Ａｎは、リセットスイッチＲＳＷを備えている。そのため、入力トランジスタＮ３、Ｎ４のドレイン電圧が前周期の動作状態の影響を受けず、高精度の増幅動作を実現することができる。本実施の形態は、クロック周波数が２ＧＨｚ以上の高速動作が要求される場合、特に好適である。

（実施の形態２）
次に、図７を参照して本発明の第２の実施の形態について説明する。図７は実施の形態２に係るＴ／Ｈ回路の回路図である。ここで、図１のＴ／Ｈ回路に対し、図７のＴ／Ｈ回路では、プリアンプＡ２１、Ａ２２、・・・、Ａ２ｎが可変型である点が異なる。

図８は、実施の形態２に係るプリアンプＡ２１の回路図である。２つの出力ノード間にオフセット調整回路ＯＡＣが付加されている。その他の構成については、実施の形態１と同様であるため、説明を省略する。

図８に示すように、オフセット調整回路ＯＡＣの一例として、制御信号ＣＴＲＬによって制御される電流セル型（current steering）Ｄ／Ａコンバータ（Digital to Analog Converter）を挙げることができる。図８のオフセット調整回路ＯＡＣは、複数の定電流源ＣＳ１、ＣＳ２、ＣＳ３、・・・、ＣＳｍ（ｍは自然数）、スイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍを備えている。定電流源ＣＳ１、ＣＳ２、ＣＳ３、・・・、ＣＳｍは、それぞれスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍを介して２つの出力ノードのいずれか一方へ接続される。このスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｍの切り替えが制御信号ＣＴＲＬによって制御され、オフセット量が調整される。

例えば出荷前に、オフセット量を調整することにより、トランジスタ素子の製造ばらつきをキャンセルすることができる。結果として、より微細なトランジスタ素子をプリアンプＡ２１、Ａ２２、・・・、Ａ２ｎに用いることができ、高速動作・低消費電力化が可能になる。また、オフセット調整回路ＯＡＣにより、Ｔ／Ｈ回路のチャージインジェクションの影響をキャンセルすることもできる。以上から、実施の形態１よりも精度を向上させることができる。

Ａ１〜Ａｎ、Ａ１１〜Ａ１ｎ、Ａ２１〜Ａ２ｎ プリアンプ
Ｃ サンプリングキャパシタ
ＣＳ、ＣＳ１〜ＣＳｍ 定電流源
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
Ｎ３、Ｎ４ 入力トランジスタ
ＯＡＣ オフセット調整回路
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２ 負荷抵抗
ＲＳ リセットスイッチ
ＳＣ、ＳＣ１〜ＳＣｎ サンプリング回路
ＳＷ、ＳＷ１〜ＳＷｍ スイッチ

Claims (11)

1. アナログ入力信号をサンプリングする第１のサンプリング回路と、
   前記第１のサンプリング回路と並列に接続され、前記アナログ入力信号をサンプリングする第２のサンプリング回路と、
   前記第１のサンプリング回路から出力された信号を増幅する第１の増幅回路と、
   前記第２のサンプリング回路から出力された信号を増幅する第２の増幅回路と、を備えたトラックアンドホールド回路。
2. 前記第１及び前記第２のサンプリング回路は、
   前記アナログ入力信号をサンプリングするためのサンプリングキャパシタと、
   前記アナログ入力信号の前記サンプリングキャパシタへの供給をオンオフするサンプリングスイッチと、を備えることを特徴とする請求項１に記載のトラックアンドホールド回路。
3. 前記第１及び前記第２の増幅回路は、第１及び第２の入力トランジスタを備えた差動増幅回路であって、
   前記サンプリングキャパシタは、前記第１の入力トランジスタのゲート容量であることを特徴とする請求項２に記載のトラックアンドホールド回路。
4. 前記第２の入力トランジスタの制御電極に所定の基準電圧が与えられていることを特徴とする請求項３に記載のトラックアンドホールド回路。
5. 前記第１及び前記第２の増幅回路は、差動増幅回路であって、
   第１及び第２の出力ノードと、
   前記第１及び前記第２の出力ノードの間に設けられたリセットスイッチと、を備えることを特徴とする請求項１〜４のいずれか一項に記載のトラックアンドホールド回路。
6. 前記リセットスイッチのオンオフと、前記サンプリングスイッチのオンオフと、が同期していることを特徴とする請求項５に記載のトラックアンドホールド回路。
7. 前記リセットスイッチがオンしている間、前記サンプリングスイッチがオンしており、
   前記リセットスイッチがオフしている間、前記サンプリングスイッチがオフしていることを特徴とする請求項６に記載のトラックアンドホールド回路。
8. 前記第１及び前記第２の出力ノードの間にオフセット調整回路が設けられていることを特徴とする請求項５〜７のいずれか一項に記載のトラックアンドホールド回路。
9. 前記オフセット調整回路が電流セル型Ｄ／Ａコンバータであることを特徴とする請求項８に記載のトラックアンドホールド回路。
10. クロック周波数が２ＧＨｚ以上で動作することを特徴とする請求項１〜９のいずれか一項に記載のトラックアンドホールド回路。
11. 請求項１〜１０のいずれか一項に記載のトラックアンドホールド回路を備えたＡ／Ｄコンバータ。

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