JPH08292745A - アクティブマトリクス方式液晶駆動回路 - Google Patents
アクティブマトリクス方式液晶駆動回路Info
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- JPH08292745A JPH08292745A JP7269572A JP26957295A JPH08292745A JP H08292745 A JPH08292745 A JP H08292745A JP 7269572 A JP7269572 A JP 7269572A JP 26957295 A JP26957295 A JP 26957295A JP H08292745 A JPH08292745 A JP H08292745A
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Abstract
(57)【要約】
【課題】 オフセット電圧補正機能を有するアクティブ
マトリクス方式液晶駆動回路において、入力電圧レベル
に応じたオフセット補正を、オフセット電圧記憶用容量
を新たに設けること無く行う。 【解決手段】 アナログ入力信号Ｖiを記憶するための
入力信号記憶容量Ｃ11と、出力を反転入力端子に負帰還
させた第１の動作状態と、出力を極性反転出力バッファ
回路ＯＢ11を介して非反転入力端子に負帰還させた第２
の動作状態とを交互に呈する差動増幅器ＯＰ11と、該差
動増幅器の出力電圧を記憶するための出力電圧記憶容量
Ｃ12とを設け、上記第１の動作状態に於いて、上記非反
転入力端子に上記入力信号記憶容量Ｃ11の記憶電圧を印
加し、上記反転入力端子に負帰還される出力電圧を上記
容量Ｃ12に記憶させ、上記第２の動作状態に於いて、上
記反転入力端子に上記出力電圧記憶容量Ｃ12の電圧を印
加して、バッファ回路ＯＢ11の出力を液晶駆動電圧とし
て出力させる。
マトリクス方式液晶駆動回路において、入力電圧レベル
に応じたオフセット補正を、オフセット電圧記憶用容量
を新たに設けること無く行う。 【解決手段】 アナログ入力信号Ｖiを記憶するための
入力信号記憶容量Ｃ11と、出力を反転入力端子に負帰還
させた第１の動作状態と、出力を極性反転出力バッファ
回路ＯＢ11を介して非反転入力端子に負帰還させた第２
の動作状態とを交互に呈する差動増幅器ＯＰ11と、該差
動増幅器の出力電圧を記憶するための出力電圧記憶容量
Ｃ12とを設け、上記第１の動作状態に於いて、上記非反
転入力端子に上記入力信号記憶容量Ｃ11の記憶電圧を印
加し、上記反転入力端子に負帰還される出力電圧を上記
容量Ｃ12に記憶させ、上記第２の動作状態に於いて、上
記反転入力端子に上記出力電圧記憶容量Ｃ12の電圧を印
加して、バッファ回路ＯＢ11の出力を液晶駆動電圧とし
て出力させる。
Description
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス方式液晶駆動回路に係り、特に、差動増幅器を介して
ＴＦＴ型液晶表示装置の駆動を行う液晶駆動回路に関す
るものである。
ス方式液晶駆動回路に係り、特に、差動増幅器を介して
ＴＦＴ型液晶表示装置の駆動を行う液晶駆動回路に関す
るものである。
【０００２】
【従来の技術】図２にＴＦＴ型液晶表示装置及びその駆
動回路を含むシステムの構成図を示す。ＴＦＴ型液晶表
示装置ＬＰの各画素ＰＸ，・・・は液晶素子部分ＰとＴ
ＦＴ（薄膜トランジスタ）Ｔとから成り、同一行の画素
ＰＸのＴＦＴのゲートはそれぞれ共通接続されて、それ
ぞれ、対応するゲートドライバＧＤの出力端子Ｇ1，・
・・，Ｇmに接続されている。また、同一列の画素のＴ
ＦＴのソースはそれぞれ共通接続されて、それぞれ対応
するソースドライバＳＤの出力端子Ｓ1，・・・Ｓnに接
続されている。ゲートドライバＧＤは順次位相のずれた
ゲート駆動パルス信号を出力する。一方、ソースドライ
バＳＤは映像信号に応じた出力電圧を出力する。
動回路を含むシステムの構成図を示す。ＴＦＴ型液晶表
示装置ＬＰの各画素ＰＸ，・・・は液晶素子部分ＰとＴ
ＦＴ（薄膜トランジスタ）Ｔとから成り、同一行の画素
ＰＸのＴＦＴのゲートはそれぞれ共通接続されて、それ
ぞれ、対応するゲートドライバＧＤの出力端子Ｇ1，・
・・，Ｇmに接続されている。また、同一列の画素のＴ
ＦＴのソースはそれぞれ共通接続されて、それぞれ対応
するソースドライバＳＤの出力端子Ｓ1，・・・Ｓnに接
続されている。ゲートドライバＧＤは順次位相のずれた
ゲート駆動パルス信号を出力する。一方、ソースドライ
バＳＤは映像信号に応じた出力電圧を出力する。
【０００３】ソースドライバの内部構成ブロック図を図
３に示す。入力端子ＩＮを介して入力されるアナログ映
像信号は、順次位相のずれたサンプリング制御信号によ
り、サンプルホールド回路ＳＨ21，・・・に順次取り込
まれ、すべてのサンプルホールド回路に映像信号が入力
・蓄積された後に、その出力が、並列に、差動増幅器Ｏ
Ｐ21，・・・に入力され、その出力が、出力端子ＯＵＴ
1，・・・，ＯＵＴnから出力されて、ＴＦＴ型液晶表示
装置に与えられる。上記ゲートドライバＧＤとソースド
ライバＳＤによる時分割駆動により、ＴＦＴ型液晶表示
装置ＬＰに於いて所望の表示が行われる。
３に示す。入力端子ＩＮを介して入力されるアナログ映
像信号は、順次位相のずれたサンプリング制御信号によ
り、サンプルホールド回路ＳＨ21，・・・に順次取り込
まれ、すべてのサンプルホールド回路に映像信号が入力
・蓄積された後に、その出力が、並列に、差動増幅器Ｏ
Ｐ21，・・・に入力され、その出力が、出力端子ＯＵＴ
1，・・・，ＯＵＴnから出力されて、ＴＦＴ型液晶表示
装置に与えられる。上記ゲートドライバＧＤとソースド
ライバＳＤによる時分割駆動により、ＴＦＴ型液晶表示
装置ＬＰに於いて所望の表示が行われる。
【０００４】図４は、上記ソースドライバを構成するサ
ンプルホールド回路ＳＨ21と、差動増幅器ＯＰ21の構成
図である。図に於いて、Ｓ21及びＳ22はサンプリング制
御信号ａiの入力によりオンとなって、そのときの入力
映像信号をそれぞれ入力信号記憶容量Ｃ21及びＣ22に伝
達するアナログスイッチである。サンプリング制御信号
ａiは、各サンプルホールド回路毎に順次、その位相が
ずれているものである。Ｓ23及びＳ24はすべてのサンプ
ルホールド回路の入力信号記憶容量Ｃ21又はＣ22に映像
信号が入力・記憶された後、一水平期間の間出力される
制御信号ｃの入力によりオンとなり、入力信号記憶容量
Ｃ21又はＣ22に蓄積された信号を差動増幅器ＯＰ21の非
反転入力端子（＋）に入力するアナログスイッチであ
る。差動増幅器ＯＰ21は、その出力端子が反転入力端子
（−）に接続されてボルテージホロワ回路を構成してい
る。差動増幅器ＯＰ21の出力電圧が、ソースドライバＳ
Ｄの出力として、液晶表示装置に出力される。
ンプルホールド回路ＳＨ21と、差動増幅器ＯＰ21の構成
図である。図に於いて、Ｓ21及びＳ22はサンプリング制
御信号ａiの入力によりオンとなって、そのときの入力
映像信号をそれぞれ入力信号記憶容量Ｃ21及びＣ22に伝
達するアナログスイッチである。サンプリング制御信号
ａiは、各サンプルホールド回路毎に順次、その位相が
ずれているものである。Ｓ23及びＳ24はすべてのサンプ
ルホールド回路の入力信号記憶容量Ｃ21又はＣ22に映像
信号が入力・記憶された後、一水平期間の間出力される
制御信号ｃの入力によりオンとなり、入力信号記憶容量
Ｃ21又はＣ22に蓄積された信号を差動増幅器ＯＰ21の非
反転入力端子（＋）に入力するアナログスイッチであ
る。差動増幅器ＯＰ21は、その出力端子が反転入力端子
（−）に接続されてボルテージホロワ回路を構成してい
る。差動増幅器ＯＰ21の出力電圧が、ソースドライバＳ
Ｄの出力として、液晶表示装置に出力される。
【０００５】図に於いて、アナログスイッチ及び容量を
２組設けているのは、ある水平期間に於いて、一方の容
量の蓄積電圧に基づく出力がなされているときに、他方
の容量に、次の水平期間の信号電圧を入力記憶させるた
めである。例えば、ある水平期間に於いて、容量Ｃ21の
電圧に基づく出力が行なわれているときは、アナログス
イッチＳ23がオンとなっており、アナログスイッチＳ21
及びＳ24はオフとなっている。そして、アナログスイッ
チＳ22はサンプルホールド回路毎に順次その位相がずれ
ているサンプリング制御信号ａiが入力されたときオン
となって、そのときの入力信号電圧を容量Ｃ22に伝達す
る。次の水平期間では、容量Ｃ22の電圧に基づく出力が
行われるので、アナログスイッチＳ24がオンとなり、ア
ナログスイッチＳ22及びＳ23はオフとなる。また、アナ
ログスイッチＳ21はサンプリング制御信号の入力時にオ
ンとなって、そのときの入力信号電圧を容量Ｃ21に伝達
する。上記の動作が交互に繰り返されるものである。
２組設けているのは、ある水平期間に於いて、一方の容
量の蓄積電圧に基づく出力がなされているときに、他方
の容量に、次の水平期間の信号電圧を入力記憶させるた
めである。例えば、ある水平期間に於いて、容量Ｃ21の
電圧に基づく出力が行なわれているときは、アナログス
イッチＳ23がオンとなっており、アナログスイッチＳ21
及びＳ24はオフとなっている。そして、アナログスイッ
チＳ22はサンプルホールド回路毎に順次その位相がずれ
ているサンプリング制御信号ａiが入力されたときオン
となって、そのときの入力信号電圧を容量Ｃ22に伝達す
る。次の水平期間では、容量Ｃ22の電圧に基づく出力が
行われるので、アナログスイッチＳ24がオンとなり、ア
ナログスイッチＳ22及びＳ23はオフとなる。また、アナ
ログスイッチＳ21はサンプリング制御信号の入力時にオ
ンとなって、そのときの入力信号電圧を容量Ｃ21に伝達
する。上記の動作が交互に繰り返されるものである。
【０００６】サンプルホールド回路ＳＨ21の他の構成を
図５に示す。図４のサンプルホールド回路に於いては、
単一の容量が、サンプリング容量とホールド容量の両方
を兼ねており、該容量が２つ設けられて奇数水平期間と
偶数水平期間で交互使用されているのに対し、図５で
は、サンプリング容量Ｃ21′とホールド容量Ｃ22′が別
個に設けられている点が異なる。Ｓ21′は、サンプリン
グ制御信号ａiの入力によりオンとなり、入力映像信号
をサンプリング容量Ｃ21′に伝達するアナログスイッ
チ、Ｓ23′は水平期間の開始時に出力される制御信号ｂ
によりオンとなり、サンプリング容量Ｃ21′の電圧をホ
ールド容量Ｃ22′に伝達するアナログスイッチである。
図５に示す。図４のサンプルホールド回路に於いては、
単一の容量が、サンプリング容量とホールド容量の両方
を兼ねており、該容量が２つ設けられて奇数水平期間と
偶数水平期間で交互使用されているのに対し、図５で
は、サンプリング容量Ｃ21′とホールド容量Ｃ22′が別
個に設けられている点が異なる。Ｓ21′は、サンプリン
グ制御信号ａiの入力によりオンとなり、入力映像信号
をサンプリング容量Ｃ21′に伝達するアナログスイッ
チ、Ｓ23′は水平期間の開始時に出力される制御信号ｂ
によりオンとなり、サンプリング容量Ｃ21′の電圧をホ
ールド容量Ｃ22′に伝達するアナログスイッチである。
【０００７】何れの構成に於いても一出力当たり、２個
の容量を必要とする。
の容量を必要とする。
【０００８】図４又は図５の回路により、入力信号と同
レベルの出力電圧がインピーダンス変換されて出力され
るわけであるが、差動増幅器ＯＰ21に入力オフセットが
存在すると、その分レベルシフトした出力電圧が出力さ
れることになる。また、上記入力オフセットが、各差動
増幅器間でバラついていると、それが、そのまま、出力
電圧間のバラつきとなる。
レベルの出力電圧がインピーダンス変換されて出力され
るわけであるが、差動増幅器ＯＰ21に入力オフセットが
存在すると、その分レベルシフトした出力電圧が出力さ
れることになる。また、上記入力オフセットが、各差動
増幅器間でバラついていると、それが、そのまま、出力
電圧間のバラつきとなる。
【０００９】上記の点に鑑み、差動増幅器の入力オフセ
ット補正回路を設けた従来の液晶駆動回路の構成を図６
に示す。
ット補正回路を設けた従来の液晶駆動回路の構成を図６
に示す。
【００１０】図に於いて、ＳＨ21は図４又は図５に示し
たのと同一構成のサンプルホールド回路であり、ＯＰ21
は差動増幅器である。本従来例に於いては、差動増幅器
ＯＰ21の反転入力端子（−）に接続されたオフセット電
圧記憶容量Ｃ23と、回路接続の変更を行うための４つの
アナログスイッチＳ25〜Ｓ28を新たに設けることにより
差動増幅器ＯＰ21のオフセットを除去する構成としてい
るものである。すなわち、差動増幅器ＯＰ21の非反転入
力端子（＋）にサンプルホールド回路ＳＨ21の出力と該
入力端子を接地するスイッチＳ25とが接続され、反転入
力端子（−）には差動増幅器出力を接続することで負帰
還回路構成とするスイッチＳ27と差動増幅器ＯＰ21のオ
フセット電圧を記憶する容量Ｃ23の一端とが接続されて
いる。該容量Ｃ23の他端には容量Ｃ23を接地するスイッ
チＳ26と差動増幅器ＯＰ21を容量Ｃ23を介した負帰還回
路構成とするスイッチＳ28とが接続されている。
たのと同一構成のサンプルホールド回路であり、ＯＰ21
は差動増幅器である。本従来例に於いては、差動増幅器
ＯＰ21の反転入力端子（−）に接続されたオフセット電
圧記憶容量Ｃ23と、回路接続の変更を行うための４つの
アナログスイッチＳ25〜Ｓ28を新たに設けることにより
差動増幅器ＯＰ21のオフセットを除去する構成としてい
るものである。すなわち、差動増幅器ＯＰ21の非反転入
力端子（＋）にサンプルホールド回路ＳＨ21の出力と該
入力端子を接地するスイッチＳ25とが接続され、反転入
力端子（−）には差動増幅器出力を接続することで負帰
還回路構成とするスイッチＳ27と差動増幅器ＯＰ21のオ
フセット電圧を記憶する容量Ｃ23の一端とが接続されて
いる。該容量Ｃ23の他端には容量Ｃ23を接地するスイッ
チＳ26と差動増幅器ＯＰ21を容量Ｃ23を介した負帰還回
路構成とするスイッチＳ28とが接続されている。
【００１１】次に、この従来例の動作を図７及び図８を
参照して説明する。
参照して説明する。
【００１２】ビデオ信号などの入力信号は順次に液晶駆
動回路に内蔵された複数のサンプルホールド回路ＳＨ21
により、時分割的に記憶され、記憶されたそれぞれの入
力信号は、個々のサンプルホールド回路ＳＨ21に対応し
た差動増幅器ＯＰ21へ転送され、インピーダンス変換さ
れて出力される。
動回路に内蔵された複数のサンプルホールド回路ＳＨ21
により、時分割的に記憶され、記憶されたそれぞれの入
力信号は、個々のサンプルホールド回路ＳＨ21に対応し
た差動増幅器ＯＰ21へ転送され、インピーダンス変換さ
れて出力される。
【００１３】この従来回路の動作は、スイッチＳ25〜Ｓ
27をオン状態、スイッチＳ28をオフ状態とすることによ
り、図７に示す回路構成となり、非反転入力端子（＋）
は接地され、該非反転入力端子への入力信号電圧は接地
レベル（０Ｖ）となる。この時、出力端子及び反転入力
端子（−）には差動増幅器のオフセット電圧が発生し、
該オフセット電圧は一端が反転入力端子に接続され、他
端が接地された容量Ｃ23へ記憶される。次に、スイッチ
Ｓ25〜Ｓ27をオフ状態、スイッチＳ28をオン状態とし、
サンプルホールド回路内の出力側スイッチをオン状態と
することにより、該サンプルホールド回路内の容量に記
憶されている入力信号が差動増幅器の非反転入力端子に
転送され、反転入力端子はオフセット電圧分を記憶した
容量Ｃ23を介して出力端子へ接続される図８に示すよう
な負帰還回路構成となる。
27をオン状態、スイッチＳ28をオフ状態とすることによ
り、図７に示す回路構成となり、非反転入力端子（＋）
は接地され、該非反転入力端子への入力信号電圧は接地
レベル（０Ｖ）となる。この時、出力端子及び反転入力
端子（−）には差動増幅器のオフセット電圧が発生し、
該オフセット電圧は一端が反転入力端子に接続され、他
端が接地された容量Ｃ23へ記憶される。次に、スイッチ
Ｓ25〜Ｓ27をオフ状態、スイッチＳ28をオン状態とし、
サンプルホールド回路内の出力側スイッチをオン状態と
することにより、該サンプルホールド回路内の容量に記
憶されている入力信号が差動増幅器の非反転入力端子に
転送され、反転入力端子はオフセット電圧分を記憶した
容量Ｃ23を介して出力端子へ接続される図８に示すよう
な負帰還回路構成となる。
【００１４】以上より、サンプルホールド回路ＳＨ21に
より非反転入力端子に転送された入力信号と、反転入力
端子の電位が同電位となるべく負帰還動作が行われる。
実質的に差動増幅器のオフセット電圧分の電位差が両入
力端子間に発生し、該回路は安定状態となる。このとき
差動増幅器の出力端子においては、反転入力端子間に接
続された容量Ｃ23に記憶されたオフセット電圧分が非反
転入力端子電圧より減算され、個々の差動増幅器におけ
るオフセット電圧が補正されている。
より非反転入力端子に転送された入力信号と、反転入力
端子の電位が同電位となるべく負帰還動作が行われる。
実質的に差動増幅器のオフセット電圧分の電位差が両入
力端子間に発生し、該回路は安定状態となる。このとき
差動増幅器の出力端子においては、反転入力端子間に接
続された容量Ｃ23に記憶されたオフセット電圧分が非反
転入力端子電圧より減算され、個々の差動増幅器におけ
るオフセット電圧が補正されている。
【００１５】
【発明が解決しようとする課題】上述した従来の液晶駆
動回路では複数のサンプルホールド回路により、入力信
号が時分割的に記憶され、記憶された複数の入力信号が
複数の差動増幅器により、液晶パネルの各画素に対応し
て出力される。このため、差動増幅器のオフセット電圧
を補正して複数の出力回路の出力間ばらつきの低減を行
う手段として、各出力回路内の差動増幅器に発生するオ
フセット電圧を容量に記憶し、非反転入力に対して出力
電圧を補正すべく回路が構成されているので、オフセッ
ト電圧を記憶し補正する容量が出力回路ごとに必要とな
り、図３からも分かるように、液晶駆動回路には複数の
出力回路が使用され、その数は通常１００〜３００程度
となり、該容量によってＩＣ面積の増大からコストの増
大を招いていた。また、オフセット電圧は差動増幅器内
の回路構成及び各素子特性のばらつきにより発生するも
のであり、そのオフセット電圧幅は入力電圧レベル等に
応じて随時変化する事から、従来回路のようにオフセッ
ト電圧を補正する手段として、スイッチ設定による接地
レベル（０Ｖ）固定時のオフセット電圧補正では入力電
圧レベルの変化に応じたオフセット電圧補正が出来な
い。
動回路では複数のサンプルホールド回路により、入力信
号が時分割的に記憶され、記憶された複数の入力信号が
複数の差動増幅器により、液晶パネルの各画素に対応し
て出力される。このため、差動増幅器のオフセット電圧
を補正して複数の出力回路の出力間ばらつきの低減を行
う手段として、各出力回路内の差動増幅器に発生するオ
フセット電圧を容量に記憶し、非反転入力に対して出力
電圧を補正すべく回路が構成されているので、オフセッ
ト電圧を記憶し補正する容量が出力回路ごとに必要とな
り、図３からも分かるように、液晶駆動回路には複数の
出力回路が使用され、その数は通常１００〜３００程度
となり、該容量によってＩＣ面積の増大からコストの増
大を招いていた。また、オフセット電圧は差動増幅器内
の回路構成及び各素子特性のばらつきにより発生するも
のであり、そのオフセット電圧幅は入力電圧レベル等に
応じて随時変化する事から、従来回路のようにオフセッ
ト電圧を補正する手段として、スイッチ設定による接地
レベル（０Ｖ）固定時のオフセット電圧補正では入力電
圧レベルの変化に応じたオフセット電圧補正が出来な
い。
【００１６】本発明は、上記のような課題を解決するた
めになされたものであり、動作範囲内での入力電圧レベ
ルに対応してオフセット電圧の補正を可能とし、複数の
出力回路の出力間ばらつきを低減する機能を備えたアク
ティブマトリクス方式液晶駆動回路を、そのＩＣ面積を
増大させることなく低コストで実現することを目的とす
るものである。
めになされたものであり、動作範囲内での入力電圧レベ
ルに対応してオフセット電圧の補正を可能とし、複数の
出力回路の出力間ばらつきを低減する機能を備えたアク
ティブマトリクス方式液晶駆動回路を、そのＩＣ面積を
増大させることなく低コストで実現することを目的とす
るものである。
【００１７】
【課題を解決するための手段】本発明のアクティブマト
リクス方式液晶駆動回路は、アナログ入力信号を記憶す
るためのサンプリング容量と、出力を反転入力端子に負
帰還させた第１の動作状態と、出力を極性反転出力バッ
ファ回路を介して非反転入力端子に負帰還させた第２の
動作状態とを交互に呈する差動増幅器と、該差動増幅器
の出力電圧を記憶するためのホールド容量と、上記第１
の動作状態に於いて上記非反転入力端子に上記サンプリ
ング容量に記憶された入力信号電圧を印加し、上記反転
入力端子に負帰還される出力電圧を上記ホールド容量に
記憶させ、上記第２の動作状態に於いて、上記非反転入
力端子への上記サンプリング容量に記憶された入力信号
電圧の印加を禁止し、上記反転入力端子への上記ホール
ド容量の記憶電圧の印加に基づく、上記極性反転出力バ
ッファ回路の出力電圧を液晶駆動電圧として出力させる
スイッチ手段とを設けて成ることを特徴とするものであ
る。
リクス方式液晶駆動回路は、アナログ入力信号を記憶す
るためのサンプリング容量と、出力を反転入力端子に負
帰還させた第１の動作状態と、出力を極性反転出力バッ
ファ回路を介して非反転入力端子に負帰還させた第２の
動作状態とを交互に呈する差動増幅器と、該差動増幅器
の出力電圧を記憶するためのホールド容量と、上記第１
の動作状態に於いて上記非反転入力端子に上記サンプリ
ング容量に記憶された入力信号電圧を印加し、上記反転
入力端子に負帰還される出力電圧を上記ホールド容量に
記憶させ、上記第２の動作状態に於いて、上記非反転入
力端子への上記サンプリング容量に記憶された入力信号
電圧の印加を禁止し、上記反転入力端子への上記ホール
ド容量の記憶電圧の印加に基づく、上記極性反転出力バ
ッファ回路の出力電圧を液晶駆動電圧として出力させる
スイッチ手段とを設けて成ることを特徴とするものであ
る。
【００１８】また、本発明のアクティブマトリクス方式
液晶駆動回路は、アナログ入力信号を記憶するためのサ
ンプリング容量と、出力を反転入力端子に負帰還させた
第１の動作状態と、出力を極性反転出力バッファ回路を
介して非反転入力端子に負帰還させた第２の動作状態と
を交互に呈する差動増幅器と、上記極性反転出力バッフ
ァ回路の出力電圧を記憶するためのホールド容量と、上
記第２の動作状態に於いて、上記反転入力端子に上記サ
ンプリング容量に記憶された入力信号電圧を印加し、上
記非反転入力端子に負帰還される上記極性反転出力バッ
ファ回路の出力電圧を上記ホールド容量に記憶させ、上
記第１の動作状態に於いて、上記反転入力端子への上記
サンプリング容量に記憶された入力信号電圧の印加を禁
止し、上記非反転入力端子への上記ホールド容量の記憶
電圧の印加に基づく上記差動増幅器の出力電圧を液晶駆
動電圧として出力させるスイッチ手段とを設けて成るこ
とを特徴とするものである。
液晶駆動回路は、アナログ入力信号を記憶するためのサ
ンプリング容量と、出力を反転入力端子に負帰還させた
第１の動作状態と、出力を極性反転出力バッファ回路を
介して非反転入力端子に負帰還させた第２の動作状態と
を交互に呈する差動増幅器と、上記極性反転出力バッフ
ァ回路の出力電圧を記憶するためのホールド容量と、上
記第２の動作状態に於いて、上記反転入力端子に上記サ
ンプリング容量に記憶された入力信号電圧を印加し、上
記非反転入力端子に負帰還される上記極性反転出力バッ
ファ回路の出力電圧を上記ホールド容量に記憶させ、上
記第１の動作状態に於いて、上記反転入力端子への上記
サンプリング容量に記憶された入力信号電圧の印加を禁
止し、上記非反転入力端子への上記ホールド容量の記憶
電圧の印加に基づく上記差動増幅器の出力電圧を液晶駆
動電圧として出力させるスイッチ手段とを設けて成るこ
とを特徴とするものである。
【００１９】本発明によれば、ホールド容量がオフセッ
ト補正容量に兼用される構成であるので、従来のよう
に、サンプリング容量及びホールド容量に加えて、別途
オフセット補正用容量を設ける必要がない。したがっ
て、ＩＣ面積の増大を招くこと無く、また、入力電圧レ
ベルに応じたオフセット電圧の補正が可能となるもので
あり、低コストで精度の良い、安定した、表示品位に優
れた液晶駆動回路を提供することができるものである。
ト補正容量に兼用される構成であるので、従来のよう
に、サンプリング容量及びホールド容量に加えて、別途
オフセット補正用容量を設ける必要がない。したがっ
て、ＩＣ面積の増大を招くこと無く、また、入力電圧レ
ベルに応じたオフセット電圧の補正が可能となるもので
あり、低コストで精度の良い、安定した、表示品位に優
れた液晶駆動回路を提供することができるものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２１】図１は本発明の第１の実施形態の構成図で
ある。図はソースドライバの一つの出力端子に係る部分
の構成を示すものであり、出力端子毎に同一構成の回路
が設けられているものである。
ある。図はソースドライバの一つの出力端子に係る部分
の構成を示すものであり、出力端子毎に同一構成の回路
が設けられているものである。
【００２２】本実施形態のアクティブマトリクス方式液
晶駆動回路は、図１に示すように、入力信号を時分割的
に記憶する入力信号記憶容量Ｃ11と、入力信号記憶の時
分割制御を行う時分割記憶制御スイッチＳ11と、入力信
号記憶容量Ｃ11に記憶された入力信号をインピーダンス
変換して出力する差動増幅器ＯＰ11と、該差動増幅器Ｏ
Ｐ11のオフセット電圧を含む一次動作時の出力電圧を記
憶する出力電圧記憶容量Ｃ12と、差動増幅器ＯＰ11を含
む負帰還回路の構成を切り替えるための出力極性反転バ
ッファ回路ＯＢ11を構成する電流源Ｉ11及びＮＭＯＳト
ランジスタＮ15とを具備している。
晶駆動回路は、図１に示すように、入力信号を時分割的
に記憶する入力信号記憶容量Ｃ11と、入力信号記憶の時
分割制御を行う時分割記憶制御スイッチＳ11と、入力信
号記憶容量Ｃ11に記憶された入力信号をインピーダンス
変換して出力する差動増幅器ＯＰ11と、該差動増幅器Ｏ
Ｐ11のオフセット電圧を含む一次動作時の出力電圧を記
憶する出力電圧記憶容量Ｃ12と、差動増幅器ＯＰ11を含
む負帰還回路の構成を切り替えるための出力極性反転バ
ッファ回路ＯＢ11を構成する電流源Ｉ11及びＮＭＯＳト
ランジスタＮ15とを具備している。
【００２３】また、ＩＮはアナログ信号Ｖiを入力する
ための入力端子であり、ＯＵＴiは液晶パネルへの液晶
駆動回路出力Ｖ0を出力する出力端子であり、Ｖ1は１次
動作状態で差動増幅器出力より負帰還される反転入力端
子Ｐ1の端子電圧であり、Ｖ2は２次動作状態で差動増幅
器出力より出力極性反転バッファを介して負帰還される
非反転入力端子Ｐ2の端子電圧である。
ための入力端子であり、ＯＵＴiは液晶パネルへの液晶
駆動回路出力Ｖ0を出力する出力端子であり、Ｖ1は１次
動作状態で差動増幅器出力より負帰還される反転入力端
子Ｐ1の端子電圧であり、Ｖ2は２次動作状態で差動増幅
器出力より出力極性反転バッファを介して負帰還される
非反転入力端子Ｐ2の端子電圧である。
【００２４】なお、差動増幅器ＯＰ11は、図９に示すよ
うに、ＰＭＯＳトランジスタＰ11〜Ｐ13と、ＮＭＯＳト
ランジスタＮ11〜Ｎ14と、スイッチＳ13とから構成する
ことができる。
うに、ＰＭＯＳトランジスタＰ11〜Ｐ13と、ＮＭＯＳト
ランジスタＮ11〜Ｎ14と、スイッチＳ13とから構成する
ことができる。
【００２５】ここで、差動増幅器の動作について図９を
用いて説明する。
用いて説明する。
【００２６】図９は、本実施形態に使用の基本的な差動
増幅器ＯＰ11の内部回路であり、この差動増幅器ＯＰ11
の動作は、非反転入力端子Ｐ2によりトランジスタＮ11
に流れる電流が制御され、反転入力端子Ｐ1によりトラ
ンジスタＮ12からトランジスタＰ11，Ｐ12にて構成され
るカレントミラー回路を介して流れる電流を制御し比較
することで、出力トランジスタＰ13に流れる電流が変化
するものであり、反転入力端子Ｐ1に対し非反転入力端
子Ｐ2の入力電圧が高い場合は出力トランジスタＰ13に
流れる電流が増加、また、反転入力端子Ｐ1に対し非反
転入力端子Ｐ2の入力電圧が低い場合は出力トランジス
タＰ13に流れる電流が減少する、この出力トランジスタ
Ｐ13に流れる電流は、バイアス電圧Ｖｂ2を入力とする
トランジスタＮ14に流れる負荷電流と比較され出力電圧
が変化する、この出力部を反転入力端子Ｐ1に接続する
ことで非反転入力端子Ｐ2と反転入力端子Ｐ1が同電圧と
なるように負帰還動作がなされる。
増幅器ＯＰ11の内部回路であり、この差動増幅器ＯＰ11
の動作は、非反転入力端子Ｐ2によりトランジスタＮ11
に流れる電流が制御され、反転入力端子Ｐ1によりトラ
ンジスタＮ12からトランジスタＰ11，Ｐ12にて構成され
るカレントミラー回路を介して流れる電流を制御し比較
することで、出力トランジスタＰ13に流れる電流が変化
するものであり、反転入力端子Ｐ1に対し非反転入力端
子Ｐ2の入力電圧が高い場合は出力トランジスタＰ13に
流れる電流が増加、また、反転入力端子Ｐ1に対し非反
転入力端子Ｐ2の入力電圧が低い場合は出力トランジス
タＰ13に流れる電流が減少する、この出力トランジスタ
Ｐ13に流れる電流は、バイアス電圧Ｖｂ2を入力とする
トランジスタＮ14に流れる負荷電流と比較され出力電圧
が変化する、この出力部を反転入力端子Ｐ1に接続する
ことで非反転入力端子Ｐ2と反転入力端子Ｐ1が同電圧と
なるように負帰還動作がなされる。
【００２７】次に、本実施形態の回路の動作を詳細に説
明する。
明する。
【００２８】本発明における液晶駆動回路は、ビデオ信
号などのアナログ信号を入力信号とし、該入力信号を時
分割的に記憶し、記憶した入力信号を出力回路によりイ
ンピーダンス変換の後、液晶パネル水平ラインの画素に
対応して出力するよう構成されており、基本的な回路動
作は従来例と同様である。
号などのアナログ信号を入力信号とし、該入力信号を時
分割的に記憶し、記憶した入力信号を出力回路によりイ
ンピーダンス変換の後、液晶パネル水平ラインの画素に
対応して出力するよう構成されており、基本的な回路動
作は従来例と同様である。
【００２９】本実施形態では、スイッチＳ11に相当する
液晶駆動回路内の複数のスイッチが時分割動作により一
定期間オン状態とされ、時分割的に各スイッチに対応し
た容量Ｃ11相当の複数容量へ入力信号Ｖiが順次記憶さ
れる。全ての容量に入力信号Ｖiが記憶された後、記憶
された入力信号ＶiはスイッチＳ12に相当する各スイッ
チを介して差動増幅器の入力端子Ｐ2へ一斉に転送され
る。その時、差動増幅器の負帰還構成は、スイッチＳ12
及びＳ13がオン状態、Ｓ14及びＳ15がオフ状態となる１
次動作状態であり、図１０に示す回路接続となる。
液晶駆動回路内の複数のスイッチが時分割動作により一
定期間オン状態とされ、時分割的に各スイッチに対応し
た容量Ｃ11相当の複数容量へ入力信号Ｖiが順次記憶さ
れる。全ての容量に入力信号Ｖiが記憶された後、記憶
された入力信号ＶiはスイッチＳ12に相当する各スイッ
チを介して差動増幅器の入力端子Ｐ2へ一斉に転送され
る。その時、差動増幅器の負帰還構成は、スイッチＳ12
及びＳ13がオン状態、Ｓ14及びＳ15がオフ状態となる１
次動作状態であり、図１０に示す回路接続となる。
【００３０】上記より、１次動作状態では、反転入力端
子Ｐ1と出力端子Ｐ3とが接続された負帰還回路が形成さ
れているため、差動増幅器に発生するオフセット電圧Ｖ
OFFは、一端が反転入力端子Ｐ1に接続されかつ他端が接
地されたホールド容量Ｃ12へ記憶され、この時、次式が
成立する。
子Ｐ1と出力端子Ｐ3とが接続された負帰還回路が形成さ
れているため、差動増幅器に発生するオフセット電圧Ｖ
OFFは、一端が反転入力端子Ｐ1に接続されかつ他端が接
地されたホールド容量Ｃ12へ記憶され、この時、次式が
成立する。
【００３１】 Ｖi＝Ｖ2＝Ｖ1＋ＶOFF ・・・（式１） ＶC12＝Ｖ1＝Ｖi−ＶOFF ・・・（式２） このように容量Ｃ12の電圧Ｖc12は、サンプルホールド
回路により時分割された入力信号Ｖiに対し、オフセッ
ト電圧分下がった電圧となる。
回路により時分割された入力信号Ｖiに対し、オフセッ
ト電圧分下がった電圧となる。
【００３２】次に、負帰還回路構成は、スイッチＳ12及
びＳ13がオフ状態、Ｓ14及びＳ15がオン状態となる動作
状態となり、図１１に示す回路接続となる。
びＳ13がオフ状態、Ｓ14及びＳ15がオン状態となる動作
状態となり、図１１に示す回路接続となる。
【００３３】２次動作状態となった差動増幅器は、電流
源Ｉ11及びＮＭＯＳトランジスタＮ15で構成された出力
極性反転バッファ回路ＯＢ11を介して負帰還回路が構成
されることから、１次動作状態での差動増幅器出力と、
２次動作状態での出力極性反転バッファ回路を介した出
力とでは出力極性が切り替わり、１次動作状態において
容量Ｃ12に記憶されたオフセット電圧を含む入力信号電
圧ＶC12は、再度、差動増幅器を介し、出力端子ＯＵＴi
より出力電圧Ｖ0として液晶パネルの水平ライン画素へ
出力される。この時、前記１次動作状態中に記憶された
容量Ｃ12の電圧ＶC12と、液晶駆動回路出力電圧Ｖ0との
間には、以下の式で示す関係が成立する。
源Ｉ11及びＮＭＯＳトランジスタＮ15で構成された出力
極性反転バッファ回路ＯＢ11を介して負帰還回路が構成
されることから、１次動作状態での差動増幅器出力と、
２次動作状態での出力極性反転バッファ回路を介した出
力とでは出力極性が切り替わり、１次動作状態において
容量Ｃ12に記憶されたオフセット電圧を含む入力信号電
圧ＶC12は、再度、差動増幅器を介し、出力端子ＯＵＴi
より出力電圧Ｖ0として液晶パネルの水平ライン画素へ
出力される。この時、前記１次動作状態中に記憶された
容量Ｃ12の電圧ＶC12と、液晶駆動回路出力電圧Ｖ0との
間には、以下の式で示す関係が成立する。
【００３４】 ＶC12＋ＶOFF＝Ｖ2 ・・・（式３） Ｖ0＝Ｖ2＝ＶC12＋ＶOFF ・・・（式４） 入力信号Ｖiと出力電圧Ｖ0は、（式２）及び（式４）よ
り等しいことが分かる。従って、本発明では、入力電圧
レベルに関係無く、液晶駆動回路に複数個内蔵される差
動増幅器のオフセット電圧が補正され、複数の出力回路
における出力電圧ばらつきの低減と共に、ＩＣ面積の縮
小、コストの低減が可能となる。
り等しいことが分かる。従って、本発明では、入力電圧
レベルに関係無く、液晶駆動回路に複数個内蔵される差
動増幅器のオフセット電圧が補正され、複数の出力回路
における出力電圧ばらつきの低減と共に、ＩＣ面積の縮
小、コストの低減が可能となる。
【００３５】図１２のタイミングチャートは、上記の動
作における、入力信号Ｖi、スイッチＳ11の制御信号
ａi、スイッチＳ12及びＳ13の制御信号ｂ、スイッチＳ
14及びＳ15の制御信号ｃ、及び出力信号Ｖ0の相互の関
係を示している。
作における、入力信号Ｖi、スイッチＳ11の制御信号
ａi、スイッチＳ12及びＳ13の制御信号ｂ、スイッチＳ
14及びＳ15の制御信号ｃ、及び出力信号Ｖ0の相互の関
係を示している。
【００３６】図１３は本発明の第二実施形態の構成図で
ある。
ある。
【００３７】上記第一実施形態との相違点は、出力極性
反転バッファ回路ＯＢ11′の構成にあり、本実施形態に
於いては、出力極性反転バッファ回路ＯＢ11′は、ＰＭ
ＯＳトランジスタＰ15と電流源Ｉ12とを用いて構成され
ている。電流源Ｉ12は、そのゲートに所定のバイアス電
圧Ｖｂ4が与えられたＮＭＯＳトランジスタＮ16から成
る。その他の構成及び、動作は、第一の実施形態と同じ
である。
反転バッファ回路ＯＢ11′の構成にあり、本実施形態に
於いては、出力極性反転バッファ回路ＯＢ11′は、ＰＭ
ＯＳトランジスタＰ15と電流源Ｉ12とを用いて構成され
ている。電流源Ｉ12は、そのゲートに所定のバイアス電
圧Ｖｂ4が与えられたＮＭＯＳトランジスタＮ16から成
る。その他の構成及び、動作は、第一の実施形態と同じ
である。
【００３８】図１４は本発明の第三実施形態の構成図で
ある。
ある。
【００３９】第一実施形態との相違点は、入力信号が差
動増幅器ＯＰ11′の反転入力端子に入力されている点で
あり、これに応じて１次動作状態では、差動増幅器の出
力から出力極性反転バッファ回路ＯＢ11，アナログスイ
ッチＳ13′を介して差動増幅器ＯＰ11′の非反転入力端
子に到る負帰還回路が構成され、２次動作状態に於いて
は、出力電圧記憶容量Ｃ12の電圧が差動増幅器ＯＰ11′
の非反転入力端子に入力されると共に、差動増幅器の出
力からアナログスイッチＳ15′及びＳ14′を介して差動
増幅器ＯＰ11′の反転入力端子に到る負帰還回路が構成
され、差動増幅器ＯＰ11′の出力が液晶駆動電圧として
出力される点である。
動増幅器ＯＰ11′の反転入力端子に入力されている点で
あり、これに応じて１次動作状態では、差動増幅器の出
力から出力極性反転バッファ回路ＯＢ11，アナログスイ
ッチＳ13′を介して差動増幅器ＯＰ11′の非反転入力端
子に到る負帰還回路が構成され、２次動作状態に於いて
は、出力電圧記憶容量Ｃ12の電圧が差動増幅器ＯＰ11′
の非反転入力端子に入力されると共に、差動増幅器の出
力からアナログスイッチＳ15′及びＳ14′を介して差動
増幅器ＯＰ11′の反転入力端子に到る負帰還回路が構成
され、差動増幅器ＯＰ11′の出力が液晶駆動電圧として
出力される点である。
【００４０】図１５は本発明の第四実施形態の構成図で
ある。
ある。
【００４１】上記第三実施形態の変形例であり、アナロ
グスイッチＳ14′の位置が異なる。図１６は本発明の第
五実施形態の構成図である。
グスイッチＳ14′の位置が異なる。図１６は本発明の第
五実施形態の構成図である。
【００４２】上記第三実施形態の変形例であり、出力極
性反転バッファ回路ＯＢ11′の構成が異なる。
性反転バッファ回路ＯＢ11′の構成が異なる。
【００４３】図１７は本発明の第六実施形態の構成図で
ある。
ある。
【００４４】上記第四実施形態の変形例であり、出力極
性反転バッファ回路ＯＢ11′の構成が異なる。
性反転バッファ回路ＯＢ11′の構成が異なる。
【００４５】本発明は、上記実施形態に限定されず、そ
の要旨を逸脱しない範囲において種々変更が可能である
ことは勿論である。例えば、上記実施形態ではＭＯＳ型
トランジスタを使用し、スイッチ、差動増幅器を構成し
たが、ＭＯＳ集積回路に限定されることなく、動作に支
障のない範囲においてＪ−ＦＥＴ、バイポーラ型トラン
ジスタ等に変更することが可能である。また、上記説明
において、利用分野をアクティブマトリクス型液晶駆動
回路としたが、これに限らず、制御可能な差動増幅器を
備えた、各種回路及び装置に使用することが可能であ
る。
の要旨を逸脱しない範囲において種々変更が可能である
ことは勿論である。例えば、上記実施形態ではＭＯＳ型
トランジスタを使用し、スイッチ、差動増幅器を構成し
たが、ＭＯＳ集積回路に限定されることなく、動作に支
障のない範囲においてＪ−ＦＥＴ、バイポーラ型トラン
ジスタ等に変更することが可能である。また、上記説明
において、利用分野をアクティブマトリクス型液晶駆動
回路としたが、これに限らず、制御可能な差動増幅器を
備えた、各種回路及び装置に使用することが可能であ
る。
【００４６】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ホールド容量（Ｃ12）がオフセット補正容量に兼
用される構成であるため、別途、容量を追加すること無
く、また、入力電圧レベルに応じたオフセット補正が可
能となるものであり、低コストで且つ、精度の良い、表
示品位に優れた液晶駆動回路を提供することができるも
のである。
れば、ホールド容量（Ｃ12）がオフセット補正容量に兼
用される構成であるため、別途、容量を追加すること無
く、また、入力電圧レベルに応じたオフセット補正が可
能となるものであり、低コストで且つ、精度の良い、表
示品位に優れた液晶駆動回路を提供することができるも
のである。
【図１】本発明の第一実施形態の構成図である。
【図２】液晶表示システムの構成図である。
【図３】ソースドライバの構成図である。
【図４】ソースドライバを構成するサンプルホールド回
路と差動増幅器の構成図である。
路と差動増幅器の構成図である。
【図５】同サンプルホールド回路の他の構成図である。
【図６】従来の液晶駆動回路の構成図である。
【図７】図６の液晶駆動回路の動作原理の説明図であ
る。
る。
【図８】図６の液晶駆動回路の動作原理の説明図であ
る。
る。
【図９】本発明の液晶駆動回路に使用される差動増幅器
の内部等価回路図である。
の内部等価回路図である。
【図１０】図１の液晶駆動回路の動作原理の説明図であ
る。
る。
【図１１】図１の液晶駆動回路の動作原理の説明図であ
る。
る。
【図１２】図１の液晶駆動回路の動作を説明するタイミ
ングチャートである。
ングチャートである。
【図１３】本発明の第二実施形態の構成図である。
【図１４】本発明の第三実施形態の構成図である。
【図１５】本発明の第四実施形態の構成図である。
【図１６】本発明の第五実施形態の構成図である。
【図１７】本発明の第六実施形態の構成図である。
Ｃ11 入力信号記憶容量 ＯＰ11，ＯＰ11′ 差動増幅器 ＯＢ11，ＯＢ11′ 出力極性反転バッファ回路 Ｃ12 出力電圧記憶容量 Ｓ11〜Ｓ15 アナログスイッチ Ｓ13′〜Ｓ15′ アナログスイッチ
Claims (2)
- 【請求項１】 アナログ入力信号を記憶するためのサン
プリング容量と、 出力を反転入力端子に負帰還させた第１の動作状態と、
出力を極性反転出力バッファ回路を介して非反転入力端
子に負帰還させた第２の動作状態とを交互に呈する差動
増幅器と、 該差動増幅器の出力電圧を記憶するためのホールド容量
と、 上記第１の動作状態に於いて上記非反転入力端子に上記
サンプリング容量に記憶された入力信号電圧を印加し、
上記反転入力端子に負帰還される出力電圧を上記ホール
ド容量に記憶させ、上記第２の動作状態に於いて、上記
非反転入力端子への上記サンプリング容量に記憶された
入力信号電圧の印加を禁止し、上記反転入力端子への上
記ホールド容量の記憶電圧の印加に基づく、上記極性反
転出力バッファ回路の出力電圧を液晶駆動電圧として出
力させるスイッチ手段とを設けて成ることを特徴とする
アクティブマトリクス方式液晶駆動回路。 - 【請求項２】 アナログ入力信号を記憶するためのサン
プリング容量と、 出力を反転入力端子に負帰還させた第１の動作状態と、
出力を極性反転出力バッファ回路を介して非反転入力端
子に負帰還させた第２の動作状態とを交互に呈する差動
増幅器と、 上記極性反転出力バッファ回路の出力電圧を記憶するた
めのホールド容量と、 上記第２の動作状態に於いて、上記反転入力端子に上記
サンプリング容量に記憶された入力信号電圧を印加し、
上記非反転入力端子に負帰還される上記極性反転出力バ
ッファ回路の出力電圧を上記ホールド容量に記憶させ、
上記第１の動作状態に於いて、上記反転入力端子への上
記サンプリング容量に記憶された入力信号電圧の印加を
禁止し、上記非反転入力端子への上記ホールド容量の記
憶電圧の印加に基づく上記差動増幅器の出力電圧を液晶
駆動電圧として出力させるスイッチ手段とを設けて成る
ことを特徴とするアクティブマトリクス方式液晶駆動回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26957295A JP3208299B2 (ja) | 1995-02-20 | 1995-10-18 | アクティブマトリクス方式液晶駆動回路 |
| TW085100707A TW297118B (ja) | 1995-02-20 | 1996-01-22 | |
| US08/590,578 US5721563A (en) | 1995-02-20 | 1996-01-24 | Active matrix liquid crystal drive circuit capable of correcting offset voltage |
| KR1019960002027A KR100189275B1 (ko) | 1995-02-20 | 1996-01-30 | 액티브 매트릭스 액정 구동 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086695 | 1995-02-20 | ||
| JP7-30866 | 1995-02-20 | ||
| JP26957295A JP3208299B2 (ja) | 1995-02-20 | 1995-10-18 | アクティブマトリクス方式液晶駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08292745A true JPH08292745A (ja) | 1996-11-05 |
| JP3208299B2 JP3208299B2 (ja) | 2001-09-10 |
Family
ID=26369295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26957295A Expired - Fee Related JP3208299B2 (ja) | 1995-02-20 | 1995-10-18 | アクティブマトリクス方式液晶駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5721563A (ja) |
| JP (1) | JP3208299B2 (ja) |
| KR (1) | KR100189275B1 (ja) |
| TW (1) | TW297118B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067047A (ja) * | 1999-08-30 | 2001-03-16 | Texas Instr Japan Ltd | 液晶ディスプレイのデータ線駆動回路 |
| JP2005257804A (ja) * | 2004-03-09 | 2005-09-22 | Mitsubishi Electric Corp | 表示装置 |
| KR100547209B1 (ko) * | 1997-08-29 | 2006-05-03 | 소니 가부시끼 가이샤 | 액정표시장치 |
| JP2006195019A (ja) * | 2005-01-12 | 2006-07-27 | Sharp Corp | 液晶表示装置ならびにその駆動回路および駆動方法 |
| KR100800255B1 (ko) * | 2002-04-19 | 2008-02-01 | 매그나칩 반도체 유한회사 | 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 |
| WO2010013295A1 (ja) * | 2008-07-31 | 2010-02-04 | 国立大学法人広島大学 | オフセット除去回路、それを備えた連想メモリおよびオフセット電圧の除去方法 |
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