KR100800255B1 - 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 - Google Patents
지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 Download PDFInfo
- Publication number
- KR100800255B1 KR100800255B1 KR1020020021485A KR20020021485A KR100800255B1 KR 100800255 B1 KR100800255 B1 KR 100800255B1 KR 1020020021485 A KR1020020021485 A KR 1020020021485A KR 20020021485 A KR20020021485 A KR 20020021485A KR 100800255 B1 KR100800255 B1 KR 100800255B1
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- switch
- signal input
- differential amplifier
- sub
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Amplifiers (AREA)
Abstract
본 발명의 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한 지연 감소 방법은, 외부 입력에 커패시터가 직접 연결되지 않도록 하여, 오프셋 전압 저장 시 지연을 줄이는 지연 감소를 위한 단위 이득 버퍼 회로를 제공하는 데 그 목적이 있다.
본 발명은, 정신호 입력 단자, 제1 부신호 입력 단자, 제2 부신호 입력 단자 및 출력 단자를 구비하고, 상기 정신호 입력 단자는 외부 입력에 연결되며, 상기 출력 단자는 외부 출력에 연결되고, 정신호 입력 단자와 제1 및 제2 부신호 입력 단자로 입력된 전압의 차를 증폭하여 출력하는 차동 증폭기; 제1 단자는 상기 외부 입력에 연결되고, 제2 단자는 상기 차동 증폭기의 제1 부신호 입력 단자에 연결되어, 스위칭 기능을 제공하는 제1 스위치; 제1 단자는 상기 차동 증폭기의 제1 부신호 입력 단자에 연결되고, 제2 단자는 상기 외부 출력에 연결되어, 스위칭 기능을 제공하는 제2 스위치; 제1 단자는 상기 차동 증폭기의 제2 부신호 입력 단자에 연결되고, 제2 단자는 상기 외부 출력에 연결되어, 스위칭 기능을 제공하는 제3 스위치; 및 제1 단자는 상기 차동 증폭기의 부신호 입력 단자에 연결되고, 제2 단자는 접지되어, 오프셋 전압을 저장하는 제1 커패시터를 포함한다.
오프셋 전압, 차동 증폭기, 지연, 단위 이득, 스위치
Description
도 1은 종래의 단위 이득 버퍼 회로를 나타낸 회로도,
도 2는 본 발명의 일 실시예에 의한 지연 감소를 위한 단위 이득 버퍼 회로를 나타낸 회로도,
도 3은 본 발명의 일 실시예에 의한 단위 이득 버퍼 회로를 이용한 지연 감소 방법을 나타낸 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 차동 증폭기
120 : 제1 스위치
130 : 제1 커패시터
140 : 제2 스위치
150 : 제3 스위치
160 : 제2 커패시터
210 : 차동 증폭기
220 : 제1 스위치
230 : 제2 스위치
240 : 제3 스위치
250 : 제1 커패시터
260 : 제2 커패시터
본 발명은 단위 이득 버퍼에 관한 것으로, 특히, 소형 LCD 구동 칩 중 소스 구동 칩에서 데이터를 아날로그 전압으로 변환할 때, 오프셋 전압(Offset voltage)을 소거(Cancellation)할 수 있는 단위 이득 버퍼 회로에 관한 것이다.
일반적으로, 소형 액정 화면 구동 칩 중 소스 구동 칩은 화면에 한 줄씩 데이터를 표시하게 되어 있는데, 이러한 소스 구동 칩에서 데이터를 아날로그 전압으로 변환하기 때문에 차동 증폭기가 필요하게 된다. 이 때, 차동 증폭기는 주로 단위 이득 버퍼로 쓰이는데, 이러한 차동 증폭기는 입력에 있어서 오프셋 전압을 가지기 때문에 정확한 아날로그 전압을 출력하기 위해서는 오프셋 소거 회로가 필요하게 된다.
도 1은 종래의 단위 이득 버퍼 회로를 나타낸 회로도로서, 이에 따르면, 단위 이득 버퍼 회로는, 제1 단자는 VDD에 연결되고, 제2 단자는 외부 입력에 연결되며, 저항을 제공하는 제1 입력 저항(R11)과, 제1 단자는 VSS에 연결되고, 제2 단자 는 외부 입력에 연결되며, 저항을 제공하는 제2 입력 저항(R12)과, 정신호 입력 단자는 외부 입력에 연결되고, 부신호 입력 단자는 제1 커패시터의 제1 단자와 연결되며, 출력 단자는 외부 출력에 연결되는 차동 증폭기(110)와, 제1 단자는 외부 입력에 연결되고, 제2 단자는 제1 커패시터의 제2 단자와 연결되어, 스위칭 기능을 제공하는 제1 스위치(120)와, 제1 단자는 차동 증폭기(110)의 부신호 입력 단자에 연결되고, 제2 단자는 제1 스위치(120)의 제2 단자와 연결되어, 오프셋 전압을 저장하는 제1 커패시터(130)와, 제1 단자는 차동 증폭기(110)의 부신호 입력 단자에 연결되고, 제2 단자는 외부 출력에 연결되어, 스위칭 기능을 제공하는 제2 스위치(140)와, 제1 단자는 제1 커패시터의 제2 단자와 연결되고, 제2 단자는 외부 출력에 연결되어, 스위칭 기능을 제공하는 제3 스위치(150)와, 제1 단자는 외부 출력에 연결되고, 제2 단자는 접지된 제2 커패시터(160)를 포함한다. 이러한 단위 이득 버퍼 회로의 동작을 살펴보면, 먼저, 외부에서 신호가 입력되면 제1 스위치(120)와 제2 스위치(140)가 턴 온되고, 제3 스위치(150)는 턴 오프된다. 이 때, 입력 신호(Vin) 및 출력 신호(Vout)를 갖는 단위-이득 증폭기(Unit-gain amplifier)의 형태를 이루므로, 입력의 오프셋 전압이 제1 커패시터(130)에 저장된다. 즉, 제1 저항(R11), 제2 저항(R12) 및 제1 커패시터(130)에 의해 차동 증폭기(110)가 안정화 되고, 이후에, 제1 스위치(120)와 제2 스위치(140)가 턴 오프되고, 제3 스위치(150)는 턴 온되어, 입력 오프셋 전압이 소거된 출력을 얻게 된다.
상술한 종래의 단위 이득 버퍼 회로에 있어서는, 차동 증폭기(110) 안정화 동작 수행 시, 입력 신호가 통과하는 경로에 제1 커패시터(130)가 장착되므로, 즉, 입력 저항(R11, R21)과 제1 커패시터가 직접 연결되므로, 지연(Delay)가 커지는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 외부 입력에 커패시터가 직접 연결되지 않도록 하여, 오프셋 전압 저장 시 지연을 줄이는 지연 감소를 위한 단위 이득 버퍼 회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 지연 감소를 위한 단위 이득 버퍼 회로는, 정신호 입력 단자, 제1 부신호 입력 단자, 제2 부신호 입력 단자 및 출력 단자를 구비하고, 상기 정신호 입력 단자는 외부 입력에 연결되며, 상기 출력 단자는 외부 출력에 연결되고, 정신호 입력 단자와 제1 및 제2 부신호 입력 단자로 입력된 전압의 차를 증폭하여 출력하는 차동 증폭기; 제1 단자는 상기 외부 입력에 연결되고, 제2 단자는 상기 차동 증폭기의 제1 부신호 입력 단자에 연결되어, 스위칭 기능을 제공하는 제1 스위치; 제1 단자는 상기 차동 증폭기의 제1 부신호 입력 단자에 연결되고, 제2 단자는 상기 외부 출력에 연결되어, 스위칭 기능을 제공하는 제2 스위치; 제1 단자는 상기 차동 증폭기의 제2 부신호 입력 단자에 연결되고, 제2 단자는 상기 외부 출력에 연결되어, 스위칭 기능을 제공하는 제3 스위치; 및 제1 단자는 상기 차동 증폭기의 부신호 입력 단자에 연결되고, 제2 단자는 접지되어, 오프셋 전압을 저장하는 제1 커패시터를 포함한다.
또한, 본 발명의 단위 이득 버퍼 회로를 이용한 지연 감소 방법은, 외부에서 신호가 입력되면, 제1 스위치 및 제3 스위치는 턴 온되고, 제2 스위치는 턴 오프되는 단계; 입력의 오프셋 전압이 제1 커패시터에 저장되는 단계; 출력 전압이 0이 되지 않으면 이전 단계를 반복하고, 출력 전압이 0이 되면 다음 단계로 진행하는 단계; 및 제1 스위치와 제3 스위치가 턴 오프되고, 제2 스위치는 턴 온되는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 2는 본 발명의 일 실시예에 의한 지연 감소를 위한 단위 이득 버퍼 회로를 나타낸 회로도로서, 본 발명의 지연 감소를 위한 단위 이득 버퍼 회로는, 제1 입력 저항(R21), 제2 입력 저항(R22), 차동 증폭기(210), 제1 스위치(220), 제2 스위치(230), 제3 스위치(240), 제1 커패시터(250) 및 제2 커패시터(260)를 포함한다.
제1 입력 저항(R21)은, 제1 단자는 VDD에 연결되고, 제2 단자는 외부 입력에 연결되며, 저항을 제공하는 역할을 한다.
또한, 제2 입력 저항(R22)은, 제1 단자는 VSS에 연결되고, 제2 단자는 외부 입력에 연결되며, 저항을 제공하는 데, 상기 제1 입력 저항(R21)과 함께 입력 신호에 동작 안정화를 위한 바이어스를 걸어주는 역할을 한다.
한편, 차동 증폭기(210)는, 정신호 입력 단자는 외부 입력에 연결되고, 제1 부신호 입력 단자는 제1 스위치의 제2 단자와 연결되며, 제2 부신호 입력단자는 후술하는 제1 커패시터(250)의 제1 단자에 연결되고, 출력 단자는 외부 출력에 연결되어, 정신호 입력 단자와 부신호 입력 단자로 입력된 전압의 차를 증폭하여 출력하는 역할을 한다.
또한, 제1 스위치(220)는, 제1 단자는 외부 입력에 연결되고, 제2 단자는 상기 차동 증폭기(210)의 제1 부신호 입력 단자에 연결되어, 스위칭 기능을 제공하는 역할을 한다.
한편, 제2 스위치(230)는, 제1 단자는 상기 차동 증폭기(210)의 제1 부신호 입력 단자에 연결되고, 제2 단자는 외부 출력에 연결되어, 스위칭 기능을 제공하는 역할을 한다.
또한, 제3 스위치(240)는, 제1 단자는 상기 차동 증폭기(210)의 제2 부신호 입력 단자에 연결되고, 제2 단자는 외부 출력에 연결되어, 스위칭 기능을 제공하는 역할을 한다.
한편, 제1 커패시터(250)는, 제1 단자는 상기 차동 증폭기(210)의 부신호 입력 단자에 연결되고, 제2 단자는 접지되어, 오프셋 전압을 저장하는 역할을 한다.
또한, 제2 커패시터(260)는, 제1 단자는 외부 출력에 연결되고, 제2 단자는 접지된다.
또한, 도 3은 본 발명의 일 실시예에 의한 단위 이득 버퍼 회로를 이용한 지연 감소 방법을 나타낸 흐름도로서, 본 발명의 지연 감소 방법은 아래에 설명하는 바와 같다.
우선, 외부에서 신호가 입력되면, 제1 스위치(220) 및 제3 스위치(240)는 턴 온되고, 제2 스위치(230)는 턴 오프된다(S301).
이 때, 차동 증폭기(210)는 입력 신호(Vin) 및 출력 신호(Vout)를 갖는 단위-이득 증폭기(Unit-gain amplifier)의 형태를 이루게 되고, 입력의 오프셋 전압이 제1 커패시터(250)에 저장된다(S302).
상술한 오프셋 전압 저장 과정은 차동 증폭기(210)가 안정화 될 때까지 계속된다. 즉, 정신호 입력 단자와 부신호 입력 단자에 동일한 전압이 입력되므로, 출력 전압이 0이 되면 차동 증폭기(210)가 안정화된 것이다(S303).
이후에, 제1 스위치(220)와 제3 스위치(240)가 턴 오프되고, 제2 스위치(230)는 턴 온되어, 제1 커패시터(250)에 저장된 오프셋 전압에 의해 입력 오프셋 전압이 소거된 출력을 얻게 된다(S304).
이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 입력에 커패시터가 직접 연결되지 않도록 하여, 오프셋 전압 저장 시 지연을 줄임으로써, 액정 소스 구동 회로의 입력 데이터를 신속하게 처리할 수 있는 이점이 있다.
Claims (4)
- 정신호 입력 단자, 제1 부신호 입력 단자, 제2 부신호 입력 단자 및 출력 단자를 구비하고, 상기 정신호 입력 단자는 외부 입력에 연결되며, 상기 출력 단자는 외부 출력에 연결되고, 정신호 입력 단자와 제1 및 제2 부신호 입력 단자로 입력된 전압의 차를 증폭하여 출력하는 차동 증폭기;제1 단자는 상기 외부 입력에 연결되고, 제2 단자는 상기 차동 증폭기의 제1 부신호 입력 단자에 연결되어, 스위칭 기능을 제공하는 제1 스위치;제1 단자는 상기 차동 증폭기의 제1 부신호 입력 단자에 연결되고, 제2 단자는 상기 외부 출력에 연결되어, 스위칭 기능을 제공하는 제2 스위치;제1 단자는 상기 차동 증폭기의 제2 부신호 입력 단자에 연결되고, 제2 단자는 상기 외부 출력에 연결되어, 스위칭 기능을 제공하는 제3 스위치; 및제1 단자는 상기 차동 증폭기의 부신호 입력 단자에 연결되고, 제2 단자는 접지되어, 오프셋 전압을 저장하는 제1 커패시터를 포함하는 것을 특징으로 하는 지연 감소를 위한 단위 이득 버퍼 회로.
- 제1항에 있어서,제1 단자는 VDD에 연결되고, 제2 단자는 외부 입력에 연결되는 제1 입력 저항; 및제1 단자는 VSS에 연결되고, 제2 단자는 상기 외부 입력에 연결되는 제2 입력 저항을 부가하여 포함하는 것을 특징으로 하는 지연 감소를 위한 단위 이득 버퍼 회로.
- 제1항 또는 제2항에 있어서,제1 단자는 상기 외부 출력에 연결되고, 제2 단자는 접지된 제2 커패시터를 부가하여 포함하는 것을 특징으로 하는 지연 감소를 위한 단위 이득 버퍼 회로.
- 외부에서 신호가 입력되면, 제1 스위치 및 제3 스위치는 턴 온되고, 제2 스위치는 턴 오프되는 단계;입력의 오프셋 전압이 제1 커패시터에 저장되는 단계;출력 전압이 0이 되지 않으면 이전 단계를 반복하고, 출력 전압이 0이 되면 다음 단계로 진행하는 단계; 및제1 스위치와 제3 스위치가 턴 오프되고, 제2 스위치는 턴 온되는 단계를 포함하는 것을 특징으로 하는 단위 이득 버퍼 회로를 이용한 지연 감소 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020021485A KR100800255B1 (ko) | 2002-04-19 | 2002-04-19 | 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020021485A KR100800255B1 (ko) | 2002-04-19 | 2002-04-19 | 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030083088A KR20030083088A (ko) | 2003-10-30 |
| KR100800255B1 true KR100800255B1 (ko) | 2008-02-01 |
Family
ID=32379661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020021485A KR100800255B1 (ko) | 2002-04-19 | 2002-04-19 | 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100800255B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100807504B1 (ko) * | 2006-12-06 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 아날로그 버퍼의 옵셋 제거 방법 |
| CN107749273B (zh) * | 2017-11-07 | 2019-10-15 | 京东方科技集团股份有限公司 | 电信号检测模组、驱动方法、像素电路和显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03167977A (ja) * | 1989-11-28 | 1991-07-19 | Sony Corp | 液晶ディスプレイ装置 |
| JPH0456888A (ja) * | 1990-06-25 | 1992-02-24 | Nippon Telegr & Teleph Corp <Ntt> | ドットマトリクス駆動回路 |
| JPH08292745A (ja) * | 1995-02-20 | 1996-11-05 | Sharp Corp | アクティブマトリクス方式液晶駆動回路 |
| JPH09244590A (ja) * | 1996-03-11 | 1997-09-19 | Toshiba Corp | 出力回路及びこれを含む液晶表示器の駆動回路 |
-
2002
- 2002-04-19 KR KR1020020021485A patent/KR100800255B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03167977A (ja) * | 1989-11-28 | 1991-07-19 | Sony Corp | 液晶ディスプレイ装置 |
| JPH0456888A (ja) * | 1990-06-25 | 1992-02-24 | Nippon Telegr & Teleph Corp <Ntt> | ドットマトリクス駆動回路 |
| JPH08292745A (ja) * | 1995-02-20 | 1996-11-05 | Sharp Corp | アクティブマトリクス方式液晶駆動回路 |
| JPH09244590A (ja) * | 1996-03-11 | 1997-09-19 | Toshiba Corp | 出力回路及びこれを含む液晶表示器の駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030083088A (ko) | 2003-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070152948A1 (en) | Driving circuit for tft liquid crystal display | |
| JP5058856B2 (ja) | 発振回路 | |
| KR20060111152A (ko) | 출력 버퍼용 연산 증폭기 및 이를 이용한 신호 처리 회로 | |
| US7301399B2 (en) | Class AB CMOS output circuit equipped with CMOS circuit operating by predetermined operating current | |
| KR100800255B1 (ko) | 지연 감소를 위한 단위 이득 버퍼 회로 및 이를 이용한지연 감소 방법 | |
| US6836155B2 (en) | Current sense amplifier | |
| JP2003163843A (ja) | 画像読取信号処理装置 | |
| JP2003315149A (ja) | 測光回路 | |
| JP2006157300A (ja) | 電子ボリウム | |
| US6928176B2 (en) | Switching circuit built in IC for earphone and loudspeaker of portable information device | |
| JP4443392B2 (ja) | 送信切り換え回路および半導体集積回路 | |
| US9602104B2 (en) | Output buffer with offset cancellation structure and offset cancellation method using the same | |
| JP3644445B2 (ja) | 画像読取信号処理装置 | |
| KR100357319B1 (ko) | 버퍼 증폭기 및 그 구동방법 | |
| US5455531A (en) | Flip-flop circuit | |
| JP3403638B2 (ja) | バッファ装置 | |
| JP2009055351A (ja) | 増幅回路 | |
| KR20030058254A (ko) | 클럭드 감지증폭기와 래치를 구비한 반도체 소자 | |
| JP2568755B2 (ja) | ミュート回路 | |
| JP2005136950A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP2007013493A (ja) | 半導体集積回路及びその受信システム | |
| US7683599B2 (en) | Voltage control circuits | |
| JP3601021B2 (ja) | 漏れ電流防止電子回路 | |
| KR19990070496A (ko) | 과전압을 감소시키는 전류 버퍼 | |
| KR20050061180A (ko) | 오디오신호 처리모듈 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 13 |