JP2005136950A - Cmos出力バッファ回路 - Google Patents
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Abstract
【解決手段】データ信号の伝達を決定する停止信号レベルに応じて前記データ信号を出力する入力部と、前記データ信号が伝達される場合、前記停止信号と前記データ信号を入力して電源電圧レベルを判断し、それに伴う複数の補償信号を出力する補償制御部と、前記入力部で出力されるデータ信号により駆動される駆動部と、前記データ信号と前記複数の補償信号の組合せに応じて駆動される補償駆動部によって、前記電源電圧レベルの変化を補償して電流を出力する第1スイッチング部と、前記第1スイッチング部と相補的に動作して電流を出力する第2スイッチング部とを備える。
【選択図】図1
Description
従来のCMOS出力バッファ回路は、インバータIN1、NANDゲートNAND1、バッファBUF1、PMOSトランジスタPM1、及びNMOSトランジスタNM1から構成されている。
図1に、本実施の形態におけるCMOS出力バッファ回路図の例を示す。
20 補償制御部
200 電源電圧レベル検出部
201〜205 サブパワーレベルディテクタ
206〜210 ラッチ部
30 第1スイッチング部
31 駆動部
32〜36 補償駆動部
40 第2スイッチング部
Claims (9)
- データ信号の伝達を決定する停止信号レベルに応じて前記データ信号を出力する入力部と、
前記データ信号が伝達される場合、前記停止信号と前記データ信号を入力して電源電圧レベルを判断し、それに伴う複数の補償信号を出力する補償制御部と、
前記入力部で出力されるデータ信号により駆動される駆動部と、前記データ信号と前記複数の補償信号の組合せに応じて駆動される補償駆動部によって、前記電源電圧レベルの変化を補償して電流を出力する第1スイッチング部と、
前記第1スイッチング部と相補的に動作して電流を出力する第2スイッチング部と、
を備えることを特徴とするCMOS出力バッファ回路。 - 前記補償制御部は、
前記停止信号及び前記データ信号を入力して論理演算を行う論理演算手段と、
前記論理演算手段の出力をバッファリングして出力する複数のバッファと、前記論理演算手段の出力を反転させて出力する反転手段と、
前記データ信号がローレベルであれば前記バッファの出力によりイネーブルされて前記反転手段の出力をクロックにし、前記電源電圧レベルを検出してラッチした後、ハイレベルの前記データ信号に応じる前記複数の補償信号を出力する電源電圧レベル検出部と、
を備えることを特徴とする請求項1に記載のCMOS出力バッファ回路。 - 前記電源電圧レベル検出部は、
前記停止信号及び前記データ信号がローレベルであればイネーブルされ、前記電源電圧レベルを検出し、複数のディテクタ信号を出力する複数のサブパワーレベルディテクタと、
前記複数個のディテクタ信号をラッチした後、前記データ信号がハイレベルになれば複数個の前記補償信号を出力する複数個のラッチ部と、
を備えることを特徴とする請求項2に記載のCMOS出力バッファ回路。 - 前記サブパワーレベルディテクタは、
電源電圧にソース電極が接続され前記バッファから出力される信号により動作制御されるPMOSトランジスタと、
前記PMOSトランジスタのドレイン電極に接続される第1抵抗と、
前記第1抵抗の他端と接続される第2抵抗と、
前記第2抵抗の他端にゲート電極とドレイン電極が接続されソース電極に接地電圧が印加されるNMOSトランジスタと、
前記第1抵抗と前記第2抵抗の共通ノードを介し出力される信号を反転させ出力する反転手段と、
を備えることを特徴とする請求項3に記載のCMOS出力バッファ回路。 - 前記サブパワーレベルディテクタは、
前記第1抵抗、第2抵抗、及びNMOSトランジスタのサイズを調整して基準電圧を設け、前記電源電圧を設けた前記基準電圧と比べ前記電源電圧レベルを検出すること、
を特徴とする請求項4に記載のCMOS出力バッファ回路。 - 前記補償駆動部は、
前記データ信号が伝達状態で前記電源電圧レベルが5.0V以上5.5V以下のときに出力する第1補償信号によりスイッチングされる第1補償駆動部と、
前記データ信号が伝達状態で前記電源電圧レベルが4.5V以上5.0V以下のときに出力する第2補償信号によりスイッチングされる第2補償駆動部と、
前記データ信号が伝達状態で前記電源電圧レベルが4.0V以上4.5V以下のときに出力する第3補償信号によりスイッチングされる第3補償駆動部と、
前記データ信号が伝達状態で前記電源電圧レベルが3.5V以上4.0V以下のときに出力する第4補償信号によりスイッチングされる第4補償駆動部と、
前記データ信号が伝達状態で前記電源電圧レベルが3.0V以上3.5V以下のときに出力する第5補償信号によりスイッチングされる第5補償駆動部と、
を備えることを特徴とする請求項1に記載のCMOS出力バッファ回路。 - 前記第1補償駆動部から第5補償駆動部は、
前記第1補償信号から第5補償信号を各々入力して論理演算する論理演算手段と、
前記論理演算手段の出力をバッファリングして出力するバッファと、
前記バッファの出力により動作制御されスイッチングするPMOSトランジスタと、
を備えることを特徴とする請求項6に記載のCMOS出力バッファ回路。 - 前記駆動部は、
前記入力部の出力信号を入力して論理演算する論理演算手段と、
前記論理演算手段の出力をバッファリングして出力するバッファと、
前記バッファの出力により動作制御されてスイッチングするPMOSトランジスタと、 を備えることを特徴とする請求項1に記載のCMOS出力バッファ回路。 - 前記第2スイッチング部は、NMOSトランジスタであること、
を特徴とする請求項1に記載のCMOS出力バッファ回路。
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