KR100569559B1 - 씨모스 출력 버퍼회로 - Google Patents

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Abstract

본 발명은 씨모스 출력 버퍼회로에 관한 것으로서, 보다 상세하게는 전원전압의 변화에 무관하게 일정한 출력전류를 제공하여 전원을 안정화시킬 수 있는 기술이다. 이를 위한 본 발명은 데이터신호의 전달을 결정하는 정지신호의 상태에 따라 상기 데이터신호를 출력하는 입력부와, 상기 정지신호와 상기 데이터신호를 참조하여 상기 데이터신호의 전달상태하의 전원전압레벨을 판단하고 그에 따른 복수개의 보상신호를 출력하는 전원전압레벨 검출회로와, 상기 입력부에서 출력되는 데이터신호에 의한 구동동작과 상기 데이터신호와 상기 복수개의 보상신호의 각각의 조합에 따른 보상구동동작을 병행하여, 상기 전원전압레벨의 변화를 보상하여 전류를 출력하는 제 1 스위칭부와, 상기 제 1 스위칭부와 직렬로 연결되어 상기 제 1 스위칭부와 상보적으로 동작하는 제 2 스위칭부를 구비하여, 전원전압의 변화에 무관하게 출력전류를 일정하게 공급함으로써, 소비전력을 감소시키고, 오버슈/언더슛 노이즈를 최소화하여 디바이스에 공급되는 전원을 안정화시킨다.

Description

씨모스 출력 버퍼회로{CMOS output buffer circuit}
도 1은 종래의 CMOS 출력 버퍼 회로도.
도 2는 종래의 CMOS 출력 버퍼 회로의 동작 타이밍도.
도 3은 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로도.
도 4는 도 3의 전원전압 레벨 검출부(200)의 세부 구성도.
도 5는 도 4의 PLD(201 ~ 205)의 세부 회로도.
도 6은 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로의 동작 타이밍도.
본 발명은 씨모스 출력 버퍼 회로에 관한 것으로서, 보다 상세하게는 전원전압의 변화에 무관하게 일정한 출력전류를 제공하여 전원을 안정화시킬 수 있는 기술이다.
일반적으로, CMOS 출력 버퍼 회로는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transister)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transister)로 이루어진 CMOS 트랜지스터가 병렬로 복수개 연결되어 있다.
도 1은 종래의 CMOS 출력 버퍼 회로를 도시한다.
종래의 CMOS 출력 버퍼 회로는 인버터 IN1, 낸드게이트 NAND1, 버퍼 BUF1, 피모스 트랜지스터 PM1, 및 엔모스 트랜지스터 NM1로 구성되고, 정지신호 STOP와 데이터신호 DATA를 수신하여 출력전류 OUT를 출력한다.
정지신호 STOP가 하이레벨이면 낸드게이트 NAND1는 데이터신호 DATA의 레벨에 상관없이 하이레벨의 신호를 출력한다. 이 하이레벨의 신호는 버퍼 BUF1를 통해 버퍼링 되어 엔모스 트랜지스터 NM1를 구동시켜 로우레벨의 출력전류 OUT가 출력된다.
반면, 정지신호 STOP가 로우레벨이면 데이터신호 DATA에 따라 출력값이 달라진다. 데이터신호 DATA가 하이레벨이면 피모스 트랜지스터 PM1가 구동되어 하이레벨의 출력전류 OUT가 출력되고, 데이터신호 DATA가 로우레벨이면 엔모스 트랜지스터 NM1이 구동되어 로우레벨의 출력전류 OUT가 출력 된다.
이와같은 구성을 갖는 종래의 CMOS 출력 버퍼 회로는 전원전압 VDD이 증가하면 피모스 트랜지스터 PM1를 통해 흐르는 전류가 급격히 증가하게 되어 데이터신호 DATA의 토글링(TOGGLEING)에 따라 순간적으로 대전류가 온/오프된다.
도 2는 종래의 CMOS 출력 버퍼 회로의 동작 타이밍도이다.
도 2에 도시한 바와 같이, 정지신호 STOP가 로우레벨일 때 데이터신호 DATA의 정상 출력 구간에서 전원전압 VDD의 변화에 따른 출력전류 OUT의 변화량(22mA 내지 66mA) 이 매우 큼을 알 수 있다.
이러한 불안정한 출력전류 OUT를 NPN-바이폴라 트랜지스터의 베이스 전류로 사용하게 되면, 증폭된 NPN-바이폴라 트랜지스터의 출력전류인 콜렉터 전류의 변화량이 더욱 커진다. 따라서, 동일전원을 사용하는 반도체 메모리 장치의 전원이 불안정하게 되어 반도체 메모리 장치의 오동작을 유발시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 전원전압의 변화에 무관한 일정한 출력전류를 제공하여, 반도체 메모리 장치에 안정적으로 전원을 공급하여 반도체 메모리 장치의 오동작을 방지하는데 있다.
상기 과제를 달성하기 위한 본 발명은, 데이터신호의 전달 여부를 결정하는 정지신호의 상태에 따라 데이터신호를 출력하는 입력부; 정지신호와 데이터신호를 논리연산한 값을 클럭단자로 입력받아 전원전압 레벨을 검출하여 래치하고, 래치된 전원전압 레벨의 변화에 따라 그에 따른 복수개의 보상신호를 출력하는 전원전압레벨 검출회로; 입력부에서 출력되는 데이터신호에 의해 구동되는 구동부와, 데이터신호와 복수개의 보상신호를 각각 논리조합하여 그 결과에 따라 선택적으로 구동되는 보상구동부를 구비하여, 전원전압레벨의 변화를 보상한 전류를 출력하는 제 1 스위칭부; 및 입력부에서 출력되는 데이타 신호에 의해 구동되고, 구동부와 상보적으로 동작하여 전류의 출력 레벨을 제어하는 제 2 스위칭부를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로도이다.
CMOS 출력 버퍼 회로는 입력부(10), 전원전압레벨 검출회로(20), 제 1 스위칭부(30), 및 제 2 스위칭부(40)를 포함한다.
입력부(10)는 인버터 IN2, 낸드게이트 NAND2, 및 버퍼 BUF2로 구성된다.
인버터 IN2는 정지신호 STOP를 반전시켜 출력하고, 낸드게이트 NAND2는 인버터 IN2의 출력과, 데이터신호 DATA를 수신하여 논리연산을 수행한다. 버퍼 BUF2는 낸드게이트 NAND2의 출력을 수신하여 버퍼링한 후 출력한다.
전원전압레벨 검출회로(20)는 오아게이트 OR1, 버퍼 BUF3, BUF4, 인버터 IN3, 및 전원전압레벨 검출부(200)를 포함한다.
오아게이트 OR1는 정지신호 STOP와 데이터신호 DATA를 수신하여 오아연산을 수행한다. 오아게이트 OR1의 출력은 병렬로 연결된 버퍼 BUF3, BUF4, 및 인버터 IN3을 통해 전원전압 레벨 검출부(200)로 입력된다.
전원전압레벨 검출부(200)는 정지신호 STOP가 하이레벨이면 디스에이블되고, 정지신호 STOP가 로우레벨이면 데이터신호 DATA가 로우레벨일 때 버퍼 BUF3를 통해 로우레벨의 신호가 인에이블단자 ENB로 입력되어 인에이블되고, 인버터 IN3를 통해 하이레벨의 신호가 클럭단자 CK로 입력되어 클럭이 인가된다. 그에 따라, 전원전압레벨 검출부(200)는 클럭에 따라 전원전압 레벨을 검출하여 래치한다. 그 후, 데이터신호 DATA가 하이레벨로 되면 래치했던 전원전압 레벨의 변화에 따라 보상신호 A1 내지 A5를 제 1 스위칭부(30)로 출력한다.
제 1 스위칭부(30)는 오아게이트 OR2 내지 OR7, 버퍼 BUF5 내지 BUF10, 및 피모스 트랜지스터 PM2 내지 PM7로 구성된 복수개의 보상구동부(31 내지 36)로 구성된다.
구동부(31)는 입력부(10)의 출력을 수신하여 오아연산을 하는 오아게이트 OR2, 버퍼 BUF5, 및 버퍼 BUF5의 출력에 의해 제어되는 피모스 트랜지스터 PM2로 구성된다. 구동부(31)는 정지신호 STOP가 로우레벨이고, 데이터신호 DATA가 하이레벨이면 항상 구동된다. 이때, 보상구동부(32 내지 36)은 전원전압 레벨에 따라 그 구동여부가 결정된다.
전원전압레벨이 5.5V 이상이면 구동부(31)만 구동되고, 전원전압레벨이 5.0V 이상 ~ 5.5V 이하이면 보상구동부(31, 32)만 구동되고, 전원전압레벨이 4.5V 이상 ~ 5.0V 이하이면 보상구동부(31, 32, 33)만 구동되고, 전원전압레벨이 4.0V 이상 ~ 4.5V 이하이면 보상구동부(31 내지 34)만 구동되고, 전원전압레벨이 3.5V 이상 ~ 4.0V 이하이면 보상구동부(31 내지 35)만 구동되고, 전원전압레벨이 3.0V 이상 ~ 3.5V 이하이면 보상구동부(31 내지 36) 모두 구동된다.
제 2 스위칭부(40)는 드레인이 복수개의 보상구동부(31 내지 36)에 연결되고, 소스에는 접지전압이 인가되는 엔모스 트랜지스터 NM2로 구성되고, 정지신호 STOP 및 데이터신호 DATA에 의해 제어된다. 즉, 제 2 스위칭부(40)는 정지신호 STOP가 하이레벨일 때 데이터신호 DATA와 무관하게 항상 구동되어 로우레벨의 출력전류 OUT를 출력하고, 정지신호 STOP가 로우레벨이 되면 데이터신호 DATA가 로우레벨 일 때 구동된다
이와같이, 본 발명에 따른 CMOS 출력 버퍼 회로는 복수개의 대전류 구동용 피모스 트랜지스터 PM2 내지 PM7 복수개를 병렬로 연결하고, 각 피모스 트랜지스터 PM3 내지 PM7를 전원전압 레벨 변화에 따라 턴온시킴으로써 전원전압 레벨 변화에 무관한 출력전류를 일정레벨로 출력할 수 있다.
도 4는 도 3의 전원전압 레벨 검출부의 세부 구성도이다.
전원전압 레벨 검출부(200)는 복수개의 펄스 레벨 디텍터(Pulse level dector; PLD)(201 내지 205)와 복수개의 래치부(205 내지 210)로 구성된다.
복수개의 펄스 레벨 디텍터(201 내지 205)는 데이터신호 DATA가 로우레벨이 되면 인에이블되어 전원전압의 레벨을 검출하여, 검출된 전원전압의 레벨에 따라 검출신호 DET1 내지 DET5를 출력한다.
펄스 레벨 디텍터(201)는 검출된 전원전압이 5.0V이상 ~ 5.5V 이하인 경우, 펄스 레벨 디텍터(203)는 검출된 전원전압의 레벨이 4.0V이상 ~ 4.5V 이하인 경우, 펄스 레벨 디텍터(204)는 검출된 전원전압의 레벨이 3.5V 이상 ~ 4.0V 이하인 경우, 펄스 레벨 디텍터(205)는 검출된 전원전압의 레벨이 3.0V 이상 ~ 3.5V 이하인 경우, 각각에 대응되는 복수개의 디텍터신호 DET1 내지 DET5를 각각 출력한다. 이렇게 출력된 디텍터신호 DET 1 내지 DET5는 해당되는 각 래치부(206 내지 210)에서 래치된다.
래치부(206 내지 210)는 데이터신호 DATA가 하이레벨이 되면, 클럭단자 CK, CKB에 인가되는 클럭에 따라 래치되었던 디텍터 신호 DET1 내지 DET5를 이용하여 보상신호 A1 내지 A5를 출력한다.
도 5는 도 4의 펄스 레벨 디텍터의 세부 회로도이다.
펄스 레벨 디텍터(201 내지 205)는 피모스 트랜지스터 PM8, 저항 R1, R2, 엔모스트랜지스터 NM3, 및 인버터 IN4 등으로 구성된다.
피모스 트랜지스터 PM8는 인에이블단자 ENB로 입력되는 신호에 의해 제어되고, 소스에 전원전압 VDD이 인가되고 드레인은 저항 R1의 일측에 연결된다. 저항 R1의 타측은 저항 R2의 일측에 연결되고, 저항 R2의 타측은 엔모스 트랜지스터 NM3의 드레인에 연결된다. 엔모스 트랜지스터 NM3의 소스에는 접지전압이 인가되고, 인버터 IN4는 저항 R1, R2의 공통노드에 연결된다.
정지신호 STOP와 데이터신호 DATA가 로우레벨이면 인에이블단자 ENB로 로우레벨의 신호가 인가되어, 피모스 트랜지스터 PM8가 턴온되어 전원전압 VDD이 저항 R1을 거쳐 인버터 IN4로 인가되면, 그에 따라 디텍터신호 DET가 출력된다. 반대로, 정지신호 STOP가 로우레벨이고, 데이터신호 DATA가 하이레벨이 되면 피모스 트랜지스터 PM8는 턴오프된다. 이때, 전원전압 VDD이 기준전압보다 높으면 인버터 IN4의 출력이 하이레벨이 되고, 전원전압 VDD이 기준전압보다 낮으면 인버터 IN4의 출력은 로우레벨이 된다.
이러한 구성의 펄스 레벨 디텍터(201)는 검출된 전원전압과 저항 R1, R2의 비율에 따라 출력값이 결정된다. 저항 R1, R2의 값과 엔모스 트랜지스터 NM3의 W/L을 조절함으로써, 전원전압의 레벨변화에 따른 펄스 레벨 디텍터를 구현할 수 있다.
이하, 본 발명에 따른 CMOS 출력 버퍼 회로의 타이밍도인 도 6을 참조하여 CMOS 출력 버퍼 회로의 동작을 설명하기로 한다.
정지신호 STOP가 하이레벨이면 데이터신호 DATA의 레벨과 상관없이, 엔모스 트랜지스터 NM2는 항상 턴온되고, 피모스 트랜지스터 PM2 내지 PM7은 모두 턴오프된다. 그리고, 전원전압 레벨 검출부(200)도 디스에이블되어 스탠바이(stand-by) 전류가 제거된다.
정지신호 STOP가 로우레벨이 되면 데이터신호 DATA 값에 따라 출력단의 피모스 트랜지스터 PM2 내지 PM7 및 엔모스 트랜지스터 NM2의 동작이 제어된다.
구체적으로 설명하면, 정지신호 STOP가 로우레벨이고 데이터신호 DATA가 로우레벨이면, 노드 N1이 하이레벨이 되어 노드 N2도 하이레벨이 된다. 따라서, 피모스 트랜지스터 PM2는 턴오프되고 엔모스 트랜지스터 NM2는 턴온되어 로우레벨의 출력전류 OUT를 출력한다. 이때, 전원전압 레벨 검출부(200)가 인에이블되어 전원전압 VDD의 레벨을 검출하고 전원전압 레벨에 따른 디텍터 신호 DET1 내지 DET5를 래치한다.
여기서, 디텍터 신호 DET1 내지 DET5는 전원전압레벨의 검출기준을 5.0V ~ 5.5V, 4.5V ~ 5.0V, 4.0V ~ 4.5V, 3.5V ~ 4.0V, 및 3.0V ~ 3.5V 등 5등급으로 나누었을 때의 디텍터 신호이며, 제작자에 의해 검출레벨을 더 세분화 할 수 있다.
한편, 정지신호 STOP가 로우레벨이고 데이터신호 DATA가 하이레벨이 되면, 노드 N1, N2가 로우레벨이 되어 피모스 트랜지스터 PM2가 턴온된다.
그리고, 전원전압 레벨 검출부(200)은 검출한 전원전압 VDD의 레벨에 따라 래치된 디텍터신호 DET1 내지 DET5에 따라 보상신호 A1 내지 A5를 출력한다. 전원 전압레벨이 5.5V이상인 경우에는 보상신호 A1 내지 A5 모두 하이레벨이 되어 피모스 트랜지스터 PM3 내지 PM7은 턴오프되어, 결국 피모스 트랜지스터 PM2만 구동된다.
전원전압레벨이 5.0V 이상 ~ 5.5V 이하인 경우에는 보상신호 A1만 로우레벨이 되어, 피모스 트랜지스터 PM2, PM3만 구동된다. 전원전압레벨이 4.5V 이상 ~ 5.0V 이하인 경우에는 보상신호 A1, A2만 로우레벨이 되어, 피모스 트랜지스터 PM2 내지 PM4만 구동된다.
전원전압레벨이 4.0V 이상 ~ 4.5V 이하인 경우에는 보상신호 A1, A2, A3만 로우레벨이 되어 피모스 트랜지스터 PM2 내지 PM5만 구동된다. 전원전압레벨이 3.5V 이상 ~ 4.0V 이하이면 보상신호 A1 내지 A4만 로우레벨이 되어 피모스 트랜지스터 PM2 내지 PM6만 구동된다. 전원전압레벨이 3.0V 이상 ~ 3.5V 이하이면 보상신호 A1 내지 A5 모두 로우레벨이 되어 피모스 트랜지스터 PM2 내지 PM7 모두 구동되어, 하이레벨의 출력전류 OUT를 출력한다.
상술한 CMOS 출력 버퍼 회로의 동작상태 테이블이 아래 표 1과 같다.
[표 1]
전원전압 VDD(V) N1=N2 N3 N4 N5 N6 N7 구동되는 PMOS
5.7 L H H H H H 1개
5.3 L L H H H H 2개
4.7 L L L H H H 3개
4.3 L L L L H H 4개
3.7 L L L L L H 5개
3.3 L L L L L L 6개
이와같이, 전원전압 레벨 검출부(200)에서 검출한 전원전압의 레벨에 따라 보상신호 A1 내지 A5를 출력하고, 그 보상신호 A1 내지 A5에 따라 보상구동부(32 내지 36)의 피모스 트랜지스터 PM3 내지 PM7를 각각 스위칭 함으로써, 출력전류 OUT를 일정하게 유지시킨다.
즉, 턴온되는 피모스 트랜지스터 수는 전원전압 레벨에 반비례하여 증감되고 그 결과 전원전압레벨이 높으면 전류는 줄여지고 전원전압레벨이 낮으면 전류의 제한을 경감시킨다.
따라서, 도 6에 도시한 바와 같이 전원전압 VDD이 변할 때 마다 전원전압 VDD의 레벨에 따라 보상구동부가 동작함으로써 출력전류 OUT의 변화량이 19mA에서 31mA 사이로 그 변화량이 매우 작아짐을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 전원전압의 변화에 무관하게 출력전류를 일정하게 공급함으로써, 소비전력을 감소시키고 오버슈/언더슛 노이즈를 최소화하여 디바이스에 공급되는 전원을 안정화시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 데이터신호의 전달 여부를 결정하는 정지신호의 상태에 따라 상기 데이터신호를 출력하는 입력부;
    상기 정지신호와 상기 데이터신호를 논리연산한 값을 클럭단자로 입력받아 전원전압 레벨을 검출하여 래치하고, 래치된 상기 전원전압 레벨의 변화에 따라 그에 따른 복수개의 보상신호를 출력하는 전원전압레벨 검출회로;
    상기 입력부에서 출력되는 데이터신호에 의해 구동되는 구동부와, 상기 데이터신호와 상기 복수개의 보상신호를 각각 논리조합하여 그 결과에 따라 선택적으로 구동되는 보상구동부를 구비하여, 상기 전원전압레벨의 변화를 보상한 전류를 출력하는 제 1 스위칭부; 및
    상기 입력부에서 출력되는 데이타 신호에 의해 구동되고, 상기 구동부와 상보적으로 동작하여 상기 전류의 출력 레벨을 제어하는 제 2 스위칭부를 구비하는 것을 특징으로 하는 씨모스 출력 버퍼회로.
  2. 제 1 항에 있어서, 상기 전원전압레벨 검출회로는,
    상기 정지신호 및 상기 데이터신호를 수신하여 논리연산을 수행하는 논리연산수단;
    상기 논리연산수단의 출력을 수신하고 버퍼링하여 출력하는 복수개의 버퍼;
    상기 논리연산수단의 출력을 수신하고 반전시켜 출력하는 반전수단; 및
    상기 데이터 신호가 로우레벨이면 상기 복수개의 버퍼의 출력에 의해 인에이블되고 상기 반전수단의 출력을 클럭으로 하여 상기 전원전압 레벨을 검출하고 래치한 후, 상기 데이터신호가 하이레벨이 되면 상기 복수개의 버퍼의 출력에 의해 상기 복수개의 보상신호를 출력하는 전원전압레벨 검출부를 구비함을 특징으로 하는 씨모스 출력 버퍼회로.
  3. 제 2 항에 있어서, 상기 전원전압레벨 검출부는,
    상기 정지신호 및 상기 데이터신호가 로우레벨이면 상기 복수개의 버퍼의 출력에 의해 인에이블되어 기설정된 기준전압과 상기 전원전압 레벨을 비교하여 그 결과에 대응하는 복수개의 디텍터신호를 출력하는 복수개의 펄스레벨 디텍터; 및
    상기 복수개의 디텍터신호를 래치한 후, 상기 데이터신호가 하이레벨이 되면 상기 복수개의 버퍼의 출력에 의해 상기 복수개의 보상신호를 출력하는 복수개의 래치부를 구비함을 특징으로 하는 씨모스 출력 버퍼회로.
  4. 제 3 항에 있어서, 상기 복수개의 펄스레벨 디텍터 각각은,
    전원전압에 소스가 연결되고 상기 복수개의 버퍼 중 하나의 버퍼로부터 출력되는 신호에 의해 제어되는 피모스 트랜지스터;
    상기 피모스 트랜지스터의 드레인에 일측이 연결되는 제 1 저항;
    상기 제 1 저항의 타측과 일측이 연결되는 제 2 저항;
    상기 제 2 저항의 타측에 게이트와 드레인이 연결되고 소스에 접지전압이 인가되는 엔모스 트랜지스터; 및
    상기 제 1 저항과 상기 제 2 저항의 공통노드를 통해 출력되는 신호를 반전시켜 디텍터신호를 출력하는 반전수단을 구비함을 특징으로 하는 씨모스 출력 버퍼회로.
  5. 제 1 항에 있어서, 상기 보상구동부는
    상기 데이터신호와 제 1보상신호를 논리조합한 결과에 따라 상기 전원전압 레벨이 5.0V이상 ~ 5.5V 이하에서 스위칭되는 제 1 보상구동부;
    상기 데이터신호와 제 2보상신호를 논리조합한 결과에 따라 상기 전원전압 레벨이 4.5V이상 ~ 5.0V 이하에서 스위칭되는 제 2 보상구동부;
    상기 데이터신호와 제 3보상신호를 논리조합한 결과에 따라 상기 전원전압 레벨이 4.0V이상 ~ 4.5V이하에서 스위칭되는 제 3 보상구동부;
    상기 데이터신호와 제 4보상신호를 논리조합한 결과에 따라 상기 전원전압 레벨이 3.5V이상 ~ 4.0V 이하에서 스위칭되는 제 4 보상구동부; 및
    상기 데이터신호와 제 5보상신호를 논리조합한 결과에 따라 상기 전원전압 레벨이 3.0V이상 ~ 3.5V 이하에서 스위칭되는 제 5 보상구동부를 구비함을 특징으로 하는 씨모스 출력 버퍼회로.
  6. 제 5 항에 있어서, 상기 제 1 보상구동부 내지 제 5 보상구동부는,
    상기 제 1 보상신호 내지 제 5 보상신호와 상기 입력부에서 출력된 상기 데이타신호를 각각 논리연산하는 논리연산수단;
    상기 논리연산수단의 출력을 버퍼링하여 출력하는 버퍼; 및
    전원전압단과 상기 전류의 출력단 사이에 각각 연결되어 상기 버퍼의 출력에 의해 제어되어 스위칭하는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 씨모스 출력 버퍼회로.
  7. 제 1 항에 있어서, 상기 제 2 스위칭부는 엔모스 트랜지스터임을 특징으로 하는 씨모스 출력 버퍼회로.
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