JP3779486B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に、トライステート回路に関する。
【０００２】
【従来の技術】
図３は、従来のトライステート回路の構成を示した回路図である。
図３に示した従来のトライステート回路は、イネーブル信号Enableが入力されるインバータＩＮＶ３１と、インバータＩＮＶ３１の出力側に縦続接続されたインバータＩＮＶ３２と、一方側入力にデータ信号Dataが入力され、他方側入力にインバータＩＮＶ３２の出力信号が入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ３１と、一方側入力にデータ信号Dataが入力され、他方側入力にインバータＩＮＶ３１の出力信号が入力される２入力ＮＯＲ論理ゲートＮＯＲ３１と、電源電位ノードＶccと接地電位ノードとの間に順に直列接続され、２入力ＮＡＮＤ論理ゲートＮＡＮＤ３１の出力信号、２入力ＮＯＲ論理ゲートＮＯＲ３１の出力信号がそれぞれゲートに入力されるＰチャネルＭＯＳトランジスタＰ３１，ＮチャネルＭＯＳトランジスタＮ３１とを備えており、ＰチャネルＭＯＳトランジスタＰ３１とＮチャネルＭＯＳトランジスタＮ３１との接続ノードが出力ノードＯＵＴとされている。
【０００３】
上記従来のトライステート回路の動作は、以下の通りである。
イネーブル信号Enableが“Ｈ（Ｈｉｇｈ）”レベルの場合においてデータ信号Dataが“Ｌ（Ｌｏｗ）”レベルのときは、ＮＡＮＤ論理ゲートＮＡＮＤ３１の出力信号は“Ｈ”レベル、２入力ＮＯＲ論理ゲートＮＯＲ３１の出力信号は“Ｈ”レベルになるので、ＰチャネルＭＯＳトランジスタＰ３１は非導通状態、ＮチャネルＭＯＳトランジスタＮ３１は導通状態となり、出力ノードＯＵＴの出力は“Ｌ”レベルとなる。また、イネーブル信号Enableが“Ｈ”レベルの場合においてデータ信号Dataが“Ｈ”レベルのときは、ＮＡＮＤ論理ゲートＮＡＮＤ３１の出力信号は“Ｌ”レベル、２入力ＮＯＲ論理ゲートＮＯＲ３１の出力信号は“Ｌ”レベルになるので、ＰチャネルＭＯＳトランジスタＰ３１は導通状態、ＮチャネルＭＯＳトランジスタＮ３１は非導通状態となり、出力ノードＯＵＴの出力は“Ｈ”レベルとなる。
【０００４】
一方、イネーブル信号Enableが“Ｌ”レベルのときは、データ信号Dataの論理値に拘わらず、ＮＡＮＤ論理ゲートＮＡＮＤ３１の出力信号は“Ｈ”レベル、２入力ＮＯＲ論理ゲートＮＯＲ３１の出力信号は“Ｌ”レベルになるので、ＰチャネルＭＯＳトランジスタＰ３１及びＮチャネルＭＯＳトランジスタＮ３１は非導通状態となり、出力ノードＯＵＴの出力はハイインピーダンス状態となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のトライステート回路においては、電源電位ノードＶccに電位を与える電源電圧の立ち上がり期間中におけるＰチャネルＭＯＳトランジスタＰ３１及びＮチャネルＭＯＳトランジスタＮ３１のゲート電位が不安定であるために、ＰチャネルＭＯＳトランジスタＰ３１及びＮチャネルＭＯＳトランジスタＮ３１が導通状態となって電源電位・接地電位ノード間に電流が流れ、無駄な電力を消費してしまうという問題点があった。
【０００６】
また、電源電圧立ち上がり期間中にＰチャネルＭＯＳトランジスタＰ３１及びＮチャネルＭＯＳトランジスタＮ３１を非導通状態に設定できないため、出力ノードＯＵＴに“Ｌ”レベル又は“Ｈ”レベルの信号が印加されるような場合には、出力ノードＯＵＴから電源電位ノードＶccへ、又は、出力ノードＯＵＴから接地電位ノードへ電流が流れ、出力ノードＯＵＴがバスラインに接続されているときはバスラインの電位を乱す等の悪影響を与えてしまうという問題点もあった。
【０００７】
本発明は上記問題点に鑑みてなされたもので、その目的は、電源電圧立ち上がり期間中に出力段のトランジスタを非導通状態に設定することが可能な構成のトライステート回路を提供することである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体集積回路によれば、一方側入力にイネーブル信号が入力される第１の２入力ＮＡＮＤ論理ゲートと、上記第１の２入力ＮＡＮＤ論理ゲートの出力側に縦続接続された第１のインバータと、一方側入力にデータ信号が入力され、他方側入力に上記第１のインバータの出力信号が入力される第２の２入力ＮＡＮＤ論理ゲートと、一方側入力にデータ信号が入力され、他方側入力に上記第１の２入力ＮＡＮＤ論理ゲートの出力信号が入力される２入力ＮＯＲ論理ゲートと、電源電位ノードと出力ノードとの間に接続され、ゲートに上記第２の２入力ＮＡＮＤ論理ゲートの出力信号が入力される第１のＰチャネルＭＯＳトランジスタと、出力ノードと接地電位ノードとの間に接続され、ゲートに上記２入力ＮＯＲ論理ゲートの出力信号が入力される第１のＮチャネルＭＯＳトランジスタと、電源電位ノードと接地電位ノードとの間に順に直列接続された第２のＰチャネルＭＯＳトランジスタ並びに第１及び第２の抵抗と、電源電位ノードと接地電位ノードとの間に順に直列接続された第３のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、上記第３のＰチャネルＭＯＳトランジスタと上記第２のＮチャネルＭＯＳトランジスタとの接続ノードに一方のノードが接続されたラッチ回路と、電源電位ノードと上記第１のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに上記ラッチ回路ＬＡ１の他方のノードが接続された第４のＰチャネルＭＯＳトランジスタと、上記第１のＮチャネルＭＯＳトランジスタのゲートと接地電位ノードとの間に接続され、ゲートに上記ラッチ回路の上記一方のノードが接続された第３のＮチャネルＭＯＳトランジスタとを備え、上記第２及び第３のＰチャネルＭＯＳトランジスタのゲート並びに上記第１の２入力ＮＡＮＤ論理ゲートの他方側入力は上記ラッチ回路の上記他方のノードに接続され、上記第２のＮチャネルＭＯＳトランジスタのゲートは上記第１及び第２の抵抗の接続ノードに接続され、上記ラッチ回路の上記一方のノードの電位と上記他方のノードの電位とは論理反転の関係にあるものであることを特徴とし、この構成により、電源電圧立ち上げ期間中に出力段のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが非道通状態に設定されるので、出力段のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを通じて電源電位ノードから接地電位ノードに無駄な電流が流れることはなく、また、トライステート回路の出力ノードの出力状態はハイインピーダンス状態に設定されるので、外部から出力ノードに“Ｈ”レベル又は“Ｌ”レベルの信号が印加されても、出力ノードから電源電位ノード又は接地電位ノードに電流が流れることを防止することができ、バスラインに影響を与えることがなく活線挿抜にも対応することができる。
【０００９】
【発明の実施の形態】
以下、本発明に係る半導体集積回路の実施の一形態について、図面を参照しながら説明する。
図１は、本発明に係る半導体集積回路であるトライステート回路の構成を示した回路図である。
【００１０】
本発明に係るトライステート回路は、電源電圧立ち上がり期間中に出力段のトランジスタを非導通状態に設定するために出力段のトランジスタのゲート電位を設定する電位設定回路を、前述した従来のトライステート回路に付加したものである。
【００１１】
図１に示した本発明に係るトライステート回路の基本構成部分は、図３に示した従来のトライステート回路とほぼ同様の構成の回路であり、一方側入力にイネーブル信号Enableが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１の出力側に縦続接続されたインバータＩＮＶ１３と、一方側入力にデータ信号Dataが入力され、他方側入力にインバータＩＮＶ１３の出力信号が入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ１２と、一方側入力にデータ信号Dataが入力され、他方側入力に２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１の出力信号が入力される２入力ＮＯＲ論理ゲートＮＯＲ１１と、電源電位ノードＶccと接地電位ノードとの間に順に直列接続され、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１２の出力信号、２入力ＮＯＲ論理ゲートＮＯＲ１１の出力信号がそれぞれゲートに入力されるＰチャネルＭＯＳトランジスタＰ１４，ＮチャネルＭＯＳトランジスタＮ１４とを備えており、ＰチャネルＭＯＳトランジスタＰ１４とＮチャネルＭＯＳトランジスタＮ１４との接続ノードが出力ノードＯＵＴとされている。以下の電位設定回路を付加するために、図３におけるインバータＩＮＶ３１を２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１に置き換えた点のみが、図３に示した従来のトライステート回路と異なっている。
【００１２】
また、本発明に係るトライステート回路の基本構成部分に付加された電位設定回路は、電源電位ノードＶccと接地電位ノードとの間に順に直列接続されたＰチャネルＭＯＳトランジスタＰ１０，抵抗ＲＡ及び抵抗ＲＢと、電源電位ノードＶccと接地電位ノードとの間に順に直列接続されたＰチャネルＭＯＳトランジスタＰ１１及びＮチャネルＭＯＳトランジスタＮ１１と、ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１との接続ノードに一方のノードＮＢが接続されたラッチ回路ＬＡ１と、電源電位ノードＶccとＰチャネルＭＯＳトランジスタＰ１４のゲートであるノードＮＤとの間に接続され、ゲートにラッチ回路ＬＡ１の他方のノードＮＣが接続されたＰチャネルＭＯＳトランジスタＰ１３と、ＮチャネルＭＯＳトランジスタＮ１４のゲートであるノードＮＥと接地電位ノードとの間に接続され、ゲートにラッチ回路ＬＡ１の一方のノードＮＢが接続されたＮチャネルＭＯＳトランジスタＮ１３とを備えており、ＰチャネルＭＯＳトランジスタＰ１０及びＰ１１のゲート並びに２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１の他方側入力はラッチ回路ＬＡ１の他方のノードＮＣに接続され、ＮチャネルＭＯＳトランジスタＮ１１のゲートは抵抗ＲＡと抵抗ＲＢとの接続ノードＮＡに接続されている。
【００１３】
ラッチ回路ＬＡ１は、環状接続されたインバータＩＮＶ１１及びＩＮＶ１２により構成されており、一方のノードＮＢ及び他方のノードＮＣは、インバータＩＮＶ１１及びＩＮＶ１２の２つの接続ノードであって、一方のノードＮＢの電位と他方のノードＮＣの電位とは論理反転の関係にあるものである。本発明に係るトライステート回路は、上記回路構成において、出力段のＰチャネルＭＯＳトランジスタＰ１４，ＮチャネルＭＯＳトランジスタＮ１４のゲート電位をそれぞれ“Ｈ”レベル、“Ｌ”レベルとして、ＰチャネルＭＯＳトランジスタＰ１４及びＮチャネルＭＯＳトランジスタＮ１４を非道通状態に設定するために、電源電圧立ち上がり期間中のラッチ回路ＬＡ１の動作開始時における一方のノードＮＢ，他方のノードＮＣの電位をそれぞれ“Ｈ”レベル、“Ｌ”レベルに設定する必要がある。そこで、ラッチ回路ＬＡ１を構成する２つのインバータは、インバータＩＮＶ１１として回路閾値が相対的に低いもの、及び、インバータＩＮＶ１２として回路閾値が相対的に高いものの組合せを選択するとよい。さらに、電源電圧立ち上がり期間中のラッチ回路ＬＡ１の動作開始時における一方のノードＮＢ，他方のノードＮＣの電位を、より確実にそれぞれ“Ｈ”レベル、“Ｌ”レベルに設定するために、図１に示すように、電源電位ノードＶccとラッチ回路ＬＡ１の一方のノードＮＢとの間に接続され、ゲートが電源電位ノードＶccに接続されたＰチャネルＭＯＳトランジスタＰ１２と、ラッチ回路ＬＡ１の他方のノードＮＣと接地電位ノードとの間に接続され、ゲートが接地電位ノードに接続されたＮチャネルＭＯＳトランジスタＮ１２とを備えているものとするとよい。ＰチャネルＭＯＳトランジスタＰ１２により一方のノードＮＢに暗電流が供給され、ＮチャネルＭＯＳトランジスタＮ１２により他方のノードＮＣから接地電位ノードに暗電流が供給されるので、一方のノードＮＢ，他方のノードＮＣの電位をそれぞれ“Ｈ”レベル、“Ｌ”レベルに設定することが容易になる。
【００１４】
抵抗ＲＡ及びＲＢは電源電圧分割手段であり、抵抗ＲＡと抵抗ＲＢとの接続ノードＮＡがＮチャネルＭＯＳトランジスタＮ１１のゲートに接続されているので、抵抗ＲＡと抵抗ＲＢとの抵抗比は、ＮチャネルＭＯＳトランジスタＮ１１の閾値電圧Ｖthnを考慮して定める。
【００１５】
図２は、本発明に係る半導体集積回路であるトライステート回路の電源電圧立ち上がり期間における電源電圧Ｖcc並びにノードＮＡ，ＮＢ及びＮＣの電位を表したグラフである。
【００１６】
以下、図２のグラフを参照しながら、図１に示した本発明に係るトライステート回路の電源電圧立ち上がり期間における動作について説明する。
【００１７】
期間（ａ）は、電源電圧Ｖccが立ち上がり始める前のゼロの状態であり、ノードＮＡ，ＮＢ及びＮＣの電位もゼロである。
【００１８】
期間（ｂ）において、電源電圧Ｖccが立ち上がり始めるが、電源電圧ＶccがＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１の閾値電圧の絶対値｜Ｖthp｜に達するまでは各トランジスタは非導通状態であり、従って、ノードＮＡ，ＮＢ及びＮＣの電位もゼロである。
【００１９】
期間（ｃ）において、電源電圧ＶccがＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１の閾値電圧の絶対値｜Ｖthp｜に達すると、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１が導通状態となってノードＮＡ，ＮＢの電位が上昇し、電源電圧Ｖccがさらに上昇するに従いノードＮＡ，ＮＢの電位も上昇する。一方、ノードＮＣの電位はゼロである。従って、ノードＮＢには“Ｈ”レベル、ノードＮＣには“Ｌ”レベルの信号が現れることになり、これらのノードＮＢ，ＮＣの電位はラッチ回路ＬＡ１によってラッチされる。即ち、電源電圧立ち上がり期間中のラッチ回路ＬＡ１の動作開始時におけるラッチ回路ＬＡ１の一方のノードＮＢ，他方のノードＮＣの電位がそれぞれ“Ｈ”レベル、“Ｌ”レベルに設定されたことになる。
【００２０】
ノードＮＣ，ＮＢの電位はそれぞれＰチャネルＭＯＳトランジスタＰ１３，ＮチャネルＭＯＳトランジスタＮ１３のゲート電位であるから、ＰチャネルＭＯＳトランジスタＰ１３及びＮチャネルＭＯＳトランジスタＮ１３は導通状態となる。その結果、ＰチャネルＭＯＳトランジスタＰ１４，ＮチャネルＭＯＳトランジスタＮ１４のゲート電位であるノードＮＤ，ＮＥの電位はそれぞれ“Ｈ”レベル、“Ｌ”レベルとなり、電源電圧立ち上がり期間中の初期状態においてＰチャネルＭＯＳトランジスタＰ１４及びＮチャネルＭＯＳトランジスタＮ１４はいずれも非道通状態に設定される。
【００２１】
従って、期間（ｃ）において、ＰチャネルＭＯＳトランジスタＰ１４及びＮチャネルＭＯＳトランジスタＮ１４を通じて電源電位ノードＶccから接地電位ノードに無駄な電流が流れることはなく、また、トライステート回路の出力ノードＯＵＴの出力状態はハイインピーダンス状態に設定されるので、外部から出力ノードＯＵＴに“Ｈ”レベル又は“Ｌ”レベルの信号が印加されても、出力ノードＯＵＴから電源電位ノードＶcc又は接地電位ノードに電流が流れることを防止することができ、バスラインに影響を与えることがなく活線挿抜にも対応することができる。
【００２２】
期間（ｄ）において、ＮチャネルＭＯＳトランジスタＮ１１のゲート電位であるノードＮＡの電位がＮチャネルＭＯＳトランジスタＮ１１の閾値電圧Ｖthnに達すると、ＮチャネルＭＯＳトランジスタＮ１１が導通状態となり、ＰチャネルＭＯＳトランジスタＰ１１及びＮチャネルＭＯＳトランジスタＮ１１を通じて電源電位ノードＶccから接地電位ノードに電流が流れる。その結果、ノードＮＢの電位が低下して“Ｌ”レベルとなり、この“Ｌ”レベルの信号がインバータＩＮＶ１１に入力され、ノードＮＣに“Ｈ”レベルの信号が出力されて、電源電圧立ち上がり期間中の初期状態におけるラッチ回路のラッチ状態が解除され、反転することになる。即ち、ノードＮＣの電位は、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１のゲート電位であるので、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１はカットオフし、ノードＮＡは接地電位となり、ラッチ回路ＬＡ１は、ノードＮＢの電位が“Ｌ”レベル、ノードＮＣの電位が“Ｈ”レベルのラッチ状態となる。
【００２３】
ノードＮＣ，ＮＢの電位はそれぞれＰチャネルＭＯＳトランジスタＰ１３，ＮチャネルＭＯＳトランジスタＮ１３のゲート電位であるから、ＰチャネルＭＯＳトランジスタＰ１３及びＮチャネルＭＯＳトランジスタＮ１３はいずれも非導通状態となり、トライステート回路の基本構成部分に付加された電位設定回路は、もはやＰチャネルＭＯＳトランジスタＰ１４，ＮチャネルＭＯＳトランジスタＮ１４のゲート電位であるノードＮＤ，ＮＥの電位に影響を与えなくなる。しかし、この時点では電源電圧Ｖccは既に十分に上昇しているので、ＰチャネルＭＯＳトランジスタＰ１４及びＮチャネルＭＯＳトランジスタＮ１４のゲート電位は安定しており、ＰチャネルＭＯＳトランジスタＰ１４及びＮチャネルＭＯＳトランジスタＮ１４が不必要なときに導通状態となることはない。
【００２４】
その後、電源電圧Ｖccが所定の電圧まで上昇するに伴い、ノードＮＣの“Ｈ”レベルの電位も上昇し、ラッチ回路ＬＡ１のノードＮＢの電位が“Ｌ”レベル、ノードＮＣの電位が“Ｈ”レベルであるラッチ状態は維持される。従って、トライステート回路の基本構成部分は、もはや電位設定回路から影響を受けることはなく、通常の動作が可能となる。
【００２５】
２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１の他方側入力にはラッチ回路ＬＡ１の他方のノードＮＣの電位である“Ｈ”レベルの信号が入力されているので、トライステート回路の基本構成部分は、イネーブル信号Enable及びデータ信号Dataの変化に対して、図３に示した従来のトライステート回路と同様に動作する。
【００２６】
【発明の効果】
本発明に係る半導体集積回路によれば、一方側入力にイネーブル信号が入力される第１の２入力ＮＡＮＤ論理ゲートと、上記第１の２入力ＮＡＮＤ論理ゲートの出力側に縦続接続された第１のインバータと、一方側入力にデータ信号が入力され、他方側入力に上記第１のインバータの出力信号が入力される第２の２入力ＮＡＮＤ論理ゲートと、一方側入力にデータ信号が入力され、他方側入力に上記第１の２入力ＮＡＮＤ論理ゲートの出力信号が入力される２入力ＮＯＲ論理ゲートと、電源電位ノードと出力ノードとの間に接続され、ゲートに上記第２の２入力ＮＡＮＤ論理ゲートの出力信号が入力される第１のＰチャネルＭＯＳトランジスタと、出力ノードと接地電位ノードとの間に接続され、ゲートに上記２入力ＮＯＲ論理ゲートの出力信号が入力される第１のＮチャネルＭＯＳトランジスタと、電源電位ノードと接地電位ノードとの間に順に直列接続された第２のＰチャネルＭＯＳトランジスタ並びに第１及び第２の抵抗と、電源電位ノードと接地電位ノードとの間に順に直列接続された第３のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、上記第３のＰチャネルＭＯＳトランジスタと上記第２のＮチャネルＭＯＳトランジスタとの接続ノードに一方のノードが接続されたラッチ回路と、電源電位ノードと上記第１のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに上記ラッチ回路ＬＡ１の他方のノードが接続された第４のＰチャネルＭＯＳトランジスタと、上記第１のＮチャネルＭＯＳトランジスタのゲートと接地電位ノードとの間に接続され、ゲートに上記ラッチ回路の上記一方のノードが接続された第３のＮチャネルＭＯＳトランジスタとを備え、上記第２及び第３のＰチャネルＭＯＳトランジスタのゲート並びに上記第１の２入力ＮＡＮＤ論理ゲートの他方側入力は上記ラッチ回路の上記他方のノードに接続され、上記第２のＮチャネルＭＯＳトランジスタのゲートは上記第１及び第２の抵抗の接続ノードに接続され、上記ラッチ回路の上記一方のノードの電位と上記他方のノードの電位とは論理反転の関係にあるものとしたので、電源電圧立ち上げ期間中に出力段のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが非道通状態に設定され、従って、出力段のＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを通じて電源電位ノードから接地電位ノードに無駄な電流が流れることはなく、また、トライステート回路の出力ノードの出力状態はハイインピーダンス状態に設定されるので、外部から出力ノードに“Ｈ”レベル又は“Ｌ”レベルの信号が印加されても、出力ノードから電源電位ノード又は接地電位ノードに電流が流れることを防止することができ、バスラインに影響を与えることがなく活線挿抜にも対応することができる。
【図面の簡単な説明】
【図１】本発明に係るトライステート回路の構成を示した回路図。
【図２】本発明に係るトライステート回路の電源電圧立ち上がり期間における電源電圧Ｖcc並びにノードＮＡ，ＮＢ及びＮＣの電位を表したグラフ。
【図３】従来のトライステート回路の構成を示した回路図。
【符号の説明】
Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ３１ ＰチャネルＭＯＳトランジスタ
Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ３１ ＮチャネルＭＯＳトランジスタ
ＲＡ，ＲＢ 抵抗
ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ３１，ＩＮＶ３２ インバータ
ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮＤ３１ ２入力ＮＡＮＤ論理ゲート
ＮＯＲ１１，ＮＯＲ３１ ２入力ＮＯＲ論理ゲート

Claims (4)

1. 一方側入力にイネーブル信号が入力される第１の２入力ＮＡＮＤ論理ゲートと、
   前記第１の２入力ＮＡＮＤ論理ゲートの出力側に縦続接続された第１のインバータと、
   一方側入力にデータ信号が入力され、他方側入力に前記第１のインバータの出力信号が入力される第２の２入力ＮＡＮＤ論理ゲートと、
   一方側入力にデータ信号が入力され、他方側入力に前記第１の２入力ＮＡＮＤ論理ゲートの出力信号が入力される２入力ＮＯＲ論理ゲートと、
   電源電位ノードと出力ノードとの間に接続され、ゲートに前記第２の２入力ＮＡＮＤ論理ゲートの出力信号が入力される第１のＰチャネルＭＯＳトランジスタと、
   出力ノードと接地電位ノードとの間に接続され、ゲートに前記２入力ＮＯＲ論理ゲートの出力信号が入力される第１のＮチャネルＭＯＳトランジスタと、
   電源電位ノードと接地電位ノードとの間に順に直列接続された第２のＰチャネルＭＯＳトランジスタ並びに第１及び第２の抵抗と、
   電源電位ノードと接地電位ノードとの間に順に直列接続された第３のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタと、
   前記第３のＰチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタとの接続ノードに一方のノードが接続されたラッチ回路と、
   電源電位ノードと前記第１のＰチャネルＭＯＳトランジスタのゲートとの間に接続され、ゲートに前記ラッチ回路ＬＡ１の他方のノードが接続された第４のＰチャネルＭＯＳトランジスタと、
   前記第１のＮチャネルＭＯＳトランジスタのゲートと接地電位ノードとの間に接続され、ゲートに前記ラッチ回路の前記一方のノードが接続された第３のＮチャネルＭＯＳトランジスタとを備え、
   前記第２及び第３のＰチャネルＭＯＳトランジスタのゲート並びに前記第１の２入力ＮＡＮＤ論理ゲートの他方側入力は前記ラッチ回路の前記他方のノードに接続され、前記第２のＮチャネルＭＯＳトランジスタのゲートは前記第１及び第２の抵抗の接続ノードに接続され、前記ラッチ回路の前記一方のノードの電位と前記他方のノードの電位とは論理反転の関係にあるものであることを特徴とする半導体集積回路。
2. 前記ラッチ回路は、環状接続された第２及び第３のインバータにより構成されており、前記一方のノードは、前記第２のインバータの入力ノード及び前記第３のインバータの出力ノードであり、前記他方のノードは、前記第２のインバータの出力ノード及び前記第３のインバータの入力ノードであることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第２のインバータは回路閾値が相対的に低いものであり、前記第３のインバータは回路閾値が相対的に高いものであることを特徴とする請求項２に記載の半導体集積回路。
4. 電源電位ノードと前記ラッチ回路の前記一方のノードとの間に接続され、ゲートが電源電位ノードに接続された第５のＰチャネルＭＯＳトランジスタと、
   前記ラッチ回路の前記他方のノードと接地電位ノードとの間に接続され、ゲートが接地電位ノードに接続された第４のＮチャネルＭＯＳトランジスタと、
   をさらに備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。

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