JP2570436B2 - Ｓｒラッチ回路 - Google Patents
Ｓｒラッチ回路Info
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- JP2570436B2 JP2570436B2 JP1249625A JP24962589A JP2570436B2 JP 2570436 B2 JP2570436 B2 JP 2570436B2 JP 1249625 A JP1249625 A JP 1249625A JP 24962589 A JP24962589 A JP 24962589A JP 2570436 B2 JP2570436 B2 JP 2570436B2
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- input terminal
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、セット入力端子、リセット入力端子に供
給される信号の論理レベルが共に１（Ｓ＝Ｒ＝１）のと
きもその出力の相補性は破れず、またこの状態からＳ＝
Ｒ＝０に変化したときもその状態を定義することのでき
るSRラッチ回路に関し、特に消費電力が極めて小さいSR
ラッチ回路に関するものである。
給される信号の論理レベルが共に１（Ｓ＝Ｒ＝１）のと
きもその出力の相補性は破れず、またこの状態からＳ＝
Ｒ＝０に変化したときもその状態を定義することのでき
るSRラッチ回路に関し、特に消費電力が極めて小さいSR
ラッチ回路に関するものである。
SRラッチ回路は既によく知られており、その代表的な
ものが例えば文献「INTRODUCTION TO nMOS ＆ CMOS VLS
I Sytem Design」、（Prentice−HALL）の81頁乃至82頁
に記載されている。第５図のSRラッチ回路（10）は上記
文献に記載されたSRラッチ回路の１つを示し、２個のNO
R回路（２）、（４）を交差結合し、またNOR回路（２）
の１つの入力をリセット入力端子（１）に、NOR回路
（４）の１つの入力をセット入力端子（３）にそれぞれ
接続し、さらにNOR回路（２）の出力をＱ出力端子
（５）に、NOR回路（４）の出力を出力端子（６）に
それぞれ接続して構成されている。
ものが例えば文献「INTRODUCTION TO nMOS ＆ CMOS VLS
I Sytem Design」、（Prentice−HALL）の81頁乃至82頁
に記載されている。第５図のSRラッチ回路（10）は上記
文献に記載されたSRラッチ回路の１つを示し、２個のNO
R回路（２）、（４）を交差結合し、またNOR回路（２）
の１つの入力をリセット入力端子（１）に、NOR回路
（４）の１つの入力をセット入力端子（３）にそれぞれ
接続し、さらにNOR回路（２）の出力をＱ出力端子
（５）に、NOR回路（４）の出力を出力端子（６）に
それぞれ接続して構成されている。
このSRラッチ回路（10）は、セット入力Ｓ＝１、リセ
ット入力Ｒ＝０のときは、Ｑ＝１、＝０でセット状態
になり、Ｓ＝０、Ｒ＝１のときはＱ＝０、＝１でリセ
ット状態になる。またＳ＝Ｒ＝０のときは前の状態を保
持する保持状態をとる。ところがＳ＝Ｒ＝１のときは、
Ｑ＝＝０で、Ｑ出力と出力の相補性が崩れる。この
状態からＳ＝Ｒ＝０になると、Ｑ出力と出力の状態を
定義することができない。従って、かかるSRラッチ回路
やフリップフロップを縦続接続する場合、直接接続する
ことができないという欠点があった。このため、このよ
うなSRラッチ回路では、入力論理レベルをＳ＝Ｒ＝１と
することは禁止されている。
ット入力Ｒ＝０のときは、Ｑ＝１、＝０でセット状態
になり、Ｓ＝０、Ｒ＝１のときはＱ＝０、＝１でリセ
ット状態になる。またＳ＝Ｒ＝０のときは前の状態を保
持する保持状態をとる。ところがＳ＝Ｒ＝１のときは、
Ｑ＝＝０で、Ｑ出力と出力の相補性が崩れる。この
状態からＳ＝Ｒ＝０になると、Ｑ出力と出力の状態を
定義することができない。従って、かかるSRラッチ回路
やフリップフロップを縦続接続する場合、直接接続する
ことができないという欠点があった。このため、このよ
うなSRラッチ回路では、入力論理レベルをＳ＝Ｒ＝１と
することは禁止されている。
上記の文献にはさらに第５図におけるNOR回路の代り
にNAND回路を使用したSRラッチ回路も記載されている。
NAND回路を使用したSRラッチ回路はセット入力、リセッ
ト入力Ｒの論理レベルとＱ出力、出力の関係が第５図
に示すNOR回路を使用したSRラッチ回路の場合と逆にな
ることを除けばその動作は第５図のSRラッチ回路の動作
と同様であり、また第５図のSRラッチ回路と同様な問題
がある。
にNAND回路を使用したSRラッチ回路も記載されている。
NAND回路を使用したSRラッチ回路はセット入力、リセッ
ト入力Ｒの論理レベルとＱ出力、出力の関係が第５図
に示すNOR回路を使用したSRラッチ回路の場合と逆にな
ることを除けばその動作は第５図のSRラッチ回路の動作
と同様であり、また第５図のSRラッチ回路と同様な問題
がある。
セット入力、リセット入力の論理レベルの組合せ如何
に拘らず出力の相補性が崩れることのないSRラッチ回路
として例えば特開昭59−91723号公報に記載された２種
のSRラッチ回路がある。同公報に記載されたSRラッチ回
路の第１の例を第６図（ａ）に示す。第６図（ａ）のSR
ラッチ回路（20）はリセット入力端子（１）をNOR回路
（７）の第１の入力に接続し、セット入力端子（３）を
インバータ（９）の入力に接続し、NOR回路（７）の出
力をＱ出力端子（５）に接続すると共に上記インバータ
（９）の入力に接続し、インバータ（９）の出力を出
力端子（６）に接続すると共に上記NOR回路（７）の第
２の入力に接続して構成されている。このSRラッチ回路
（20）は“1"レベル優先型のワイヤード論陸（ワイヤー
ドOR）構成をとっており、 Ｓ＝１、Ｒ＝０のときＱ＝１、＝０、 Ｓ＝０、Ｒ＝１のときＱ＝０、＝１、 Ｓ＝Ｒ＝０のとき前の状態を保持、 Ｓ＝Ｒ＝１のときＱ＝１、＝０ の各状態をとる。
に拘らず出力の相補性が崩れることのないSRラッチ回路
として例えば特開昭59−91723号公報に記載された２種
のSRラッチ回路がある。同公報に記載されたSRラッチ回
路の第１の例を第６図（ａ）に示す。第６図（ａ）のSR
ラッチ回路（20）はリセット入力端子（１）をNOR回路
（７）の第１の入力に接続し、セット入力端子（３）を
インバータ（９）の入力に接続し、NOR回路（７）の出
力をＱ出力端子（５）に接続すると共に上記インバータ
（９）の入力に接続し、インバータ（９）の出力を出
力端子（６）に接続すると共に上記NOR回路（７）の第
２の入力に接続して構成されている。このSRラッチ回路
（20）は“1"レベル優先型のワイヤード論陸（ワイヤー
ドOR）構成をとっており、 Ｓ＝１、Ｒ＝０のときＱ＝１、＝０、 Ｓ＝０、Ｒ＝１のときＱ＝０、＝１、 Ｓ＝Ｒ＝０のとき前の状態を保持、 Ｓ＝Ｒ＝１のときＱ＝１、＝０ の各状態をとる。
上記SRラッチ回路（20）は、セット入力Ｓ、リセット
入力Ｒの論理レベルの組合せ如何に拘らず出力の相補性
は崩れず、従って、禁止されるべき入力信号の論理レベ
ルの組合せもなく、また構造も簡単で一見何の問題も無
いように思われる。しかしながら、このSRラッチ回路
（20）は上記のようにワイヤードOR構成をとっているた
め、実際には最も簡単な例でも第６図（ｂ）に示すよう
な構造の論理回路を使用する必要がある。同図で、正電
源VDDとアースとの間に直列に接続された例えばMOS型Ｐ
チャンネル・トランジスタ（T1）、（T2）とＮチャンネ
ル・トランジスタ（T3）とでNOR回路（７）を構成し、
同じく正電源VDDとアースとの間に直列に接続された例
えばMOS型Ｐチャンネル・トランジスタ（T4）とＮチャ
ンネル・トランジスタ（T5）とでインバータ（９）を構
成している。また、MOS型Ｎチャンネル・トランジスタ
（T3）、（T5）は図示のように常時オン状態となるよう
にバイアスされており、プルダウン抵抗として動作す
る。
入力Ｒの論理レベルの組合せ如何に拘らず出力の相補性
は崩れず、従って、禁止されるべき入力信号の論理レベ
ルの組合せもなく、また構造も簡単で一見何の問題も無
いように思われる。しかしながら、このSRラッチ回路
（20）は上記のようにワイヤードOR構成をとっているた
め、実際には最も簡単な例でも第６図（ｂ）に示すよう
な構造の論理回路を使用する必要がある。同図で、正電
源VDDとアースとの間に直列に接続された例えばMOS型Ｐ
チャンネル・トランジスタ（T1）、（T2）とＮチャンネ
ル・トランジスタ（T3）とでNOR回路（７）を構成し、
同じく正電源VDDとアースとの間に直列に接続された例
えばMOS型Ｐチャンネル・トランジスタ（T4）とＮチャ
ンネル・トランジスタ（T5）とでインバータ（９）を構
成している。また、MOS型Ｎチャンネル・トランジスタ
（T3）、（T5）は図示のように常時オン状態となるよう
にバイアスされており、プルダウン抵抗として動作す
る。
第６図（ｂ）の回路のセット入力（３）、リセット入
力（１）に供給される論理レベルに対する各トランジス
タの状態およびＱ出力端子（５）、出力端子（６）の
論理レベルは次の表１に示すようになる。
力（１）に供給される論理レベルに対する各トランジス
タの状態およびＱ出力端子（５）、出力端子（６）の
論理レベルは次の表１に示すようになる。
第６図（ｂ）のSRラッチ回路では、Ｓ＝１、Ｒ＝０の
ときトランジスタ（T1）、（T2）、（T3）は導通するか
らNOR回路（７）に電流が流れ、Ｓ＝０、Ｒ＝１のとき
トランジスタ（T4）、（T5）は導通するからインバータ
（９）に電流が流れ、またＳ＝Ｒ＝０でNOR回路
（７）、インバータ（９）のいずれかに電流が流れるた
め、回路全体の消費電力が大きく、特に容量が限られた
電池を電源とするシステムで使用する場合に問題があ
る。
ときトランジスタ（T1）、（T2）、（T3）は導通するか
らNOR回路（７）に電流が流れ、Ｓ＝０、Ｒ＝１のとき
トランジスタ（T4）、（T5）は導通するからインバータ
（９）に電流が流れ、またＳ＝Ｒ＝０でNOR回路
（７）、インバータ（９）のいずれかに電流が流れるた
め、回路全体の消費電力が大きく、特に容量が限られた
電池を電源とするシステムで使用する場合に問題があ
る。
特開昭59−91723号公報には出力の相補性が崩れないS
Rラッチ回路の第２の例として第７図（ａ）に示す構造
のSRラッチ回路も記載されている。第７図（ａ）のSRラ
ッチ回路（30）はリセット入力端子（１）をNAND回路
（12）の第１の入力に接続し、セット入力端子（３）を
インバータ（９）の入力に接続し、NAND回路（12）の出
力をＱ出力端子（５）に接続すると共にインバータ
（９）の入力に接続し、インバータ（９）の出力を出
力端子（６）に接続すると共に上記NAND回路（12）の第
２の入力に接続して構成されている。このSRラッチ回路
（30）は、“0"レベル優先形のワイヤード論理（ワイヤ
ードAND）構成をとっており、 Ｓ＝１、Ｒ＝０のときＱ＝１、＝０、 Ｓ＝０、Ｒ＝１のときＱ＝０、＝１、 Ｓ＝Ｒ＝０のとき前の状態を保持、 Ｓ＝Ｒ＝０のときＱ＝０、＝１ の各状態をとる。
Rラッチ回路の第２の例として第７図（ａ）に示す構造
のSRラッチ回路も記載されている。第７図（ａ）のSRラ
ッチ回路（30）はリセット入力端子（１）をNAND回路
（12）の第１の入力に接続し、セット入力端子（３）を
インバータ（９）の入力に接続し、NAND回路（12）の出
力をＱ出力端子（５）に接続すると共にインバータ
（９）の入力に接続し、インバータ（９）の出力を出
力端子（６）に接続すると共に上記NAND回路（12）の第
２の入力に接続して構成されている。このSRラッチ回路
（30）は、“0"レベル優先形のワイヤード論理（ワイヤ
ードAND）構成をとっており、 Ｓ＝１、Ｒ＝０のときＱ＝１、＝０、 Ｓ＝０、Ｒ＝１のときＱ＝０、＝１、 Ｓ＝Ｒ＝０のとき前の状態を保持、 Ｓ＝Ｒ＝０のときＱ＝０、＝１ の各状態をとる。
第７図（ａ）のSRラッチ回路（30）も第６図（ａ）に
示すSRラッチ回路（20）と同様にセット入力Ｓ、リセッ
ト入力Ｒの論理レベルの組合せ如何に拘らず出力の相補
性は崩れず、従って、禁止されるべき入力信号の論理レ
ベルの組合せはない。しかしながら、このSRラッチ回路
（30）もワイヤードAND構成をとっているため、実際に
は第７図（ｂ）に示すような論理回路を使用する必要が
ある。同図で、正電源VDDとアースとの間に直列に接続
された例えばMOS型Ｐチャンネル・トランジスタ（T1）
とＮチャンネル・トランジスタ（T2）、（T3）とにより
NAND回路（12）を構成し、同じく正電源端子VDDとアー
スとの間に直列に接続された例えばMOS型Ｐチャンネル
・トランジスタ（T4）とＮチャンネル・トランジスタ
（T5）とによりインバータ（９）を構成している。ま
た、トランジスタ（T1）、（T4）は図示のように常時オ
ン状態となるようにバイアスされており、プルアップ抵
抗として動作する。
示すSRラッチ回路（20）と同様にセット入力Ｓ、リセッ
ト入力Ｒの論理レベルの組合せ如何に拘らず出力の相補
性は崩れず、従って、禁止されるべき入力信号の論理レ
ベルの組合せはない。しかしながら、このSRラッチ回路
（30）もワイヤードAND構成をとっているため、実際に
は第７図（ｂ）に示すような論理回路を使用する必要が
ある。同図で、正電源VDDとアースとの間に直列に接続
された例えばMOS型Ｐチャンネル・トランジスタ（T1）
とＮチャンネル・トランジスタ（T2）、（T3）とにより
NAND回路（12）を構成し、同じく正電源端子VDDとアー
スとの間に直列に接続された例えばMOS型Ｐチャンネル
・トランジスタ（T4）とＮチャンネル・トランジスタ
（T5）とによりインバータ（９）を構成している。ま
た、トランジスタ（T1）、（T4）は図示のように常時オ
ン状態となるようにバイアスされており、プルアップ抵
抗として動作する。
第７図（ｂ）の回路のセット入力（３）、リセット入
力（１）に供給される論理レベルに対する各トランジス
タの状態およびＱ出力端子（５）、出力端子（６）の
論理レベルは次の表２に示すようになる。
力（１）に供給される論理レベルに対する各トランジス
タの状態およびＱ出力端子（５）、出力端子（６）の
論理レベルは次の表２に示すようになる。
第７図（ｂ）のSRラッチ回路は第６図（ｂ）の回路と
同様にＳ＝１、Ｒ＝０のとき、Ｓ＝０、Ｒ＝１のとき、
Ｓ＝Ｒ＝１のときにインバータ（９）、NAND回路（12）
のいずれかに電流が流れるため、回路全体の消費電力が
大きく、特に容量が限られた電池を電源とするシステム
で使用する場合に問題がある。
同様にＳ＝１、Ｒ＝０のとき、Ｓ＝０、Ｒ＝１のとき、
Ｓ＝Ｒ＝１のときにインバータ（９）、NAND回路（12）
のいずれかに電流が流れるため、回路全体の消費電力が
大きく、特に容量が限られた電池を電源とするシステム
で使用する場合に問題がある。
この発明は、公知の同期型Ｄラッチ（以下では単にＤ
ラッチと称す）の入力側に簡単な論理回路を付加するこ
とにより、セット入力端子、リセット入力端子に供給さ
れる信号の論理レベルの組合せ如何に拘らず出力の相補
性が崩れず、しかもＳ＝Ｒ＝１のときにセット優先、リ
セット優先、保持状態のいずれかの状態を択一的に定義
することができると共に、この状態からＳ＝Ｒ＝０に変
化したときも状態を確実に定義することのできる特に低
消費電力のSRラッチ回路を提供することを目的とするも
のである。
ラッチと称す）の入力側に簡単な論理回路を付加するこ
とにより、セット入力端子、リセット入力端子に供給さ
れる信号の論理レベルの組合せ如何に拘らず出力の相補
性が崩れず、しかもＳ＝Ｒ＝１のときにセット優先、リ
セット優先、保持状態のいずれかの状態を択一的に定義
することができると共に、この状態からＳ＝Ｒ＝０に変
化したときも状態を確実に定義することのできる特に低
消費電力のSRラッチ回路を提供することを目的とするも
のである。
この発明によるSRラッチ回路は、通常のＤラッチのＱ
出力をＱ出力端子に接続し、出力を出力端子に接続
し、上記Ｄラッチのデータ入力およびセンス入力とセッ
ト入力端子およびリセット入力端子との間に消費電力が
極めて小さい論理回路を接続して構成されている。この
論理回路は、セット入力Ｓ＝１、リセット入力Ｒ＝０の
ときSRラッチ回路がセット状態となり、Ｓ＝０、Ｒ＝１
のときSRラッチ回路がリセット状態となり、Ｓ＝Ｒ＝０
のときSRラッチ回路が直前の状態を保持する保持状態と
なり、Ｓ＝Ｒ＝１のときSRラッチ回路がセット状態、リ
セット状態、保持状態の何れかの状態を択一的にとり得
るように上記Ｄラッチのデータ入力およびセンス入力に
供給される信号の論理レベルを設定するように構成され
ている。
出力をＱ出力端子に接続し、出力を出力端子に接続
し、上記Ｄラッチのデータ入力およびセンス入力とセッ
ト入力端子およびリセット入力端子との間に消費電力が
極めて小さい論理回路を接続して構成されている。この
論理回路は、セット入力Ｓ＝１、リセット入力Ｒ＝０の
ときSRラッチ回路がセット状態となり、Ｓ＝０、Ｒ＝１
のときSRラッチ回路がリセット状態となり、Ｓ＝Ｒ＝０
のときSRラッチ回路が直前の状態を保持する保持状態と
なり、Ｓ＝Ｒ＝１のときSRラッチ回路がセット状態、リ
セット状態、保持状態の何れかの状態を択一的にとり得
るように上記Ｄラッチのデータ入力およびセンス入力に
供給される信号の論理レベルを設定するように構成され
ている。
この発明のSRラッチは、Ｓ＝１、Ｒ＝０のとき、Ｓ＝
０、Ｒ＝１のときはそれぞれセット状態、リセット状態
をとり、Ｓ＝Ｒ＝０のときは直前の状態を保持し、従来
のSRラッチ回路と全く同様に動作する。また、Ｓ＝Ｒ＝
１のときは、Ｄラッチのデータ入力およびセンス入力と
セット入力端子およびリセット入力端子との間に接続さ
れた論理回路の構成によりセット状態、リセット状態、
保持状態の何れかの状態を択一的に取ることができる。
さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に変化したときもQ,
の状態を定義することができる。また、この発明のSR
ラッチ回路では、セット入力Ｓ、リセット入力Ｒに供給
される論理レベルが如何なる組合せにあるときも論理回
路およびＤラッチに流れる電流は極めて小さい。
０、Ｒ＝１のときはそれぞれセット状態、リセット状態
をとり、Ｓ＝Ｒ＝０のときは直前の状態を保持し、従来
のSRラッチ回路と全く同様に動作する。また、Ｓ＝Ｒ＝
１のときは、Ｄラッチのデータ入力およびセンス入力と
セット入力端子およびリセット入力端子との間に接続さ
れた論理回路の構成によりセット状態、リセット状態、
保持状態の何れかの状態を択一的に取ることができる。
さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に変化したときもQ,
の状態を定義することができる。また、この発明のSR
ラッチ回路では、セット入力Ｓ、リセット入力Ｒに供給
される論理レベルが如何なる組合せにあるときも論理回
路およびＤラッチに流れる電流は極めて小さい。
第１図に示すこの発明の第１の実施例のSRラッチ回路
（40）は、Ｑ出力がＱ出力端子（５）に、出力が出
力端子（６）に接続されたＤラッチ（16）と、該Ｄラッ
チ（16）のデータ入力（Data）およびセンス入力（Sens
e）とリセット入力端子（１）およびセット入力端子
（３）との間に接続された論理回路（21）とからなる。
（40）は、Ｑ出力がＱ出力端子（５）に、出力が出
力端子（６）に接続されたＤラッチ（16）と、該Ｄラッ
チ（16）のデータ入力（Data）およびセンス入力（Sens
e）とリセット入力端子（１）およびセット入力端子
（３）との間に接続された論理回路（21）とからなる。
この発明のSRラッチ回路では公知のＤラッチ（16）が
使用されるが、このＤラッチ（16）として例えば第４図
に示すような回路構成のものが使用される。同図で、第
１スイッチ（SW1）は例えばMOS型Ｐチャンネル・トラン
ジスタ（P1）とＮチャンネル・トランジスタ（N1）とを
並列接続して構成され、第２スイッチ（SW2）は同様にM
OS型Ｐチャンネル・トランジスタ（P2）とＮチャンネル
・トランジスタ（N2）とを並列接続して構成されてい
る。また、第１インバータ（I1）は正電源VDDとアース
との間に直列に接続されたＰチャンネル・トランジスタ
（P3）とＮチャンネル・トランジスタ（N3）とからなる
CMOSにより構成され、第２インバータ（I2）は正電源V
DDとアースとの間に直列に接続されたＰチャンネル・ト
ランジスタ（P4）とＮチャンネル・トランジスタ（N4）
とからなるCMOSにより構成されている。さらに、センス
入力に接続された第３インバータ（I3）は同様に正電源
VDDとアースとの間に直列に接続されたＰチャンネル・
トランジスタ（P5）とＮチャンネル・トランジスタ（N
5）とからなるCMOSにより構成されている。このＤラッ
チ（16）において、センス入力が１のときは、スイッチ
（SW1）のトランジスタ（P1）、（N1）は共にオンにな
るから、該スイッチ（SW1）はオン、スイッチ（SW2）の
トランジスタ（P2）、（N2）は共にオフになるから該ス
イッチ（SW2）はオフである。従って、データ入力はそ
のままＱ出力に現われ、出力にはデータ入力の反転、
すなわちＱ出力と補関係にある出力が現われる。センス
入力が０のときは、スイッチ（SW1）はオフ、スイッチ
（SW2）はオンになるから、直前のデータ入力がそのま
ま保持される。
使用されるが、このＤラッチ（16）として例えば第４図
に示すような回路構成のものが使用される。同図で、第
１スイッチ（SW1）は例えばMOS型Ｐチャンネル・トラン
ジスタ（P1）とＮチャンネル・トランジスタ（N1）とを
並列接続して構成され、第２スイッチ（SW2）は同様にM
OS型Ｐチャンネル・トランジスタ（P2）とＮチャンネル
・トランジスタ（N2）とを並列接続して構成されてい
る。また、第１インバータ（I1）は正電源VDDとアース
との間に直列に接続されたＰチャンネル・トランジスタ
（P3）とＮチャンネル・トランジスタ（N3）とからなる
CMOSにより構成され、第２インバータ（I2）は正電源V
DDとアースとの間に直列に接続されたＰチャンネル・ト
ランジスタ（P4）とＮチャンネル・トランジスタ（N4）
とからなるCMOSにより構成されている。さらに、センス
入力に接続された第３インバータ（I3）は同様に正電源
VDDとアースとの間に直列に接続されたＰチャンネル・
トランジスタ（P5）とＮチャンネル・トランジスタ（N
5）とからなるCMOSにより構成されている。このＤラッ
チ（16）において、センス入力が１のときは、スイッチ
（SW1）のトランジスタ（P1）、（N1）は共にオンにな
るから、該スイッチ（SW1）はオン、スイッチ（SW2）の
トランジスタ（P2）、（N2）は共にオフになるから該ス
イッチ（SW2）はオフである。従って、データ入力はそ
のままＱ出力に現われ、出力にはデータ入力の反転、
すなわちＱ出力と補関係にある出力が現われる。センス
入力が０のときは、スイッチ（SW1）はオフ、スイッチ
（SW2）はオンになるから、直前のデータ入力がそのま
ま保持される。
第１図に戻って、論理回路（21）について説明する
と、正電源VDDとライン（23）との間には例えばMOS型Ｐ
チャンネル・トランジスタ（P6）、（P7）が直列接続さ
れ、またライン（23）とアースとの間には同様にMOS型
Ｎチャンネル・トランジスタ（N6）、（N7）が並列に接
続されている。そして、リセット入力端子（１）はトラ
ンジスタ（P6）、（N6）の各ゲートに接続され、セット
入力端子（３）はトランジスタ（P7）、（N7）の各ゲー
トに接続され、且つライン（22）を経てＤラッチ（16）
のデータ入力に接続されている。また、ライン（23）は
正電源VDDとアースとの間に直列接続されたＰチャンネ
ル・トランジスタ（P8）とＮチャンネル・トランジスタ
（N8）とからなるCMOSによって構成されたインバータ
（I4）の入力に接続され、該インバータ（I4）の出力は
Ｄラッチ（16）のセンス入力に接続されている。
と、正電源VDDとライン（23）との間には例えばMOS型Ｐ
チャンネル・トランジスタ（P6）、（P7）が直列接続さ
れ、またライン（23）とアースとの間には同様にMOS型
Ｎチャンネル・トランジスタ（N6）、（N7）が並列に接
続されている。そして、リセット入力端子（１）はトラ
ンジスタ（P6）、（N6）の各ゲートに接続され、セット
入力端子（３）はトランジスタ（P7）、（N7）の各ゲー
トに接続され、且つライン（22）を経てＤラッチ（16）
のデータ入力に接続されている。また、ライン（23）は
正電源VDDとアースとの間に直列接続されたＰチャンネ
ル・トランジスタ（P8）とＮチャンネル・トランジスタ
（N8）とからなるCMOSによって構成されたインバータ
（I4）の入力に接続され、該インバータ（I4）の出力は
Ｄラッチ（16）のセンス入力に接続されている。
第１図のSRラッチ回路（40）において、論理回路（2
1）中のＰチャンネル・トランジスタ（P6）、（P7）、
Ｎチャンネル・トランジスタ（N6）、（N7）、およびイ
ンバータ（I4）はセット入力とリセット入力に対するOR
回路として動作する。すなわち、セット入力Ｓ＝１、リ
セット入力Ｒ＝０のときは、トランジスタ（P6）、（N
7）がオン、トランジスタ（P7）、（N6）がオフにな
り、ライン（23）すなわちインバータ（I4）の入力は０
になる。従って、インバータ（I4）の出力すなわちＤラ
ッチ（16）のセンス入力は１になり、このときデータ入
力は１であるからＱ出力は１、出力は０になり、当該
SRラッチ回路（40）はセット状態になる。Ｓ＝０、Ｒ＝
１のときは、トランジスタ（P7）、（N6）がオン、トラ
ンジスタ（P6）、（N7）がオフになるから、ライン（2
3）すなわちインバータ（I4）の入力は０になる。従っ
て、インバータ（I4）の出力すなわちＤラッチ（16）の
センス入力は１になり、このときデータ入力は０である
から、Ｑ出力は０、出力は１になり、当該SRラッチ回
路（40）はリセット状態になる。Ｓ＝Ｒ＝０のときは、
トランジスタ（P6）、（P7）はオン、トランジスタ（N
6）、（N7）はオフになるから、インバータ（I4）の入
力は１になる。従って、この場合はインバータ（I4）の
出力すなわちＤラッチ（16）のセンス入力は０であるか
ら、セット入力Ｓの論理レベルには関係なくＤラッチ
（16）は直前のデータ入力の状態を保持し、当該SRラッ
チ回路（40）は保持状態をとる。Ｓ＝Ｒ＝１のときは、
トランジスタ（P6）、（P7）はオフ、トランジスタ（N
6）、（N7）はオンで、インバータ（I4）の入力は０に
なる。従って、インバータ（I4）の出力すなわちＤラッ
チ（16）のセンス入力は１になり、このときデータ入力
は１であるから、Ｑ出力は１、出力は０で当該SRラッ
チ回路（40）はセット状態になる。かくして、第１図の
SRラッチ回路（40）はＳ＝Ｒ＝１のときセット優先型の
SRラッチ回路として動作する。この状態からＳ＝Ｒ＝０
に変化しても、Ｄラッチ（16）のセンス入力は０である
から、当該SRラッチ回路（40）は保持状態になり、その
状態は特定される。この第１の実施例のSRラッチ回路
（40）においては、セット入力Ｓ、リセット入力Ｒの論
理レベルの組合せ如何に拘らず、スタティックな状態で
は正電源VDDとアースとの間に電流は流れないから、消
費電力は極めて小さい。
1）中のＰチャンネル・トランジスタ（P6）、（P7）、
Ｎチャンネル・トランジスタ（N6）、（N7）、およびイ
ンバータ（I4）はセット入力とリセット入力に対するOR
回路として動作する。すなわち、セット入力Ｓ＝１、リ
セット入力Ｒ＝０のときは、トランジスタ（P6）、（N
7）がオン、トランジスタ（P7）、（N6）がオフにな
り、ライン（23）すなわちインバータ（I4）の入力は０
になる。従って、インバータ（I4）の出力すなわちＤラ
ッチ（16）のセンス入力は１になり、このときデータ入
力は１であるからＱ出力は１、出力は０になり、当該
SRラッチ回路（40）はセット状態になる。Ｓ＝０、Ｒ＝
１のときは、トランジスタ（P7）、（N6）がオン、トラ
ンジスタ（P6）、（N7）がオフになるから、ライン（2
3）すなわちインバータ（I4）の入力は０になる。従っ
て、インバータ（I4）の出力すなわちＤラッチ（16）の
センス入力は１になり、このときデータ入力は０である
から、Ｑ出力は０、出力は１になり、当該SRラッチ回
路（40）はリセット状態になる。Ｓ＝Ｒ＝０のときは、
トランジスタ（P6）、（P7）はオン、トランジスタ（N
6）、（N7）はオフになるから、インバータ（I4）の入
力は１になる。従って、この場合はインバータ（I4）の
出力すなわちＤラッチ（16）のセンス入力は０であるか
ら、セット入力Ｓの論理レベルには関係なくＤラッチ
（16）は直前のデータ入力の状態を保持し、当該SRラッ
チ回路（40）は保持状態をとる。Ｓ＝Ｒ＝１のときは、
トランジスタ（P6）、（P7）はオフ、トランジスタ（N
6）、（N7）はオンで、インバータ（I4）の入力は０に
なる。従って、インバータ（I4）の出力すなわちＤラッ
チ（16）のセンス入力は１になり、このときデータ入力
は１であるから、Ｑ出力は１、出力は０で当該SRラッ
チ回路（40）はセット状態になる。かくして、第１図の
SRラッチ回路（40）はＳ＝Ｒ＝１のときセット優先型の
SRラッチ回路として動作する。この状態からＳ＝Ｒ＝０
に変化しても、Ｄラッチ（16）のセンス入力は０である
から、当該SRラッチ回路（40）は保持状態になり、その
状態は特定される。この第１の実施例のSRラッチ回路
（40）においては、セット入力Ｓ、リセット入力Ｒの論
理レベルの組合せ如何に拘らず、スタティックな状態で
は正電源VDDとアースとの間に電流は流れないから、消
費電力は極めて小さい。
第２図はこの発明によるSRラッチ回路の第２の実施例
を示す。第２の実施例のSRラッチ回路（50）では、論理
回路（21）はMOS型Ｐチャンネル・トランジスタ（P
6）、（P7）、Ｎチャンネル・トランジスタ（N6）、（N
7）、およびCMOSで構成されたインバータ（I4）からな
るOR回路と、リセット入力端子（１）とＤラッチ（16）
のデータ入力との間に接続されたインバータ（I5）とに
よって構成されている。インバータ（I5）はインバータ
（I4）と同様に電源VDDとアースとの間に直列接続され
たＰチャンネル・トランジスタ（P9）とＮチャンネル・
トランジスタ（N9）とからなるCMOSによって構成されて
いる。
を示す。第２の実施例のSRラッチ回路（50）では、論理
回路（21）はMOS型Ｐチャンネル・トランジスタ（P
6）、（P7）、Ｎチャンネル・トランジスタ（N6）、（N
7）、およびCMOSで構成されたインバータ（I4）からな
るOR回路と、リセット入力端子（１）とＤラッチ（16）
のデータ入力との間に接続されたインバータ（I5）とに
よって構成されている。インバータ（I5）はインバータ
（I4）と同様に電源VDDとアースとの間に直列接続され
たＰチャンネル・トランジスタ（P9）とＮチャンネル・
トランジスタ（N9）とからなるCMOSによって構成されて
いる。
この第２の実施例によるSRラッチ回路（50）では、Ｓ
＝１、Ｒ＝０のときは、トランジスタ（N6）はオンにな
るからインバータ（I4）の入力は０、出力は１で、Ｄラ
ッチ（16）のセンス入力は１になる。また、インバータ
（I5）の入力は０であるから、出力は１になり、Ｄラッ
チ（16）のデータ入力は１になる。従って、Ｑ出力は
１、出力は０で、当該SRラッチ回路（50）はセット状
態になる。Ｓ＝０、Ｒ＝１のときは、トランジスタ（P
7）はオフ、トランジスタ（N7）はオンになるからイン
バータ（I4）の入力は０、出力は１で、Ｄラッチ（16）
のセンス入力は１になる。また、インバータ（I5）の入
力は１であるから、出力は０になり、Ｄラッチ（16）の
データ入力は０になる。従って、Ｑ出力は０、出力は
１で、当該SRラッチ回路（50）はリセット状態になる。
Ｓ＝Ｒ＝０のときは、トランジスタ（P6）、（P7）はオ
ン、トランジスタ（N6）、（N7）はオフで、インバータ
（I4）の入力は１、出力は０で、Ｄラッチ（16）のセン
ス入力は０になる。従って、当該SRラッチ回路（50）は
直前の状態を保持する保持状態をとる。Ｓ＝Ｒ＝１のと
きは、トランジスタ（P6）、（P7）はオフ、トランジス
タ（N6）、（N7）はオンで、インバータ（I4）の入力は
０、出力は１で、Ｄラッチ（16）のセンス入力は１にな
る。また、インバータ（I5）の入力は１、出力は０で、
Ｄラッチ（16）のデータ入力は０であるから、Ｑ出力は
０、出力は１で、当該、SRラッチ回路（50）はリセッ
ト状態になる。従って、第２図に示す第２の実施例のSR
ラッチ回路（50）はＳ＝Ｒ＝１のときリセット優先型の
SRラッチ回路として動作する。また、Ｓ＝Ｒ＝１からＳ
＝Ｒ＝０に変化すると上記の保持状態になり、その状態
は特定される。上記第２の実施例のSRラッチ回路（50）
も第１図のSRラッチ回路（40）と同様に、セット入力
Ｓ、リセット入力Ｒの論理レベルの組合せ如何に拘ら
ず、スタティックな状態では電源VDDとアースとの間に
電流は流れないから、消費電力は極めて小さい。
＝１、Ｒ＝０のときは、トランジスタ（N6）はオンにな
るからインバータ（I4）の入力は０、出力は１で、Ｄラ
ッチ（16）のセンス入力は１になる。また、インバータ
（I5）の入力は０であるから、出力は１になり、Ｄラッ
チ（16）のデータ入力は１になる。従って、Ｑ出力は
１、出力は０で、当該SRラッチ回路（50）はセット状
態になる。Ｓ＝０、Ｒ＝１のときは、トランジスタ（P
7）はオフ、トランジスタ（N7）はオンになるからイン
バータ（I4）の入力は０、出力は１で、Ｄラッチ（16）
のセンス入力は１になる。また、インバータ（I5）の入
力は１であるから、出力は０になり、Ｄラッチ（16）の
データ入力は０になる。従って、Ｑ出力は０、出力は
１で、当該SRラッチ回路（50）はリセット状態になる。
Ｓ＝Ｒ＝０のときは、トランジスタ（P6）、（P7）はオ
ン、トランジスタ（N6）、（N7）はオフで、インバータ
（I4）の入力は１、出力は０で、Ｄラッチ（16）のセン
ス入力は０になる。従って、当該SRラッチ回路（50）は
直前の状態を保持する保持状態をとる。Ｓ＝Ｒ＝１のと
きは、トランジスタ（P6）、（P7）はオフ、トランジス
タ（N6）、（N7）はオンで、インバータ（I4）の入力は
０、出力は１で、Ｄラッチ（16）のセンス入力は１にな
る。また、インバータ（I5）の入力は１、出力は０で、
Ｄラッチ（16）のデータ入力は０であるから、Ｑ出力は
０、出力は１で、当該、SRラッチ回路（50）はリセッ
ト状態になる。従って、第２図に示す第２の実施例のSR
ラッチ回路（50）はＳ＝Ｒ＝１のときリセット優先型の
SRラッチ回路として動作する。また、Ｓ＝Ｒ＝１からＳ
＝Ｒ＝０に変化すると上記の保持状態になり、その状態
は特定される。上記第２の実施例のSRラッチ回路（50）
も第１図のSRラッチ回路（40）と同様に、セット入力
Ｓ、リセット入力Ｒの論理レベルの組合せ如何に拘ら
ず、スタティックな状態では電源VDDとアースとの間に
電流は流れないから、消費電力は極めて小さい。
第３図はこの発明によるSRラッチ回路の第３の実施例
で、リセット入力端子（１）は正電源VDDとアースとの
間に直列に接続されたＰチャンネル・トランジスタ（P1
0）とＮチャンネル・トランジスタ（N10）からなるCMOS
によって構成されたインバータ（I6）の入力に接続され
ている。リセット入力端子（１）は、また、MOS型Ｐチ
ャンネル・トランジスタ（P12）とMOS型Ｎチャンネル・
トランジスタ（N12）とを並列接続して構成されたスイ
ッチ（SW3）のMOS型Ｐチャンネル・トランジスタ（P1
2）のゲートおよび同じくMOS型Ｐチャンネル・トランジ
スタ（P13）とMOS型Ｎチャンネル・トランジスタ（N1
3）とを並列接続して構成されたスイッチ（SW4）のMOS
型Ｎチャンネル・トランジスタ（N13）のゲートにそれ
ぞれ接続されている。インバータ（I6）の出力はスイッ
チ（SW3）のMOS型Ｎチャンネル・トランジスタ（N12）
のゲートと、スイッチ（SW4）のMOS型Ｐチャンネル・ト
ランジスタ（P13）のゲートにそれぞれ接続されてい
る。セット入力端子（３）はスイッチ（SW3）を介して
Ｄラッチ（16）のセンス入力に結合され、且つライン
（24）を経てＤラッチ（16）のデータ入力に直接接続さ
れ、さらに正電源VDDとアースとの間に直列に接続され
たＰチャンネル・トランジスタ（P11）とＮチャンネル
・トランジスタ（N11）とからなるCMOSによって構成さ
れたインバータ（I7）の入力に接続されている。インバ
ータ（I7）の出力はスイッチ（SW4）を介してＤラッチ
（16）のセンス入力に結合されている。第３図の論理回
路（21）におけるインバータ（I6）、（I7）およびスイ
ッチ（SW3）、（SW4）はリセット入力Ｒとセット入力Ｓ
に対する排他的OR（EXOR）回路として動作する。第３図
に示す第３の実施例によるSRラッチ回路において、セッ
ト入力Ｓ＝１、リセット入力Ｒ＝０のときは、インバー
タ（I6）の出力は１で、スイッチ（SW3）はオン、スイ
ッチ（SW4）はオフになり、セット入力Ｓ＝１はスイッ
チ（SW3）を介してＤラッチ（16）のセンス入力に供給
される。また、Ｄラッチ（16）のデータ入力も１であ
る。よって、Ｑ出力は１、出力は０で、当該SRラッチ
回路（60）はセット状態になる。Ｓ＝０、Ｒ＝１のとき
は、スイッチ（SW3）はオフ、スイッチ（SW4）はオンに
なり、インバータ（I7）の出力１はスイッチ（SW4）を
介してＤラッチ（16）のセンス入力に供給される。この
ときＤラッチ（16）のデータ入力は０であるから、Ｑ出
力は０、出力は１で、当該SRラッチ回路（60）はリセ
ット状態になる。Ｓ＝Ｒ＝０のときは、スイッチ（SW
3）はオン、スイッチ（SW4）はオフで、セット入力Ｓ＝
０がスイッチ（SW3）を介してＤラッチ（16）のセンス
入力に供給される。よって、Ｄラッチ（16）はデータ入
力の論理レベル如何に拘らず直前の状態を保持し、当該
SRラッチ回路（60）は保持状態になる。また、Ｓ＝Ｒ＝
１のときは、スイッチ（SW3）はオフ、スイッチ（SW4）
はオンで、インバータ（I7）の出力０はスイッチ（SW
4）を介してＤラッチ（16）のセンス入力に供給され
る。よって、Ｄラッチ（16）はデータ入力の論理レベル
如何に拘らず直前の状態を保持し、当該SRラッチ回路は
保持状態をとる保持優先型のSRラッチ回路として動作す
る。さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に変化したとき
も、保持状態を特定することができる。この第３の実施
例によるSRラッチ回路も、第１および第２の実施例によ
るSRラッチ回路と同様にセット入力Ｓ、リセット入力Ｒ
の論理レベルの組合せ如何に拘らず、スタティックな状
態では電源VDDとアースとの間に電流は流れないから、
消費電力は極めて小さい。
で、リセット入力端子（１）は正電源VDDとアースとの
間に直列に接続されたＰチャンネル・トランジスタ（P1
0）とＮチャンネル・トランジスタ（N10）からなるCMOS
によって構成されたインバータ（I6）の入力に接続され
ている。リセット入力端子（１）は、また、MOS型Ｐチ
ャンネル・トランジスタ（P12）とMOS型Ｎチャンネル・
トランジスタ（N12）とを並列接続して構成されたスイ
ッチ（SW3）のMOS型Ｐチャンネル・トランジスタ（P1
2）のゲートおよび同じくMOS型Ｐチャンネル・トランジ
スタ（P13）とMOS型Ｎチャンネル・トランジスタ（N1
3）とを並列接続して構成されたスイッチ（SW4）のMOS
型Ｎチャンネル・トランジスタ（N13）のゲートにそれ
ぞれ接続されている。インバータ（I6）の出力はスイッ
チ（SW3）のMOS型Ｎチャンネル・トランジスタ（N12）
のゲートと、スイッチ（SW4）のMOS型Ｐチャンネル・ト
ランジスタ（P13）のゲートにそれぞれ接続されてい
る。セット入力端子（３）はスイッチ（SW3）を介して
Ｄラッチ（16）のセンス入力に結合され、且つライン
（24）を経てＤラッチ（16）のデータ入力に直接接続さ
れ、さらに正電源VDDとアースとの間に直列に接続され
たＰチャンネル・トランジスタ（P11）とＮチャンネル
・トランジスタ（N11）とからなるCMOSによって構成さ
れたインバータ（I7）の入力に接続されている。インバ
ータ（I7）の出力はスイッチ（SW4）を介してＤラッチ
（16）のセンス入力に結合されている。第３図の論理回
路（21）におけるインバータ（I6）、（I7）およびスイ
ッチ（SW3）、（SW4）はリセット入力Ｒとセット入力Ｓ
に対する排他的OR（EXOR）回路として動作する。第３図
に示す第３の実施例によるSRラッチ回路において、セッ
ト入力Ｓ＝１、リセット入力Ｒ＝０のときは、インバー
タ（I6）の出力は１で、スイッチ（SW3）はオン、スイ
ッチ（SW4）はオフになり、セット入力Ｓ＝１はスイッ
チ（SW3）を介してＤラッチ（16）のセンス入力に供給
される。また、Ｄラッチ（16）のデータ入力も１であ
る。よって、Ｑ出力は１、出力は０で、当該SRラッチ
回路（60）はセット状態になる。Ｓ＝０、Ｒ＝１のとき
は、スイッチ（SW3）はオフ、スイッチ（SW4）はオンに
なり、インバータ（I7）の出力１はスイッチ（SW4）を
介してＤラッチ（16）のセンス入力に供給される。この
ときＤラッチ（16）のデータ入力は０であるから、Ｑ出
力は０、出力は１で、当該SRラッチ回路（60）はリセ
ット状態になる。Ｓ＝Ｒ＝０のときは、スイッチ（SW
3）はオン、スイッチ（SW4）はオフで、セット入力Ｓ＝
０がスイッチ（SW3）を介してＤラッチ（16）のセンス
入力に供給される。よって、Ｄラッチ（16）はデータ入
力の論理レベル如何に拘らず直前の状態を保持し、当該
SRラッチ回路（60）は保持状態になる。また、Ｓ＝Ｒ＝
１のときは、スイッチ（SW3）はオフ、スイッチ（SW4）
はオンで、インバータ（I7）の出力０はスイッチ（SW
4）を介してＤラッチ（16）のセンス入力に供給され
る。よって、Ｄラッチ（16）はデータ入力の論理レベル
如何に拘らず直前の状態を保持し、当該SRラッチ回路は
保持状態をとる保持優先型のSRラッチ回路として動作す
る。さらに、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に変化したとき
も、保持状態を特定することができる。この第３の実施
例によるSRラッチ回路も、第１および第２の実施例によ
るSRラッチ回路と同様にセット入力Ｓ、リセット入力Ｒ
の論理レベルの組合せ如何に拘らず、スタティックな状
態では電源VDDとアースとの間に電流は流れないから、
消費電力は極めて小さい。
以上のように、この発明によるSRラッチ回路は、公知
のＤラッチにOR回路、インバータ、あるいはEXOR回路か
らなる簡単な構造の論理回路を付加するだけで構成さ
れ、セット入力端子、リセット入力端子に供給される論
理レベルの組合せ如何に拘らず相補関係の保たれた出力
が得られ、さらにセット入力Ｓ＝１、リセット入力Ｒ＝
１のときもセット優先、リセット優先、あるいは保持状
態を定義することができ、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に
変化したときもその状態を定義することができる。
のＤラッチにOR回路、インバータ、あるいはEXOR回路か
らなる簡単な構造の論理回路を付加するだけで構成さ
れ、セット入力端子、リセット入力端子に供給される論
理レベルの組合せ如何に拘らず相補関係の保たれた出力
が得られ、さらにセット入力Ｓ＝１、リセット入力Ｒ＝
１のときもセット優先、リセット優先、あるいは保持状
態を定義することができ、Ｓ＝Ｒ＝１からＳ＝Ｒ＝０に
変化したときもその状態を定義することができる。
また、この発明のSRラッチ回路では、これに使用され
ているＤラッチ（16）、論理回路（21）共、正電極VDD
とアースとの間にはCMOSからなるインバータが接続され
ているのみであるから、電流は論理変化時のみ流れ、ス
タティックな状態では流れないから、消費電力は第６図
（ｂ）、第７図（ｂ）に示す従来のSRラッチ回路に比し
て約1/6乃至1/7に減少した。
ているＤラッチ（16）、論理回路（21）共、正電極VDD
とアースとの間にはCMOSからなるインバータが接続され
ているのみであるから、電流は論理変化時のみ流れ、ス
タティックな状態では流れないから、消費電力は第６図
（ｂ）、第７図（ｂ）に示す従来のSRラッチ回路に比し
て約1/6乃至1/7に減少した。
第１図乃至第３図に示す本発明の各実施例のSRラッチ
回路、第６図（ｂ）、第７図（ｂ）の従来の各SRラッチ
回路について、電源VDDの電圧を5V（ボルト）、室温を2
7℃に保ち、セット入力Ｓに立上り、立下り時間が共に2
ns（ナノ秒）、周期50ns、デューティ・サイクル50％の
パルスを供給し、リセット入力Ｒに立上り、立下り時間
が共に2ns、周期100ns、デューティ・サイクル50％パル
スを印加して、1000ns（ナノ秒）までシミュレーション
した所、次のような結果が得られた。
回路、第６図（ｂ）、第７図（ｂ）の従来の各SRラッチ
回路について、電源VDDの電圧を5V（ボルト）、室温を2
7℃に保ち、セット入力Ｓに立上り、立下り時間が共に2
ns（ナノ秒）、周期50ns、デューティ・サイクル50％の
パルスを供給し、リセット入力Ｒに立上り、立下り時間
が共に2ns、周期100ns、デューティ・サイクル50％パル
スを印加して、1000ns（ナノ秒）までシミュレーション
した所、次のような結果が得られた。
以上のデータから明らかなように、第１図に示す本発
明の第１の実施例では、平均の動作電流が約0.054mA、
第２図に示す本発明の第２の実施例では、0.054mA、第
３図に示す本発明の第３の実施例では、0.056mAである
のに対し、第６図（ｂ）に示す従来のSRラッチ回路では
平均動作電流が0.31mA、第７図（ｂ）に示す従来のSRラ
ッチ回路では平均動作電流が0.35mAであった。よって、
本発明のSRラッチ回路では、消費電流、従って消費電力
は従来のSRラッチ回路の1/6乃至1/7になる。よって、本
願発明のSRラッチ回路は、特に容量が限られた電池で動
作するシステムで使用して大きな効果が得られる。
明の第１の実施例では、平均の動作電流が約0.054mA、
第２図に示す本発明の第２の実施例では、0.054mA、第
３図に示す本発明の第３の実施例では、0.056mAである
のに対し、第６図（ｂ）に示す従来のSRラッチ回路では
平均動作電流が0.31mA、第７図（ｂ）に示す従来のSRラ
ッチ回路では平均動作電流が0.35mAであった。よって、
本発明のSRラッチ回路では、消費電流、従って消費電力
は従来のSRラッチ回路の1/6乃至1/7になる。よって、本
願発明のSRラッチ回路は、特に容量が限られた電池で動
作するシステムで使用して大きな効果が得られる。
第１図はこの発明によるSRラッチ回路の第１の実施例の
論理回路図、第２図はこの発明によるSRラッチ回路の第
２の実施例の論理回路図、第３図はこの発明によるSRラ
ッチ回路の第３の実施例の論理回路図、第４図はこの発
明によるSRラッチ回路で使用されるＤラッチの一例を示
す図、第５図、第６図（ａ）、（ｂ）、第７図（ａ）、
（ｂ）はそれぞれ従来の代表的なSRラッチ回路を示す論
理回路図である。 （１）……リセット入力、（３）……セット入力、
（５）……Ｑ出力端子、（６）……出力端子、（16）
……Ｄラッチ、（21）……論理回路、（22）……ライ
ン、（23）……ライン、（24）……ライン、（I4）〜
（I7）……インバータ、（SW3）、（SW4）……スイッ
チ、（P6）〜（P13）……MOS型Ｐチャンネル・トランジ
スタ、（N6）〜（N13）……MOS型Ｎチャンネル・トラン
ジスタ。
論理回路図、第２図はこの発明によるSRラッチ回路の第
２の実施例の論理回路図、第３図はこの発明によるSRラ
ッチ回路の第３の実施例の論理回路図、第４図はこの発
明によるSRラッチ回路で使用されるＤラッチの一例を示
す図、第５図、第６図（ａ）、（ｂ）、第７図（ａ）、
（ｂ）はそれぞれ従来の代表的なSRラッチ回路を示す論
理回路図である。 （１）……リセット入力、（３）……セット入力、
（５）……Ｑ出力端子、（６）……出力端子、（16）
……Ｄラッチ、（21）……論理回路、（22）……ライ
ン、（23）……ライン、（24）……ライン、（I4）〜
（I7）……インバータ、（SW3）、（SW4）……スイッ
チ、（P6）〜（P13）……MOS型Ｐチャンネル・トランジ
スタ、（N6）〜（N13）……MOS型Ｎチャンネル・トラン
ジスタ。
Claims (4)
- 【請求項１】データ入力およびセンス入力と、Ｑ出力お
よび出力とを有するＤラッチと、該Ｄラッチのデータ
入力およびセンス入力とセット信号が供給されるセット
入力端子およびリセット信号が供給されるリセット入力
端子との間に接続された論理回路と、からなるSRラッチ
回路であって、 上記論理回路は、第１の入力が上記リセット入力端子に
接続され、第２の入力が上記セット入力端子に接続さ
れ、出力が上記Ｄラッチのセンス入力に接続されたEXOR
回路と、上記セット入力端子を上記Ｄラッチのデータ入
力に直接結合する結合手段とからなり、 上記セット入力端子に供給される信号をＳ、リセット入
力端子に供給される信号をＲで表わすと、当該SRラッチ
回路は、Ｓ＝１、Ｒ＝０のときセット状態となり、Ｓ＝
０、Ｒ＝１のときリセット状態となり、Ｓ＝Ｒ＝０のと
き直前の状態を保持する保持状態となり、さらにＳ＝Ｒ
＝１のとき直前の状態を保持する、保持優先型のSRラッ
チ回路 - 【請求項２】上記論理回路は、所定の動作電位点と基準
電位点との間に、一方の導電型のMOS型トランジスタと
他方の導電型のMOS型トランジスタとを直列に接続して
構成された第１および第２のCMOS型インバータと、一方
の導電型のMOS型トランジスタと他方の導電型のMOS型ト
ランジスタとを並列接続して構成された第１および第２
のスイッチ回路とからなるEXOR回路とを含み、 上記リセット入力端子は上記第１のインバータの入力
と、上記第１のスイッチ回路の一方の導電型のMOS型ト
ランジスタおよび第２のスイッチ回路の他方の導電型の
MOS型トランジスタのゲートとにそれぞれ接続されてお
り、 上記セット入力端子は上記第１のインバータの入力に接
続され、また上記第１のスイッチ回路を経て上記Ｄラッ
チのセンス入力に結合され、さらに上記結合手段を経て
上記Ｄラッチのデータ入力に結合されており、 上記第１のインバータの出力は上記第１のスイッチ回路
の他方の導電型のMOS型トランジスタおよび上記第２の
スイッチ回路の一方の導電型のMOS型トランジスタのゲ
ートにそれぞれ接続されており、 上記第２のインバータの出力は上記第２のスイッチ回路
を経て上記Ｄラッチのセンス入力に結合されている、請
求項１の保持優先型のSRラッチ回路。 - 【請求項３】データ入力およびセンス入力と、Ｑ出力お
よび出力とを有するＤラッチと、該Ｄラッチのデータ
入力およびセンス入力とセット信号が供給されるセット
入力端子およびリセット信号が供給されるリセット入力
端子との間に接続された論理回路と、からなるSRラッチ
回路であって、 上記論理回路は、第１の入力が上記リセット入力端子に
接続され、第２の入力が上記セット入力端子に接続さ
れ、出力が上記Ｄラッチのセンス入力に接続されたOR回
路と、上記セット入力端子を上記Ｄラッチのデータ入力
に直接結合する結合手段とからなり、 上記OR回路は、所定の動作電位点と基準電位点との間
に、一方の導電型のMOS型トランジスタと他方の導電型
のMOS型トランジスタとを直列に接続して構成されたCMO
S型インバータと、所定の動作電位点と上記CMOS型イン
バータの入力との間に直列に接続された一方の導電型の
第１および第２のMOS型トランジスタと、上記CMOS型イ
ンバータの入力と基準電位点との間に並列に接続された
他方の導電型の第１および第２のMOS型トランジスタと
を含み、 上記リセット入力端子は上記一方の導電型の第１のMOS
型トランジスタと上記他方の導電型の第１のMOS型トラ
ンジスタの各ゲートに接続されており、上記セット入力
端子は上記一方の導電型の第２のMOS型トランジスタと
上記他方の導電型の第２のMOS型トランジスタの各ゲー
トに接続されており、さらに上記結合手段を経て上記Ｄ
ラッチのデータ入力に結合されており、上記CMOS型イン
バータの出力は上記Ｄラッチのセンス入力に接続されて
おり、 上記セット入力端子に供給される信号をＳ、リセット入
力端子に供給される信号をＲで表すと、当該SRラッチ回
路は、Ｓ＝１、Ｒ＝０のときセット状態となり、Ｓ＝
０、Ｒ＝１のときリセット状態となり、Ｓ＝Ｒ＝０のと
き直前の状態を保持する保持状態となり、さらにＳ＝Ｒ
＝１のときセット状態となる、セット優先型のSRラッチ
回路。 - 【請求項４】データ入力およびセンス入力と、Ｑ出力お
よび出力とを有するＤラッチと、該Ｄラッチのデータ
入力およびセンス入力とセット信号が供給されるセット
入力端子およびリセット信号が供給されるリセット入力
端子との間に接続された論理回路と、からなるSRラッチ
回路であって、 上記論理回路は、第１の入力が上記リセット入力端子に
接続され、第２の入力が上記リセット入力端子に接続さ
れ、出力が上記Ｄラッチのセンス入力に接続されたOR回
路と、上記リセット入力端子を上記Ｄラッチのデータ入
力に結合する第１のインバータとを含み、 上記第１のインバータは、所定の動作電位点と基準電位
点との間に、一方の導電型のMOS型トランジスタと他方
の導電型のMOS型トランジスタとを直列に接続して構成
された第１のCMOS型インバータからなり、上記リセット
入力端子は上記第１のCMOS型インバータを経て上記Ｄラ
ッチのデータ入力に結合されており、 上記OR回路は、所定の動作電位点と基準電位点との間
に、一方の導電型のMOS型トランジスタと他方の導電型
のMOS型トランジスタとを直列に接続して構成された第
２のCMOS型インバータと、所定の動作電位点と上記第２
のCMOS型インバータの入力との間に直列に接続された一
方の導電型の第１および第２のMOS型トランジスタと、
上記CMOS型インバータの入力と基準電位点との間に並列
に接続された他方の導電型の第１および第２のMOS型ト
ランジスタとを含み、 上記セット入力端子は上記一方の導電型の第１のMOS型
トランジスタと上記他方の導電型の第１のMOS型トラン
ジスタの各ゲートに接続されており、上記リセット入力
端子は上記一方の導電型の第２のMOS型トランジスタと
上記他方の導電型の第２のMOS型トランジスタの各ゲー
トに接続されており、上記第２のCMOS型インバータの出
力は上記Ｄラッチのセンス入力に接続されており、 上記セット入力端子に供給される信号をＳ、リセット入
力端子に供給される信号をＲで表すと、当該SRラッチ回
路は、Ｓ＝１、Ｒ＝０のときセット状態となり、Ｓ＝
０、Ｒ＝１のときリセット状態となり、Ｓ＝Ｒ＝０のと
き直前の状態を保持する保持状態となり、Ｓ＝Ｒ＝１の
ときリセット状態となる、リセット優先型のSRラッチ回
路。
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|---|---|---|---|
| JP1249625A JP2570436B2 (ja) | 1989-02-21 | 1989-09-26 | Ｓｒラッチ回路 |
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Applications Claiming Priority (3)
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|---|---|---|---|
| JP4249089 | 1989-02-21 | ||
| JP1-42490 | 1989-02-21 | ||
| JP1249625A JP2570436B2 (ja) | 1989-02-21 | 1989-09-26 | Ｓｒラッチ回路 |
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| JPH02290320A JPH02290320A (ja) | 1990-11-30 |
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ID=26382194
Family Applications (1)
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Country Status (2)
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-
1989
- 1989-09-26 JP JP1249625A patent/JP2570436B2/ja not_active Expired - Fee Related
- 1989-12-26 US US07/456,335 patent/US5051610A/en not_active Expired - Lifetime
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