JP2599396B2 - 排他的論理回路 - Google Patents
排他的論理回路Info
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第３〜５図） 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 （１）本発明の第１実施例 （第１図） （２）本発明の第２実施例 （第２図） 発明の効果 〔概要〕 Ｃ−MOS IC等に適用され、EX−OR回路およびEX−NOR
回路の構成に必要な素子数を低減した排他的論理回路に
関し、 機能を損なわずに少ない素子により排他的論理回路を
構成することを目的とし、 第１の外部入力端子とナンド論理素子の一方の入力端
子との間に介挿され、そのゲートが第２の外部入力端子
に接続される第１のMOS素子と、第２の外部入力端子と
ナンド論理素子の他方の入力端子との間に介挿され、そ
のゲートが第１の外部入力端子に接続される第２のMOS
素子と、高レベルの電源あるいは低レベルの電源のいず
れか一方とナンド論理素子の一方の入力端子との間に介
挿され、そのゲートが第２の外部入力端子に接続される
第３のMOS素子と、前記高レベルの電源あるいは低レベ
ルの電源の前記いずれか一方とナンド論理素子の他方の
入力端子との間に介挿され、そのゲートが第１の外部入
力端子に接続される第４のMOS素子とを備え、前記第１
および第２の外部入力端子に入力する信号のレベルが不
一致のとき、前記ナンド論理素子から高レベルを出力
し、前記外部入力端子に入力する信号のレベルが一致の
とき、低レベルを出力するように構成する。
回路の構成に必要な素子数を低減した排他的論理回路に
関し、 機能を損なわずに少ない素子により排他的論理回路を
構成することを目的とし、 第１の外部入力端子とナンド論理素子の一方の入力端
子との間に介挿され、そのゲートが第２の外部入力端子
に接続される第１のMOS素子と、第２の外部入力端子と
ナンド論理素子の他方の入力端子との間に介挿され、そ
のゲートが第１の外部入力端子に接続される第２のMOS
素子と、高レベルの電源あるいは低レベルの電源のいず
れか一方とナンド論理素子の一方の入力端子との間に介
挿され、そのゲートが第２の外部入力端子に接続される
第３のMOS素子と、前記高レベルの電源あるいは低レベ
ルの電源の前記いずれか一方とナンド論理素子の他方の
入力端子との間に介挿され、そのゲートが第１の外部入
力端子に接続される第４のMOS素子とを備え、前記第１
および第２の外部入力端子に入力する信号のレベルが不
一致のとき、前記ナンド論理素子から高レベルを出力
し、前記外部入力端子に入力する信号のレベルが一致の
とき、低レベルを出力するように構成する。
また、第１の外部入力端子とノア論理素子の一方の入
力端子との間に介挿され、そのゲートが第２の外部入力
端子に接続される第１のMOS素子と、第２の外部入力端
子とノア論理素子の他方の入力端子との間に介挿され、
そのゲートが第１の外部入力端子に接続される第２のMO
S素子と、高レベルの電源あるいは低レベルの電源のい
ずれか一方とノア論理素子の一方の入力端子との間に介
挿され、そのゲートが第２の外部入力端子に接続される
第３のMOS素子と、前記高レベルの電源あるいは低レベ
ルの電源の前記いずれか一方とノア論理素子の他方の入
力端子との間に介挿され、そのゲートが第１の外部入力
端子に接続される第４のMOS素子とを備え、前記第１お
よび第２の外部入力端子に入力する信号のレベルが不一
致のとき、前記ノア論理素子から低レベルを出力し、前
記外部入力端子に入力する信号のレベルが一致のとき、
高レベルを出力するように構成する。
力端子との間に介挿され、そのゲートが第２の外部入力
端子に接続される第１のMOS素子と、第２の外部入力端
子とノア論理素子の他方の入力端子との間に介挿され、
そのゲートが第１の外部入力端子に接続される第２のMO
S素子と、高レベルの電源あるいは低レベルの電源のい
ずれか一方とノア論理素子の一方の入力端子との間に介
挿され、そのゲートが第２の外部入力端子に接続される
第３のMOS素子と、前記高レベルの電源あるいは低レベ
ルの電源の前記いずれか一方とノア論理素子の他方の入
力端子との間に介挿され、そのゲートが第１の外部入力
端子に接続される第４のMOS素子とを備え、前記第１お
よび第２の外部入力端子に入力する信号のレベルが不一
致のとき、前記ノア論理素子から低レベルを出力し、前
記外部入力端子に入力する信号のレベルが一致のとき、
高レベルを出力するように構成する。
本発明は、排他的論理回路に係り、詳しくはＣ−MOS
IC等に適用され、EXCLUSIVE OR回路（以下、EX−OR
回路という）およびEXCLUSIVE NOR回路（以下、EX−NO
R回路という）の構成に必要な素子数を低減した排他的
論理回路に関する。
IC等に適用され、EXCLUSIVE OR回路（以下、EX−OR
回路という）およびEXCLUSIVE NOR回路（以下、EX−NO
R回路という）の構成に必要な素子数を低減した排他的
論理回路に関する。
Ｃ−MOS回路はバイポーラトランジストで構成される
回路に比べて構造が簡単であるだけ、集積度をあげるの
に有利であり、また消費電力も小さい。そのため、特に
各種論理演算回路をＣ−MOSを使ってIC化することが行
われる。このようなＣ−MOS ICのうち、例えばEX−OR
回路は２つの入力の一致／不一致を検出することができ
るという機能を有しているため、パリティチェッカ回路
等論理演算の構成上不可欠なものとなっている。
回路に比べて構造が簡単であるだけ、集積度をあげるの
に有利であり、また消費電力も小さい。そのため、特に
各種論理演算回路をＣ−MOSを使ってIC化することが行
われる。このようなＣ−MOS ICのうち、例えばEX−OR
回路は２つの入力の一致／不一致を検出することができ
るという機能を有しているため、パリティチェッカ回路
等論理演算の構成上不可欠なものとなっている。
従来のこの種のEX−OR回路としては、例えば第３図に
示すようなものがある。第３図において、EX−OR回路１
はインバータ２、３、ナンドゲート４〜６により構成さ
れる。そして、インバータ2,3にそれぞれ入力A,Bが加え
られ、ナンドゲート６から出力Ｙが取り出される。この
場合、第３図中各部の信号のレベルは次の第１表で示す
ような真理値表で示される。
示すようなものがある。第３図において、EX−OR回路１
はインバータ２、３、ナンドゲート４〜６により構成さ
れる。そして、インバータ2,3にそれぞれ入力A,Bが加え
られ、ナンドゲート６から出力Ｙが取り出される。この
場合、第３図中各部の信号のレベルは次の第１表で示す
ような真理値表で示される。
このようなEX−OR回路１をＣ−MOS素子でつくる場
合、インバータ2,3は第４図に示すようにＰチャンネルM
OSトランジスタ（以下、PMOSという）７と、Ｎチャンネ
ルMOSトランジスタ（以下、NMOSという）８とにより構
成され、２つの素子が必要である。また、ナンドゲート
４〜６は第５図に示すように、２つのPMOS9,10と、２つ
のNMOS11,12とが必要である。したがって、EX−OR回路
１の全体としては少なくとも16個のトランジスタが必要
となる。
合、インバータ2,3は第４図に示すようにＰチャンネルM
OSトランジスタ（以下、PMOSという）７と、Ｎチャンネ
ルMOSトランジスタ（以下、NMOSという）８とにより構
成され、２つの素子が必要である。また、ナンドゲート
４〜６は第５図に示すように、２つのPMOS9,10と、２つ
のNMOS11,12とが必要である。したがって、EX−OR回路
１の全体としては少なくとも16個のトランジスタが必要
となる。
しかしながら、このような従来の排他的論理回路にあ
っては、EX−OR回路全体として16個のトランジスタが必
要である構成としているが、１つのICに多数のEX−OR回
路が要求されることも多く、出来る限り少ない素子で排
他的論理回路を構成できることが望まれている。なお、
このような要望は上述のEX−OR回路に限らず、EX−NOR
回路についても同様である。
っては、EX−OR回路全体として16個のトランジスタが必
要である構成としているが、１つのICに多数のEX−OR回
路が要求されることも多く、出来る限り少ない素子で排
他的論理回路を構成できることが望まれている。なお、
このような要望は上述のEX−OR回路に限らず、EX−NOR
回路についても同様である。
そこで本発明は、機能を損なわずに少ない素子により
回路構成をすることのできる排他的論理回路を提供する
ことを目的としている。
回路構成をすることのできる排他的論理回路を提供する
ことを目的としている。
本発明による排他的論理回路は上記目的達成のため、
第１の外部入力端子とナンド論理素子の一方の入力端子
との間に介挿され、そのゲートが第２の外部入力端子に
接続される第１のMOS素子と、第２の外部入力端子とナ
ンド論理素子の他方の入力端子との間に介挿され、その
ゲートが第１の外部入力端子に接続される第２のMOS素
子と、高レベルの電源あるいは低レベルの電源のいずれ
か一方とナンド論理素子の一方の入力端子との間に介挿
され、そのゲートが第２の外部入力端子に接続される第
３のMOS素子と、前記高レベルの電源あるいは低レベル
の電源の前記いずれか一方とナンド論理素子の他方の入
力端子との間に介挿され、そのゲートが第１の外部入力
端子に接続される第４のMOS素子とを備え、前記第１お
よび第２の外部入力端子に入力する信号のレベルが不一
致のとき、前記ナンド論理素子から高レベルを出力し、
前記外部入力端子に入力する信号のレベルが一致のと
き、低レベルを出力することを特徴としている。
第１の外部入力端子とナンド論理素子の一方の入力端子
との間に介挿され、そのゲートが第２の外部入力端子に
接続される第１のMOS素子と、第２の外部入力端子とナ
ンド論理素子の他方の入力端子との間に介挿され、その
ゲートが第１の外部入力端子に接続される第２のMOS素
子と、高レベルの電源あるいは低レベルの電源のいずれ
か一方とナンド論理素子の一方の入力端子との間に介挿
され、そのゲートが第２の外部入力端子に接続される第
３のMOS素子と、前記高レベルの電源あるいは低レベル
の電源の前記いずれか一方とナンド論理素子の他方の入
力端子との間に介挿され、そのゲートが第１の外部入力
端子に接続される第４のMOS素子とを備え、前記第１お
よび第２の外部入力端子に入力する信号のレベルが不一
致のとき、前記ナンド論理素子から高レベルを出力し、
前記外部入力端子に入力する信号のレベルが一致のと
き、低レベルを出力することを特徴としている。
また、第１の外部入力端子とノア論理素子の一方の入
力端子との間に介挿され、そのゲートが第２の外部入力
端子に接続される第１のMOS素子と、第２の外部入力端
子とノア論理素子の他方の入力端子との間に介挿され、
そのゲートが第１の外部入力端子に接続される第２のMO
S素子と、高レベルの電源あるいは低レベルの電源のい
ずれか一方とノア論理素子の一方の入力端子との間に介
挿され、そのゲートが第２の外部入力端子に接続される
第３のMOS素子と、前記高レベルの電源あるいは低レベ
ルの電源の前記いずれか一方とノア論理素子の他方の入
力端子との間に介挿され、そのゲートが第１の外部入力
端子に接続される第４のMOS素子とを備え、前記第１お
よび第２の外部入力端子に入力する信号のレベルが不一
致のとき、前記ノア論理素子から低レベルを出力し、前
記外部入力端子に入力する信号のレベルが一致のとき、
高レベルを出力することを特徴としている。
力端子との間に介挿され、そのゲートが第２の外部入力
端子に接続される第１のMOS素子と、第２の外部入力端
子とノア論理素子の他方の入力端子との間に介挿され、
そのゲートが第１の外部入力端子に接続される第２のMO
S素子と、高レベルの電源あるいは低レベルの電源のい
ずれか一方とノア論理素子の一方の入力端子との間に介
挿され、そのゲートが第２の外部入力端子に接続される
第３のMOS素子と、前記高レベルの電源あるいは低レベ
ルの電源の前記いずれか一方とノア論理素子の他方の入
力端子との間に介挿され、そのゲートが第１の外部入力
端子に接続される第４のMOS素子とを備え、前記第１お
よび第２の外部入力端子に入力する信号のレベルが不一
致のとき、前記ノア論理素子から低レベルを出力し、前
記外部入力端子に入力する信号のレベルが一致のとき、
高レベルを出力することを特徴としている。
本発明では、第１、第２の外部入力端子とナンド論理
素子あるいはノア論理素子の２つの入力端子との間に２
つのMOS素子がそれぞれ介挿される一方、高レベル電源
とナンド論理素子、あるいは低レベル電源とノア論理素
子の２つの入力端子との間にも同様に２つのMOS素子が
それぞれ介挿される。そして、これら４つのMOS素子に
より第１、第２の外部入力端子のレベルの不一致が判別
され、ナンド論理素子あるいはノア論理素子により該不
一致の状態が予め定められた所定のレベルとして出力端
子から取り出される。
素子あるいはノア論理素子の２つの入力端子との間に２
つのMOS素子がそれぞれ介挿される一方、高レベル電源
とナンド論理素子、あるいは低レベル電源とノア論理素
子の２つの入力端子との間にも同様に２つのMOS素子が
それぞれ介挿される。そして、これら４つのMOS素子に
より第１、第２の外部入力端子のレベルの不一致が判別
され、ナンド論理素子あるいはノア論理素子により該不
一致の状態が予め定められた所定のレベルとして出力端
子から取り出される。
したがって、従来に比べ排他的論理回路の機能を損な
わずに、その構成に必要な素子数が低減する。
わずに、その構成に必要な素子数が低減する。
以下、本発明を図面に基づいて説明する。
第１実施例 第１図は本発明に係る排他的論理回路の一実施例を示
す図であり、本発明をEX−OR回路に適用した例である。
まず、構成を説明する。第１図において、EX−OR回路21
はNMOS22,23、PMOS24,25およびナンドゲート26により構
成される。NMOS（第１のMOS素子）22は第１の入力端子
（外部入力端子）27とナンドゲート26の一方の入力端子
との間に介挿され、そのゲートは第２の入力端子（外部
入力端子）28に接続される。また、NMOS（第２のMOS素
子）23は第２の入力端子28とナンドゲート26の他方の入
力端子との間に介挿され、そのゲートは第１の入力端子
27に接続される。一方、PMOS（第３のMOS素子）24は高
レベルの電源VDDとナンドゲート26の一方の入力端子と
の間に介挿され、そのゲートは第２の入力端子28に接続
される。また、PMOS（第４のMOS素子）25は電源VDDとナ
ンドゲート26の他方の入力端子との間に介挿され、その
ゲートは第１の入力端子27に接続される。ナンドゲート
（ナンド論理素子）26は上述のように２つの入力端子を
有し、入力信号のNANDを取って出力端子29のレベルを変
える。
す図であり、本発明をEX−OR回路に適用した例である。
まず、構成を説明する。第１図において、EX−OR回路21
はNMOS22,23、PMOS24,25およびナンドゲート26により構
成される。NMOS（第１のMOS素子）22は第１の入力端子
（外部入力端子）27とナンドゲート26の一方の入力端子
との間に介挿され、そのゲートは第２の入力端子（外部
入力端子）28に接続される。また、NMOS（第２のMOS素
子）23は第２の入力端子28とナンドゲート26の他方の入
力端子との間に介挿され、そのゲートは第１の入力端子
27に接続される。一方、PMOS（第３のMOS素子）24は高
レベルの電源VDDとナンドゲート26の一方の入力端子と
の間に介挿され、そのゲートは第２の入力端子28に接続
される。また、PMOS（第４のMOS素子）25は電源VDDとナ
ンドゲート26の他方の入力端子との間に介挿され、その
ゲートは第１の入力端子27に接続される。ナンドゲート
（ナンド論理素子）26は上述のように２つの入力端子を
有し、入力信号のNANDを取って出力端子29のレベルを変
える。
次に、作用を説明する。
まず、最初に第１の入力端子27に入力する信号Ａのレ
ベルが“0",第２の入力端子28に入力する信号Ｂのレベ
ルも“0"の場合、すなわち、入力信号が共に低レベルで
一致している場合を例にとる。この場合はNMOS22および
PMOS24のゲートが低レベルであるためNMOS22がオフする
一方、PMOS24がオンすることから、電源VDDがPMOS24を
介してナンドゲート26の一方の入力端子に加えられ、そ
のときの信号ａのレベルは“1"となる。一方、NMOS23お
よびPMOS25のゲートも低レベルであるため、NMOS23がオ
フ、PMOS25がオンすることから、電源VDDがPMOS25を介
してナンドゲート26の他方の入力端子に加えられ、その
ときの信号ｂのレベルは“1"となる。そして、ナンドゲ
ート26は信号a,bのNANDを取り、出力端子29に現れる信
号Ｙのレベルは“0"となる。このように、入力信号A,B
が一致している場合は出力信号Ｙが“0"となり、いわゆ
る排他的論理和の演算が行われる。
ベルが“0",第２の入力端子28に入力する信号Ｂのレベ
ルも“0"の場合、すなわち、入力信号が共に低レベルで
一致している場合を例にとる。この場合はNMOS22および
PMOS24のゲートが低レベルであるためNMOS22がオフする
一方、PMOS24がオンすることから、電源VDDがPMOS24を
介してナンドゲート26の一方の入力端子に加えられ、そ
のときの信号ａのレベルは“1"となる。一方、NMOS23お
よびPMOS25のゲートも低レベルであるため、NMOS23がオ
フ、PMOS25がオンすることから、電源VDDがPMOS25を介
してナンドゲート26の他方の入力端子に加えられ、その
ときの信号ｂのレベルは“1"となる。そして、ナンドゲ
ート26は信号a,bのNANDを取り、出力端子29に現れる信
号Ｙのレベルは“0"となる。このように、入力信号A,B
が一致している場合は出力信号Ｙが“0"となり、いわゆ
る排他的論理和の演算が行われる。
次に、入力信号Ａのレベルが“0"、入力信号Ｂのレベ
ルが“1"の場合、すなわち入力信号が不一致の場合を説
明する。
ルが“1"の場合、すなわち入力信号が不一致の場合を説
明する。
信号ａのレベルに関連するNMOS22およびPMOS24に着目
すると、これらの素子は入力信号Ｂが“1"となるため、
何れもゲートが高レベルとなり、PMOS24がオフとなって
電源VDDの流れ込みが停止される一方で、NMOS22がオン
となって入力信号Ａの“0"レベルがそのまま信号ａのレ
ベルとなる。すなわち、前述の例と異なり、信号ａが
“0"のレベルに変わる。一方、信号ｂのレベルに関連す
るNMOS23およびPMOS25については各素子のゲート電圧は
依然として入力信号Ａの“0"レベルであるから、前述し
た例と変わらず、信号ｂは“1"のレベルに維持される。
ナンドゲート26は信号a,bのNANDを取るから、出力信号
Ｙは“1"となる。このように、入力信号A,Bが不一致の
場合は出力信号Ｙが“1"となる。
すると、これらの素子は入力信号Ｂが“1"となるため、
何れもゲートが高レベルとなり、PMOS24がオフとなって
電源VDDの流れ込みが停止される一方で、NMOS22がオン
となって入力信号Ａの“0"レベルがそのまま信号ａのレ
ベルとなる。すなわち、前述の例と異なり、信号ａが
“0"のレベルに変わる。一方、信号ｂのレベルに関連す
るNMOS23およびPMOS25については各素子のゲート電圧は
依然として入力信号Ａの“0"レベルであるから、前述し
た例と変わらず、信号ｂは“1"のレベルに維持される。
ナンドゲート26は信号a,bのNANDを取るから、出力信号
Ｙは“1"となる。このように、入力信号A,Bが不一致の
場合は出力信号Ｙが“1"となる。
以下、入力信号A,Bのレベルをその他の態様に変えた
場合も同様のロジックにより、次の第２表で示すような
真理値表が得られる。
場合も同様のロジックにより、次の第２表で示すような
真理値表が得られる。
但し、22〜25は第１図におけるMOSトランジスタを示
す。
す。
第２表から明らかなように、本実施例のEX−OR回路21
においても従来例と同様の排他的論理演算を行うことが
でき、機能は全く損なわれない。この場合、回路の構成
に必要な素子数を比較すると、従来例はナンドゲート26
を除いて12個のトランジスタが必要であるが、本実施例
ではナンドゲート26を除けば、わずかに４個のトランジ
スタで済む。全体として見ると、従来例では16個、本実
施例では８個となって半分の素子で回路を構成すること
ができる。これは、コストの低減につながるとともに、
このようなEX−OR回路21をCMOS ICの内部に組み込む場
合、集積度を大幅に上げることができる。また、素子数
が少ないから、消費電力の低減、歩溜りの向上等の効果
が得られる。特に、LSI等ではEX−OR回路を数10個ある
いは数百個必要とすることも多く、そのような場合には
本実施例の効果が極めて顕著なものとなる。
においても従来例と同様の排他的論理演算を行うことが
でき、機能は全く損なわれない。この場合、回路の構成
に必要な素子数を比較すると、従来例はナンドゲート26
を除いて12個のトランジスタが必要であるが、本実施例
ではナンドゲート26を除けば、わずかに４個のトランジ
スタで済む。全体として見ると、従来例では16個、本実
施例では８個となって半分の素子で回路を構成すること
ができる。これは、コストの低減につながるとともに、
このようなEX−OR回路21をCMOS ICの内部に組み込む場
合、集積度を大幅に上げることができる。また、素子数
が少ないから、消費電力の低減、歩溜りの向上等の効果
が得られる。特に、LSI等ではEX−OR回路を数10個ある
いは数百個必要とすることも多く、そのような場合には
本実施例の効果が極めて顕著なものとなる。
第２実施例 第２図は本発明の第２実施例を示す図であり、本実施
例はEX−NOR回路への適用例である。第２図において、3
1はEX−NOR回路であり、EX−NOR回路31はPMOS32,33、NM
OS34,35およびノアゲート36により構成される。PMOS
（第１のMOS素子）32は第１の入力端子27とノアゲート3
6の一方の入力端子との間に介挿され、そのゲートは第
２の入力端子28に接続される。また、PMOS（第２のMOS
素子）33は第２の入力端子28とノアゲート36の他方の入
力端子との間に介挿され、そのゲートは第１の入力端子
27に接続される。一方、NMOS（第３のMOS素子）34はグ
ランド（GND）とノアゲート36の一方の入力端子との間
に介挿され、そのゲートは第２の入力端子28に接続され
る。また、NMOS（第４のMOS素子）35はグランドとノア
ゲート36の他方の入力端子との間に介挿され、そのゲー
トは第１の入力端子27に接続される。ノアゲート（ノア
論理素子）36は信号a,bのNORを取って出力端子29のレベ
ルを変える。
例はEX−NOR回路への適用例である。第２図において、3
1はEX−NOR回路であり、EX−NOR回路31はPMOS32,33、NM
OS34,35およびノアゲート36により構成される。PMOS
（第１のMOS素子）32は第１の入力端子27とノアゲート3
6の一方の入力端子との間に介挿され、そのゲートは第
２の入力端子28に接続される。また、PMOS（第２のMOS
素子）33は第２の入力端子28とノアゲート36の他方の入
力端子との間に介挿され、そのゲートは第１の入力端子
27に接続される。一方、NMOS（第３のMOS素子）34はグ
ランド（GND）とノアゲート36の一方の入力端子との間
に介挿され、そのゲートは第２の入力端子28に接続され
る。また、NMOS（第４のMOS素子）35はグランドとノア
ゲート36の他方の入力端子との間に介挿され、そのゲー
トは第１の入力端子27に接続される。ノアゲート（ノア
論理素子）36は信号a,bのNORを取って出力端子29のレベ
ルを変える。
以上の構成において、本実施例でも第１実施例と同様
のロジックにより各部が作動し、具体的には次の第３表
で示すような真理値表が得られる。
のロジックにより各部が作動し、具体的には次の第３表
で示すような真理値表が得られる。
但し、32〜35は第２図におけるMOSトランジスタ。
第３表から明らかであるように、この第２実施例にお
いてもEX−NORの論理演算を行うことができ、従来例と
比較して機能は全く損なわれない。しかも、全体の素子
数を第１実施例と同様に従来の半分にすることができ、
第１実施例と同様の効果を得ることができる。
いてもEX−NORの論理演算を行うことができ、従来例と
比較して機能は全く損なわれない。しかも、全体の素子
数を第１実施例と同様に従来の半分にすることができ、
第１実施例と同様の効果を得ることができる。
本発明によれば、第１、第２の外部入力端子とナンド
論理素子あるいはノア論理素子との間の論理演算を４個
のMOS素子で行っているため、排他的論理演算の構成に
必要な回路の素子数を機能を損なわずに低減することが
でき、コスト低減、LSI等に適用した場合の集積度の向
上、歩溜りの向上、消費電力の低減という効果を得るこ
とができる。
論理素子あるいはノア論理素子との間の論理演算を４個
のMOS素子で行っているため、排他的論理演算の構成に
必要な回路の素子数を機能を損なわずに低減することが
でき、コスト低減、LSI等に適用した場合の集積度の向
上、歩溜りの向上、消費電力の低減という効果を得るこ
とができる。
第１図は本発明の第１実施例の回路図、 第２図は本発明の第２実施例の回路図、 第３図は従来のEX−OR回路の回路図、 第４図は一般的なCMOSインバータの回路図、 第５図は一般的なCMOSナンドゲートの回路図である。 21……EX−OR回路、 22……NMOS（第１のMOS素子）、 23……NMOS（第２のMOS素子）、 24……PMOS（第３のMOS素子）、 25……PMOS（第４のMOS素子）、 26……ナンドゲート（ナンド論理素子）、 27……第１の入力端子（第１の外部入力端子）、 28……第２の入力端子（第２の外部入力端子）、 29……出力端子、 31……EX−NOR回路、 32……PMOS（第１のMOS素子）、 33……PMOS（第２のMOS素子）、 34……NMOS（第３のMOS素子）、 35……NMOS（第４のMOS素子）、 36……ノアゲート（ノア論理素子）。
Claims (2)
- 【請求項１】第１の外部入力端子とナンド論理素子の一
方の入力端子との間に介挿され、そのゲートが第２の外
部入力端子に接続される第１のMOS素子と、 第２の外部入力端子とナンド論理素子の他方の入力端子
との間に介挿され、そのゲートが第１の外部入力端子に
接続される第２のMOS素子と、 高レベルの電源とナンド論理素子の一方の入力端子との
間に介挿され、そのゲートが第２の外部入力端子に接続
される第３のMOS素子と、 前記高レベルの電源とナンド論理素子の他方の入力端子
との間に介挿され、そのゲートが第１の外部入力端子に
接続される第４のMOS素子とを備え、 前記第１および第２の外部入力端子に入力する信号のレ
ベルが不一致のとき、前記ナンド論理素子から高レベル
を出力し、前記外部入力端子に入力する信号のレベルが
一致のとき、低レベルを出力することを特徴とする排他
的論理回路。 - 【請求項２】第１の外部入力端子とノア論理素子の一方
の入力端子との間に介挿され、そのゲートが第２の外部
入力端子に接続される第１のMOS素子と、 第２の外部入力端子とノア論理素子の他方の入力端子と
の間に介挿され、そのゲートが第１の外部入力端子に接
続される第２のMOS素子と、 低レベルの電源とノア論理素子の一方の入力端子との間
に介挿され、そのゲートが第２の外部入力端子に接続さ
れる第３のMOS素子と、 前記低レベルの電源とノア論理素子の他方の入力端子と
の間に介挿され、そのゲートが第１の外部入力端子に接
続される第４のMOS素子とを備え、 前記第１および第２の外部入力端子に入力する信号のレ
ベルが不一致のとき、前記ノア論理素子から低レベルを
出力し、前記外部入力端子に入力する信号のレベルが一
致のとき、高レベルを出力することを特徴とする排他的
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206922A JP2599396B2 (ja) | 1987-08-20 | 1987-08-20 | 排他的論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62206922A JP2599396B2 (ja) | 1987-08-20 | 1987-08-20 | 排他的論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6449422A JPS6449422A (en) | 1989-02-23 |
| JP2599396B2 true JP2599396B2 (ja) | 1997-04-09 |
Family
ID=16531302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62206922A Expired - Lifetime JP2599396B2 (ja) | 1987-08-20 | 1987-08-20 | 排他的論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599396B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305111A (ja) * | 1989-05-19 | 1990-12-18 | Nec Corp | 論理回路 |
-
1987
- 1987-08-20 JP JP62206922A patent/JP2599396B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6449422A (en) | 1989-02-23 |
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