JPS6211322A - Ｃｍｏｓラツチ回路 - Google Patents
Ｃｍｏｓラツチ回路Info
- Publication number
- JPS6211322A JPS6211322A JP60150733A JP15073385A JPS6211322A JP S6211322 A JPS6211322 A JP S6211322A JP 60150733 A JP60150733 A JP 60150733A JP 15073385 A JP15073385 A JP 15073385A JP S6211322 A JPS6211322 A JP S6211322A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistance
- trs
- inverter
- series element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、イネーブル信号によシ入力信号を取シ込みか
つスタチックに保持するＣＭＯＳト？ンジスタ構成のラ
ッチ回路に関するものである。
つスタチックに保持するＣＭＯＳト？ンジスタ構成のラ
ッチ回路に関するものである。
従来の技術
従来のスタチックな０ＭＯ８）ランジスタ構成のラッチ
回路では、第３図に示す様にトライステート・インバー
タ２１．２２とインバータ２３゜２４から成る。ここで
、トライステート・インバータ２１．２２の具体回路は
第４図にそのシンボル図に対応して示している。この回
路では、トライステート・インバータ２１．２２をイネ
ーブル信号Ｅ及びその反転信号によ多制御して入力信号
ＩＮの取シ込み状態と入力された信号の保持状態の２状
態を実現している。
回路では、第３図に示す様にトライステート・インバー
タ２１．２２とインバータ２３゜２４から成る。ここで
、トライステート・インバータ２１．２２の具体回路は
第４図にそのシンボル図に対応して示している。この回
路では、トライステート・インバータ２１．２２をイネ
ーブル信号Ｅ及びその反転信号によ多制御して入力信号
ＩＮの取シ込み状態と入力された信号の保持状態の２状
態を実現している。
発明が解決しようとする問題点
りかし、この様な従来回路では、信号の保持ルーグ内に
トライステート・インバータを必要とするため、回路の
構成に必要なトランジスタや配線が多く、集積回路等に
応用する場合には高集積化が困難となるという欠点があ
る。特にマイクロプロセサ等のバス上に現れるデータの
様な並列データのラッチ等に使用するときは、第３図に
示す様なラッチ回路をデータの数だけ必要とするため、
ラッチの占有面積の大幅増大が避けられなくなっている
。
トライステート・インバータを必要とするため、回路の
構成に必要なトランジスタや配線が多く、集積回路等に
応用する場合には高集積化が困難となるという欠点があ
る。特にマイクロプロセサ等のバス上に現れるデータの
様な並列データのラッチ等に使用するときは、第３図に
示す様なラッチ回路をデータの数だけ必要とするため、
ラッチの占有面積の大幅増大が避けられなくなっている
。
本発明は、かかる点に鑑みてなされたもので、信号の保
持ループ内にトランジスタ数の多いトライステート・イ
ンバータを用いない様にして少ないトランジスタ数で構
成できるスタチックな０ＭＯ８構成のラッチ回路の回路
構成を提供することを目的としている。
持ループ内にトランジスタ数の多いトライステート・イ
ンバータを用いない様にして少ないトランジスタ数で構
成できるスタチックな０ＭＯ８構成のラッチ回路の回路
構成を提供することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決するため、ドライブ能力の
高いドライブ用のＣＭＯＳインバータと、これに対し、
十分、ドライブ能力の低い保持用のＣＭＯＳインバータ
の２つのＣＭＯＳインバータから成る相補的な電位を有
する２端子を持つ双安定回路の一端子に、イネーブル入
力を持ち低論理レベル出力状態、高論理レベル出力状態
及び高インピーダンス状態の３状態を取シ得る論理回路
の出力を接続することによって、入力信号をイネーブル
信号に従って取シ込みかつスタチックに保持するもので
ある。
高いドライブ用のＣＭＯＳインバータと、これに対し、
十分、ドライブ能力の低い保持用のＣＭＯＳインバータ
の２つのＣＭＯＳインバータから成る相補的な電位を有
する２端子を持つ双安定回路の一端子に、イネーブル入
力を持ち低論理レベル出力状態、高論理レベル出力状態
及び高インピーダンス状態の３状態を取シ得る論理回路
の出力を接続することによって、入力信号をイネーブル
信号に従って取シ込みかつスタチックに保持するもので
ある。
作 用
本発明は、上記した構成により入力信号をイネーブル信
号に従って取シ込みかつスタチックに保持するものであ
る。
号に従って取シ込みかつスタチックに保持するものであ
る。
実施例
第１図に本発明の一実施例を示す。第１図の１゜３．５
．６はＰチャネルＭＯ８）ランジスタであシ、２，４，
７．８はＮ ｆ ヤネルＭ ＯＳ型トランジスタである
。トランジスタ１と２で第１のＣＭＯＳインバータ１１
を、トランジスタ３と４で第２のＣＭＯＳインバータ１
２をそれぞれ構成してｂる。
．６はＰチャネルＭＯ８）ランジスタであシ、２，４，
７．８はＮ ｆ ヤネルＭ ＯＳ型トランジスタである
。トランジスタ１と２で第１のＣＭＯＳインバータ１１
を、トランジスタ３と４で第２のＣＭＯＳインバータ１
２をそれぞれ構成してｂる。
トランジスタ５と６で第１の直列要素９を、トランジス
タ７と８で第２の直列要素１０をそれぞれ構成し、第１
と第２の直列要素９と１０とで３状態を取シ得る論理回
路、即ちトライステート・インバータ１３を構成してい
る。入出力論理しきい値電圧を電源電圧■ＤＤ の約％
とする（他の０ＭＯ３論理ゲートとのインターフェイス
を容易にする）ため、直列要素９と１０のオン抵抗をほ
ぼ同じ値に設定し、トランジスタ１と２のオン抵抗をほ
ぼ同じ値に設定しである。これは出力端子ＯＵＴ にか
かる負荷容量をドライブするとき、立ち上逆時間と立ち
下逆時間をそろえる必要があるためである。さらにトラ
ンジスタ３と４のオン抵抗をほぼ同じ値に設定し、かつ
第２と第１の直列要素１０と９のオン抵抗に対し十分に
大きい値（約１０倍以上）に設定しである。
タ７と８で第２の直列要素１０をそれぞれ構成し、第１
と第２の直列要素９と１０とで３状態を取シ得る論理回
路、即ちトライステート・インバータ１３を構成してい
る。入出力論理しきい値電圧を電源電圧■ＤＤ の約％
とする（他の０ＭＯ３論理ゲートとのインターフェイス
を容易にする）ため、直列要素９と１０のオン抵抗をほ
ぼ同じ値に設定し、トランジスタ１と２のオン抵抗をほ
ぼ同じ値に設定しである。これは出力端子ＯＵＴ にか
かる負荷容量をドライブするとき、立ち上逆時間と立ち
下逆時間をそろえる必要があるためである。さらにトラ
ンジスタ３と４のオン抵抗をほぼ同じ値に設定し、かつ
第２と第１の直列要素１０と９のオン抵抗に対し十分に
大きい値（約１０倍以上）に設定しである。
また、第１のインバータ１１は次段のゲートをドライブ
する必要があるので０ＭＯ８論理ゲートの標準のドライ
ブ能力かそれ以上のドライブ能力に設定しである。従っ
て、第２のインバータ１２のドライブ能力（オン抵抗の
逆数に比例する）は第１のインバータ１１のそれに比し
十分に小さい値（約に以下）に設定しである。
する必要があるので０ＭＯ８論理ゲートの標準のドライ
ブ能力かそれ以上のドライブ能力に設定しである。従っ
て、第２のインバータ１２のドライブ能力（オン抵抗の
逆数に比例する）は第１のインバータ１１のそれに比し
十分に小さい値（約に以下）に設定しである。
本実施例の動作を第２図を用いて説明する。ここてはイ
ネーブル信号Ｅが低論理レベルから高論理レベルへ変化
する時刻又は、信号Ｅが高論理レベルから低論理レベル
へ変化する時刻ｔ１ において、Ａ点の信号及び入力信
号ＩＮが低論理レベルである場合を考える。今、時刻ｔ
１ と時刻ｔ２の間、イネーブル信号Ｅは高論理レベ
ル信号Ｅは低論理レベルであるので、トライステート・
インバータ１３は通常のインバータと同じ動作をし入力
信号ＩＮの反転信号を出力する。一方、Ａ点は、イネー
ブル信号Ｅが高論理レベル信号Ｅが低論理レベルになる
までの間（１＜１１の領域）第１．第２のインバーター
１．１２よ構成る双安定回路の作用によって低論理レベ
ルを保持している。ところが、イネーブル信号Ｅが高論
理レベル制御信号Ｅが低論理レベルになると（１１＜１
＜１２の領域）イ 第２のインバーター２のドライブ能力はトライステート
・インバーター３のドライブ能力に比べて十分小さく設
定しであるため、Ａ点には入力信号の反転信号が現れる
。さらに厳密に言えば、入力信号ＩＮが高論理レベル、
出力信号ＯＵＴ が低論理レベルのときＡ点の電位が第
１のインバータ１１の回路しきい値電圧ｖＴＨＣよりも
低くなる様に、また、入力信号ＩＮが低論理レベル、出
力信号ＯＵＴ が高論理レベルのときＡ点の電位が前
記ｖＴＨｃよシも高くなる様に設定しであるためＡ点に
入力信号ＩＮの反転信号が現れる。これに引き続いてＡ
点の信号は第１のインバータ１１によって反転され出力
信号ＯＵＴ となる。さらに時刻ｔ２においてＡ点の
信号が第１．第２のインバータ１１゜１２より成る双安
定回路にラッチされる。
ネーブル信号Ｅが低論理レベルから高論理レベルへ変化
する時刻又は、信号Ｅが高論理レベルから低論理レベル
へ変化する時刻ｔ１ において、Ａ点の信号及び入力信
号ＩＮが低論理レベルである場合を考える。今、時刻ｔ
１ と時刻ｔ２の間、イネーブル信号Ｅは高論理レベ
ル信号Ｅは低論理レベルであるので、トライステート・
インバータ１３は通常のインバータと同じ動作をし入力
信号ＩＮの反転信号を出力する。一方、Ａ点は、イネー
ブル信号Ｅが高論理レベル信号Ｅが低論理レベルになる
までの間（１＜１１の領域）第１．第２のインバーター
１．１２よ構成る双安定回路の作用によって低論理レベ
ルを保持している。ところが、イネーブル信号Ｅが高論
理レベル制御信号Ｅが低論理レベルになると（１１＜１
＜１２の領域）イ 第２のインバーター２のドライブ能力はトライステート
・インバーター３のドライブ能力に比べて十分小さく設
定しであるため、Ａ点には入力信号の反転信号が現れる
。さらに厳密に言えば、入力信号ＩＮが高論理レベル、
出力信号ＯＵＴ が低論理レベルのときＡ点の電位が第
１のインバータ１１の回路しきい値電圧ｖＴＨＣよりも
低くなる様に、また、入力信号ＩＮが低論理レベル、出
力信号ＯＵＴ が高論理レベルのときＡ点の電位が前
記ｖＴＨｃよシも高くなる様に設定しであるためＡ点に
入力信号ＩＮの反転信号が現れる。これに引き続いてＡ
点の信号は第１のインバータ１１によって反転され出力
信号ＯＵＴ となる。さらに時刻ｔ２においてＡ点の
信号が第１．第２のインバータ１１゜１２より成る双安
定回路にラッチされる。
発明の効果
以上述べてきた様に、本発明によれば、従来の回路構成
に比べて少ないトランジスタ数で、入力信号を制御信号
に従って取殴込みかつスタチックに保持することのでき
るＣＭＯＳラッチ回路が構成できる。従って、本発明の
回路構成をＣＭＯ３集積回路に用いると、高集積化に対
し威力を発揮する。
に比べて少ないトランジスタ数で、入力信号を制御信号
に従って取殴込みかつスタチックに保持することのでき
るＣＭＯＳラッチ回路が構成できる。従って、本発明の
回路構成をＣＭＯ３集積回路に用いると、高集積化に対
し威力を発揮する。
第１図は本発明の一実施例におけるＣＭＯＳラッチ回路
の回路図、第２図は同回路の動作を説明するためのタイ
ミング図、第３図は従来のＣＭＯＳう・・ｐ子回路の回
路図、第４図はトライステート・インバー、夕の具体回
路例を示す回路図である。 １．２．・・・、８・・・・・・第１．２．・・・、８
のトランジスタ、１１・・・・・・第１のインバータ、
１２・・・・・・第２のインバータ、９・・・・・・第
１の直列要素、１ｏ・・・・・・第２の直列要素、１３
・・・・・・トライステート・インバータＣ 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 ｔＪｌ？／２ 一＋−ｂ 第３図 第４図 ＥＮβ
の回路図、第２図は同回路の動作を説明するためのタイ
ミング図、第３図は従来のＣＭＯＳう・・ｐ子回路の回
路図、第４図はトライステート・インバー、夕の具体回
路例を示す回路図である。 １．２．・・・、８・・・・・・第１．２．・・・、８
のトランジスタ、１１・・・・・・第１のインバータ、
１２・・・・・・第２のインバータ、９・・・・・・第
１の直列要素、１ｏ・・・・・・第２の直列要素、１３
・・・・・・トライステート・インバータＣ 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 ｔＪｌ？／２ 一＋−ｂ 第３図 第４図 ＥＮβ
Claims (1)
- ＰチャネルＭＯＳ型トランジスタである第１のトランジ
スタとＮチャネルＭＯＳ型トランジスタである第２のト
ランジスタとで構成された第１のインバータと、Ｐチャ
ネルＭＯＳ型トランジスタである第３のトランジスタと
ＮチャネルＭＯＳ型トランジスタである第４のトランジ
スタとで構成された第２のインバータと、ＰチャネルＭ
ＯＳ型トランジスタである第５と第６のトランジスタを
直列接続して成る第１の直列要素と、ＮチャネルＭＯＳ
型トランジスタである第７と第８のトランジスタを直列
接続して成る第２の直列要素とを具備し、上記第１の直
列要素の一端を第１の定電圧点に接続し、上記第２の直
列要素の一端を第２の定電圧点に接続し、上記第１の直
列要素の他端と上記第２の直列要素の他端と上記第１の
インバータの入力端子と上記第２のインバータの出力端
子とを接続し、上記第１のインバータの出力端子と上記
第２のインバータの入力端子とを接続して、上記第６と
第７のトランジスタのゲートに入力信号を入力し、上記
第８のトランジスタのゲートにイネーブル信号を入力し
、上記第５のトランジスタのゲートに上記イネーブル信
号の反転信号を入力し、上記第１のインバータの出力端
子に出力信号を得るように構成して、上記第１のトラン
ジスタのオン抵抗と上記第２のトランジスタのオン抵抗
とがほぼ同じ値になるように成し、上記第３のトランジ
スタのオン抵抗と上記第４のトランジスタのオン抵抗と
がほぼ同じ値になるように成し、上記第１の直列要素の
オン抵抗と上記第２の直列要素のオン抵抗とがほぼ同じ
値になるように成し、上記第３のトランジスタのオン抵
抗が上記第２の直列要素のオン抵抗に比べて十分大きい
値になるように成し、上記第４のトランジスタのオン抵
抗が上記第１の直列要素のオン抵抗に対して十分大きい
値になるように成し、上記第３と第４のトランジスタの
オン抵抗が上記第１と第２のトランジスタのオン抵抗に
対して十分大きい値になるように成したことを特徴とす
るＣＭＯＳラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150733A JPS6211322A (ja) | 1985-07-09 | 1985-07-09 | Ｃｍｏｓラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150733A JPS6211322A (ja) | 1985-07-09 | 1985-07-09 | Ｃｍｏｓラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211322A true JPS6211322A (ja) | 1987-01-20 |
Family
ID=15503223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150733A Pending JPS6211322A (ja) | 1985-07-09 | 1985-07-09 | Ｃｍｏｓラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211322A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235964A (ja) * | 1991-10-28 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | ハイパフォーマンスバスシステム、バス用トランシーバ及びディジタル装置用ドライバ |
| JPH11317656A (ja) * | 1998-05-06 | 1999-11-16 | Oki Electric Ind Co Ltd | 入力回路 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1985
- 1985-07-09 JP JP60150733A patent/JPS6211322A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235964A (ja) * | 1991-10-28 | 1993-09-10 | Internatl Business Mach Corp <Ibm> | ハイパフォーマンスバスシステム、バス用トランシーバ及びディジタル装置用ドライバ |
| JPH11317656A (ja) * | 1998-05-06 | 1999-11-16 | Oki Electric Ind Co Ltd | 入力回路 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2013009309A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9570445B2 (en) | 2011-05-20 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3976949A (en) | Edge sensitive set-reset flip flop | |
| JP2687655B2 (ja) | フリップフロップ回路 | |
| JPS6211322A (ja) | Ｃｍｏｓラツチ回路 | |
| JPH03192915A (ja) | フリップフロップ | |
| JPS60261216A (ja) | マルチプレクサ | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPH02190018A (ja) | フリップフロップ回路 | |
| JP2599396B2 (ja) | 排他的論理回路 | |
| JPH04175010A (ja) | 出力バッファ回路 | |
| JPS63152220A (ja) | レベル変換回路 | |
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JPH0431630Y2 (ja) | ||
| JP2752778B2 (ja) | 半導体集積回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS59193614A (ja) | シユミツトトリガ回路 | |
| JPH07221629A (ja) | Ｃｍｏｓ回路、及び半導体集積回路 | |
| JPH0377537B2 (ja) | ||
| JPS61247123A (ja) | ３値出力回路 | |
| JPH08116252A (ja) | 排他的論理和回路および排他的論理和の否定回路 | |
| JPH04104509A (ja) | 出力回路 | |
| JPS60114028A (ja) | 論理回路 | |
| JPS61170130A (ja) | 出力インバ−タの貫通電流防止回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPS63202127A (ja) | 半導体装置 |