JP2687655B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- mos transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフリップフロップ回路に関し、特にCMOS構造
の半導体集積回路として構成されたマスタースレーブ方
式のフリップフロップ回路に関する。
の半導体集積回路として構成されたマスタースレーブ方
式のフリップフロップ回路に関する。
従来のこの種のフリップフロップ回路として、第４図
に示すフリップフロップ回路がある。
に示すフリップフロップ回路がある。
この従来例はMN31とMP31,MN34とMP34,MN35とMP35,MN3
8とMP38からそれぞれ構成される４つのトランスファー
ゲートと、MN32とMN33とMP32とMP33,MN36とMN37とMP36
とMP37,MN39とMN40とMP39とMP40,MN41とMN42とMP41とMP
42からそれぞれ構成される４つのNAND回路とから構成さ
れる。ここで、MNXXはＮチャネルMOSトランジスタ、MPX
XはＰチャネルMOSトランジスタである。
8とMP38からそれぞれ構成される４つのトランスファー
ゲートと、MN32とMN33とMP32とMP33,MN36とMN37とMP36
とMP37,MN39とMN40とMP39とMP40,MN41とMN42とMP41とMP
42からそれぞれ構成される４つのNAND回路とから構成さ
れる。ここで、MNXXはＮチャネルMOSトランジスタ、MPX
XはＰチャネルMOSトランジスタである。
CMOS構造の半導体集積回路では、一般的にこのような
トランスファーゲートやNAND回路のように、Ｐチャネル
MOSトランジスタとＮチャネルMOSトランジスタとを相補
的に接続する回路構成が用いられる。この回路構成で
は、入力信号がGND電位またはVDD電位であれば、出力信
号電位はGND電位またはVDD電位となり、このときVDDか
らGNDに至る電流は０となる。すなわち、多段の縦続接
続をしても定常電流は０になるという特徴がある。よっ
て、CMOS構造の半導体集積回路では、このようなＰチャ
ネルMOSトランジスタとＮチャネルMOSトランジスタとを
相補的に接続する論理回路を用いるのが一般的であり、
第４図のようなマスタースレーブ方式のフリップフロッ
プ回路が一般的によく使用される。
トランスファーゲートやNAND回路のように、Ｐチャネル
MOSトランジスタとＮチャネルMOSトランジスタとを相補
的に接続する回路構成が用いられる。この回路構成で
は、入力信号がGND電位またはVDD電位であれば、出力信
号電位はGND電位またはVDD電位となり、このときVDDか
らGNDに至る電流は０となる。すなわち、多段の縦続接
続をしても定常電流は０になるという特徴がある。よっ
て、CMOS構造の半導体集積回路では、このようなＰチャ
ネルMOSトランジスタとＮチャネルMOSトランジスタとを
相補的に接続する論理回路を用いるのが一般的であり、
第４図のようなマスタースレーブ方式のフリップフロッ
プ回路が一般的によく使用される。
第４図において、端子Ｄはデータ信号の入力端子であ
り、端子Ｑはデータ信号の出力端子であり、φ１，
１，φ２，２はクロック信号の入力端子である。φ
１とφ２のクロック信号は、第２図で示すように互いに
重ならない相補的なクロック信号であり、１はφ１の
否定信号、２はφ２の否定信号である。
り、端子Ｑはデータ信号の出力端子であり、φ１，
１，φ２，２はクロック信号の入力端子である。φ
１とφ２のクロック信号は、第２図で示すように互いに
重ならない相補的なクロック信号であり、１はφ１の
否定信号、２はφ２の否定信号である。
データ入力信号Ｄは第２図で示すφ１の立ち下がり時
に本フリップフロップにとりこまれ、保持される。この
保持されたデータ信号は、その直後のφ２の立ち上がり
時にデータ出力端子Ｑから出力される。
に本フリップフロップにとりこまれ、保持される。この
保持されたデータ信号は、その直後のφ２の立ち上がり
時にデータ出力端子Ｑから出力される。
第４図の端子はリセット入力端子であり、クロック
信号，データ信号に関係なく、リセット入力によりデー
タ出力信号Ｑが０になる。第４図の端子Ｓはセット入力
端子であり、クロック信号，データ信号に関係なく、セ
ット入力によりデータ出力信号Ｑが１になる。
信号，データ信号に関係なく、リセット入力によりデー
タ出力信号Ｑが０になる。第４図の端子Ｓはセット入力
端子であり、クロック信号，データ信号に関係なく、セ
ット入力によりデータ出力信号Ｑが１になる。
上述した従来のフリップフロップ回路では、データ出
力端子Ｑの電位がVDD電位からGND電位に遷移する場合、
クロック信号φ２がVDD電位になるときにVDD端子からMP
32,MP35の２つのＰチャネルMOSトランジスタを通って電
流が流れ、MP36,MN36のゲート端子に充電が行なわれ
る。MP36,MN36のゲート端子が充電されてGND電位からVD
D電位に遷移すると、出力端子ＱからMN36,MN37の２つの
ＮチャネルMOSトランジスタを通ってGND端子に電流が流
れ、出力端子Ｑの電位がVDD電位からGND電位に遷移す
る。また、データ出力端子Ｑの電位がGND電位からVDD電
位に遷移する場合、クロック信号φ２がVDD電位になる
ときにMP36,MN36のゲート端子に充電されていた電荷がM
N35,MN32,MN33の３つのＮチャネルMOSトランジスタを通
ってGND端子に電流が流れ、MP36,MN36のゲート端子がVD
D電位からGND電位に遷移する。そしてVDD端子からMP36
を通って出力端子Ｑに電流が流れ、出力端子Ｑの電位が
GND電位からVDD電位に遷移する。
力端子Ｑの電位がVDD電位からGND電位に遷移する場合、
クロック信号φ２がVDD電位になるときにVDD端子からMP
32,MP35の２つのＰチャネルMOSトランジスタを通って電
流が流れ、MP36,MN36のゲート端子に充電が行なわれ
る。MP36,MN36のゲート端子が充電されてGND電位からVD
D電位に遷移すると、出力端子ＱからMN36,MN37の２つの
ＮチャネルMOSトランジスタを通ってGND端子に電流が流
れ、出力端子Ｑの電位がVDD電位からGND電位に遷移す
る。また、データ出力端子Ｑの電位がGND電位からVDD電
位に遷移する場合、クロック信号φ２がVDD電位になる
ときにMP36,MN36のゲート端子に充電されていた電荷がM
N35,MN32,MN33の３つのＮチャネルMOSトランジスタを通
ってGND端子に電流が流れ、MP36,MN36のゲート端子がVD
D電位からGND電位に遷移する。そしてVDD端子からMP36
を通って出力端子Ｑに電流が流れ、出力端子Ｑの電位が
GND電位からVDD電位に遷移する。
出力端子Ｑの電位がGND電位からVDD電位に、或いは、
VDD電位からGND電位に遷移する遷移時間は、上述の各々
の電流の流れやすさによって支配される。
VDD電位からGND電位に遷移する遷移時間は、上述の各々
の電流の流れやすさによって支配される。
ＮチャネルMOSトランジスタのキャリアは電子であ
り、ＰチャネルMOSトランジスタのキャリアは正孔であ
るため、同一半導体技術においては、一般的にＰチャネ
ルMOSトランジスタの方がＮチャネルMOSトランジスタに
比べて電流が流れにくく、立ち上がり時間は長い、特に
VDD端子からの電流の経路の複数のＰチャネルMOSトラン
ジスタがある場合、立ち上がり時間は非常に長くなる。
り、ＰチャネルMOSトランジスタのキャリアは正孔であ
るため、同一半導体技術においては、一般的にＰチャネ
ルMOSトランジスタの方がＮチャネルMOSトランジスタに
比べて電流が流れにくく、立ち上がり時間は長い、特に
VDD端子からの電流の経路の複数のＰチャネルMOSトラン
ジスタがある場合、立ち上がり時間は非常に長くなる。
第４図の従来例では、VDD端子からMP36,MN36のゲート
端子までの電流経路にMP32,MP35の２つのＰチャネルMOS
トランジスタがあるため、MP36,MN36のゲート端子の立
上がり時間が非常に長くなり、その結果、出力端子Ｑの
立下がり時間が非常に長くなるという欠点がある。
端子までの電流経路にMP32,MP35の２つのＰチャネルMOS
トランジスタがあるため、MP36,MN36のゲート端子の立
上がり時間が非常に長くなり、その結果、出力端子Ｑの
立下がり時間が非常に長くなるという欠点がある。
第１の発明のフリップフロップ回路は、第１及び第２
のデータ入力端子と、第１及び第２のデータ出力端子
と、第１及び第２のクロック入力端子と、第１及び第２
のリセット入力端子と、第１及び第２のセット入力端子
と、第１から第18までの18個のＮチャネルMOSトランジ
スタと、第１から第４までの４個のＰチャネルMOSトラ
ンジスタとを備え、前記第１のデータ入力端子を前記第
１のＮチャネルMOSトランジスタのソース端子に接続
し、前記第２のデータ入力端子を前記第２のＮチャネル
MOSトランジスタのソース端子に接続し、前記第１及び
第２のＮチャネルMOSトランジスタのゲート端子を前記
第１のクロック入力端子に接続し、前記第３のＮチャネ
ルMOSトランジスタのソース端子を接地電位端子に接続
しゲート端子は前記第２のクロック入力端子に接続し、
前記第４及び第５のＮチャネルMOSトランジスタのソー
ス端子を前記第３のＮチャネルMOSトランジスタのドレ
イン端子に接続しゲート端子は前記第14及び第13のＮチ
ャネルMOSトランジスタのドレイン端子に接続しドレイ
ン端子は前記第13及び第14のＮチャネルMOSトランジス
タのドレイン端子に接続し、前記第１及び第２のＰチャ
ネルMOSトランジスタのソース端子をVDD端子に接続しゲ
ート端子は前記第14及び第13のＮチャネルMOSトランジ
スタのドレイン端子に接続しドレイン端子は前記第13及
び第14のＮチャネルMOSトランジスタのドレイン端子に
接続し、前記第６及び第７のＮチャネルMOSトランジス
タのソース端子を前記第13及び第14のＮチャネルMOSト
ランジスタのドレイン端子に接続しゲート端子は前記第
２のクロック入力端子に接続しドレイン端子は前記第１
及び第２のデータ出力端子に接続し、前記第８のＮチャ
ネルMOSトランジスタのソース端子を前記接地電位端子
に接続しゲート端子は前記第１のクロック入力端子に接
続し、前記第９及び第10のＮチャネルMOSトランジスタ
のソース端子を前記第８のＮチャネルMOSトランジスタ
のドレイン端子に接続しゲート端子は前記第７及び第６
のＮチャネルMOSトランジスタのドレイン端子に接続し
ドレイン端子は前記第６及び第７のＮチャネルMOSトラ
ンジスタのドレイン端子に接続し、前記第３及び第４の
ＰチャネルMOSトランジスタのソース端子を前記VDD端子
に接続しゲート端子は前記第７及び第６のＮチャネルMO
Sトランジスタのドレイン端子に接続しドレイン端子は
前記第６及び第７のＮチャネルMOSトランジスタのドレ
イン端子に接続し、前記第11及び第12のＮチャネルMOS
トランジスタのソース端子を前記第１及び第２のＮチャ
ネルMOSトランジスタのドレイン端子に接続しドレイン
端子は前記第13及び第14のＮチャネルMOSトランジスタ
のソース端子に接続し、前記第15及び第16のＮチャネル
MOSトランジスタのソース端子を前記接地電位端子に接
続しドレイン端子は前記第13及び第６のＮチャネルMOS
トランジスタのドレイン端子に接続し、前記第17及び第
18のＮチャネルMOSトランジスタのソース端子を前記接
地電位端子に接続しドレイン端子は前記第14及び第７の
ＮチャネルMOSトランジスタのドレイン端子に接続し、
前記第１のリセット入力端子を前記第15及び第16のＮチ
ャネルMOSトランジスタのゲート端子に接続し、前記第
２のリセット入力端子は前記第１のリセット入力端子の
状態の否定値の状態であって前記第13及び第14のＮチャ
ネルMOSトランジスタのゲート端子に接続され、前記第
１のセット入力端子を前記第17及び第18のＮチャネルMO
Sトランジスタのゲート端子に接続し、前記第２のセッ
ト入力端子は前記第１のセット入力端子の状態の否定値
の状態であって前記第11及び第12のＮチャネルMOSトラ
ンジスタのゲート端子に接続され、前記第１のデータ入
力端子の否定論理が前記第２のデータ入力端子の入力信
号となり、前記第１のクロック入力端子と前記第２のク
ロック入力端子とに互いに重ならないクロック信号を入
力する。
のデータ入力端子と、第１及び第２のデータ出力端子
と、第１及び第２のクロック入力端子と、第１及び第２
のリセット入力端子と、第１及び第２のセット入力端子
と、第１から第18までの18個のＮチャネルMOSトランジ
スタと、第１から第４までの４個のＰチャネルMOSトラ
ンジスタとを備え、前記第１のデータ入力端子を前記第
１のＮチャネルMOSトランジスタのソース端子に接続
し、前記第２のデータ入力端子を前記第２のＮチャネル
MOSトランジスタのソース端子に接続し、前記第１及び
第２のＮチャネルMOSトランジスタのゲート端子を前記
第１のクロック入力端子に接続し、前記第３のＮチャネ
ルMOSトランジスタのソース端子を接地電位端子に接続
しゲート端子は前記第２のクロック入力端子に接続し、
前記第４及び第５のＮチャネルMOSトランジスタのソー
ス端子を前記第３のＮチャネルMOSトランジスタのドレ
イン端子に接続しゲート端子は前記第14及び第13のＮチ
ャネルMOSトランジスタのドレイン端子に接続しドレイ
ン端子は前記第13及び第14のＮチャネルMOSトランジス
タのドレイン端子に接続し、前記第１及び第２のＰチャ
ネルMOSトランジスタのソース端子をVDD端子に接続しゲ
ート端子は前記第14及び第13のＮチャネルMOSトランジ
スタのドレイン端子に接続しドレイン端子は前記第13及
び第14のＮチャネルMOSトランジスタのドレイン端子に
接続し、前記第６及び第７のＮチャネルMOSトランジス
タのソース端子を前記第13及び第14のＮチャネルMOSト
ランジスタのドレイン端子に接続しゲート端子は前記第
２のクロック入力端子に接続しドレイン端子は前記第１
及び第２のデータ出力端子に接続し、前記第８のＮチャ
ネルMOSトランジスタのソース端子を前記接地電位端子
に接続しゲート端子は前記第１のクロック入力端子に接
続し、前記第９及び第10のＮチャネルMOSトランジスタ
のソース端子を前記第８のＮチャネルMOSトランジスタ
のドレイン端子に接続しゲート端子は前記第７及び第６
のＮチャネルMOSトランジスタのドレイン端子に接続し
ドレイン端子は前記第６及び第７のＮチャネルMOSトラ
ンジスタのドレイン端子に接続し、前記第３及び第４の
ＰチャネルMOSトランジスタのソース端子を前記VDD端子
に接続しゲート端子は前記第７及び第６のＮチャネルMO
Sトランジスタのドレイン端子に接続しドレイン端子は
前記第６及び第７のＮチャネルMOSトランジスタのドレ
イン端子に接続し、前記第11及び第12のＮチャネルMOS
トランジスタのソース端子を前記第１及び第２のＮチャ
ネルMOSトランジスタのドレイン端子に接続しドレイン
端子は前記第13及び第14のＮチャネルMOSトランジスタ
のソース端子に接続し、前記第15及び第16のＮチャネル
MOSトランジスタのソース端子を前記接地電位端子に接
続しドレイン端子は前記第13及び第６のＮチャネルMOS
トランジスタのドレイン端子に接続し、前記第17及び第
18のＮチャネルMOSトランジスタのソース端子を前記接
地電位端子に接続しドレイン端子は前記第14及び第７の
ＮチャネルMOSトランジスタのドレイン端子に接続し、
前記第１のリセット入力端子を前記第15及び第16のＮチ
ャネルMOSトランジスタのゲート端子に接続し、前記第
２のリセット入力端子は前記第１のリセット入力端子の
状態の否定値の状態であって前記第13及び第14のＮチャ
ネルMOSトランジスタのゲート端子に接続され、前記第
１のセット入力端子を前記第17及び第18のＮチャネルMO
Sトランジスタのゲート端子に接続し、前記第２のセッ
ト入力端子は前記第１のセット入力端子の状態の否定値
の状態であって前記第11及び第12のＮチャネルMOSトラ
ンジスタのゲート端子に接続され、前記第１のデータ入
力端子の否定論理が前記第２のデータ入力端子の入力信
号となり、前記第１のクロック入力端子と前記第２のク
ロック入力端子とに互いに重ならないクロック信号を入
力する。
第２の発明のフリップフロップ回路は、第１の発明の
フリップフロップ回路から前記第１及び第２のセット入
力端子ならびに前記第11,第12,第17及び第18のＮチャネ
ルMOSトランジスタを取除き、前記第１のＮチャネルMOS
トランジスタのドレイン端子と前記13のＮチャネルMOS
トランジスタのソース端子とを接続し、前記第２のＮチ
ャネルMOSトランジスタのドレイン端子と前記第14のＮ
チャネルMOSトランジスタのソース端子とを接続して構
成される。
フリップフロップ回路から前記第１及び第２のセット入
力端子ならびに前記第11,第12,第17及び第18のＮチャネ
ルMOSトランジスタを取除き、前記第１のＮチャネルMOS
トランジスタのドレイン端子と前記13のＮチャネルMOS
トランジスタのソース端子とを接続し、前記第２のＮチ
ャネルMOSトランジスタのドレイン端子と前記第14のＮ
チャネルMOSトランジスタのソース端子とを接続して構
成される。
次に、本発明について図面を参照して説明する。
第１図は第１の発明の一実施例の回路図である。
入力端子ＤとＤはデータ信号の入力端子で、はＤの
否定値である。出力端子Q,はデータ信号の出力端子
で、Ｑはの否定値になる。φ１，φ２はクロック信号
で、第２図で示すように互いに重ならない相補的なクロ
ック信号である。
否定値である。出力端子Q,はデータ信号の出力端子
で、Ｑはの否定値になる。φ１，φ２はクロック信号
で、第２図で示すように互いに重ならない相補的なクロ
ック信号である。
ＮチャネルMOSトランジスタMN1及びMN2のゲート端子
はクロック信号φ１に接続され、ソース端子は各々、デ
ータ入力端子D,に接続される。ＮチャネルMOSトラン
ジスタMN6及びMN7のゲート端子はクロック信号φ２に接
続され、ソース端子は各々、MN13,MN14ならびにMN11,MN
12のドレイン端子及びソース端子を介してMN1,MN2のド
レイン端子に接続され、ドレイン端子は各々、出力端子
Q,に接続される。
はクロック信号φ１に接続され、ソース端子は各々、デ
ータ入力端子D,に接続される。ＮチャネルMOSトラン
ジスタMN6及びMN7のゲート端子はクロック信号φ２に接
続され、ソース端子は各々、MN13,MN14ならびにMN11,MN
12のドレイン端子及びソース端子を介してMN1,MN2のド
レイン端子に接続され、ドレイン端子は各々、出力端子
Q,に接続される。
ＮチャネルMOSトランジスタMN3及びMN8のゲート端子
は、各々、クロック信号φ２，φ１に接続され、ソース
端子はGND端子に接続される。
は、各々、クロック信号φ２，φ１に接続され、ソース
端子はGND端子に接続される。
ＰチャネルMOSトランジスタMP1,MP2,MP3,MP4のソース
端子はVDD端子に接続され、ゲート端子は各々、MN14,MN
13,MN7,MN6のドレイン端子に、ドレイン端子は各々、MN
13,MN14,MN6,MN7のドレイン端子に接続される。
端子はVDD端子に接続され、ゲート端子は各々、MN14,MN
13,MN7,MN6のドレイン端子に、ドレイン端子は各々、MN
13,MN14,MN6,MN7のドレイン端子に接続される。
ＮチャネルMOSトランジスタMN4,MN5,MN9,MN10のソー
ス端子は、各々MN3,MN3,MN8,MN8のドレイン端子に、ゲ
ート端子は各々、MN14,MN13,MN7,MN6のドレイン端子
に、ドレイン端子は各々、MN13,MN14,MN16,MN7のドレイ
ン端子に接続される。
ス端子は、各々MN3,MN3,MN8,MN8のドレイン端子に、ゲ
ート端子は各々、MN14,MN13,MN7,MN6のドレイン端子
に、ドレイン端子は各々、MN13,MN14,MN16,MN7のドレイ
ン端子に接続される。
このようにして第１図の実施例が構成されるが、動作
を以下説明する。
を以下説明する。
クロック信号φ１がVDD電位、入力信号ＤがVDD電位、
がGND電位、，がVDD電位でR,SがGND電位のとき、
クロック信号φ２はGND電位であり、MN3,MN6,MN7はオフ
状態である。このとき、MN1,MN13のドレイン端子はVDD
電位に遷移しようとし、MN2,MN14のドレイン端子はGND
電位に遷移しようとする。すると、MP1はオン状態に、M
P2はオフ状態になるため、最終的にはMN13のドレイン端
子はVDD電位に、MN14のドレイン端子はGND電位になる。
がGND電位、，がVDD電位でR,SがGND電位のとき、
クロック信号φ２はGND電位であり、MN3,MN6,MN7はオフ
状態である。このとき、MN1,MN13のドレイン端子はVDD
電位に遷移しようとし、MN2,MN14のドレイン端子はGND
電位に遷移しようとする。すると、MP1はオン状態に、M
P2はオフ状態になるため、最終的にはMN13のドレイン端
子はVDD電位に、MN14のドレイン端子はGND電位になる。
次に、クロック信号φ１がGND電位に、φ２がVDD電位
になると、MN1,MN2はオフ状態に、MN3はオン状態にな
る。MN3がオンになると、MN13のドレイン端子がVDD電
位、MN14のドレイン端子がGND電位であるため、MP1,MN
5,MN3がオン状態に、MP2,MN4がオフ状態になり、この電
位状態が保持される。すなわち、φ１の立ち下がり時の
入力データ信号D,が保持されることになる。
になると、MN1,MN2はオフ状態に、MN3はオン状態にな
る。MN3がオンになると、MN13のドレイン端子がVDD電
位、MN14のドレイン端子がGND電位であるため、MP1,MN
5,MN3がオン状態に、MP2,MN4がオフ状態になり、この電
位状態が保持される。すなわち、φ１の立ち下がり時の
入力データ信号D,が保持されることになる。
以上の説明は、入力信号ＤがVDD電位でがGND電位で
あったが、逆にＤがGND電位でがVDD電位の場合も全く
同様である。
あったが、逆にＤがGND電位でがVDD電位の場合も全く
同様である。
以上の説明のMN1,MN2,MN3,MN4,MN5,MN11,MN12,MN13,M
N14,MN15,MN17,MP1,MP2で構成される部分が本実施例の
マスタースレーブ方式のフリップフロップ回路のマスタ
ー部であり、残りのMN6,MN7,MN8,MN9,MN10,MN16,MN18,M
P3,MP4で構成される部分が、スレーブ部である。
N14,MN15,MN17,MP1,MP2で構成される部分が本実施例の
マスタースレーブ方式のフリップフロップ回路のマスタ
ー部であり、残りのMN6,MN7,MN8,MN9,MN10,MN16,MN18,M
P3,MP4で構成される部分が、スレーブ部である。
スレーブ部については、マスター部のφ１とφ２とを
入れ替えたものであり、マスター部と全く同様な動作を
する。従って、φ２がVDD電位に遷移するときに、出力
端子Q,の電位の遷移が起こる。また、φ１がVDD電位
のとき、スレーブ部の電位状態が保持される。
入れ替えたものであり、マスター部と全く同様な動作を
する。従って、φ２がVDD電位に遷移するときに、出力
端子Q,の電位の遷移が起こる。また、φ１がVDD電位
のとき、スレーブ部の電位状態が保持される。
以上説明したように、第１図の回路構成により、第２
図のタイミング図のように入力するデータ信号D,がφ
１の立ち下り時に取り込まれて保持され、φ２の立ち上
がり時にデータ信号Q,を出力する。
図のタイミング図のように入力するデータ信号D,がφ
１の立ち下り時に取り込まれて保持され、φ２の立ち上
がり時にデータ信号Q,を出力する。
Ｒ端子がVDD電位、端子がGND電位の場合は、MN15,M
N16がオン状態に、MN13がオフ状態になり、MN6のソース
端子、ドレイン端子はGND電位になろうとする。する
と、MP2,MP4はオン状態になり、MN7のソース端子，ドレ
イン端子、MP1,MP3のゲート端子がVDD電位になり、MP1,
MP3はオフ状態になり、この電位状態が保持される。従
って、出力ＱはGND電位に、出力はVDD電位になり、リ
セットされる。
N16がオン状態に、MN13がオフ状態になり、MN6のソース
端子、ドレイン端子はGND電位になろうとする。する
と、MP2,MP4はオン状態になり、MN7のソース端子，ドレ
イン端子、MP1,MP3のゲート端子がVDD電位になり、MP1,
MP3はオフ状態になり、この電位状態が保持される。従
って、出力ＱはGND電位に、出力はVDD電位になり、リ
セットされる。
Ｓ端子がVDD電位、端子がGND電位の場合は、上述の
リセットの場合と全く同様の動作により、出力ＱはVDD
電位に、出力はGND電位となり、セットされる。
リセットの場合と全く同様の動作により、出力ＱはVDD
電位に、出力はGND電位となり、セットされる。
ここで、出力信号Q,の立ち上がり時間、立ち下がり
時間について説明する。
時間について説明する。
出力信号ＱがVDD電位からGND電位に遷移する場合の電
流経路は、ＮチャネルMOSトランジスタMN6,MN4,MN3を通
ってGND端子に至る経路である。このとき、はGND電位
からVDD電位に遷移するが、これは、出力端子ＱがGND電
位に遷移し、ＰチャネルMOSトランジスタMP4がオン状態
になり、がVDD電位に遷移するためである。
流経路は、ＮチャネルMOSトランジスタMN6,MN4,MN3を通
ってGND端子に至る経路である。このとき、はGND電位
からVDD電位に遷移するが、これは、出力端子ＱがGND電
位に遷移し、ＰチャネルMOSトランジスタMP4がオン状態
になり、がVDD電位に遷移するためである。
出力信号ＱがGND電位からVDD電位に変化する場合は上
の説明の逆の場合であって、全く同様な動作である。
の説明の逆の場合であって、全く同様な動作である。
以上の説明のように、出力端子Q,の立上り時間，立
下り時間を支配する電流経路にＰチャネルMOSトランジ
スタが高々１個しかない。従って、従来例のマスタース
レーブ方式のフリップフロップに比べて、第１図の実施
例の立上り時間，立下り時間は短かい。
下り時間を支配する電流経路にＰチャネルMOSトランジ
スタが高々１個しかない。従って、従来例のマスタース
レーブ方式のフリップフロップに比べて、第１図の実施
例の立上り時間，立下り時間は短かい。
第３図は、第２の発明の一実施例の回路図である。
この第３図の実施例は、第１図の実施例におけるセッ
ト入力を取除いて構成されており、その動作も非同期式
のセット入力によるセット動作ができないことを除いて
第１図の実施例の動作と同じであり、第１図の実施例と
同じ効果を有する。
ト入力を取除いて構成されており、その動作も非同期式
のセット入力によるセット動作ができないことを除いて
第１図の実施例の動作と同じであり、第１図の実施例と
同じ効果を有する。
以上説明したように本発明によるマスタースレーブ方
式のフリップフロップ回路は、出力信号の立ち上がり，
立ち下がり時間を支配する電流経路に存在するＰチャネ
ルMOSトランジスタが高々１個だけであるため、出力信
号の立ち上がり，立ち下がり時間が短かい。
式のフリップフロップ回路は、出力信号の立ち上がり，
立ち下がり時間を支配する電流経路に存在するＰチャネ
ルMOSトランジスタが高々１個だけであるため、出力信
号の立ち上がり，立ち下がり時間が短かい。
よって、本発明のフリップフロップ回路は高速に動作
することができる効果がある。
することができる効果がある。
第１図は第１の発明の一実施例の回路図、第２図は第１
図に示す実施例のタイミング図、第３図は第２の発明の
一実施例の回路図、第４図は従来のフリップフロップ回
路の一例の回路図である。 MN1〜18……ＮチャネルMOSトランジスタ、MP1〜４……
ＰチャネルMOSトランジスタ、D,……データ入力信
号、Q,……データ出力信号、φ１，φ２……クロック
信号。
図に示す実施例のタイミング図、第３図は第２の発明の
一実施例の回路図、第４図は従来のフリップフロップ回
路の一例の回路図である。 MN1〜18……ＮチャネルMOSトランジスタ、MP1〜４……
ＰチャネルMOSトランジスタ、D,……データ入力信
号、Q,……データ出力信号、φ１，φ２……クロック
信号。
Claims (2)
- 【請求項１】第１及び第２のデータ入力端子と、第１及
び第２のデータ出力端子と、第１及び第２のクロック入
力端子と、第１及び第２のリセット入力端子と、第１及
び第２のセット入力端子と、第１から第18までの18個の
ＮチャネルMOSトランジスタと、第１から第４までの４
個のＰチャネルMOSトランジスタとを備え、前記第１の
データ入力端子を前記第１のＮチャネルMOSトランジス
タのソース端子に接続し、前記第２のデータ入力端子を
前記第２のＮチャネルMOSトランジスタのソース端子に
接続し、前記第１及び第２のＮチャネルMOSトランジス
タのゲート端子を前記第１のクロック入力端子に接続
し、前記第３のＮチャネルMOSトランジスタのソース端
子を接地電位端子に接続しゲート端子は前記第２のクロ
ック入力端子に接続し、前記第４及び第５のＮチャネル
MOSトランジスタのソース端子を前記第３のＮチャネルM
OSトランジスタのドレイン端子に接続しゲート端子は前
記第14及び第13のＮチャネルMOSトランジスタのドレイ
ン端子に接続しドレイン端子は前記第13及び第14のＮチ
ャネルMOSトランジスタのドレイン端子に接続し、前記
第１及び第２のＰチャネルMOSトランジスタのソース端
子をVDD端子に接続しゲート端子は前記第14及び第13の
ＮチャネルMOSトランジスタのドレイン端子に接続しド
レイン端子は前記第13及び第14のＮチャネルMOSトラン
ジスタのドレイン端子に接続し、前記第６及び第７のＮ
チャネルMOSトランジスタのソース端子を前記第13及び
第14のＮチャネルMOSトランジスタのドレイン端子に接
続しゲート端子は前記第２のクロック入力端子に接続し
ドレイン端子は前記第１及び第２のデータ出力端子に接
続し、前記第８のＮチャネルMOSトランジスタのソース
端子を前記接地電位端子に接続しゲート端子は前記第１
のクロック入力端子に接続し、前記第９及び第10のＮチ
ャネルMOSトランジスタのソース端子を前記第８のＮチ
ャネルMOSトランジスタのドレイン端子に接続しゲート
端子は前記第７及び第６のＮチャネルMOSトランジスタ
のドレイン端子に接続しドレイン端子は前記第６及び第
７のＮチャネルMOSトランジスタのドレイン端子に接続
し、前記第３及び第４のＰチャネルMOSトランジスタの
ソース端子を前記VDD端子に接続しゲート端子は前記第
７及び第６のＮチャネルMOSトランジスタのドレイン端
子に接続しドレイン端子は前記第６及び第７のＮチャネ
ルMOSトランジスタのドレイン端子に接続し、前記第11
及び第12のＮチャネルMOSトランジスタのソース端子を
前記第１及び第２のＮチャネルMOSトランジスタのドレ
イン端子に接続しドレイン端子は前記第13及び第14のＮ
チャネルMOSトランジスタのソース端子に接続し、前記
第15及び第16のＮチャネルMOSトランジスタのソース端
子を前記接地電位端子に接続しドレイン端子は前記第13
及び第６のＮチャネルMOSトランジスタのドレイン端子
に接続し、前記第17及び第18のＮチャネルMOSトランジ
スタのソース端子を前記接地電位端子に接続しドレイン
端子は前記第14及び第７のＮチャネルMOSトランジスタ
のドレイン端子に接続し、前記第１のリセット入力端子
を前記第15及び第16のＮチャネルMOSトランジスタのゲ
ート端子に接続し、前記第２のリセット入力端子は前記
第１のリセット入力端子の状態の否定値の状態であって
前記第13及び第14のＮチャネルMOSトランジスタのゲー
ト端子に接続され、前記第１のセット入力端子を前記第
17及び第18のＮチャネルMOSトランジスタのゲート端子
に接続し、前記第２のセット入力端子は前記第１のセッ
ト入力端子の状態の否定値の状態であって前記第11及び
第12のＮチャネルMOSトランジスタのゲート端子に接続
され、前記第１のデータ入力端子の否定論理が前記第２
のデータ入力端子の入力信号となり、前記第１のクロッ
ク入力端子と前記第２のクロック入力端子とに互いに重
ならないクロック信号を入力することを特徴とするフリ
ップフロップ回路。 - 【請求項２】請求項１記載のフリップフロップ回路から
前記第１及び第２のセット入力端子ならびに前記第11,
第12,第17及び第18のＮチャネルMOSトランジスタを取除
き、前記第１のＮチャネルMOSトランジスタのドレイン
端子と前記13のＮチャネルMOSトランジスタのソース端
子とを接続し、前記第２のＮチャネルMOSトランジスタ
のドレイン端子と前記第14のＮチャネルMOSトランジス
タのソース端子とを接続したことを特徴とするフリップ
フロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062950A JP2687655B2 (ja) | 1990-03-13 | 1990-03-13 | フリップフロップ回路 |
| US07/667,873 US5170074A (en) | 1990-03-13 | 1991-03-12 | Master-slave clocked flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062950A JP2687655B2 (ja) | 1990-03-13 | 1990-03-13 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03262317A JPH03262317A (ja) | 1991-11-22 |
| JP2687655B2 true JP2687655B2 (ja) | 1997-12-08 |
Family
ID=13215106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062950A Expired - Lifetime JP2687655B2 (ja) | 1990-03-13 | 1990-03-13 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687655B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298171B2 (en) | 2005-07-08 | 2007-11-20 | United Memories, Inc. | Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices |
| JP5187304B2 (ja) * | 2007-03-19 | 2013-04-24 | 富士通株式会社 | 記憶回路 |
| WO2009037831A1 (ja) * | 2007-09-19 | 2009-03-26 | Sanyo Electric Co., Ltd. | フリップフロップ回路 |
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| JP2010130283A (ja) * | 2008-11-27 | 2010-06-10 | Mitsumi Electric Co Ltd | カウンタ回路 |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| JP5284211B2 (ja) * | 2009-07-23 | 2013-09-11 | 株式会社東芝 | 半導体集積回路 |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
1990
- 1990-03-13 JP JP2062950A patent/JP2687655B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03262317A (ja) | 1991-11-22 |
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