JPH06177715A - Ｒｓラッチ回路 - Google Patents
Ｒｓラッチ回路Info
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- JPH06177715A JPH06177715A JP43A JP32953292A JPH06177715A JP H06177715 A JPH06177715 A JP H06177715A JP 43 A JP43 A JP 43A JP 32953292 A JP32953292 A JP 32953292A JP H06177715 A JPH06177715 A JP H06177715A
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- gate
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Abstract
(57)【要約】
【目的】 ＲＳラッチ回路の出力のうちの一方が“Ｈ”
→“Ｌ”、他方が“Ｌ”→“Ｈ”へ変化する場合、入力
データの変化から出力が変化するまでの遅延時間に差が
生じるという点を解決し、遅延時間の遅れを小さくす
る。 【構成】 リセット入力端子Ｒ及びセット入力端子Ｓに
“Ｈ”が入力され、その入力が入らない側のＮＯＲゲー
ト４１または４２の出力が“Ｌ”→“Ｈ”へ変化する場
合、出力端子Ｑまたは逆相出力端子Ｑ／をＦＥＴ４３ま
たは４４でプリチャージし、遅延時間の遅れを小さくす
る。
→“Ｌ”、他方が“Ｌ”→“Ｈ”へ変化する場合、入力
データの変化から出力が変化するまでの遅延時間に差が
生じるという点を解決し、遅延時間の遅れを小さくす
る。 【構成】 リセット入力端子Ｒ及びセット入力端子Ｓに
“Ｈ”が入力され、その入力が入らない側のＮＯＲゲー
ト４１または４２の出力が“Ｌ”→“Ｈ”へ変化する場
合、出力端子Ｑまたは逆相出力端子Ｑ／をＦＥＴ４３ま
たは４４でプリチャージし、遅延時間の遅れを小さくす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル論理回路に
おいて遅延フリップフロップ（以下、Ｄ−ＦＦとい
う）、ＲＳ（リセット・セット）フリップフロップ（以
下、ＲＳ−ＦＦという）、トグルフリップフロップ（以
下、Ｔ−ＦＦという）、ＪＫフリップフロップ（以下、
ＪＫ−ＦＦという）等に使用されるＲＳラッチ回路に関
するものである。
おいて遅延フリップフロップ（以下、Ｄ−ＦＦとい
う）、ＲＳ（リセット・セット）フリップフロップ（以
下、ＲＳ−ＦＦという）、トグルフリップフロップ（以
下、Ｔ−ＦＦという）、ＪＫフリップフロップ（以下、
ＪＫ−ＦＦという）等に使用されるＲＳラッチ回路に関
するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；電子情報通信学会編「ディジタル回路」初版（昭
６２−１０−３０）コロナ社、Ｐ．８２−８３ 図２は、前記文献に記載された従来のＲＳラッチ回路の
一構成例を示す回路図である。このＲＳラッチ回路１０
は、２つの２入力ＮＯＲゲート１１，１２を備え、その
一方の２入力ＮＯＲゲート１１の一方の入力側がリセッ
ト入力端子Ｒに接続され、他方の入力側が逆相出力端子
Ｑ／に接続されている。さらに、ＮＯＲゲート１１の出
力側は、正相の出力端子Ｑに接続されると共に、他方の
２入力ＮＯＲゲート１２の一方の入力側に接続されてい
る。ＮＯＲゲート１２の他方の入力側は、セット入力端
子Ｓに接続され、該ＮＯＲゲート１２の出力側が逆相出
力端子Ｑ／に接続されている。
例えば次のような文献に記載されるものがあった。 文献；電子情報通信学会編「ディジタル回路」初版（昭
６２−１０−３０）コロナ社、Ｐ．８２−８３ 図２は、前記文献に記載された従来のＲＳラッチ回路の
一構成例を示す回路図である。このＲＳラッチ回路１０
は、２つの２入力ＮＯＲゲート１１，１２を備え、その
一方の２入力ＮＯＲゲート１１の一方の入力側がリセッ
ト入力端子Ｒに接続され、他方の入力側が逆相出力端子
Ｑ／に接続されている。さらに、ＮＯＲゲート１１の出
力側は、正相の出力端子Ｑに接続されると共に、他方の
２入力ＮＯＲゲート１２の一方の入力側に接続されてい
る。ＮＯＲゲート１２の他方の入力側は、セット入力端
子Ｓに接続され、該ＮＯＲゲート１２の出力側が逆相出
力端子Ｑ／に接続されている。
【０００３】この種のＲＳラッチ回路１０では、リセッ
ト入力端子Ｒ及びセット入力端子Ｓに高レベル（以下、
“Ｈ”という）が入力された場合、出力端子Ｑ及び逆相
出力端子Ｑ／が共に低レベル（以下、“Ｌ”という）に
なる。リセット入力端子Ｒに“Ｌ”、セット入力端子Ｓ
に“Ｈ”が入力された場合、出力端子Ｑは“Ｈ”、逆相
出力端子Ｑ／は“Ｌ”になる。リセット入力端子Ｒ及び
セット入力端子Ｓに共に“Ｌ”が入力された場合、出力
端子Ｑ及び逆相出力端子Ｑ／がそのままの状態を保持し
てそれぞれ安定になる。
ト入力端子Ｒ及びセット入力端子Ｓに高レベル（以下、
“Ｈ”という）が入力された場合、出力端子Ｑ及び逆相
出力端子Ｑ／が共に低レベル（以下、“Ｌ”という）に
なる。リセット入力端子Ｒに“Ｌ”、セット入力端子Ｓ
に“Ｈ”が入力された場合、出力端子Ｑは“Ｈ”、逆相
出力端子Ｑ／は“Ｌ”になる。リセット入力端子Ｒ及び
セット入力端子Ｓに共に“Ｌ”が入力された場合、出力
端子Ｑ及び逆相出力端子Ｑ／がそのままの状態を保持し
てそれぞれ安定になる。
【０００４】図２のようなＲＳラッチ回路１０は、種々
のフリップフロップ等に用いられ、例えばＤ−ＦＦに用
いられた構成例を図３に示す図３は、従来の図２のＲＳ
ラッチ回路１０を用いたＤ−ＦＦの回路図である。この
Ｄ−ＦＦは、ＲＳラッチ回路１０のリセット入力端子Ｒ
側にたすき掛け接続された２つの２入力ＮＡＮＤゲート
２１，２２と、セット入力端子Ｓ側にたすき掛け接続さ
れた３入力ＮＯＲゲート２３及び２入力ＮＯＲゲート２
４とを、備えている。クロック入力端子ＣＫはＮＯＲゲ
ート２２，２３の入力側に接続され、さらにデータ入力
端子ＤがＮＯＲゲート２４の入力側に接続されている。
このＤ−ＦＦでは、クロック入力端子ＣＫに入力される
クロックに同期した相補的な信号が、出力端子Ｑ及び逆
相出力端子Ｑ／から出力される。
のフリップフロップ等に用いられ、例えばＤ−ＦＦに用
いられた構成例を図３に示す図３は、従来の図２のＲＳ
ラッチ回路１０を用いたＤ−ＦＦの回路図である。この
Ｄ−ＦＦは、ＲＳラッチ回路１０のリセット入力端子Ｒ
側にたすき掛け接続された２つの２入力ＮＡＮＤゲート
２１，２２と、セット入力端子Ｓ側にたすき掛け接続さ
れた３入力ＮＯＲゲート２３及び２入力ＮＯＲゲート２
４とを、備えている。クロック入力端子ＣＫはＮＯＲゲ
ート２２，２３の入力側に接続され、さらにデータ入力
端子ＤがＮＯＲゲート２４の入力側に接続されている。
このＤ−ＦＦでは、クロック入力端子ＣＫに入力される
クロックに同期した相補的な信号が、出力端子Ｑ及び逆
相出力端子Ｑ／から出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、図３の
Ｄ−ＦＦ等に用いられる図２のＲＳラッチ回路では、次
のような問題があった。図２のＲＳラッチ回路におい
て、現在の状態が次のような４つの場合を考える。 （１） リセット入力端子Ｒ及びセット入力端子Ｓに
“Ｌ”が入力され、出力端子Ｑに“Ｈ”、逆相出力端子
Ｑ／に“Ｌ”が出力されているとき、リセット入力端子
Ｒの入力が“Ｈ”に変化した場合 （２） リセット入力端子Ｒ及びセット入力端子Ｓに
“Ｌ”が入力され、出力端子Ｑに“Ｌ”、逆相出力端子
Ｑ／に“Ｈ”が出力されているとき、セット入力端子Ｓ
の入力が“Ｈ”に変化した場合 （３） リセット入力端子Ｒに“Ｌ”が入力され、セッ
ト入力端子Ｓに“Ｈ”が入力されている状態から、リセ
ット入力端子Ｒが“Ｈ”、セット入力端子Ｓが“Ｌ”に
変化した場合 （４） リセット入力端子Ｒに“Ｈ”が入力され、セッ
ト入力端子Ｓに“Ｌ”が入力されている状態から、リセ
ット入力端子Ｒが“Ｌ”、セット入力端子Ｓが“Ｈ”に
変化した場合 これらの４つの場合において、２つのＮＯＲゲート１
１，１２のうち、“Ｈ”を出力しているものの状態が
“Ｌ”に変化してから、それを受けてもう一方の出力が
“Ｈ”に変化する。そのため、出力端子Ｑ及び逆相出力
端子Ｑ／のうち、“Ｈ”→“Ｌ”に変化するものに比
べ、“Ｌ”→“Ｈ”に変化するもののタイミングが、少
なくともＮＯＲゲートの遅延分だけ遅れてしまい、出力
にずれが生じる。そのため、従来のＲＳラッチ回路を用
いたディジタル回路の設計において、該ＲＳラッチ回路
の遅延時間に対して見積るマージンを大きくしなければ
ならず、タイミング設計の精度が低下するばかりか、遅
延時間が長くなって高速動作が困難であるという問題が
あった。本発明は、前記従来技術が持っていた課題とし
て、ＲＳラッチ回路の出力において一方が“Ｈ”→
“Ｌ”、他方が“Ｌ”→“Ｈ”に変化する場合、入力デ
ータの変化から出力が変化するまでの遅延時間に差が生
じるという点について解決し、遅延時間の遅れを小さく
したＲＳラッチ回路を提供するものである。
Ｄ−ＦＦ等に用いられる図２のＲＳラッチ回路では、次
のような問題があった。図２のＲＳラッチ回路におい
て、現在の状態が次のような４つの場合を考える。 （１） リセット入力端子Ｒ及びセット入力端子Ｓに
“Ｌ”が入力され、出力端子Ｑに“Ｈ”、逆相出力端子
Ｑ／に“Ｌ”が出力されているとき、リセット入力端子
Ｒの入力が“Ｈ”に変化した場合 （２） リセット入力端子Ｒ及びセット入力端子Ｓに
“Ｌ”が入力され、出力端子Ｑに“Ｌ”、逆相出力端子
Ｑ／に“Ｈ”が出力されているとき、セット入力端子Ｓ
の入力が“Ｈ”に変化した場合 （３） リセット入力端子Ｒに“Ｌ”が入力され、セッ
ト入力端子Ｓに“Ｈ”が入力されている状態から、リセ
ット入力端子Ｒが“Ｈ”、セット入力端子Ｓが“Ｌ”に
変化した場合 （４） リセット入力端子Ｒに“Ｈ”が入力され、セッ
ト入力端子Ｓに“Ｌ”が入力されている状態から、リセ
ット入力端子Ｒが“Ｌ”、セット入力端子Ｓが“Ｈ”に
変化した場合 これらの４つの場合において、２つのＮＯＲゲート１
１，１２のうち、“Ｈ”を出力しているものの状態が
“Ｌ”に変化してから、それを受けてもう一方の出力が
“Ｈ”に変化する。そのため、出力端子Ｑ及び逆相出力
端子Ｑ／のうち、“Ｈ”→“Ｌ”に変化するものに比
べ、“Ｌ”→“Ｈ”に変化するもののタイミングが、少
なくともＮＯＲゲートの遅延分だけ遅れてしまい、出力
にずれが生じる。そのため、従来のＲＳラッチ回路を用
いたディジタル回路の設計において、該ＲＳラッチ回路
の遅延時間に対して見積るマージンを大きくしなければ
ならず、タイミング設計の精度が低下するばかりか、遅
延時間が長くなって高速動作が困難であるという問題が
あった。本発明は、前記従来技術が持っていた課題とし
て、ＲＳラッチ回路の出力において一方が“Ｈ”→
“Ｌ”、他方が“Ｌ”→“Ｈ”に変化する場合、入力デ
ータの変化から出力が変化するまでの遅延時間に差が生
じるという点について解決し、遅延時間の遅れを小さく
したＲＳラッチ回路を提供するものである。
【０００６】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、一方の入力側がリセット入力端子Ｒ
に、出力側が出力端子Ｑに、それぞれ接続された第１の
２入力ＮＯＲゲートと、一方の入力側が前記出力端子Ｑ
に、他方の入力側がセット入力端子Ｓに、出力側が前記
第１の２入力ＮＯＲゲートの他方の入力側及び逆相出力
端子Ｑ／に、それぞれ接続された第２の２入力ＮＯＲゲ
ートとを、備えたＲＳラッチ回路において、プリチャー
ジ用の第１のＦＥＴ（電界効果トランジスタ）と第２の
ＦＥＴとを設けている。ここで、第１のＦＥＴは、ドレ
インが電源電位に、ソースが逆相出力端子Ｑ／に、ゲー
トがリセット入力端子Ｒに、それぞれ接続されている。
第２のＦＥＴは、ドレインが電源電位に、ソースが出力
端子Ｑに、ゲートがセット入力端子Ｓに、それぞれ接続
されている。
を解決するために、一方の入力側がリセット入力端子Ｒ
に、出力側が出力端子Ｑに、それぞれ接続された第１の
２入力ＮＯＲゲートと、一方の入力側が前記出力端子Ｑ
に、他方の入力側がセット入力端子Ｓに、出力側が前記
第１の２入力ＮＯＲゲートの他方の入力側及び逆相出力
端子Ｑ／に、それぞれ接続された第２の２入力ＮＯＲゲ
ートとを、備えたＲＳラッチ回路において、プリチャー
ジ用の第１のＦＥＴ（電界効果トランジスタ）と第２の
ＦＥＴとを設けている。ここで、第１のＦＥＴは、ドレ
インが電源電位に、ソースが逆相出力端子Ｑ／に、ゲー
トがリセット入力端子Ｒに、それぞれ接続されている。
第２のＦＥＴは、ドレインが電源電位に、ソースが出力
端子Ｑに、ゲートがセット入力端子Ｓに、それぞれ接続
されている。
【０００７】第２の発明では、一方の入力側が逆相セッ
ト入力端子Ｓ／に、出力側が出力端子Ｑに、それぞれ接
続された第１の２入力ＮＡＮＤゲートと、一方の入力側
が前記出力端子Ｑに、他方の入力側が逆相リセット入力
端子Ｒ／に、出力側が前記第１の２入力ＮＡＮＤゲート
の他方の入力側及び逆相出力端子Ｑ／に、それぞれ接続
された第２の２入力ＮＡＮＤゲートとを、備えたＲＳラ
ッチ回路において、プリチャージ用の第１のＦＥＴと第
２のＦＥＴとを設けている。ここで、第１のＦＥＴは、
ドレインが電源電位に、ソースが逆相出力端子Ｑ／に、
ゲートが逆相セット入力端子Ｓ／に、それぞれ接続され
ている。第２のＦＥＴは、ドレインが電源電位に、ソー
スが出力端子Ｑに、ゲートが逆相リセット入力端子Ｒ／
に、それぞれ接続されている。
ト入力端子Ｓ／に、出力側が出力端子Ｑに、それぞれ接
続された第１の２入力ＮＡＮＤゲートと、一方の入力側
が前記出力端子Ｑに、他方の入力側が逆相リセット入力
端子Ｒ／に、出力側が前記第１の２入力ＮＡＮＤゲート
の他方の入力側及び逆相出力端子Ｑ／に、それぞれ接続
された第２の２入力ＮＡＮＤゲートとを、備えたＲＳラ
ッチ回路において、プリチャージ用の第１のＦＥＴと第
２のＦＥＴとを設けている。ここで、第１のＦＥＴは、
ドレインが電源電位に、ソースが逆相出力端子Ｑ／に、
ゲートが逆相セット入力端子Ｓ／に、それぞれ接続され
ている。第２のＦＥＴは、ドレインが電源電位に、ソー
スが出力端子Ｑに、ゲートが逆相リセット入力端子Ｒ／
に、それぞれ接続されている。
【０００８】
【作用】第１及び第２の発明によれば、以上のようにＲ
Ｓラッチ回路を構成したので、リセット入力端子Ｒ及び
セット入力端子Ｓ（あるいは逆相セット入力端子Ｓ／及
び逆相リセット入力端子Ｒ／）に“Ｈ”が入力され、そ
の入力が入らない側のＮＯＲゲート（あるいはＮＡＮＤ
ゲート）の出力が“Ｌ”→“Ｈ”へ変化する出力端子Ｑ
または逆相出力端子Ｑ／が、第１または第２のＦＥＴに
よってプリチャージされる。そのため、出力端子Ｑと逆
相出力端子Ｑ／との間の出力のタイミングのずれ、つま
り遅延時間の遅れが小さくなる。従って、前記課題を解
決できるのである。
Ｓラッチ回路を構成したので、リセット入力端子Ｒ及び
セット入力端子Ｓ（あるいは逆相セット入力端子Ｓ／及
び逆相リセット入力端子Ｒ／）に“Ｈ”が入力され、そ
の入力が入らない側のＮＯＲゲート（あるいはＮＡＮＤ
ゲート）の出力が“Ｌ”→“Ｈ”へ変化する出力端子Ｑ
または逆相出力端子Ｑ／が、第１または第２のＦＥＴに
よってプリチャージされる。そのため、出力端子Ｑと逆
相出力端子Ｑ／との間の出力のタイミングのずれ、つま
り遅延時間の遅れが小さくなる。従って、前記課題を解
決できるのである。
【０００９】
【実施例】図１は、本発明の実施例のＲＳラッチ回路を
使用したＤ−ＦＦの回路図である。このＤ−ＦＦは、ク
ロック入力端子ＣＫ及びデータ入力端子Ｄに接続された
３つの２入力ＮＯＲゲート３１，３２，３４及び１つの
３入力ＮＯＲゲート３３を有し、それらの出力側のリセ
ット入力端子Ｒ及びセット入力端子Ｓに、本実施例のＲ
Ｓラッチ回路４０が接続されている。ＮＯＲゲート３
１，３２は、クロック入力端子ＣＫ及びノードＮ１とリ
セット入力端子Ｒとの間にたすき掛け接続されている。
リセット入力端子Ｒ、クロック入力端子ＣＫ、及びノー
ドＮ１は、ＮＯＲゲート３３の入力側に接続され、該Ｎ
ＯＲゲート３３がＮＯＲゲート３４にたすき掛け接続さ
れ、該ＮＯＲゲート３４の入力側にデータ入力端子Ｄ、
出力側にセット入力端子Ｓがそれぞれ接続されている。
使用したＤ−ＦＦの回路図である。このＤ−ＦＦは、ク
ロック入力端子ＣＫ及びデータ入力端子Ｄに接続された
３つの２入力ＮＯＲゲート３１，３２，３４及び１つの
３入力ＮＯＲゲート３３を有し、それらの出力側のリセ
ット入力端子Ｒ及びセット入力端子Ｓに、本実施例のＲ
Ｓラッチ回路４０が接続されている。ＮＯＲゲート３
１，３２は、クロック入力端子ＣＫ及びノードＮ１とリ
セット入力端子Ｒとの間にたすき掛け接続されている。
リセット入力端子Ｒ、クロック入力端子ＣＫ、及びノー
ドＮ１は、ＮＯＲゲート３３の入力側に接続され、該Ｎ
ＯＲゲート３３がＮＯＲゲート３４にたすき掛け接続さ
れ、該ＮＯＲゲート３４の入力側にデータ入力端子Ｄ、
出力側にセット入力端子Ｓがそれぞれ接続されている。
【００１０】リセット入力端子Ｒ及びセット入力端子Ｓ
に接続されたＲＳラッチ回路４０は、第１及び第２の２
入力ＮＯＲゲート４１，４２と、プリチャージ用の第１
及び第２のＦＥＴ４３，４４とを備えている。リセット
入力端子ＲはＮＯＲゲート４１の一方の入力側に接続さ
れ、その他方の入力側が逆相出力端子Ｑ／に接続され、
さらに出力側が正相の出力端子Ｑ及びＮＯＲゲート４２
の一方の入力側に接続されている。ＮＯＲゲート４２の
他方の入力側はセット入力端子Ｓに接続され、該出力側
が逆相出力端子Ｑ／に接続されている。ＦＥＴ４３のゲ
ートはリセット入力端子Ｒに接続され、そのドレインが
電源電位ＶＤＤに、ソースが逆相出力端子Ｑ／にそれぞ
れ接続されている。ＦＥＴ４４のゲートはセット入力端
子Ｓに接続され、そのドレインが電源電位ＶＤＤに、ソ
ースが正相の出力端子Ｑにそれぞれ接続されている。
に接続されたＲＳラッチ回路４０は、第１及び第２の２
入力ＮＯＲゲート４１，４２と、プリチャージ用の第１
及び第２のＦＥＴ４３，４４とを備えている。リセット
入力端子ＲはＮＯＲゲート４１の一方の入力側に接続さ
れ、その他方の入力側が逆相出力端子Ｑ／に接続され、
さらに出力側が正相の出力端子Ｑ及びＮＯＲゲート４２
の一方の入力側に接続されている。ＮＯＲゲート４２の
他方の入力側はセット入力端子Ｓに接続され、該出力側
が逆相出力端子Ｑ／に接続されている。ＦＥＴ４３のゲ
ートはリセット入力端子Ｒに接続され、そのドレインが
電源電位ＶＤＤに、ソースが逆相出力端子Ｑ／にそれぞ
れ接続されている。ＦＥＴ４４のゲートはセット入力端
子Ｓに接続され、そのドレインが電源電位ＶＤＤに、ソ
ースが正相の出力端子Ｑにそれぞれ接続されている。
【００１１】次に、動作を説明する。現在の状態を、例
えばデータ入力端子Ｄに“Ｈ”が入力された後、クロッ
ク入力端子ＣＫに入力されるクロックパルスが１サイク
ル回って“Ｈ”になっているとする。すると、ＮＯＲゲ
ート３１の出力は“Ｈ”、ＮＯＲゲート３２，３３，３
４の出力は“Ｌ”、出力端子Ｑは“Ｈ”、及び逆相出力
端子Ｑ／は“Ｌ”になる。このとき、ＦＥＴ４３，４４
はそのゲート・ソース間の電位差がなく、オフ状態とな
る。この状態でデータ入力端子Ｄの入力が“Ｌ”に変わ
ると、ＮＯＲゲート３４の出力が“Ｈ”になり、続いて
ＮＯＲゲート３１の出力が“Ｌ”になる。さらに、クロ
ック入力端子ＣＫの入力が“Ｌ”に変化すると、ＮＯＲ
ゲート３２の出力が“Ｈ”に変化し、続いて出力端子Ｑ
が“Ｌ”になると同時に、ＦＥＴ４３がオン状態にな
り、電源電位ＶＤＤによって逆相出力端子Ｑ／を“Ｈ”
に引き上げる。逆相出力端子Ｑ／が“Ｈ”になると、Ｆ
ＥＴ４３のゲート・ソース間の電位差がなくなり、該Ｆ
ＥＴ４３がオフ状態となって図１のＤ−ＦＦが安定す
る。
えばデータ入力端子Ｄに“Ｈ”が入力された後、クロッ
ク入力端子ＣＫに入力されるクロックパルスが１サイク
ル回って“Ｈ”になっているとする。すると、ＮＯＲゲ
ート３１の出力は“Ｈ”、ＮＯＲゲート３２，３３，３
４の出力は“Ｌ”、出力端子Ｑは“Ｈ”、及び逆相出力
端子Ｑ／は“Ｌ”になる。このとき、ＦＥＴ４３，４４
はそのゲート・ソース間の電位差がなく、オフ状態とな
る。この状態でデータ入力端子Ｄの入力が“Ｌ”に変わ
ると、ＮＯＲゲート３４の出力が“Ｈ”になり、続いて
ＮＯＲゲート３１の出力が“Ｌ”になる。さらに、クロ
ック入力端子ＣＫの入力が“Ｌ”に変化すると、ＮＯＲ
ゲート３２の出力が“Ｈ”に変化し、続いて出力端子Ｑ
が“Ｌ”になると同時に、ＦＥＴ４３がオン状態にな
り、電源電位ＶＤＤによって逆相出力端子Ｑ／を“Ｈ”
に引き上げる。逆相出力端子Ｑ／が“Ｈ”になると、Ｆ
ＥＴ４３のゲート・ソース間の電位差がなくなり、該Ｆ
ＥＴ４３がオフ状態となって図１のＤ−ＦＦが安定す
る。
【００１２】図４は、本実施例の図１のＤ−ＦＦと従来
の図３のＤ−ＦＦの動作のシミュレーション結果を示す
図である。従来の図３のＤ−ＦＦは、本実施例の図１の
Ｄ−ＦＦからプリチャージ用ＦＥＴ４３，４４を除いた
構成となっている。図１及び図３のＤ−ＦＦで使用して
いるＮＯＲゲートは、すべてDirect Coupled FET Logic
（以下、ＤＣＦＬという）であり、デプレッション型Ｆ
ＥＴ（以下、Ｄ−ＦＥＴという）のゲート幅は３μｍ、
電流Ｉｄｓｓ＝４５０μＡ（Ｖｄｓ＝１．０Ｖ、Ｖｇｓ
＝０Ｖ）、エンハンスメント型ＦＥＴ（以下、Ｅ−ＦＥ
Ｔという）のゲート幅は９μｍ、閾値電圧は６０ｍＶ、
電源電位ＶＤＤ＝２．０Ｖであるものとする。プリチャ
ージ用ＦＥＴ４３，４４のゲート幅は９μｍ、閾値電圧
は６０ｍＶとした。
の図３のＤ−ＦＦの動作のシミュレーション結果を示す
図である。従来の図３のＤ−ＦＦは、本実施例の図１の
Ｄ−ＦＦからプリチャージ用ＦＥＴ４３，４４を除いた
構成となっている。図１及び図３のＤ−ＦＦで使用して
いるＮＯＲゲートは、すべてDirect Coupled FET Logic
（以下、ＤＣＦＬという）であり、デプレッション型Ｆ
ＥＴ（以下、Ｄ−ＦＥＴという）のゲート幅は３μｍ、
電流Ｉｄｓｓ＝４５０μＡ（Ｖｄｓ＝１．０Ｖ、Ｖｇｓ
＝０Ｖ）、エンハンスメント型ＦＥＴ（以下、Ｅ−ＦＥ
Ｔという）のゲート幅は９μｍ、閾値電圧は６０ｍＶ、
電源電位ＶＤＤ＝２．０Ｖであるものとする。プリチャ
ージ用ＦＥＴ４３，４４のゲート幅は９μｍ、閾値電圧
は６０ｍＶとした。
【００１３】図４に示すように、従来の図３のＤ−ＦＦ
では、出力端子Ｑが“Ｈ”→“Ｌ”に変化した後、逆相
出力端子Ｑ／が“Ｌ”→“Ｈ”に変化するまで４２ｐｓ
の差がある。これに対し、本実施例の図１に示すＲＳラ
ッチ回路４０を使用したＤ−ＦＦでは、１２ｐｓの差に
なっている。以上のように、本実施例では、ＲＳラッチ
回路４０の状態変化の際、データ入力端子Ｄの入力から
出力端子Ｑ及び逆相出力端子Ｑ／の出力までの遅延時間
の差が小さくなる。そのため、ディジタル回路設計にお
いて、ＲＳラッチ回路４０の遅延時間に対して見積るマ
ージンを小さくでき、より高精度に、タイミング設計が
可能になる。その上、遅延時間自体、ＮＯＲゲートの１
段分の遅延程度に短縮できるため、より高速の回路を実
現できる。
では、出力端子Ｑが“Ｈ”→“Ｌ”に変化した後、逆相
出力端子Ｑ／が“Ｌ”→“Ｈ”に変化するまで４２ｐｓ
の差がある。これに対し、本実施例の図１に示すＲＳラ
ッチ回路４０を使用したＤ−ＦＦでは、１２ｐｓの差に
なっている。以上のように、本実施例では、ＲＳラッチ
回路４０の状態変化の際、データ入力端子Ｄの入力から
出力端子Ｑ及び逆相出力端子Ｑ／の出力までの遅延時間
の差が小さくなる。そのため、ディジタル回路設計にお
いて、ＲＳラッチ回路４０の遅延時間に対して見積るマ
ージンを小さくでき、より高精度に、タイミング設計が
可能になる。その上、遅延時間自体、ＮＯＲゲートの１
段分の遅延程度に短縮できるため、より高速の回路を実
現できる。
【００１４】図５は、本発明の他の実施例を示すＲＳラ
ッチ回路の回路図である。このＲＳラッチ回路は、図１
の２入力ＮＯＲゲート４１，４２を２入力ＮＡＮＤゲー
ト５１，５２に置き換えた回路構成になっている。即
ち、逆相セット入力端子Ｓ／は、第１の２入力ＮＡＮＤ
ゲート５１の一方の入力側に接続され、その他方の入力
側が逆相出力端子Ｑ／に接続され、さらに出力側が正相
の出力端子Ｑ及び第２の２入力ＮＡＮＤゲート５２の一
方の入力側に接続されている。ＮＡＮＤゲート５２の他
方の入力側は、逆相リセット入力端子Ｒ／に接続され、
その出力側が逆相出力端子Ｑ／に接続されている。逆相
セット入力端子Ｓ／には第１のＦＥＴ５３のゲートが接
続され、そのドレインが電源電位ＶＤＤに、ソースが逆
相出力端子Ｑ／にそれぞれ接続されている。逆相リセッ
ト入力端子Ｒ／は第２のＦＥＴ５４のゲートに接続さ
れ、そのドレインが電源電位ＶＤＤに、ソースが正相の
出力端子Ｑにそれぞれ接続されている。このＲＳラッチ
回路は、図１のＲＳラッチ回路４０と同様の動作を行う
が、図１のセット入力及びリセット入力が負論理で与え
られるようになっている。このＲＳラッチ回路において
も、図１のＲＳラッチ回路４０と同様の利点がある。
ッチ回路の回路図である。このＲＳラッチ回路は、図１
の２入力ＮＯＲゲート４１，４２を２入力ＮＡＮＤゲー
ト５１，５２に置き換えた回路構成になっている。即
ち、逆相セット入力端子Ｓ／は、第１の２入力ＮＡＮＤ
ゲート５１の一方の入力側に接続され、その他方の入力
側が逆相出力端子Ｑ／に接続され、さらに出力側が正相
の出力端子Ｑ及び第２の２入力ＮＡＮＤゲート５２の一
方の入力側に接続されている。ＮＡＮＤゲート５２の他
方の入力側は、逆相リセット入力端子Ｒ／に接続され、
その出力側が逆相出力端子Ｑ／に接続されている。逆相
セット入力端子Ｓ／には第１のＦＥＴ５３のゲートが接
続され、そのドレインが電源電位ＶＤＤに、ソースが逆
相出力端子Ｑ／にそれぞれ接続されている。逆相リセッ
ト入力端子Ｒ／は第２のＦＥＴ５４のゲートに接続さ
れ、そのドレインが電源電位ＶＤＤに、ソースが正相の
出力端子Ｑにそれぞれ接続されている。このＲＳラッチ
回路は、図１のＲＳラッチ回路４０と同様の動作を行う
が、図１のセット入力及びリセット入力が負論理で与え
られるようになっている。このＲＳラッチ回路において
も、図１のＲＳラッチ回路４０と同様の利点がある。
【００１５】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図５のプリチャージ用ＦＥＴ４３，４
４，５３，５４は、エンハンスメント型である必要はな
く、例えば、閾値電圧−１００ｍＶのトランジスタで
も、動作することをシミュレーションで確認した。 （ｂ） 上記実施例では、ＲＳラッチ回路４０をＤ−Ｆ
Ｆに使用した例を説明したが、ＲＳ−ＦＦ、Ｔ−ＦＦ、
ＪＫ−ＦＦといった他のフリップフロップに図１または
図５のＲＳラッチ回路４０を使用しても、上記実施例と
ほぼ同様の作用、効果が得られる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１及び図５のプリチャージ用ＦＥＴ４３，４
４，５３，５４は、エンハンスメント型である必要はな
く、例えば、閾値電圧−１００ｍＶのトランジスタで
も、動作することをシミュレーションで確認した。 （ｂ） 上記実施例では、ＲＳラッチ回路４０をＤ−Ｆ
Ｆに使用した例を説明したが、ＲＳ−ＦＦ、Ｔ−ＦＦ、
ＪＫ−ＦＦといった他のフリップフロップに図１または
図５のＲＳラッチ回路４０を使用しても、上記実施例と
ほぼ同様の作用、効果が得られる。
【００１６】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、プリチャージ用の第１，第２のＦＥ
Ｔを設けたので、ＲＳラッチ回路の状態変化の際、デー
タ入力から出力までの遅延時間の差が小さくなる。その
ため、ディジタル回路設計において、ラッチ回路の遅延
時間に対して見積るマージンを小さくでき、より高精度
に、タイミング設計が可能になる。その上、遅延時間自
体、ＮＯＲゲートあるいはＮＡＮＤゲートの１段分の遅
延程度に短縮できるため、より高速の回路を実現でき
る。
２の発明によれば、プリチャージ用の第１，第２のＦＥ
Ｔを設けたので、ＲＳラッチ回路の状態変化の際、デー
タ入力から出力までの遅延時間の差が小さくなる。その
ため、ディジタル回路設計において、ラッチ回路の遅延
時間に対して見積るマージンを小さくでき、より高精度
に、タイミング設計が可能になる。その上、遅延時間自
体、ＮＯＲゲートあるいはＮＡＮＤゲートの１段分の遅
延程度に短縮できるため、より高速の回路を実現でき
る。
【図１】本発明の実施例のＲＳラッチ回路を使用したＤ
−ＦＦの回路図である。
−ＦＦの回路図である。
【図２】従来のＲＳラッチ回路の回路図である。
【図３】図２のＲＳラッチ回路を使用した従来のＤ−Ｆ
Ｆの回路図である。
Ｆの回路図である。
【図４】本実施例の図１と従来の図３のＤ−ＦＦの動作
シミュレーション結果を示す図である。
シミュレーション結果を示す図である。
【図５】本発明の他の実施例を示すＲＳラッチ回路の回
路図である。
路図である。
３１，３２，３３，３４ ＮＯＲゲート ４０ ＲＳラッチ回路 ４１，４２ 第１，第２の２入力ＮＯ
Ｒゲート ４３，４４ 第１，第２のＦＥＴ ５１，５２ 第１，第２の２入力ＮＡ
ＮＤゲート ５３，５４ 第１，第２のＦＥＴ
Ｒゲート ４３，４４ 第１，第２のＦＥＴ ５１，５２ 第１，第２の２入力ＮＡ
ＮＤゲート ５３，５４ 第１，第２のＦＥＴ
Claims (2)
- 【請求項１】 一方の入力側がリセット入力端子Ｒに、
出力側が出力端子Ｑに、それぞれ接続された第１の２入
力ＮＯＲゲートと、 一方の入力側が前記出力端子Ｑに、他方の入力側がセッ
ト入力端子Ｓに、出力側が前記第１の２入力ＮＯＲゲー
トの他方の入力側及び逆相出力端子Ｑ／に、それぞれ接
続された第２の２入力ＮＯＲゲートとを、 備えたＲＳラッチ回路において、 ドレインが電源電位に、ソースが前記逆相出力端子Ｑ／
に、ゲートが前記リセット入力端子Ｒに、それぞれ接続
された第１のＦＥＴと、 ドレインが前記電源電位に、ソースが前記出力端子Ｑ
に、ゲートが前記セット入力端子Ｓに、それぞれ接続さ
れた第２のＦＥＴとを、 設けたことを特徴とするＲＳラッチ回路。 - 【請求項２】 一方の入力側が逆相セット入力端子Ｓ／
に、出力側が出力端子Ｑに、それぞれ接続された第１の
２入力ＮＡＮＤゲートと、 一方の入力側が前記出力端子Ｑに、他方の入力側が逆相
リセット入力端子Ｒ／に、出力側が前記第１の２入力Ｎ
ＡＮＤゲートの他方の入力側及び逆相出力端子Ｑ／に、
それぞれ接続された第２の２入力ＮＡＮＤゲートとを、 備えたＲＳラッチ回路において、 ドレインが電源電位に、ソースが前記逆相出力端子Ｑ／
に、ゲートが前記逆相セット入力端子Ｓ／に、それぞれ
接続された第１のＦＥＴと、 ドレインが前記電源電位に、ソースが前記出力端子Ｑ
に、ゲートが前記逆相リセット入力端子Ｒ／に、それぞ
れ接続された第２のＦＥＴとを、 設けたことを特徴とするＲＳラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04329532A JP3140870B2 (ja) | 1992-12-09 | 1992-12-09 | Ｒｓラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04329532A JP3140870B2 (ja) | 1992-12-09 | 1992-12-09 | Ｒｓラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177715A true JPH06177715A (ja) | 1994-06-24 |
| JP3140870B2 JP3140870B2 (ja) | 2001-03-05 |
Family
ID=18222423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04329532A Expired - Fee Related JP3140870B2 (ja) | 1992-12-09 | 1992-12-09 | Ｒｓラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140870B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818274A (en) * | 1995-11-07 | 1998-10-06 | Sgs-Thomson Microelectronics S.R.L. | Flip-flop circuit |
| US6714053B2 (en) * | 2001-03-13 | 2004-03-30 | National Semiconductor Corporation | Fast set reset latch with complementary outputs having equal delay and duty cycle |
-
1992
- 1992-12-09 JP JP04329532A patent/JP3140870B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818274A (en) * | 1995-11-07 | 1998-10-06 | Sgs-Thomson Microelectronics S.R.L. | Flip-flop circuit |
| US6714053B2 (en) * | 2001-03-13 | 2004-03-30 | National Semiconductor Corporation | Fast set reset latch with complementary outputs having equal delay and duty cycle |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3140870B2 (ja) | 2001-03-05 |
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