JP3039053B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3039053B2 JP3039053B2 JP3303465A JP30346591A JP3039053B2 JP 3039053 B2 JP3039053 B2 JP 3039053B2 JP 3303465 A JP3303465 A JP 3303465A JP 30346591 A JP30346591 A JP 30346591A JP 3039053 B2 JP3039053 B2 JP 3039053B2
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- JP
- Japan
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- circuit
- input
- bonding pad
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- channel mos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に、入力端子回りの回路を改善したＣＭＯＳ
（相補型ＭＯＳトランジスタ）半導体集積回路に関す
る。
され、特に、入力端子回りの回路を改善したＣＭＯＳ
（相補型ＭＯＳトランジスタ）半導体集積回路に関す
る。
【０００２】
【従来の技術】図３は従来のＣＭＯＳ半導体集積回路の
一例の要部を示す回路図で、入力端子回りの回路図を示
す。
一例の要部を示す回路図で、入力端子回りの回路図を示
す。
【０００３】ＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタという。）１２およびＮチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳトランジスタとい
う。）１３のドレインが入力端子としてのボンディング
パッド１１に接続され、さらに、ＰＭＯＳトランジスタ
１２のゲートおよびソースは電源電位ＶＣＣに接続さ
れ、またＮＭＯＳトランジスタ１３のゲートおよびソー
スは接地電位ＧＮＤに接続されている。
ＭＯＳトランジスタという。）１２およびＮチャネルＭ
ＯＳトランジスタ（以下、ＮＭＯＳトランジスタとい
う。）１３のドレインが入力端子としてのボンディング
パッド１１に接続され、さらに、ＰＭＯＳトランジスタ
１２のゲートおよびソースは電源電位ＶＣＣに接続さ
れ、またＮＭＯＳトランジスタ１３のゲートおよびソー
スは接地電位ＧＮＤに接続されている。
【０００４】ボンデンィグパッド１１に印加される電位
が電源電位ＶＣＣから接地電位ＧＮＤまでの場合、ＰＭ
ＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３
は遮断状態であり、インバータ１４はボンディングパッ
ド１１に印加される電位に従って動作する。
が電源電位ＶＣＣから接地電位ＧＮＤまでの場合、ＰＭ
ＯＳトランジスタ１２およびＮＭＯＳトランジスタ１３
は遮断状態であり、インバータ１４はボンディングパッ
ド１１に印加される電位に従って動作する。
【０００５】ボンディグパッド１１に電源電位ＶＣＣよ
り高い電位が印加された場合、ＰＭＯＳトランジスタ１
２は導通状態となり、ボンディングパッド１１から電源
電位ＶＣＣに対し電流が流れ、ボンディングパッド１１
の電源電位ＶＣＣより高い電位が直接インバータ１４に
印加されることは無い。すなわち、ＰＭＯＳトランジス
タ１２はボンディングパッド１１に対し電源電位ＶＣＣ
より高い電位が印加された場合の入力保護素子として機
能している。
り高い電位が印加された場合、ＰＭＯＳトランジスタ１
２は導通状態となり、ボンディングパッド１１から電源
電位ＶＣＣに対し電流が流れ、ボンディングパッド１１
の電源電位ＶＣＣより高い電位が直接インバータ１４に
印加されることは無い。すなわち、ＰＭＯＳトランジス
タ１２はボンディングパッド１１に対し電源電位ＶＣＣ
より高い電位が印加された場合の入力保護素子として機
能している。
【０００６】ボンディングパッド１１に接地電位ＧＮＤ
より低い電位が印加された場合、ＮＭＯＳトランジスタ
１２は導通状態となり、接地電位ＧＮＤからボンディン
グパッド１１に対し電流が流れ、ボンディングパッド１
１の接地電位ＧＮＤよりも低い電位が直接インバータ１
４に印加されることは無い。すなわち、ＮＭＯＳトラン
ジスタ１２はボンディングパッド１１に対し接地電位Ｇ
ＮＤよりも低い電位が印加された場合の入力保護素子と
して機能している。
より低い電位が印加された場合、ＮＭＯＳトランジスタ
１２は導通状態となり、接地電位ＧＮＤからボンディン
グパッド１１に対し電流が流れ、ボンディングパッド１
１の接地電位ＧＮＤよりも低い電位が直接インバータ１
４に印加されることは無い。すなわち、ＮＭＯＳトラン
ジスタ１２はボンディングパッド１１に対し接地電位Ｇ
ＮＤよりも低い電位が印加された場合の入力保護素子と
して機能している。
【０００７】
【発明が解決しようとする課題】近年、半導体集積回路
の高集積化はめざましく、大規模になる一方である。高
集積化にともない大規模セルとよばれる機能単位の半導
体集積回路を１チップ上に集積することによりシステム
オンチップを実現することが可能となってきた。特に、
ＣＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、
ＲＯＭ、ＲＡＭ、Ｉ／Ｏポート、シリアルＩ／Ｏ、およ
びタイマ等のＬＳＩ製造メーカが用意した大規模セルを
組み合わせることにより、また、ＬＳＩ製造メーカが用
意した基本ゲートセルを組み合わせてユーザ独自の回路
（以下、ユーザセルという。）を設計し、ユーザセル
と、ＬＳＩ製造メーカが用意した大規模セルや入力バッ
ファ、および出力バッファを組み合わせることにより、
ユーザは独自の目的にあったマイクロコンピュータを自
由に構成できる。（このようなマイクロコンピュータを
以下、カスタムマイコンという。） このようなカスタムＬＳＩにおいて開発期間の短縮は重
要な課題の一つである。カスタムＬＳＩの製造後に回路
変更等が必要になった場合、変更内容等にもよるが、基
本ゲートセルの組合せにより作成されたユーザセル内部
の相互接続を金属配線層により変更するだけで対応でき
る場合がほとんどである。金属配線層の工程は拡散工程
の後半であるから短期間で変更に対する対応が可能であ
るため、カスタムＬＳＩの開発期間に対する影響はわず
かである。しかし、回路変更にともない入力端子を入出
力端子に変更したい場合、たとえユーザセル内部の相互
接続が金属配線層により変更可能であったとしても、Ｐ
ＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１
３は通常数百μｍから数千μｍの大きさであるために、
基本ゲートセルのみでＰＭＯＳトランジスタ１２および
ＮＭＯＳトランジスタ１３を駆動するのは出力端子のス
イッチング時間がかかりすぎて実質的に無理である。従
って、ＰＭＯＳトランジスタ１２およびＮＭＯＳトラン
ジスタ１３を駆動するために新たなゲートを追加する必
要があり、そのため拡散に要する期間が長くなりカスタ
ムＬＳＩの開発日程に重大な影響をおよぼす欠点があっ
た。
の高集積化はめざましく、大規模になる一方である。高
集積化にともない大規模セルとよばれる機能単位の半導
体集積回路を１チップ上に集積することによりシステム
オンチップを実現することが可能となってきた。特に、
ＣＰＵコア方式と呼ばれるカスタムＬＳＩは、ＣＰＵ、
ＲＯＭ、ＲＡＭ、Ｉ／Ｏポート、シリアルＩ／Ｏ、およ
びタイマ等のＬＳＩ製造メーカが用意した大規模セルを
組み合わせることにより、また、ＬＳＩ製造メーカが用
意した基本ゲートセルを組み合わせてユーザ独自の回路
（以下、ユーザセルという。）を設計し、ユーザセル
と、ＬＳＩ製造メーカが用意した大規模セルや入力バッ
ファ、および出力バッファを組み合わせることにより、
ユーザは独自の目的にあったマイクロコンピュータを自
由に構成できる。（このようなマイクロコンピュータを
以下、カスタムマイコンという。） このようなカスタムＬＳＩにおいて開発期間の短縮は重
要な課題の一つである。カスタムＬＳＩの製造後に回路
変更等が必要になった場合、変更内容等にもよるが、基
本ゲートセルの組合せにより作成されたユーザセル内部
の相互接続を金属配線層により変更するだけで対応でき
る場合がほとんどである。金属配線層の工程は拡散工程
の後半であるから短期間で変更に対する対応が可能であ
るため、カスタムＬＳＩの開発期間に対する影響はわず
かである。しかし、回路変更にともない入力端子を入出
力端子に変更したい場合、たとえユーザセル内部の相互
接続が金属配線層により変更可能であったとしても、Ｐ
ＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ１
３は通常数百μｍから数千μｍの大きさであるために、
基本ゲートセルのみでＰＭＯＳトランジスタ１２および
ＮＭＯＳトランジスタ１３を駆動するのは出力端子のス
イッチング時間がかかりすぎて実質的に無理である。従
って、ＰＭＯＳトランジスタ１２およびＮＭＯＳトラン
ジスタ１３を駆動するために新たなゲートを追加する必
要があり、そのため拡散に要する期間が長くなりカスタ
ムＬＳＩの開発日程に重大な影響をおよぼす欠点があっ
た。
【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、入力端子を入出力端子に変更可能な入力保護
回路を有する半導体集積回路を提供することにある。
とにより、入力端子を入出力端子に変更可能な入力保護
回路を有する半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、ボンディング
パッドと、ドレインが前記ボンディングパッドに接続さ
れソースが電源電位に接続されたＰチャネルＭＯＳトラ
ンジスタおよびドレインが前記ボンディングパッドに接
続されソースが接地電位に接続されたＮチャネルＭＯＳ
トランジスタを含むバッファ回路とを備えた半導体集積
回路において、前記バッファ回路は、前記ＰチャネルＭ
ＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジ
スタのゲートを駆動する２入力２出力の組合せ論理回路
を含み、前記バッファ回路を入力回路として使用すると
きは、前記組合せ論理回路の入力に電源電位または接地
電位を金属配線層を介して入力し、前記ボンディングパ
ットに加わる電圧が所定の範囲を超えたときに前記Ｐチ
ャネルＭＯＳトランジスタのソースに接続された電源電
位または前記ＮチャネルＭＯＳトランジスタのソースに
接続された接地電位から前記ボンディングパッドに電流
が流れ込む構成であり、前記バッファ回路を出力回路と
して使用するときは、前記組み合せ論理回路の入力に内
部回路からの出力信号を金属配線層を介して入力し、前
記出力信号に応答した信号を前記ボンディングパッドか
ら出力する構成であることを特徴とする。
パッドと、ドレインが前記ボンディングパッドに接続さ
れソースが電源電位に接続されたＰチャネルＭＯＳトラ
ンジスタおよびドレインが前記ボンディングパッドに接
続されソースが接地電位に接続されたＮチャネルＭＯＳ
トランジスタを含むバッファ回路とを備えた半導体集積
回路において、前記バッファ回路は、前記ＰチャネルＭ
ＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジ
スタのゲートを駆動する２入力２出力の組合せ論理回路
を含み、前記バッファ回路を入力回路として使用すると
きは、前記組合せ論理回路の入力に電源電位または接地
電位を金属配線層を介して入力し、前記ボンディングパ
ットに加わる電圧が所定の範囲を超えたときに前記Ｐチ
ャネルＭＯＳトランジスタのソースに接続された電源電
位または前記ＮチャネルＭＯＳトランジスタのソースに
接続された接地電位から前記ボンディングパッドに電流
が流れ込む構成であり、前記バッファ回路を出力回路と
して使用するときは、前記組み合せ論理回路の入力に内
部回路からの出力信号を金属配線層を介して入力し、前
記出力信号に応答した信号を前記ボンディングパッドか
ら出力する構成であることを特徴とする。
【００１０】
【作用】２入力２出力の組合せ論理回路は、ＰＭＯＳト
ランジスタのゲート電位を「ハイ」レベルに、ＮＭＯＳ
トランジスタのゲート電位を「ロー」レベルにするの
で、これらＰ、ＮＭＯＳトランジスタは共に遮断状態と
なり保護素子として機能し、ボンディングパッドは入力
端子として動作する。そして、金属配線層を変えて入力
に内部回路の信号を与えるようにすることにより、Ｐ、
ＮＭＯＳトランジスタのゲート電位は内部回路の信号に
対応して変化し、ボンディングパッドを入出力端子とし
て用いることが可能となる。
ランジスタのゲート電位を「ハイ」レベルに、ＮＭＯＳ
トランジスタのゲート電位を「ロー」レベルにするの
で、これらＰ、ＮＭＯＳトランジスタは共に遮断状態と
なり保護素子として機能し、ボンディングパッドは入力
端子として動作する。そして、金属配線層を変えて入力
に内部回路の信号を与えるようにすることにより、Ｐ、
ＮＭＯＳトランジスタのゲート電位は内部回路の信号に
対応して変化し、ボンディングパッドを入出力端子とし
て用いることが可能となる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の第一実施例の要部を示す回
路図で、入力端子回りの回路図を示す。
路図で、入力端子回りの回路図を示す。
【００１３】本第一実施例は、ボンディングパッド１１
と、ドレインがボンディングパッド１１に接続されソー
スが電源電位ＶＣＣに接続されたＰＭＯＳトランジスタ
１２と、ドレインがボンディングパッド１１に接続され
ソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジ
スタ１３と、入力がボンディングパッド１１に接続され
出力が内部回路に接続されたインバータ１４とを含む半
導体集積回路において、本発明の特徴とするところの、
ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ
１３のゲートを駆動する２入力２出力の組合せ論理回路
１５を含み、組合せ論理回路１５は、金属配線層による
入力１８が接地電位ＧＮＤに接続され出力がＰＭＯＳト
ランジスタ１２のゲートに接続されたインバータ１６
と、金属配線層による入力１９が電源電位ＶＣＣに接続
され出力がＮＭＯＳトランジスタ１３のゲートに接続さ
れたインバータ１７とを含んでいる。
と、ドレインがボンディングパッド１１に接続されソー
スが電源電位ＶＣＣに接続されたＰＭＯＳトランジスタ
１２と、ドレインがボンディングパッド１１に接続され
ソースが接地電位ＧＮＤに接続されたＮＭＯＳトランジ
スタ１３と、入力がボンディングパッド１１に接続され
出力が内部回路に接続されたインバータ１４とを含む半
導体集積回路において、本発明の特徴とするところの、
ＰＭＯＳトランジスタ１２およびＮＭＯＳトランジスタ
１３のゲートを駆動する２入力２出力の組合せ論理回路
１５を含み、組合せ論理回路１５は、金属配線層による
入力１８が接地電位ＧＮＤに接続され出力がＰＭＯＳト
ランジスタ１２のゲートに接続されたインバータ１６
と、金属配線層による入力１９が電源電位ＶＣＣに接続
され出力がＮＭＯＳトランジスタ１３のゲートに接続さ
れたインバータ１７とを含んでいる。
【００１４】次に、本第一実施例の動作について説明す
る。
る。
【００１５】インバータ１６に対する入力１８は接地電
位ＧＮＤであるので、インバータ１６の出力は「ハイ」
レベルでありＰＭＯＳトランジスタ１２は遮断状態であ
る。また、インバータ１７に対する入力１９は電源電位
ＶＣＣであるので、インバータ１７の出力は「ロウ」レ
ベルでありＮＭＯＳトランジスタ１３は遮断状態であ
る。
位ＧＮＤであるので、インバータ１６の出力は「ハイ」
レベルでありＰＭＯＳトランジスタ１２は遮断状態であ
る。また、インバータ１７に対する入力１９は電源電位
ＶＣＣであるので、インバータ１７の出力は「ロウ」レ
ベルでありＮＭＯＳトランジスタ１３は遮断状態であ
る。
【００１６】すなわち、図１に示す状態では、ＰＭＯＳ
トランジスタ１２およびＮＭＯＳトランジスタ１３は共
に遮断状態であり、インバータ１４はボンディングパッ
ド１１に印加された電位にしたがって動作する。
トランジスタ１２およびＮＭＯＳトランジスタ１３は共
に遮断状態であり、インバータ１４はボンディングパッ
ド１１に印加された電位にしたがって動作する。
【００１７】さて、回路変更が必要になり、入出力端子
として動作させたい場合、インバータ１６に対する接地
電位ＧＮＤの入力１８およびインバータ１７に対する電
源電位ＶＣＣの入力１９を切断し、内部回路からの出力
信号をインバータ１６および１７に入力することによ
り、ボンディングパッド１１を入出力端子として動作さ
せることが可能となる。
として動作させたい場合、インバータ１６に対する接地
電位ＧＮＤの入力１８およびインバータ１７に対する電
源電位ＶＣＣの入力１９を切断し、内部回路からの出力
信号をインバータ１６および１７に入力することによ
り、ボンディングパッド１１を入出力端子として動作さ
せることが可能となる。
【００１８】図２は本発明の第二実施例の要部を示す回
路図で、入力端子回りの回路図を示す。
路図で、入力端子回りの回路図を示す。
【００１９】本第二実施例は、図１の第一実施例におい
て、本発明の特徴とするところの、組合せ論理回路１５
を組合せ論理回路２０に代えたものである。そして、組
合せ論理回路２０は、金属配線層による一方の入力２４
が開放され他方の入力２５が接地電位ＧＮＤに接続され
出力がＰＭＯＳトランジスタ１２のゲートに接続された
ナンドゲート２１と、入力が入力２５に接続されたイン
バータ２３と、二つの入力がそれぞれ入力２４とインバ
ータ２３の出力に接続され出力がＮＭＯＳトランジスタ
１３のゲートに接続されたノアゲート２２とを含んでい
る。
て、本発明の特徴とするところの、組合せ論理回路１５
を組合せ論理回路２０に代えたものである。そして、組
合せ論理回路２０は、金属配線層による一方の入力２４
が開放され他方の入力２５が接地電位ＧＮＤに接続され
出力がＰＭＯＳトランジスタ１２のゲートに接続された
ナンドゲート２１と、入力が入力２５に接続されたイン
バータ２３と、二つの入力がそれぞれ入力２４とインバ
ータ２３の出力に接続され出力がＮＭＯＳトランジスタ
１３のゲートに接続されたノアゲート２２とを含んでい
る。
【００２０】次に、本第二実施例の動作について説明す
る。ナンドゲート２１およびインバータ２３の共通の入
力２５は接地電位ＧＮＤであり、また、ナンドゲート２
１およびノアゲート２２に対する共通の入力２４はオー
プンであるので、ナンドゲート２１の出力は「ハイ」レ
ベルでありＰＭＯＳトランジスタ１２は遮断状態、ま
た、ノアゲート２２の出力は「ロウ」レベルでありＮＭ
ＯＳトランジスタ１３は遮断状態である。
る。ナンドゲート２１およびインバータ２３の共通の入
力２５は接地電位ＧＮＤであり、また、ナンドゲート２
１およびノアゲート２２に対する共通の入力２４はオー
プンであるので、ナンドゲート２１の出力は「ハイ」レ
ベルでありＰＭＯＳトランジスタ１２は遮断状態、ま
た、ノアゲート２２の出力は「ロウ」レベルでありＮＭ
ＯＳトランジスタ１３は遮断状態である。
【００２１】すなわち、図２に示す状態では、ＰＭＯＳ
トランジスタ１２およびＮＭＯＳトランジスタ１３は共
に遮断状態であり、インバータ１４はボンディングパッ
ド１１に印加された電位にしたがって動作する。
トランジスタ１２およびＮＭＯＳトランジスタ１３は共
に遮断状態であり、インバータ１４はボンディングパッ
ド１１に印加された電位にしたがって動作する。
【００２２】さて、回路変更が必要になり、入出力端子
として動作させたい場合、ナンドゲート２１およびイン
バータ２３の共通の入力２５の接地電位ＧＮＤとの接続
を切断し、かつ、入力２４および２５に内部回路からの
信号を入力することにより、ボンディングパッド１１を
出力端子として動作させることが可能となる。
として動作させたい場合、ナンドゲート２１およびイン
バータ２３の共通の入力２５の接地電位ＧＮＤとの接続
を切断し、かつ、入力２４および２５に内部回路からの
信号を入力することにより、ボンディングパッド１１を
出力端子として動作させることが可能となる。
【００２３】
【発明の効果】以上説明したように、本発明は、カスタ
ムＬＳＩの製造後に金属配線層による回路変更が必要に
なりかつ入力端子を入出力端子に変更する必要がある場
合、金属配線層により変更が可能なため、カスタムＬＳ
Ｉの開発期間に対する影響を少なくできる効果がある。
ムＬＳＩの製造後に金属配線層による回路変更が必要に
なりかつ入力端子を入出力端子に変更する必要がある場
合、金属配線層により変更が可能なため、カスタムＬＳ
Ｉの開発期間に対する影響を少なくできる効果がある。
【図１】本発明の第一実施例の要部を示す回路図。
【図２】本発明の第二実施例の要部を示す回路図。
【図３】従来例の要部を示す回路図。
１１ ボンディングパッド １２ ＰＭＯＳトランジスタ １３ ＮＭＯＳトランジスタ １４、１６、１７、２３ インバータ １５、２０ 組合せ論理回路 １８、１９、２４、２５ 入力 ２１ ナンドゲート ２２ ノアゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/82 H03K 19/003 H03K 19/0175
Claims (1)
- 【請求項１】 ボンディングパッドと、ドレインが前記
ボンディングパッドに接続されソースが電源電位に接続
されたＰチャネルＭＯＳトランジスタおよびドレインが
前記ボンディングパッドに接続されソースが接地電位に
接続されたＮチャネルＭＯＳトランジスタを含むバッフ
ァ回路とを備えた半導体集積回路において、前記バッファ回路は、 前記ＰチャネルＭＯＳトランジス
タおよび前記ＮチャネルＭＯＳトランジスタのゲートを
駆動する２入力２出力の組合せ論理回路を含み、前記バッファ回路を入力回路として使用するときは、 前
記組合せ論理回路の入力に電源電位または接地電位を金
属配線層を介して入力し、前記ボンディングパットに加
わる電圧が所定の範囲を超えたときに前記ＰチャネルＭ
ＯＳトランジスタのソースに接続された電源電位または
前記ＮチャネルＭＯＳトランジスタのソースに接続され
た接地電位から前記ボンディングパッドに電流が流れ込
む構成であり、 前記バッファ回路を出力回路として使用するときは、前
記組み合せ論理回路の入力に内部回路からの出力信号を
金属配線層を介して入力し、前記出力信号に応答した信
号を前記ボンディングパッドから出力する 構成であるこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303465A JP3039053B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303465A JP3039053B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05145031A JPH05145031A (ja) | 1993-06-11 |
| JP3039053B2 true JP3039053B2 (ja) | 2000-05-08 |
Family
ID=17921295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303465A Expired - Lifetime JP3039053B2 (ja) | 1991-11-19 | 1991-11-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039053B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3728356B2 (ja) * | 1996-11-05 | 2005-12-21 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1991
- 1991-11-19 JP JP3303465A patent/JP3039053B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05145031A (ja) | 1993-06-11 |
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