JPH08307238A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 出力ＭＯＳＦＥＴの動作特性に影響を与える
ことなく、ハイインピーダンス出力時又は電源切断時に
おけるリーク電流の流れ込みを防止する。この結果、出
力バッファの出力端子が共通結合されるバスの信号形態
に関する制約を解く。 【構成】 出力バッファＯＢにおいて、電源電圧と出力
ＭＯＳＦＥＴＰ１のウェル領域との間に、選択的にオン
状態とされるＰチャンネルＭＯＳＦＥＴＰ２を設け、Ｆ
ＥＴＰ２のゲート及びドレイン間に、ＦＥＴＰ２と相補
的条件で選択的にオン状態とされるＰチャンネルＭＯＳ
ＦＥＴＰ３を設ける。ロウレベル又はハイレベル出力時
には、ＦＥＴＰ２をオン状態として出力ＦＥＴＰ１のウ
ェル電位を回路の電源電圧まで充分に引き上げ、ハイイ
ンピーダンス出力時又は電源切断時には、ＦＥＴＰ３を
介してＦＥＴＰ２をダイオード形態とし、出力端子ＯＵ
Ｔから電源電圧供給ノードに対するリーク電流の流入経
路を断つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、Ｐチャンネル型の出力ＭＯＳＦＥＴ又はプルアッ
プＭＯＳＦＥＴを含むトライステート型出力バッファな
らびにこれをを含む大規模集積回路装置に利用して特に
有効な技術に関する。

【０００２】

【従来の技術】図６に例示されるように、電源電圧ＶＣ
Ｃと出力端子ＯＵＴとの間に設けられ出力制御信号ＤＯ
Ｃ及び内部出力信号ＤＯがともにハイレベルとされると
き選択的にオン状態とされるＰチャンネル型の出力ＭＯ
ＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。
この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）Ｐ７を含むいわゆるＣ
ＭＯＳ（相補ＭＯＳ）型の出力バッファＯＢがある。ま
た、図６のような出力バッファＯＢを複数個備えるゲー
トアレイ等の大規模集積回路装置があり、例えば図５に
示されるように、ｍ個の大規模集積回路装置ＬＳＩ１〜
ＬＳＩｍを構成するｎ個の出力バッファＯＢ１１〜ＯＢ
１ｎないしＯＢｍ１〜ＯＢｍｎの出力端子をバスＢＵＳ
の対応するビットに共通結合してなるデジタルシステム
がある。

【０００３】図６において、出力バッファＯＢは、いわ
ゆるトライステート型の出力バッファとされ、上記出力
ＭＯＳＦＥＴＰ７に加えて、出力端子ＯＵＴと接地電位
ＧＮＤとの間に設けられ出力制御信号ＤＯＣがハイレベ
ルとされかつ内部出力信号ＤＯがロウレベルとされるこ
とで選択的にオン状態とされるＮチャンネル型の出力Ｍ
ＯＳＦＥＴＮ７を含む。この出力ＭＯＳＦＥＴＮ７は、
出力制御信号ＤＯＣがロウレベルとされるとき、出力Ｍ
ＯＳＦＥＴＰ７とともにオフ状態とされ、これを受けて
出力端子ＯＵＴがいわゆるハイインピーダンス状態とさ
れる。

【０００４】ところで、出力バッファＯＢを構成する出
力ＭＯＳＦＥＴＰ７の基板部となるＮチャンネル型のウ
ェル領域は、通常、出力バッファＯＢが搭載される大規
模集積回路装置の高電位側電源電圧つまり電源電圧ＶＣ
Ｃに結合される。また、出力ＭＯＳＦＥＴＰ７には、そ
のドレインとなるＰ型拡散層をアノードとしＮ型ウェル
領域をカソードとする寄生ダイオードＤＰが寄生する。
したがって、出力バッファＯＢの出力端子ＯＵＴがバス
ＢＵＳの対応するビットに共通結合されしかも３Ｖ（ボ
ルト）及び５Ｖといった異なる電位の電源電圧ＶＣＣを
動作電源とする大規模集積回路装置が混在する図５のシ
ステムでは、３Ｖの電源電圧ＶＣＣを動作電源とする大
規模集積回路装置の出力バッファＯＢがハイインピーダ
ンス状態にありかつバスＢＵＳの対応するビットに５Ｖ
の電源電圧ＶＣＣを動作電源とする大規模集積回路装置
の出力バッファＯＢからハイレベルが出力される場合に
おいて、図６に点線で示されるようなリーク電流ＩＬが
ハイインピーダンス状態にある出力バッファＯＢの出力
ＭＯＳＦＥＴＰ７の寄生ダイオードＤＰを介して対応す
る大規模集積回路装置の電源電圧ＶＣＣに流れ込む。こ
の結果、出力バッファＯＢの出力端子ＯＵＴが共通結合
されるバスＢＵＳの信号形態が制約を受け、デジタルシ
ステムとしてのシステム柔軟性が低下するものとなる。

【０００５】つまり、電源電圧電位の異なる大規模集積
回路装置が混在する図５のシステムでは、ハイインピー
ダンス状態にある出力バッファＯＢの電源電圧の電位を
ＶＣＣとしその出力ＭＯＳＦＥＴＰ７に寄生する寄生ダ
イオードＤＰの順方向電圧をＶｆｐとするとき、出力端
子ＯＵＴつまりバスＢＵＳの対応するビットに、 Ｖｘ＞ＶＣＣ＋Ｖｆｐ なる外部電圧Ｖｘが印加されることで選択的にリーク電
流ＩＬの流れ込みが発生する訳であるが、このことは、
バスＢＵＳに結合されるいずれかの大規模集積回路装置
が電源切断状態にありかつバスＢＵＳの対応するビット
に、 Ｖｙ＞Ｖｆｐ なる外部電圧Ｖｙが印加された場合でも同様に発生す
る。

【０００６】これに対処するため、例えば、日経マグロ
ウヒル社発行『日経マイクロデバイス』１９９２年１０
月号の第８３頁ないし第８８頁には、図７に例示される
ように、出力端子ＯＵＴにおける外部電圧の電位がロウ
レベルのときはＰチャンネルＭＯＳＦＥＴＰ８をオン状
態として出力ＭＯＳＦＥＴＰ７のウェル領域を電源電圧
ＶＣＣにチャージし、上記Ｖｘのような高電位とされる
ときはＭＯＳＦＥＴＰ８をオフ状態として出力ＭＯＳＦ
ＥＴＰ７のウェル領域をフローティング状態とし、電源
電圧ＶＣＣに対するリーク電流ＩＬの流れ込みを防止す
る方法が提示されている。また、特開平５−２５９８８
３号には、図８に例示されるように、電源電圧ＶＣＣと
出力端子ＯＵＴとの間に設けられたＰチャンネル型のプ
ルアップＭＯＳＦＥＴＰＥを含む出力バッファＯＢに、
そのアノードが電源電圧ＶＣＣに結合されそのカソード
がプルアップＭＯＳＦＥＴＰＥのウェル領域に結合され
るダイオードＤ３を追加することで、同様にハイインピ
ーダンス出力時又は電源切断時におけるリーク電流ＩＬ
を阻止する方法が提示されている。

【０００７】

【発明が解決しようとする課題】ところが、図７の方法
を採った場合、出力ＭＯＳＦＥＴＰ７のウェル電位が出
力端子ＯＵＴにおける外部電圧の電位に左右されるた
め、出力ＭＯＳＦＥＴＰ７の動作特性が不安定になると
ともに、外部電圧の電位によっては出力ＭＯＳＦＥＴＰ
７のウェル領域が完全なフローティング状態となり、ラ
ッチアップの危険性もある。また、図８の方法を採った
場合、ダイオードＤ３が設けられることで電源電圧ＶＣ
Ｃに対するリーク電流ＩＬの流れ込みを防止することは
できるが、通常時においてプルアップＭＯＳＦＥＴＰＥ
のウェル電位がダイオードＤ３の順方向電圧分だけ低く
なり、結果的にその動作特性が影響を受ける。

【０００８】この発明の目的は、出力ＭＯＳＦＥＴ又は
プルアップＭＯＳＦＥＴの動作特性に影響を与えること
なく、ハイインピーダンス出力時又は電源切断時におけ
るリーク電流の流れ込みを防止することにある。この発
明の他の目的は、出力バッファの出力端子が共通結合さ
れるバスの信号形態に関する制約を解き、出力バッファ
を含むデジタルシステムのシステム柔軟性を高めること
にある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、回路の電源電圧及び出力端子
間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又は
プルアップＭＯＳＦＥＴを含むトライステート型出力バ
ッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又
はプルアップＭＯＳＦＥＴのウェル領域との間に、バッ
ファ制御信号の有効レベルを受けて選択的にオン状態と
されるＰチャンネル型の第２のＭＯＳＦＥＴを設け、第
２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭ
ＯＳＦＥＴとは相補的条件で選択的にオン状態とされる
Ｐチャンネル型の第３のＭＯＳＦＥＴを設ける。

【００１１】

【作用】上記した手段によれば、ロウレベル出力状態又
はハイレベル出力状態では、バッファ制御信号を有効レ
ベルとし第２のＭＯＳＦＥＴをオン状態として、出力Ｍ
ＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を
回路の電源電圧まで充分に引き上げ、ハイインピーダン
ス出力状態又は電源切断状態では、バッファ制御信号を
無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥ
Ｔによりダイオード形態として、電源電圧供給ノードに
対するリーク電流の流入経路を断つことができる。この
結果、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの
動作特性に影響を与えることなく、ハイインピーダンス
出力時又は電源切断時におけるリーク電流の流れ込みを
防止することができるため、複数の出力バッファの出力
端子が共通結合されるバスの信号形態に関する制約を解
き、出力バッファを含むデジタルシステムのシステム柔
軟性を高めることができる。

【００１２】

【実施例】図１には、この発明が適用された出力バッフ
ァＯＢの一実施例の基本的回路図が示され、図２には、
その一実施例の信号波形図が示されている。これらの図
をもとに、まずこの実施例の出力バッファＯＢの基本的
回路構成と動作ならびにその特徴について説明する。な
お、この実施例の出力バッファＯＢは、特に制限されな
いが、ゲートアレイ等の大規模集積回路装置に搭載さ
れ、図１の各回路素子は、大規模集積回路装置に搭載さ
れる他の回路素子とともに、単結晶シリコンのような１
個の半導体基板上に形成される。以下の回路図におい
て、そのチャンネル（バックゲート）部に矢印が付され
るＭＯＳＦＥＴはＰチャンネル型であり、矢印の付され
ないＮチャンネルＭＯＳＦＥＴと区別して示される。ま
た、図示されるバイポーラトランジスタは、すべてＮＰ
Ｎ型トランジスタである。

【００１３】図１において、この実施例の出力バッファ
ＯＢは、電源電圧ＶＣＣ（第１の電源電圧）と出力端子
ＯＵＴとの間に設けられるＰチャンネル型（第１導電
型）の出力ＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）
と、出力端子ＯＵＴと接地電位ＧＮＤとの間に設けられ
るＮチャンネル型の出力ＭＯＳＦＥＴＮ１とを含む。こ
のうち、出力ＭＯＳＦＥＴＰ１のゲートには、出力駆動
信号ＤＳＰが供給され、出力ＭＯＳＦＥＴＮ１のゲート
には、出力駆動信号ＤＳＮが供給される。

【００１４】ここで、出力駆動信号ＤＳＰは、図２に例
示されるように、“Ｈ”つまりハイレベル出力時におい
て接地電位ＧＮＤのようなロウレベルとされ、“Ｌ”つ
まりロウレベル出力時及びＨｚつまりハイインピーダン
ス出力時には電源電圧ＶＣＣのようなハイレベルとされ
る。また、出力駆動信号ＤＳＮは、ハイレベル出力時及
びハイインピーダンス出力時においてロウレベルとさ
れ、ロウレベル出力時においてハイレベルとされる。出
力バッファＯＢを搭載する大規模集積回路装置の動作電
源が切断状態にあるとき、電源電圧ＶＣＣは接地電位Ｇ
ＮＤとともに０Ｖとなり、出力駆動信号ＤＳＰ及びＤＳ
Ｎはともにロウレベルとされる。

【００１５】出力バッファＯＢを搭載する大規模集積回
路装置が電源投入状態にあり、出力駆動信号ＤＳＰ及び
ＤＳＮがともに接地電位ＧＮＤのようなロウレベルとさ
れるとき、出力バッファＯＢでは、Ｐチャンネル型の出
力ＭＯＳＦＥＴＰ１がオン状態とされ、Ｎチャンネル型
の出力ＭＯＳＦＥＴＮ１はオフ状態とされる。したがっ
て、出力端子ＯＵＴには、図２に例示されるように、出
力ＭＯＳＦＥＴＰ１を介して電源電圧ＶＣＣのようなハ
イレベルが出力される。

【００１６】一方、出力駆動信号ＤＳＰ及びＤＳＮがと
もに電源電圧ＶＣＣのようなハイレベルとされるとき、
出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦ
ＥＴＰ１はオフ状態とされ、代わってＮチャンネル型の
出力ＭＯＳＦＥＴＮ１がオン状態とされる。したがっ
て、出力端子ＯＵＴには、出力ＭＯＳＦＥＴＮ１を介し
て接地電位ＧＮＤのようなロウレベルが出力される。

【００１７】次に、出力駆動信号ＤＳＰが電源電圧ＶＣ
Ｃのようなハイレベルとされ出力駆動信号ＤＳＮが接地
電位ＧＮＤのようなロウレベルとされるとき、出力バッ
ファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１
及びＮチャンネル型の出力ＭＯＳＦＥＴＮ１がともにオ
フ状態とされる。したがって、出力端子ＯＵＴは、ハイ
インピーダンス状態となり、その電位は、例えば出力端
子ＯＵＴに共通結合された他の出力バッファの出力電位
に応じたものとなる。

【００１８】ところで、Ｐチャンネル型の出力ＭＯＳＦ
ＥＴＰ１には、周知のように、そのドレインとなるＰ型
拡散層をアノードとしその基板部となるＮ型ウェル領域
をカソードとする寄生ダイオードＤＰが寄生する。この
ため、図２に例示されるように、出力バッファＯＢのハ
イインピーダンス出力時に、例えばバスの対応するビッ
トに共通結合された他の出力バッファから出力端子ＯＵ
Ｔに対して、 Ｖｘ＞ＶＣＣ＋Ｖｆｐ なる外部電圧Ｖｘが印加された場合、出力バッファＯＢ
の寄生ダイオードＤＰを介して電源電圧ＶＣＣにリーク
電流が流れ込む。なお、ＶＣＣは電源電圧ＶＣＣの電位
を示し、Ｖｆｐは寄生ダイオードＤＰの順方向電圧を示
す。

【００１９】これに対処するため、この実施例の出力バ
ッファＯＢでは、電源電圧ＶＣＣと出力ＭＯＳＦＥＴＰ
１のウェル領域つまり内部ノードｎ３との間にＰチャン
ネルＭＯＳＦＥＴＰ２（第２のＭＯＳＦＥＴ）が設けら
れ、さらにこのＭＯＳＦＥＴＰ２のゲート及びドレイン
間にはＰチャンネルＭＯＳＦＥＴＰ３（第３のＭＯＳＦ
ＥＴ）が設けられる。このうち、ＭＯＳＦＥＴＰ２のゲ
ートは、スイッチＳ１の中立端子に結合され、ＭＯＳＦ
ＥＴＰ３のゲートは、スイッチＳ２の中立端子に結合さ
れる。スイッチＳ１のノーマリオン端子は、接地電位Ｇ
ＮＤに結合される。また、スイッチＳ２のノーマリオン
端子は、電源電圧ＶＣＣに結合され、そのノーマリオフ
端子は、接地電位ＧＮＤに結合される。ＭＯＳＦＥＴＰ
２及びＰ３のウェル領域は、ＭＯＳＦＥＴＰ１のウェル
領域に共通結合され、これによってＭＯＳＦＥＴＰ１な
いしＰ３はそのウェル領域を共有するものとなる。な
お、スイッチＳ１及びＳ２は、図２に例示されるよう
に、ともに出力バッファＯＢがハイレベル出力状態又は
ロウレベル出力状態とされ図１及び図２に示されないバ
ッファ制御信号ＯＢＣがハイレベルとされるときオフ状
態とされ、出力バッファＯＢがハイインピーダンス出力
状態又は電源切断状態とされバッファ制御信号ＯＢＣが
ロウレベルとされるときオン状態とされる。

【００２０】出力バッファＯＢがハイレベル出力状態又
はロウレベル出力状態とされスイッチＳ１及びＳ２がと
もにオフ状態とされるとき、出力バッファＯＢでは、Ｍ
ＯＳＦＥＴＰ２のゲートつまり内部ノードｎ１がスイッ
チＳ１のノーマリオン端子を介して接地電位ＧＮＤのよ
うなロウレベルとされ、ＭＯＳＦＥＴＰ３のゲートつま
り内部ノードｎ２はスイッチＳ２のノーマリオン端子を
介して電源電圧ＶＣＣのようなハイレベルとされる。こ
のため、ＭＯＳＦＥＴＰ３はオフ状態となり、ＭＯＳＦ
ＥＴＰ２が完全なオン状態となって、出力ＭＯＳＦＥＴ
Ｐ１のウェル領域つまり内部ノードｎ３の電位は電源電
圧ＶＣＣまで充分に高められる。

【００２１】一方、出力バッファＯＢがハイインピーダ
ンス出力状態とされスイッチＳ１及びＳ２がともにオン
状態とされると、出力バッファＯＢでは、ＭＯＳＦＥＴ
Ｐ３のゲートつまり内部ノードｎ２がスイッチＳ２のノ
ーマリオフ端子を介して接地電位ＧＮＤのようなロウレ
ベルとされる。このため、ＭＯＳＦＥＴＰ３がオン状態
となり、ＭＯＳＦＥＴＰ２は、このＭＯＳＦＥＴＰ３を
介してそのゲート及びドレインが共通結合されること
で、ダイオード形態とされる。言うまでもなく、ＭＯＳ
ＦＥＴＰ２からなるダイオードのアノードは電源電圧Ｖ
ＣＣに結合され、そのカソードは出力ＭＯＳＦＥＴＰ１
のウェル領域つまり内部ノードｎ３に結合される。この
とき、出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノ
ードｎ３の電位は、電荷の放出経路がないために電源電
圧ＶＣＣのままとされるが、出力端子ＯＵＴに図２に例
示されるような高電位の外部電圧Ｖｘが印加された場
合、これが出力ＭＯＳＦＥＴＰ１の寄生ダイオードＤＰ
を介して伝達されるためにその順方向電圧Ｖｆｐ分だけ
低い電位つまりＶｘ−Ｖｆｐに上昇する。

【００２２】しかし、この実施例の出力バッファＯＢで
は、前述のように、ＭＯＳＦＥＴＰ２がそのカソードを
内部ノードｎ３に結合すべくダイオード形態とされるた
め、出力端子ＯＵＴに外部電圧Ｖｘのような高電位が印
加された場合には、ＭＯＳＦＥＴＰ２が完全なオフ状態
となり、これによって出力端子ＯＵＴから電源電圧ＶＣ
Ｃつまり電源電圧供給ノードに対するリーク電流の流入
経路が断たれる。この結果、出力ＭＯＳＦＥＴＰ１の動
作特性に影響を与えることなく、ハイインピーダンス出
力時におけるリーク電流の流れ込みを防止できるため、
複数の出力バッファの出力端子が共通結合されるバスの
信号形態に関する制約を解き、出力バッファを含むデジ
タルシステムのシステム柔軟性を高めることができる。

【００２３】なお、出力バッファＯＢが電源切断状態と
されるとき、ＭＯＳＦＥＴＰ３は、そのゲートがスイッ
チＳ２を介して接地電位ＧＮＤに結合されるものの、す
べての内部ノードが接地電位ＧＮＤのようなロウレベル
とされることで完全なオン状態とはならないが、出力端
子ＯＵＴに例えば出力ＭＯＳＦＥＴＰ１の寄生ダイオー
ドＤＰの順方向電圧Ｖｆｐより充分に高い電位の外部電
圧Ｖｙが印加された場合、これが内部ノードｎ３つまり
そのソースに伝達されるために完全なオン状態となり、
ＭＯＳＦＥＴＰ２をダイオード形態のままとする。この
結果、電源切断時においても、出力ＭＯＳＦＥＴＰ１の
動作特性に影響を与えることなくリーク電流の流れ込み
を防止し、上記効果を得ることができるものとなる。

【００２４】図３には、図１の出力バッファＯＢの第１
の実施例の具体的回路図が示されている。同図をもと
に、出力バッファＯＢの具体的回路構成及び動作につい
て説明する。なお、この実施例の出力バッファＯＢは、
前記図１の実施例を基本的に踏襲するものであるため、
これと異なる部分についてのみ説明を追加する。

【００２５】図３において、出力バッファＯＢを構成す
る出力ＭＯＳＦＥＴＰ１のゲートには、ナンド（ＮＡＮ
Ｄ）ゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰ
が供給され、出力ＭＯＳＦＥＴＮ１のゲートには、ノア
（ＮＯＲ）ゲートＮＯ１の出力信号つまり出力駆動信号
ＤＳＮが供給される。ナンドゲートＮＡ１の一方の入力
端子には、大規模集積回路装置の図示されない前段回路
から所定の内部出力信号ＤＯが供給され、その他方の入
力端子には、大規模集積回路装置の図示されない制御回
路から所定の出力制御信号ＤＯＣが供給される。また、
ノアゲートＮＯ１の一方の入力端子には内部出力信号Ｄ
Ｏが供給され、その他方の入力端子には出力制御信号Ｄ
ＯＣのインバータＶ１による反転信号が供給される。

【００２６】これにより、ナンドゲートＮＡ１の出力信
号つまり出力駆動信号ＤＳＰは、出力制御信号ＤＯＣが
ハイレベルとされかつ内部出力信号ＤＯがハイレベルと
されることで選択的にロウレベルとされ、この出力駆動
信号ＤＳＰのロウレベルを受けて出力ＭＯＳＦＥＴＰ１
が選択的にオン状態とされる。一方、ノアゲートＮＯ１
の出力信号つまり出力駆動信号ＤＳＮは、出力制御信号
ＤＯＣがハイレベルつまりその反転信号がロウレベルと
されかつ内部出力信号ＤＯがロウレベルとされることで
選択的にハイレベルとされ、この出力駆動信号ＤＳＮの
ハイレベルを受けて出力ＭＯＳＦＥＴＮ１が選択的にオ
ン状態とされる。出力制御信号ＤＯＣがロウレベルとさ
れるとき、ナンドゲートＮＡ１の出力信号つまり出力駆
動信号ＤＳＰは内部出力信号ＤＯの論理値に関係なくハ
イレベルに固定され、ノアゲートＮＯ１の出力信号つま
り出力駆動信号ＤＳＮはロウレベルに固定される。この
ため、出力ＭＯＳＦＥＴＰ１及びＮ１はともにオフ状態
となり、これを受けて出力バッファＯＢはハイインピー
ダンス出力状態とされる。

【００２７】次に、出力バッファＯＢを構成するＭＯＳ
ＦＥＴＰ２のゲートつまり内部ノードｎ１は、ダイオー
ドＤ１（第１のダイオード）のカソードに結合され、さ
らにＮチャンネルＭＯＳＦＥＴＮ２を介して接地電位Ｇ
ＮＤに結合される。ダイオードＤ１のアノードは、Ｐチ
ャンネルＭＯＳＦＥＴＰ４（スイッチ手段）を介して電
源電圧ＶＣＣに結合される。ＭＯＳＦＥＴＮ２のウェル
領域は接地電位ＧＮＤに結合され、ＭＯＳＦＥＴＰ４の
ウェル領域は電源電圧ＶＣＣに結合される。また、これ
らのＭＯＳＦＥＴＮ２及びＰ４のゲートには、バッファ
制御信号ＯＢＣのインバータＶ２による反転信号が共通
に供給される。なお、バッファ制御信号ＯＢＣは、出力
バッファＯＢがハイレベル出力状態又はロウレベル出力
状態とされるとき接地電位ＧＮＤのようなロウレベルと
され、ハイインピーダンス出力状態とされるとき電源電
圧ＶＣＣのようなハイレベルとされる。

【００２８】これにより、ＭＯＳＦＥＴＮ２は、出力バ
ッファＯＢがハイレベル出力状態又はロウレベル出力状
態とされバッファ制御信号ＯＢＣがロウレベルとされる
とき選択的にオン状態とされ、図１のスイッチＳ１とし
て作用する。また、ＭＯＳＦＥＴＰ４は、出力バッファ
ＯＢがハイインピーダンス出力状態とされバッファ制御
信号ＯＢＣがハイレベルとされるとき選択的にオン状態
とされ、ＭＯＳＦＥＴＰ２のゲート電位つまり内部ノー
ドｎ１における電位のロウレベルからハイレベルへの変
化を補助し、高速化する。このとき、ダイオードＤ１
は、出力端子ＯＵＴに高電位の外部電圧Ｖｘが印加され
たことによるリーク電流がＭＯＳＦＥＴＰ４を介して電
源電圧ＶＣＣに流れ込むのを阻止すべく作用する。ＭＯ
ＳＦＥＴＮ２がオン状態とされＭＯＳＦＥＴＰ４がオフ
状態とされるとき、内部ノードｎ１はロウレベルとさ
れ、ＭＯＳＦＥＴＰ２がオン状態とされる。また、ＭＯ
ＳＦＥＴＮ２がオフ状態とされＭＯＳＦＥＴＰ４がオン
状態とされるとき、ＭＯＳＦＥＴＰ２は、前述のよう
に、ＭＯＳＦＥＴＰ３がオン状態とされることでダイオ
ード形態とされ、オフ状態とされる。この結果、ＭＯＳ
ＦＥＴＰ４は、ＭＯＳＦＥＴＰ２とは相補的条件で選択
的にオン状態とされるものとなる。

【００２９】一方、ＭＯＳＦＥＴＰ３のゲートつまり内
部ノードｎ２は、ＰチャンネルＭＯＳＦＥＴＰ５を介し
て電源電圧ＶＣＣに結合されるとともに、Ｎチャンネル
ＭＯＳＦＥＴＮ３を介して接地電位ＧＮＤに結合され
る。このうち、ＭＯＳＦＥＴＰ５のウェル領域は、電源
電圧ＶＣＣに結合され、ＭＯＳＦＥＴＮ３のウェル領域
は、接地電位ＧＮＤに結合される。また、これらのＭＯ
ＳＦＥＴＰ５及びＮ３のゲートには、前記バッファ制御
信号ＯＢＣが共通に供給される。

【００３０】これにより、ＭＯＳＦＥＴＰ５は、出力バ
ッファＯＢがハイレベル出力状態又はロウレベル出力状
態とされバッファ制御信号ＯＢＣがロウレベルとされる
とき選択的にオン状態となり、ＭＯＳＦＥＴＮ３は、出
力バッファＯＢがハイインピーダンス出力状態とされバ
ッファ制御信号ＯＢＣがハイレベルとされるとき選択的
にオン状態となって、図１のスイッチＳ２として作用す
る。なお、ＭＯＳＦＥＴＰ５には、そのドレインとなる
Ｐ型拡散層をアノードとしその基板部となるＮ型ウェル
領域をカソードとする寄生ダイオードＤ２（第２のダイ
オード）が寄生するが、この寄生ダイオードＤ２は、出
力バッファＯＢが電源切断状態とされＭＯＳＦＥＴＰ５
及びＮ３が完全なオン状態とならない場合でも、内部ノ
ードｎ２の電位を電源切断時の電源電圧ＶＣＣつまり０
Ｖよりその順方向電圧分だけ高い電位に保持し、出力端
子ＯＵＴに外部電圧Ｖｘのような高電位が印加されたと
きＭＯＳＦＥＴＰ３を確実にオン状態とすべく作用す
る。

【００３１】図４には、図１の出力バッファＯＢの第２
の実施例の具体的回路図が示されている。なお、この実
施例の出力バッファＯＢは、前記図３の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。

【００３２】図４において、この実施例の出力バッファ
ＯＢは、電源電圧ＶＣＣ及び出力端子ＯＵＴ間に設けら
れる出力トランジスタＴ１と、出力端子ＯＵＴ及び接地
電位ＧＮＤ間に設けられる出力トランジスタＴ２とを含
む。このうち、出力トランジスタＴ１のベースには、イ
ンバータＶ３及びＶ４とＰチャンネルＭＯＳＦＥＴＰ６
及びＮチャンネルＭＯＳＦＥＴＮ４からなるもう１個の
インバータとを介してナンドゲートＮＡ１の出力信号が
供給される。また、出力トランジスタＴ２のベースは、
ＮチャンネルＭＯＳＦＥＴＮ５のソース及びＮチャンネ
ルＭＯＳＦＥＴＮ６のドレインに結合される。ＭＯＳＦ
ＥＴＮ５のドレインは抵抗Ｒ１を介して電源電圧ＶＣＣ
に結合され、そのゲートはインバータＶ６の出力端子に
結合される。また、ＭＯＳＦＥＴＮ６のソースは接地電
位ＧＮＤに結合され、そのゲートはインバータＶ６の入
力端子つまりインバータＶ５の出力端子に結合される。
インバータＶ５の入力端子は、ノアゲートＮＯ１の出力
端子に結合される。

【００３３】これらのことから、出力トランジスタＴ１
は、ナンドゲートＮＡ１の出力信号がロウレベルとされ
るとき、つまりは出力制御信号ＤＯＣ及び内部出力信号
ＤＯがともにハイレベルとされるとき選択的にオン状態
とされ、出力端子ＯＵＴにおける出力信号のレベルを比
較的急速に電源電圧ＶＣＣよりそのベースエミッタ電圧
分だけ低いハイレベルとする。また、出力トランジスタ
Ｔ２は、ノアゲートＮＯ１の出力信号がハイレベルとさ
れるとき、つまりは出力制御信号ＤＯＣがハイレベルと
されかつ内部出力信号ＤＯがロウレベルとされるとき選
択的にオン状態とされ、出力端子ＯＵＴにおける出力信
号のレベルをほぼ接地電位ＧＮＤに近いロウレベルとす
る。出力制御信号ＤＯＣがロウレベルとされるとき、出
力トランジスタＴ１及びＴ２は内部出力信号ＤＯの論理
値に関係なくオフ状態とされ、出力バッファＯＢの出力
端子ＯＵＴはハイインピーダンス状態とされる。

【００３４】この実施例において、出力バッファＯＢ
は、さらに、電源電圧ＶＣＣと出力端子ＯＵＴとの間に
設けられるＰチャンネルＭＯＳＦＥＴＰ１を含む。この
ＭＯＳＦＥＴＰ１のゲートは、インバータＶ４の出力端
子に結合され、そのウェル領域は、ＭＯＳＦＥＴＰ２を
介して電源電圧ＶＣＣに結合される。これにより、ＭＯ
ＳＦＥＴＰ１は、ナンドゲートＮＡ１の出力信号がロウ
レベルとされるとき、つまりは出力信号の論理値に応じ
て選択的にかつ出力トランジスタＴ１とともにオン状態
とされ、出力トランジスタＴ１の比較的大きな駆動能力
により比較的急速に電源電圧ＶＣＣよりそのベースエミ
ッタ電圧分だけ低いハイレベルに引き上げられた出力信
号のレベルを電源電圧ＶＣＣまで充分に上昇させ、いわ
ゆるプルアップＭＯＳＦＥＴとして機能する。

【００３５】前述のように、ＭＯＳＦＥＴＰ２は、出力
バッファＯＢがロウレベル出力状態又はハイレベル出力
状態とされバッファ制御信号ＯＢＣがロウレベルとされ
ることで選択的にオン状態となり、プルアップＭＯＳＦ
ＥＴＰ１のウェル電位を電源電圧ＶＣＣに引き上げる。
また、出力バッファＯＢがハイインピーダンス出力状態
又は電源切断状態とされバッファ制御信号ＯＢＣがハイ
レベルとされるときには、ＭＯＳＦＥＴＰ３を介してダ
イオード形態とされ、出力端子ＯＵＴからその寄生ダイ
オードＤＰを介して電源電圧ＶＣＣに流れ込もうとする
リーク電流を阻止する。したがって、この実施例の出力
バッファＯＢにおいても、前記図１及び図３の実施例と
同様に、プルアップＭＯＳＦＥＴＰ１の動作特性に影響
を与えることなく、ハイインピーダンス出力時又は電源
切断時におけるリーク電流の流れ込みを防止することが
できるため、複数の出力バッファＯＢの出力端子ＯＵＴ
が共通結合されるバスの信号形態に関する制約を解き、
出力バッファＯＢを含むデジタルシステムのシステム柔
軟性を高めることができるものとなる。

【００３６】図５には、図１の出力バッファＯＢの一実
施例を示す接続形態図が示されている。同図をもとに、
この実施例の出力バッファＯＢを含む大規模集積回路装
置ならびにデジタルシステムのバス接続形態について説
明する。

【００３７】図５において、この実施例のデジタルシス
テムは、バスＢＵＳを介して結合されるｍ個の大規模集
積回路装置ＬＳＩ１〜ＬＳＩｍを備え、これらの大規模
集積回路装置のそれぞれは、ｎ個の出力バッファＯＢ１
１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎを搭載する。大
規模集積回路装置ＬＳＩ１〜ＬＳＩｍに搭載される出力
バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎ
の入力端子には、対応する内部出力信号ＤＯ１１〜ＤＯ
１ｎないしＤＯｍ１〜ＤＯｍｎがそれぞれ供給され、そ
の出力端子は、バスＢＵＳの対応するビットに順次共通
結合される。また、各大規模集積回路装置に搭載される
ｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１
〜ＯＢｍｎの制御端子はそれぞれ共通結合され、対応す
る出力制御信号ＤＯＣ１〜ＤＯＣｍがそれぞれ共通に供
給される。

【００３８】これにより、大規模集積回路装置ＬＳＩ１
〜ＬＳＩｍの出力バッファＯＢ１１〜ＯＢ１ｎないしＯ
Ｂｍ１〜ＯＢｍｎは、対応する出力制御信号ＤＯＣ１〜
ＤＯＣｍのハイレベルを受けてそれぞれ選択的にしかも
ｎ個ずつ一斉に動作状態とされ、対応する内部出力信号
ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎの論理値
に従ったレベルの出力信号をバスＢＵＳの対応するビッ
トに出力する。

【００３９】この実施例において、大規模集積回路装置
ＬＳＩ１〜ＬＳＩｍに搭載される出力バッファＯＢ１１
〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎは、前記図１，図
３又は図４の出力バッファＯＢからなり、この出力バッ
ファＯＢは、前述のように、その出力端子に前記外部電
圧Ｖｘのような高電位が印加されることにともなうリー
ク電流の流れ込みを防止する機能を持つ。したがって、
例えば図５に示されるように、大規模集積回路装置ＬＳ
Ｉ１の動作電源となる電源電圧ＶＣＣを３Ｖとし、同じ
バスＢＵＳに共通結合される大規模集積回路装置ＬＳＩ
ｍの動作電源となる電源電圧ＶＣＣを５Ｖとしたとして
も、大規模集積回路装置ＬＳＩｍに搭載されハイレベル
出力状態にある出力バッファＯＢｍ１〜ＯＢｍｎから大
規模集積回路装置ＬＳＩ１に搭載されハイインピーダン
ス出力状態又は電源切断状態にある出力バッファＯＢ１
１〜ＯＢ１ｎへのリーク電流の流れ込みは生じない。

【００４０】周知のように、近年、ゲートアレイ等の大
規模集積回路装置においては動作電源の低電圧化が進み
つつあるが、その過程では、異なる電位の電源電圧を動
作電源とする大規模集積回路装置が同一システム内に混
在する可能性も高い。上記のように、本発明の出力バッ
ファＯＢを用いてバスＢＵＳを含むデジタルシステムを
構築することで、バスＢＵＳの信号形態に関する制約を
解き、電源電圧の異なる大規模集積回路装置の混在を許
容できるとともに、同一バスに結合される大規模集積回
路装置を部分的に電源切断状態とすることも可能とな
り、デジタルシステムとしてのシステム柔軟性を高める
ことができるものとなる。

【００４１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）回路の電源電圧及び出力端子間に設けられるＰチ
ャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦ
ＥＴを含むトライステート型出力バッファにおいて、回
路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳ
ＦＥＴのウェル領域との間に、バッファ制御信号の有効
レベルを受けて選択的にオン状態とされるＰチャンネル
型の第２のＭＯＳＦＥＴを設け、この第２のＭＯＳＦＥ
Ｔのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは
相補的条件で選択的にオン状態とされるＰチャンネル型
の第３のＭＯＳＦＥＴを設けることで、ロウレベル出力
状態又はハイレベル出力状態では、バッファ制御信号を
有効レベルとし第２のＭＯＳＦＥＴをオン状態として、
出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル
電位を回路の電源電圧まで充分に引き上げ、ハイインピ
ーダンス出力状態又は電源切断状態では、バッファ制御
信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯ
ＳＦＥＴによりダイオード形態として、電源電圧供給ノ
ードに対するリーク電流の流入経路を断つことができる
という効果が得られる。

【００４２】（２）上記（１）項により、出力ＭＯＳＦ
ＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与
えることなく、ハイインピーダンス出力時又は電源切断
時におけるリーク電流の流れ込みを防止できるという効
果が得られる。 （３）上記（１）項及び（２）項により、複数の出力バ
ッファの出力端子が共通結合されるバスの信号形態に関
する制約を解き、出力バッファを含むデジタルシステム
のシステム柔軟性を高めることができるという効果が得
られる。

【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図２において、内部ノードｎ１〜ｎ３のレベルや出
力駆動信号ＤＳＰ及びＤＳＮならびにスイッチＳ１及び
Ｓ２等との時間関係は、この実施例による制約を受けな
い。図３において、ダイオードＤ２は、寄生ダイオード
ではなく、例えばショットキーバリヤダイオード等から
なる独立の素子としてもよいし、ＭＯＳＦＥＴＰ４及び
ダイオードＤ１は、その位置を互いに入れ換えることが
できる。図４において、ハイレベル出力用の出力トラン
ジスタＴ１を、ＮチャンネルＭＯＳＦＥＴにより実現し
てもよいし、逆にロウレベル出力用の出力トランジスタ
Ｔ２をＮチャンネルＭＯＳＦＥＴにより実現することも
できる。各実施例において、出力バッファＯＢの具体的
回路構成や電源電圧の極性及び絶対値ならびにＭＯＳＦ
ＥＴ及びトランジスタの導電型等は、種々の実施形態を
採りうるし、バス構成も任意である。

【００４４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるゲー
トアレイ等の大規模集積回路装置に搭載される出力バッ
ファに適用した場合について説明したが、それに限定さ
れるものではなく、例えば、出力バッファとして単体で
形成されるものや同様な出力バッファを搭載する各種の
メモリ集積回路装置等にも適用できる。この発明は、少
なくともＰチャンネル型の出力ＭＯＳＦＥＴ又はプルア
ップＭＯＳＦＥＴを含む半導体装置ならびにこのような
半導体装置を含む装置及びシステムに広く適用できる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、回路の電源電圧及び出力端
子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又
はプルアップＭＯＳＦＥＴを含むトライステート型の出
力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥ
Ｔ又はプルアップＭＯＳＦＥＴのウェル領域との間に、
バッファ制御信号の有効レベルを受けて選択的にオン状
態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設
け、この第２のＭＯＳＦＥＴのゲート及びドレイン間
に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン
状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設
けることで、ロウレベル出力状態又はハイレベル出力状
態では、バッファ制御信号を有効レベルとし第２のＭＯ
ＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプル
アップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで
充分に引き上げ、ハイインピーダンス出力状態又は電源
切断状態では、バッファ制御信号を無効レベルとし第２
のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード
形態として、電源電圧供給ノードに対するリーク電流の
流入経路を断つことができる。この結果、出力ＭＯＳＦ
ＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与
えることなく、ハイインピーダンス出力時又は電源切断
時におけるリーク電流の流れ込みを防止することができ
るため、複数の出力バッファの出力端子が共通結合され
るバスの信号形態に関する制約を解き、出力バッファを
含むデジタルシステムのシステム柔軟性を高めることが
できる。

【図面の簡単な説明】

【図１】この発明が適用された出力バッファの一実施例
を示す基本的回路図である。

【図２】図１の出力バッファの一実施例を示す信号波形
図である。

【図３】図１の出力バッファの第１の実施例を示す具体
的回路図である。

【図４】図１の出力バッファの第２の実施例を示す具体
的回路図である。

【図５】図１の出力バッファの一実施例を示す接続形態
図である。

【図６】従来の出力バッファの一例を示す回路図であ
る。

【図７】従来の出力バッファの他の一例を示す回路図で
ある。

【図８】従来の出力バッファのさらに他の一例を示す回
路図である。

【符号の説明】

ＯＢ・・・出力バッファ、Ｓ１〜Ｓ２・・・スイッチ、
ＤＳＰ，ＤＳＮ，ＤＳ３，ＤＳ４・・・出力駆動信号、
ＯＵＴ・・・出力端子。ＤＯ・・・内部出力信号、ＤＯ
Ｃ・・・出力制御信号、ＯＢＣ・・・バッファ制御信
号。ＤＰ・・・寄生ダイオード、Ｄ１〜Ｄ３・・・ダイ
オード、Ｐ１〜ＰＦ・・・ＰチャンネルＭＯＳＦＥＴ、
Ｎ１〜ＮＦ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ
７・・・ＣＭＯＳインバータ、ＮＡ１〜ＮＡ２・・・ナ
ンド（ＮＡＮＤ）ゲート、ＮＯ１〜ＮＯ２・・・ノア
（ＮＯＲ）ゲート、Ｔ１〜Ｔ４・・・ＮＰＮ型バイポー
ラトランジスタ、Ｒ１〜Ｒ２・・・抵抗、ＢＵＳ・・・
バス、ＬＳＩ１〜ＬＳＩｍ・・・大規模集積回路装置、
ＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎ・・・出
力バッファ、ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯ
ｍｎ・・・内部出力信号、ＤＯＣ１〜ＤＯＣｍ・・・出
力制御信号、ＶＣＣ・・・電源電圧、ＧＮＤ・・・接地
電位。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧と出力端子との間に設け
   られ出力信号の論理値に応じて選択的にオン状態とされ
   る第１導電型の第１のＭＯＳＦＥＴと、第１の電源電圧
   と上記第１のＭＯＳＦＥＴのウェル領域との間に設けら
   れバッファ制御信号の有効レベルを受けて選択的にオン
   状態とされる第１導電型の第２のＭＯＳＦＥＴと、上記
   第２のＭＯＳＦＥＴのゲート及びドレイン間に設けられ
   第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態
   とされる第１導電型の第３のＭＯＳＦＥＴとを含む出力
   バッファを具備することを特徴とする半導体装置。
2. 【請求項２】 上記第１ないし第３のＭＯＳＦＥＴは、
   そのウェル領域を共有するものであることを特徴とする
   請求項１の半導体装置。
3. 【請求項３】 上記出力バッファは、そのアノードが上
   記第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状
   態とされるスイッチ手段を介して選択的に第１の電源電
   圧に接続されそのカソードが上記第２のＭＯＳＦＥＴの
   ゲートに結合される第１のダイオードと、そのアノード
   が上記第３のＭＯＳＦＥＴのゲートに結合されそのカソ
   ードが第１の電源電圧に結合される第２のダイオードと
   を含むものであることを特徴とする請求項１又は請求項
   ２の半導体装置。
4. 【請求項４】 上記出力バッファは、トライステート型
   出力バッファであって、上記バッファ制御信号は、上記
   出力バッファがロウレベル出力状態又はハイレベル出力
   状態にあるとき選択的に有効レベルとされ、ハイインピ
   ーダンス出力状態又は電源切断状態にあるとき選択的に
   無効レベルとされるものであることを特徴とする請求項
   １，請求項２又は請求項３の半導体装置。