DE19849949C2 - Integrierte Schaltung mit für eine Abschaltung auf Ruhezustandsleistung geeignete CMOS-Dreistufen-Ansteuerungsvorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine inte­ grierte Schaltung, welche eine Schaltung zur Abschaltung auf eine Ruhezustandsleistung durch Halten einer Energie­ versorgung enthält.

Das Sparen von Leistung bzw. Energie bei integierten Schaltungen erhöht die Bedeutung von weitverbreiteten Ein­ richtungen wie Mobiltelefonen, bei welchen Leistung von ei­ ner Batterie integrierten Schaltungen zugeführt wird. Um bei den integrierten Schaltungen einen Stromverbrauch zu sparen, kann die Energieversorgung zu den Halbleiterbauele­ menten in Übereinstimmung mit dem Betriebszustand der Ein­ richtung offengelassen werden.

Fig. 6 zeigt eine CMOS-Dreistufen-Ansteuerungsvorrich­ tung, welche in eine herkömmliche integrierte Schaltung eingebettet ist, und Fig. 7 zeigt ein Beispiel einer Aus­ gangsschaltung, welche die CMOS-Dreistufen-Ansteuerungsvor­ richtung von Fig. 6 verwendet. Entsprechend Fig. 6 besteht die CMOS-Dreistufen-Ansteuerungsvorrichtung 120 aus einem P-Kanal-MOS-Transistor 121 und einem N-Kanal-MOS-Transistor 122, welche in Serie miteinander verbunden sind. Entspre­ chend Fig. 7 erzeugt die Ausgangsschaltung ein Ausgangssi­ gnal Q, welches einen der drei logischen Pegel "H" (hoch), "L" (niedrig) und "Z" (hohe Impedanz) im Ansprechen auf ein Ansteuerungssteuersignal EIN und ein Ausgangsdatensignal D annimmt. Die Energieversorgung aller logischer Gatter ist mit VDD bezeichnet. Fig. 8 zeigt eine Wahrheitstabelle der Ausgangsschaltung von Fig. 7.

Fig. 9 stellt einen CMOS-Pegelwandler zur Umwandlung der Spannungsamplitude eines internen Signals einer her­ kömmlichen integrierten Schaltung dar. Der Wandler wird zur Umwandlung der Spannungsamplitude verwendet, wenn die Span­ nungsamplitude eines Eingangs/Ausgangssignals der inte­ grierten Schaltung größer als die Amplitude des internen Signals ist. Bei Verwendung von internen Signalen einer re­ duzierten Spannungsamplitude in der integrierten Schaltung ist es wirkungsvoll, Energie zu sparen. Als relevanter Stand der Technik ist ein "Strong ARM Prozessor" bekannt, der auf Seite 121 von "Hot Chips 8-1996 Symposium Record" offenbart ist.

Entsprechend Fig. 9 bezeichnen DH und DL komplementäre Eingänge, und QH und QL bezeichnen komplementäre Ausgänge. Die Spannung "H" der Eingangssignale DH und DL ist niedri­ ger als die den P-Kanal-MOS-Transistoren P1 und P2 des Pe­ gelwandlers zugeführte Spannung. Schaltungskonstanten des P-Kanal-MOS-Transistors P1 und des N-Kanal-MOS-Transistors N1 sind im voraus derart festgelegt, dass dann, wenn der N- Kanal-MOS-Transistor N1 in einen leitfähigen Zustand ver­ setzt wird, das Potential des Ausgangssignals QL hinrei­ chend auf einen Pegel abfällt, welcher den P-Kanal-MOS- Transistor P2 in einen leitenden Zustand versetzt.

Ähnlich werden Schaltungskonstanten des P-Kanal-MOS- Transistors P2 und des N-Kanal-MOS-Transistors N2 im voraus festgelegt, so dass dann, wenn der N-Kanal-MOS-Transistor N2 in einem leitfähigen Zustand versetzt wird, das Poten­ tial des Ausgangssignals QH hinreichend auf einen derarti­ gen Pegel abfällt, welcher den P-Kanal MOS-Transistor P1 in einen leitenden Zustand versetzt.

Wenn die Eingangssignale DH und DL auf "H" bzw. "L" ge­ setzt werden, wird der N-Kanal-MOS-Transistor N1 in einen leitenden Zustand und der N-Kanal-MOS-Transistor N2 in ei­ nen gesperrten Zustand versetzt. Dadurch fällt das Potential des Ausgangssignals QL ab und versetzt den P-Kanal- MOS-Transistor P2 in einen leitenden Zustand, wodurch das Potential des Ausgangssignals QH erhöht wird und der P-Ka­ nal-MOS-Transistor P1 in einen gesperrten Zustand versetzt wird. Somit nimmt das Ausgangssignal QH einen Pegel "H" und das Ausgangssignal QL einen Pegel "L" an. In diesem Fall ist die Potentialdifferenz zwischen den Ausgangssignalen QH und QL gleich der Potentialdifferenz zwischen den Sourcean­ schlüssen der P-Kanal-MOS-Transistoren und der N-Kanal-MOS- Transistoren des Pegelwandlers. Somit können die Ausgangs­ signale QH und QL mit einer Potentialdifferenz erlangt wer­ den, welche sich von derjenigen zwischen den Eingangssigna­ len DH und DL unterscheidet.

Fig. 10 zeigt ein Beispiel einer herkömmlichen Aus­ gangsschaltung, bei welcher die CMOS-Dreistufen-Ansteue­ rungsvorrichtung von Fig. 6 mit dem CMOS-Pegelwandler von Fig. 9 kombiniert ist. Die Ausgangsschaltung arbeitet wie diejenige von Fig. 7 mit der Ausnahme, dass die Span­ nungsamplitude des Ansteuerungssteuersignals EIN und des Ausgangsdatensignals D sich von derjenigen des Ausgangssi­ gnals Q unterscheidet. Die Energie an alle Logikgatter wird von einer internen Energieversorgung mit einer Spannung, die kleiner als VDD ist, zugeführt.

Fig. 11 zeigt eine Eingangs/Ausgangsschaltung, bei wel­ cher die Ausgangsschaltung von Fig. 7 verwendet wird. Wie allgemein bekannt werden in einer Mehrzahl vorkommende der­ artige Eingangs/Ausgangsschaltungen mit jeder Leitung eines Busses verbunden und derart gesteuert, dass lediglich eine von ihnen die Leitung des Busses zur Zeit ansteuert. Die Eingangs/Ausgangsschaltung enthält eine CMOS-Dreistufen-An­ steuerungsvorrichtung 120, welche aus dem P-Kanal-MOS-Tran­ sistor 121 und dem N-Kanal-MOS-Transistor 122 besteht, wel­ che in Serie miteinander verbunden sind, und eine Kontrol­ lerschaltung zum Steuern der CMOS-Dreistufen-Ansteuerungs­ vorrichtung 120. Die Eingangs/Ausgangsschaltung plaziert dann, wenn das Ansteuerungssteuersignal EIN sich in dem Zu­ stand "L" befindet, dass Ausgangssignal Q in den Zustand "Z" einer hohen Impedanz unabhängig des Pegels des Ausgangsda­ tensignals D, so dass die andere Ein­ gangs/Ausgangsschaltung, welche mit derselben Leitung ver­ bunden ist, das Ausgangssignal Q auf "H" oder "L" ansteuern kann. Darüber hinaus überträgt die Ein­ gangs/Ausgangsschaltung die Pegeländerungen des Ausgangssi­ gnals Q als Eingangsdatensignal N. Die allen logischen Gat­ tern in der Eingangs/Ausgangsschaltung zugeführte Versor­ gungsspannung beträgt VDD.

Fig. 12 zeigt eine Eingangs/Ausgangsschaltung, bei wel­ cher die in Fig. 9 dargestellte Ausgangsschaltung verwendet wird. Die Eingangs/Ausgangsschaltung arbeitet ebenso wie diejenige von Fig. 11 mit der Ausnahme, dass die Span­ nungsamplitude des Ansteuerungssteuersignals EIN und des Ausgangsdatensignals D sich von derjenigen des Ausgangssi­ gnals Q unterscheidet. Die allen logischen Gattern zuge­ führte Energie wird von einer internen Energieversorgung mit einer Spannung, welche kleiner als VDD ist, zugeführt.

Fig. 13 zeigt ein Beispiel eines Computersystems, wel­ ches unter Verwendung von integrierten Schaltungen ein­ schließlich der Eingangs/Ausgangsschaltungen von Fig. 11 gebildet ist. Entsprechend Fig. 13 teilen sich eine CPU und ein Systemsteuerungs-LSI-Schaltkreis einen Speicher und ei­ nen Bus A und verwenden die in Fig. 11 dargestellten Ein­ gangs/Ausgangsschaltungen. Wenn die Datenübertragung zwi­ schen der CPU und dem Speicher durch ein Steuersignal B von dem Systemsteuerungs-LSI-Schaltkreis zu der CPU freigegeben wird, versetzen die Ausgangsschaltungen des Systemsteue­ rungs-LSI-Schaltkreises den Bus A in einen Zustand "Z" ei­ ner hohen Impedanz, so dass die CPU die Datenübertragung mit dem Speicher über den Bus A durchführt. Wenn demgegen­ über die Datenübertragung zwischen der CPU und dem Speicher durch das Steuersignal B von dem Systemsteuerungs-LSI- Schaltkreis zu der CPU deaktiviert ist, versetzen die Aus­ gangsschaltungen der CPU den Bus A in den Zustand "Z" einer hohen Impedanz, so dass der Systemsteuerungs-LSI-Schalt­ kreis die Datenübertragung mit dem Speicher über den Bus A durchführt.

In dem in Fig. 13 dargestellten Computersystem kann der Energieverbrauch durch Beenden der Energiezufuhr bezüglich der CPU stark reduziert werden, wenn lediglich der System­ steuerungs-LSI-Schaltkreis und der Speicher betrieben wer­ den müssen. Das herkömmliche Computersystem besitzt jedoch die Schwierigkeit, dass es nicht geeignet ist, ein hinrei­ chendes Energiesparen wegen eines Nachteils zu erzielen, welcher mit den herkömmlichen CMOS-Dreistufen-Ansteuerungs­ vorrichtungen verbunden ist, die von der CPU verwendet wer­ den. Dies wird detaillierter unter Bezugnahme auf Fig. 14 beschrieben, welche den P-Kanal-MOS-Transistor 121 der Fig. 11 und 12 veranschaulicht, dessen Source und Backgate bzw. Rückseitengate zusammen an die Spannungsversorgung VDD angeschlossen sind und dessen Drain mit einer Leitung des Busses verbunden ist. Das Abschalten der Energieversorgung der CPU (zur Abschaltung auf Ruhezustandsleistung) wird das Potential an dem Source, Backgate und Drain des P-Kanal- MOS-Transistors 121 der CMOS-Dreistufen-Ansteuerungsvor­ richtung 120 abfallen lassen. Wenn der Systemsteuerungs- LSI-Schaltkreis in diesem Fall ein Signal eines logischen Pegels "H" zuführt, wird ein Durchlassstrom durch den PN- Übergang zwischen dem Drain und dem Backgate des P-Kanal- MOS-Transistors 121 der CMOS-Dreistufen-Ansteuerungsvor­ richtung 120 wie in Fig. 14 dargestellt fließen. Dies liegt daran, dass die Energieversorgung der CPU während der Ab­ schaltung auf Ruhezustandsleistung unterbrochen wird und daher das Source, welches an die Versorgungsspannung der CPU angeschlossen ist, auf den logischen Pegel "L" gesetzt wird. Somit werden elektrische Ladungen von dem Ausgangsan­ schluss des Systemsteuerungs-LSI-Schaltkreises dem Spannungsversorgungsanschluss der CPU zugeführt, wodurch das Energiesparen behindert wird.

Im Hinblick darauf besitzt eine CMOS-Dreistufen-An­ steuerungsvorrichtung, welche in der japanischen veröffent­ lichten Patentanmeldung Nr. 8-307238/1996 offenbart ist, eine zusätzliche Schaltung zum Versorgen des P-Kanal-MOS- Transistors mit einem Backgatepotential wie in Fig. 15 dar­ gestellt, um zu verhindern, dass ein Leckstrom in die CPU sogar während des Abschaltens der Energie fließt. Obwohl es verhindert werden kann, dass der Durchlassstrom durch den PN-Übergang zwischen dem Drain und dem Backgate des P-Kanal MOS-Transistors wie in Fig. 15 dargestellt fließt, wird, da das Gate des P-Kanal-MOS-Transistors nicht mit Ladungen bei Abschaltung auf Ruhezustandsleistung versorgt wird, ein Ka­ nal in dem P-Kanal-MOS-Transistor gebildet, was zu einem Leck zu dem Energieversorgungsanschluss der CPU durch den Kanal führt. Darüber hinaus erhebt sich die Schwierigkeit des Ansteigens der Anzahl von Komponenten pro Ausgangsans­ steuerungsvorrichtung.

In dem Computersystem wie in Fig. 13 dargestellt kann ebenfalls der Energieverbrauch durch Halten lediglich der Energieversorgung der inneren Schaltungen der CPU stark re­ duziert werden, wenn es nötig ist, lediglich den System­ steuerungs-LSI-Schaltkreis und den Speicher, nicht jedoch die CPU zu betreiben. In diesem Fall muss der Ausgang der CMOS-Dreistufen-Ansteuerungsvorrichtung von Fig. 10 durch Zuführen des Pegels "H" dem Gate des P-Kanal-MOS-Transi­ stors und des Pegels "L" dem Gate des N-Kanal-MOS-Transi­ stors auf "Z" gesetzt werden. Da jedoch die Energieversor­ gung der inneren Schaltung der CPU gehalten wird, welche die komplementären Signale dem Paar der Eingangsanschlüsse des CMOS-Pegelwandlers von Fig. 10 ausgibt, wird dem Gate des P-Kanal-MOS-Transistors 121 nicht die Spannung "H" zu­ geführt, wodurch es unmöglich wird, zu verhindern, dass der Leckstrom durch den Kanal in den Spannungsversorgungsan­ schluss der CPU fließt.

Fig. 16 zeigt eine CMOS-Dreistufen-Ansteuerungsvorrich­ tung, welche in der offengelegten japanischen Patentanmel­ dung Nr. 9-64718/1997 offenbart ist, und Fig. 17 stellt ei­ ne CMOS-Dreistufen-Ansteuerungsvorrichtung dar, welche in dem US-Patent Nr. 4, 963,766 offenbart ist.

Um ein Leck infolge einer an den Ausgangsanschluss der CMOS-Dreistufen-Ansteuerungsvorrichtung von dem Ausgangsan­ schluss einer anderen Ansteuerungsvorrichtung angelegten hohen Spannung zu vermeiden, führt die CMOS-Dreistufen-An­ stererungsvorrichtung dem Backgate des P-Kanal-MOS-Transi­ stors QP1 oder QP42 von Fig. 16 und 17 nicht nur eine hohe Spannung zu, sondern enthält eine Schaltung zum Erhö­ hen der Gatespannung des P-Kanal-MOS-Transistors QP1 oder QP2 durch den P-Kanal-MOS-Transistor QP2 oder QP41 im An­ sprechen auf eine an den Ausgangsanschluss angelegte hohe Spannung, um den P-Kanal-MOS-Transistor QP1 oder QP42 in einen gesperrten Zustand zu versetzen. Jeder der CMOS-Drei­ stufen-Ansteuerungsvorrichtungen besitzt jedoch dahingehend eine Schwierigkeit, dass dem Gate des P-Kanal-MOS-Transi­ stors QP1 oder QP42 elektrische Ladungen durch den P-Kanal- MOS-Transistor QP2 oder QP41 zugeführt werden, welche über den Ausgangsanschluss und dem Gate angeschlossen sind, und dass dadurch eine Verzögerung erzeugt wird, wodurch ein vorübergehender Leckstrom hervorgerufen wird, wenn die an den Ausgangsanschluss angelegte Spannung stark ansteigt.

Aufgabe der vorliegenden Erfindung ist es, die oben dargestellten Schwierigkeiten zu lösen. Insbesondere ist es Aufgabe der vorliegenden Erfindung, eine integrierte Schal­ tung bereitzustellen, welche zum effektiven Abschalten der Energiezufuhr bei einer Abschaltung auf Ruhezustandslei­ stung durch Aufheben des Lecks geeignet ist.

Die Lösung der Aufgabe erfolgt durch die Merkmale der nebengeordneten unabhängigen Ansprüche.

Entsprechend einem ersten Gesichtspunkt der vorliegen­ den Erfindung wird eine integrierte Schaltung bereitge­ stellt mit: einem ersten Energieversorgungsanschluss, wel­ chem ein erstes festgelegtes Potential zugeführt wird; ei­ nem zweiten Energieversorgungsanschluss, welchem ein zwei­ tes festgelegtes Potential zugeführt wird; einem dritten Energieversorgungsanschluss, welchem ein drittes festgeleg­ tes Potential zugeführt wird, welches auf einen Ruhezustand abgeschaltet wird; einem Ausgangsanschluss; einem MOS-Tran­ sistor eines ersten Leitfähigkeitstyps, dessen Source mit dem dritten Energieversorgungsanschluss verbunden ist, des­ sen Backgate mit dem zweiten Spannungsversorgungsanschluss verbunden ist, und dessen Drain mit dem Ausgangsanschluss verbunden ist, wobei das Source und das Backgate elektrisch isoliert sind; einem MOS-Transistor eines zweiten Leitfä­ higkeitstyps, dessen Drain mit dem Ausgangsanschluss ver­ bunden ist und dessen Backgate und Source mit dem ersten Energieversorgungsanschluss verbunden sind; einem Poten­ tialdifferenzdetektor, welcher mit dem zweiten Energiever­ sorgungsanschluss und dem dritten Energieversorgungsan­ schluss verbunden ist, zum Erfassen einer Potentialdiffe­ renz dazwischen; und einem Gatepotentialkontroller, welcher mit dem Potentialdifferenzdetektor zur Steuerung eines Po­ tentials des Gates des MOS-Transistors des ersten Leitfä­ higkeitstyps im Ansprechen auf ein Ausgangssignal des Po­ tentialdifferenzdetektors.

Dabei kann der Gatepotentialkontroller ein Potential eines Gates des MOS-Transistors des zweiten Leitfähig­ keitstyps im Ansprechen auf das Ausgangssignal des Poten­ tialdifferenzdetektors steuern.

Entsprechend einem zweiten Gesichtspunkt der vorliegen­ den Erfindung enthält eine integrierte Schaltung: einen ersten Energieversorgungsanschluss, welchem ein erstes fest­ gelegtes Potential zugeführt wird; einen zweiten Energie­ versorgungsanschluss, welchem ein zweites festgelegtes Po­ tential zugeführt wird; einen dritten Energieversorgungsan­ schluss, welchem ein drittes festgelegtes Potential zuge­ führt wird, dass auf einen Ruhezustand abgeschaltet werden kann; einen Ausgangsanschluss; einen MOS-Transistor eines ersten Leitfähigkeitstyps, dessen Source und Backgate mit dem zweiten Energieversorgungsanschluss verbunden ist und dessen Drain mit dem Ausgangsanschluss verbunden ist; einen MOS-Transistor eines zweiten Leitfähigkeitstyps, dessen Drain mit dem Ausgangsanschluss verbunden ist und dessen Backgate und Source mit dem ersten Energieversorgungsan­ schluss verbunden ist; einen Potentialdifferenzdetektor, welcher mit dem zweiten Energieversorgungsanschluss und dem dritten Energieversorgungsanschluss verbunden ist, zur Er­ fassung einer Potentialdifferenz dazwischen; und einen CMOS-Pegelwandler zur Umwandlung von Ausgangssignalen des Potentialdifferenzdetektors und zur Zufuhr eines umgewan­ delten Signals wenigstens einem Gate des MOS-Transistors des ersten Leitfähigkeitstyps oder einem Gate des MOS-Tran­ sistors des zweiten Leitfähigkeitstyps.

Dabei kann der CMOS-Pegelwandler dann, wenn der Poten­ tialdifferenzdetektor die Potentialdifferenz zwischen dem zweiten Energieversorgungsanschluss und dem dritten Ener­ gieversorgungsanschluss erfasst, dem Gate des MOS-Transi­ stors des ersten Leitfähigkeitstyps ein Potential gleich dem Potential des zweiten Energieversorgungsanschlusses und dem Gate des MOS-Transistors des zweiten Leitfähigkeitstyps ein Potential gleich dem Potential des ersten Energiever­ sorgungsanschlusses zuführen.

Der CMOS-Pegelwandler kann folgende Komponenten aufwei­ sen: einen ersten Energieversorgungsanschluss, welchem ein erstes festgelegtes Potential zugeführt wird; einen zweiten Energieversorgungsanschluss, welchem ein zweites festgelegtes Potential zugeführt wird; einen ersten Dateneingangsan­ schluss; einen zweiten Dateneingangsanschluss; einen ersten Ausgangsanschluss; einen zweiten Ausgangsanschluss; einen ersten Betriebsartsteuereingangsanschluss; einen zweiten Betriebsartsteuereingangsanschluss; einen ersten MOS-Tran­ sistor eines ersten Leitfähigkeitstyps, dessen Source mit dem zweiten Energieversorgungsanschluss verbunden ist, des­ sen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem ersten Betriebsartsteuereingangsan­ schluss verbunden ist; einen zweiten MOS-Transistor des er­ sten Leitfähigkeitstyps, dessen Source mit dem zweiten Energieversorgungsanschluss verbunden ist, dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Ausgangsanschluss verbunden ist; einen dritten MOS-Transistor des ersten Leitfähigkeitstyps, des­ sen Source mit dem zweiten Energieversorgungsanschluss ver­ bunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem ersten Ausgangsan­ schluss verbunden ist; einen ersten MOS-Transistor eines zweiten Leitfähigkeitstyps, dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem er­ sten Betriebsartsteuereingangsanschluss verbunden ist; ei­ nen zweiten MOS-Transistor des zweiten Leitfähigkeitstyps, dessen Source mit dem ersten Energieversorgungsanschluss verbunden ist, dessen Drain mit einer Source des ersten MOS-Transistors des zweiten Leitfähigkeitstyps verbunden ist und dessen Gate mit dem ersten Dateneingangsanschluss verbunden ist; einen dritten MOS-Transistor des zweiten Leitfähigkeitstyps, dessen Source mit dem ersten Energie­ versorgungsanschluss verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Betriebsartsteuereingangsanschluss verbunden ist; und einen vierten MOS-Transistors des zweiten Leitfä­ higkeitstyps, dessen Source mit dem ersten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Dateneingangsanschluss verbunden ist, wobei der erste Betriebsartsteuereingangsanschluss und der zweite Be­ triebsartsteuereingangsanschluss mit dem Potentialdiffe­ renzdetektor verbunden sein können und der erste Ausgangs­ anschluss mit dem Gate des ersten MOS-Transistors des er­ sten Leitfähigkeitstyps verbunden sein kann.

Entsprechend einem dritten Gesichtspunkt der vorliegen­ den Erfindung wird eine integrierte Schaltung bereitge­ stellt mit: einem ersten Energieversorgungsanschluss, wel­ chem ein erstes festgelegtes Potential zugeführt wird; ei­ nem zweiten Energieversorgungsanschluss, welchem ein zwei­ tes festgelegtes Potential zugeführt wird; einer Dreistu­ fen-Ansteuerungsvorrichtung, welche einen MOS-Transistor eines ersten Leitfähigkeitstyps, dessen Source und Backgate voneinannder isoliert sind und dessen Backgate mit dem zweiten Energieversorgungsanschluss verbunden ist, und ei­ nen MOS-Transistor eines zweiten Leitfähigkeitstyps ent­ hält, dessen Drain mit einem Drain des MOS-Transistors des ersten Leitfähigkeitstyps verbunden ist und dessen Source mit dem zweiten Energieversorgungsanschluss verbunden ist; einer Umschalteschaltung zum Verbinden oder Trennen des Source des ersten MOS-Transistors des ersten Leitfähig­ keitstyps mit dem zweiten Energieversorgungsanschluss; ei­ nem Gatepotentialkontroller zur Steuerung eines Potentials eines Gates des MOS-Transistors des ersten Leitfähig­ keitstyps; und einem Energieversorgungskontroller zur Steuerung der Umschalteschaltung und des Gatepotentialkon­ trollers, wobei die integrierte Schaltung in einem ersten Block, welcher die Dreistufen-Ansteuerungsvorrichtung ent­ hält, und einen zweiten Block, welcher den Energieversor­ gungskontroller enthält, unterteilt ist und wobei die Um­ schalteschaltung dann, wenn der Energieversorgungskontrol­ ler den ersten Block auf Ruhezustandsleistung abschaltet, das Source des MOS-Transistors des ersten Leitfähigkeits­ typs von dem zweiten Energieversorgungsanschluss abtrennt und der Gatepotentialkontroller dem Gate des MOS-Transi­ stors des zweiten Leitfähigkeitstyps ein Potential gleich dem Potential des zweiten Energieversorgungsanschlusses zu­ führt.

Entsprechend einem weiteren Gesichtspunkt wird ein CMOS-Pegelwandler zur Umwandlung ei­ nes Amplitudenpotentials in ein Signal bereitgestellt, wo­ bei der CMOS-Pegelwandler folgende Komponenten aufweist: einen ersten Energieversorgungsanschluss, welchem ein er­ stes festgelegtes Potential zugeführt wird; einen zweiten Energieversorgungsanschluss, dem ein zweites festgelegtes Potential zugeführt wird; einen ersten Dateneingangsan­ schluss; einen zweiten Dateneingangsanschluss; einen ersten Ausgangsanschluss; einen zweiten Ausgangsanschluss; einen ersten Betriebsartsteuereingangsanschluss; einen zweiten Betriebsartsteuereingangsanschluss; einen ersten MOS-Tran­ sistor eines ersten Leitfähigkeitstyps, dessen Source mit dem zweiten Energieversorgungsanschluss verbunden ist, des­ sen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem ersten Betriebsartsteuereingangsan­ schluss verbunden ist; einem zweiten MOS-Transistor des er­ sten Leitfähigkeitstyps, dessen Source mit dem zweiten Energieversorgungsanschluss verbunden ist; dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Ausgangsanschluss verbunden ist; einen dritten MOS-Transistor des ersten Leitfähigkeitstyps, des­ sen Source mit dem zweiten Energieversorgungsanschluss ver­ bunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem ersten Ausgangsan­ schluss verbunden, ist; einen ersten MOS-Transistor eines zweiten Leitfähigkeitstyps, dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem er­ sten Betriebsartsteuereingangsanschluss verbunden ist; ei­ nen zweiten MOS-Transistors des zweiten Leitfähigkeitstyps, dessen Source mit dem ersten Energieversorgungsanschluss verbunden ist, dessen Drain mit einem Source des ersten MOS-Transistors des zweiten Leitfähigkeitstyps verbunden ist und des Gate mit dem ersten Dateneingangsanschluss verbunden ist; einen dritten MOS-Transistor des zweiten Leit­ fähigkeitstyps, dessen Source mit dem ersten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Betriebsartsteuereingangsanschluss verbunden ist; und einen vierten MOS-Transistor des zweiten Leitfähig­ keitstyps, dessen Source mit dem ersten Energieversorgungs­ anschluss verbunden ist, dessen Drain mit dem zweiten Aus­ gangsanschluss verbunden ist und dessen Gate mit dem zwei­ ten Dateneingangsanschluss verbunden ist.

Dabei kann ein Potential eines Signals, welches dem er­ sten Dateneingangsanschluss und dem zweiten Dateneingangs­ anschluss zugeführt wird, sich von einer Potentialdifferenz zwischen dem ersten Energieversorgungsanschluss und dem zweiten Energieversorgungsanschluss unterscheiden, und es kann ein Potential eines Signals, welches dem ersten Be­ triebsartsteuereingangsanschluss und dem zweiten Betriebs­ artsteuereingangsanschluss zugeführt wird, gleich der Po­ tentialdifferenz zwischen dem ersten Energieversorgungsan­ schluss und dem zweiten Energieversorgungsanschluss sein.

Die vorliegende Erfindung wird in der nachfolgenden Be­ schreibung unter Bezugnahme auf die Zeichnung erläutert.

Fig. 1 zeigt ein Blockdiagramm, welches eine erste Aus­ führungsform einer integrierten Schaltung der vorliegenden Erfindung darstellt;

Fig. 2 zeigt ein Schaltungsdiagramm, welches eine CMOS- Eingangs/Ausgangsanschlussschaltung der ersten Ausführungs­ form darstellt;

Fig. 3 zeigt ein Blockdiagramm, welches eine zweite Ausführungsform der integrierten Schaltung der vorliegenden Erfindung darstellt;

Fig. 4 zeigt ein Schaltungsdiagramm, welches einen Po­ tentialdifferenzdetektor 35 der zweiten Ausführungsform darstellt;

Fig. 5 zeigt ein Schaltungsdiagramm, welches eine Ein­ gangs/Ausgangsanschlussschaltung der zweiten Ausführungs­ form darstellt;

Fig. 6 zeigt ein Schaltungsdiagramm, welches eine her­ kömmliche CMOS-Dreistufen-Ansteuerungsvorrichtung dar­ stellt;

Fig. 7 zeigt ein Schaltungsdiagramm, welches eine her­ kömmliche Ausgangsschaltung darstellt;

Fig. 8 zeigt eine Wahrheitstabelle der herkömmlichen Ausgangsschaltung von Fig. 7;

Fig. 9 zeigt ein Schaltungsdiagramm, welches einen her­ kömmlichen CMOS-Pegelwandler darstellt;

Fig. 10 zeigt ein Schaltungsdiagramm, welches eine her­ kömmliche Ausgangsschaltung unter Verwendung der CMOS-Pe­ gelwandler von Fig. 9 darstellt;

Fig. 11 zeigt ein Schaltungsdiagramm, welches eine Ein­ gangs/Ausgangsschaltung unter Verwendung der herkömmlichen Ausgangsschaltung von Fig. 7 darstellt;

Fig. 12 zeigt ein Schaltungsdiagramm, welches eine Ein­ gangs/Ausgangsschaltung unter Verwendung der herkömmlichen Ausgangsschaltung von Fig. 10 darstellt;

Fig. 13 zeigt ein Blockdiagramm, welches ein herkömmli­ ches Computersystem darstellt;

Fig. 14 zeigt eine Querschnittsansicht eines P-Kanal- MOS-Transistors 121, welcher mit dem Ausgangsanschluss der CMOS-Dreistufen-Ansteuerungsvorrichtung verbunden ist;

Fig. 15 zeigt ein Schaltungsdiagramm, welches eine her­ kömmliche CMOS-Dreistufen-Ansteuerungsvorrichtung dar­ stellt, die in der offengelegten japanischen Patentanmel­ dung Nr. 8-307238/1996 offenbart ist;

Fig. 16 zeigt ein Schaltungsdiagramm, welches eine her­ kömmliche CMOS-Dreistufen-Ansteuerungsvorrichtung dar­ stellt, welche in der offengelegten japanischen Patentan­ meldung Nr. 9-64718/1997 offenbart ist; und

Fig. 17 zeigt ein Schaltungsdiagramm, welches eine her­ kömmliche CMOS-Dreistufen-Ansteuerungsvorrichtung dar­ stellt, welche in dem US-Patent Nr. 4,963,766 offenbart ist.

Die vorliegende Erfindung wird unter Bezugnahme auf die zugeordneten Figuren beschrieben.

Erste Ausführungsform

Fig. 1 zeigt ein Blockdiagramm, welches eine erste Aus­ führungsform einer integrierten Schaltung der vorliegenden Erfindung darstellt. Entsprechend Fig. 1 sind eine CPU 2, ein Buskontroller 3, ein Speicher 4, eine Energieumschalte­ schaltung 5 und ein Anpassglied 6 auf einem Chip 1 angeord­ net, und die CPU 2, der Buskontroller 3 und der Speicher 4 sind mit einem internen Datenenbus 7 verbunden, um eine Da­ tenübertragung untereinander durchzuführen. Die CPU 2 führt dem Buskontroller 3 ein Adresssignal 8, ein Le­ se/Schreibsignal 9 und ein Zugriffsanforderungssignal 10 zu, und der Buskontroller 3 führt der CPU 2 ein Zugriffsbe­ endigungssignal 11, ein Busbewilligigungssignal 12 und ein CPU-Rücksetzsignal 13 und dem Speicher 4 ein Adresssignal 14, ein Lesestrobesignal 15 und ein Schreibstrobesignal 16 zu.

Der Buskontroller 3 führt des weiteren der Energieum­ schalteschaltung 5 ein Energieversorgungsabschaltsignal 17 zu, und die Energieumschalteschaltung 5 versorgt die CPU 2 mit einer Energieversorgung 18, welche während der Abschal­ tung auf Ruhezustandsleistung gehalten wird.

Von außerhalb des Chips führt eine Energieversorgung 19 und eine Masseversorgung 20 dem Anpassglied 6, der CPU 2, dem Bustkontroller 3, dem Speicher 4 und der Energieum­ schalteschaltung 5 Energie zu. Die Energieversorgungen 18 und 19 sind bezüglich der Masseversorgung 20 positiv und sind in einer normalen Betriebsart identisch.

Der Buskontroller 3 versorgt das Anpassglied 6 mit ei­ nem externen Adressbussignal 21, einem externen Lesestrobe­ signal 22 und einem externen Schreibstrobesignal 23, und das Anpassglied 6 versorgt den Buskontroller 3 mit einem Anforderungssignal 24 bezüglich einer Abschaltung auf Ruhe­ zustandsleistung und einem externen Datensignal 25.

Fig. 2 zeigt ein Schaltungsdiagramm, welches eine CMOS- Eingangs/Ausgangsanschlussschaltung darstellt. Die Schal­ tung enthält eine NICHTUND-Schaltung ND2, deren Eingänge mit den Leistungsversorgungen 18 und 19 verbunden sind und deren Ausgang mit einem Inverter IV2 verbunden ist; eine NICHTUND-Schaltung ND1, deren Eingang mit dem Ausgang des Inverters IV2 verbunden ist und an ein Ausgangsfreigabesi­ gnal 40 und an ein Ausgangsdatensignal 41 angeschlossen ist; einen P-Kanal-MOS-Transistor 26, dessen Gate mit dem Ausgang 32 der NICHTUND-Schaltung ND1 verbunden ist, dessen Source mit der Energieversorgung 18 verbunden ist und des­ sen Backgate mit der Energieversorgung 19 verbunden ist; eine NICHTODER-Schaltung NR1, deren Eingänge mit dem Aus­ gang der NICHTUND-Schaltung ND2 verbunden und an das Ausgangsfreigabesignal 40 über einen Inverter IV1 und an das Ausgangsdatensignal 41 angeschlossen ist; einen N-Kanal- MOS-Transistor 27, dessen Gate mit dem Ausgang 33 der NICH­ TODER-Schaltung NR1 verbunden ist, dessen Drain mit dem Drain des P-Kanal MOS-Transistors 26 verbunden ist, dessen Backgate und Source mit der Masseversorgung 20 verbunden sind; und einen Inverter IV3, dessen Eingang mit dem Aus­ gang 29 einer CMOS-Dreistufen-Ansteuerungsvorrichtung 28 verbunden ist. Die CMOS-Dreistufen-Ansteuerungsvorrichtung 28 besteht aus dem P-Kanal-MOS-Transistor 26 und dem N-Ka­ nal-MOS-Transistor 27, und deren Ausgang 29 ist mit dem in­ ternen Datenbus 7 und dem Inverter IV3 verbunden, welcher die Ausgangsdaten als Eingangsdaten erzeugt. Dabei führt die Energieversorgung 18 der NICHTODER-Schaltung NR1 und den Invertern IV1 und IV3 Energie zu, wohingegen die Ener­ gieversorgung 19 den NICHTUND-Schaltungen ND1 und ND2 und dem Inverter IV2 Energie zuführt.

Im folgenden wird der Betrieb der ersten Ausführungs­ form entsprechend der Punkte der normalen Betriebsart, ei­ ner Betriebsart einer Abschaltung auf Ruhezustandsleistung und einer Betriebsart einer Rücksetzoperation der Ruhezu­ standsleistung beschrieben.

(1) Normale Betriebsart

Zuerst beginnt die CPU 2 von Fig. 1 die Datenverarbei­ tung im Ansprechen auf das CPU-Rücksetzsignal 13, welches von dem Buskontroller 3 zugeführt wird. In diesem Fall gibt der Buskontroller 3 eine (hohe) Spannung "H" beispielsweise als das Busbewilligungssignal 12 aus. Während das Busbewil­ ligungssignal 12 anzeigt, dass die Busbewilligung ausgege­ ben wird, steuert die CPU 2 den internen Datenbus 7, wohin­ gegen der Buskontroller 3 die Steuerung des internen Daten­ busses 7 übernimmt, während das Busbewilligungssignal 12 anzeigt, dass eine Bushemmung bzw. ein Busverbot ausgegeben wird. Im erstgenannten Fall gibt die CPU 2 das Adresssignal 8 aus, welches die Kopfadresse eines Programms anzeigt, und gibt zur selben Zeit das Lese/Schreibsignal 9 (beispielsweise eine Spannung "H"), welches "Lesen" anzeigt, und das Zugriffsanforderungssignal 10 (beispielsweise eine Spannung "H") aus, welches "Anforderung" anzeigt.

Auf den Empfang des Zugriffanforderungssignals 10, wel­ ches die "Anforderung" anzeigt, erfasst der Buskontroller 3, dass ein Zugriff von der CPU 2 erfolgt. Der Buskontrol­ ler 3 dekodiert das Adresssignal 8 und entscheidet, ob das Adresssignal den Speicher 4 in dem Chip 1 anzeigt. Wenn die Antwort positiv ist, gibt der Buskontroller 3 das Adresssi­ gnal 8 als das Adresssignal 14 und das Strobesignal 15a (beispielsweise eine Spannung "H") aus, welches eine "Lese­ anforderung" anzeigt. Das Adresssignal 8 kann neben dem Speicher 4 einen externen Speicher, welcher mit dem Chip 1 verbunden ist, oder ein Register in dem Buskontroller 3 an­ zeigen, obwohl hier lediglich aus Gründen der Vereinfachung der Betrieb beschrieben wird, bei welchem das Adresssignal 8 den Speicher 4 bezeichnet.

Auf den Empfang des Lesestrobesignals 15, welches die "Leseanforderung" anzeigt, liest der Speicher 4 Daten, wel­ che dem Adresssignal 14 zugeordnet sind, und führt die Da­ ten dem internen Datenbus 7 zu. Der Buskontroller 3 gibt das Zugriffbeendigungssignal 11 (beispielsweise eine Span­ nung "H"), welches die "Beendigung" anzeigt, zu dem Zeit­ punkt aus, zu welchem der Speicher die Daten dem internen Datenbus 7 zuführt, und gibt danach das Lesestrobesignal 15 (beispielsweise eine Spannung "La") aus, welches ein "Lesen auf- bzw. abgeben" anzeigt. Auf das Erfassen des Zugriffbe­ endigungssignals 11, welches die "Beendigung" anzeigt, er­ langt die CPU 2 das Programm (Daten) von dem internen Da­ tenbus 7 und beginnt mit der Verarbeitung. Somit liest die CPU 2 sequentiell Instruktionen des Programms aus dem Spei­ cher 4 und führt sie aus. Wenn eine Instruktion befiehlt, aus dem Speicher 4 Daten zu lesen, gewinnt es die Daten von dem internen Datenbus 7 auf dieselbe Weise, als wenn die Programminstruktionen gelesen werden.

Wenn demgegenüber Daten in den Speicher 4 geschrieben werden, gibt die CPU 2 das Adresssignal 8 aus, welches die Adresse der Schreibdaten anzeigt, und versorgt den internen Datenbus 7 mit den Schreibdaten über die CMOS-Ein­ gangs/Ausgangsanschlussschaltungen wie in Fig. 2 darge­ stellt. Zur selben Zeit führt die CPU 2 dem Buskontroller 3 das Lese/Schreibsignal 9 (beispielsweise eine Spannung "L"), welches "Lesen" anzeigt, und das Zugriffanforderungssi­ gnal 10 (beispielsweise eine Spannung "H") zu, welches eine "Anforderung" anzeigt.

Auf den Empfang des Zugriffanforderungssignals 10, wel­ ches die "Anforderung" anzeigt, erfasst der Buskontroller 3, dass von der CPU 2 ein Zugriff erfolgt. Der Buskontrol­ ler 3 dekodiert das Adresssignal 8 und entscheidet, ob die Adresse den Speicher 4 in dem Chip 1 anzeigt. Wenn die Ant­ wort positiv ist, gibt der Buskontroller 3 das Adresssignal 14 entsprechend dem Adresssignal 8 und das Schreibstrobesi­ gnal 16a (beispielsweise eine Spannung "H") aus, welches eine "Schreibanforderung" anzeigt. Auf den Empfang des Schreibstrobesignals 16, welches die "Schreibanforderung", schreibt der Speicher 4 die Daten, welche durch den inter­ nen Datenbus 7 zugeführt werden, in die Speicherzellen ein, welche dem Adresssignal 14 zugeordnet sind. Der Buskontrol­ ler 3 gibt das Zugriffbeendigungssignal 11 (beispielsweise eine Spannung "H"), wlches "Beendigung" anzeigt, zur selben Zeit aus, wenn der Speicher 4 das Schreiben von Daten in die Speicherzellen 3 beendet, und gibt danach das Schreibstrobesignal 16 (beispielsweise eine Spannung "L") aus, welches ein "Schreiben abgeben bzw. aufgeben" anzeigt. Auf das Erfassen des Zugriffbeendigungssignals 11, welches die "Beendigung" anzeigt, erfährt die CPU 2, dass die näch­ ste Datenübertragung unter Verwendung des internen Daten­ busses 7 möglich wird.

Als nächstes wird der Betrieb beschrieben, wenn der Buskontroller 3 die Steuerung des Busses durchführt.

Während der Buskontroller 3 das Busbewilligungssignal 12 ausgibt, welches die "Busbewilligung" anzeigt, bean­ sprucht die CPU 2 den internen Datenbus 7 für sich, und der Buskontroller 3 führt nicht gleichzeitig die Datenübertra­ gung unter Verwendung des internen Datenbusses 7 aus.

Damit der Buskontroller 3 die Steuerung des internen Datenbusses 7 übernimmt, wird das Busbewilligungssignal 12 ausgegeben, beispielsweise eine Spannung "L"), welches "Bus­ hemmung bzw. Busverbot" anzeigt. Auf dem Empfang des Busbe­ willigungssignals 12, welches die "Bushemmung" anzeigt, von dem Buskontroller 3 gibt die CPU 2 das Ausgangsfreigabesi­ gnal 40 der Logik "L" aus, damit der Ausgang der CMOS-Ein­ gangs/Ausgangsanschlussschaltungen auf "Z" (Zustand einer hohen Impedanz) gesetzt wird, wodurch der interne Datenbus 7 abgegeben bzw. aufgegeben wird. Somit steuert die CPU 2 nicht den internen Datenbus 7 an oder versorgt den Buskon­ troller 3 mit dem Zugriffanforderungssignal 10, sogar wenn das Programm unter Ausführung befiehlt, Daten aus dem Spei­ cher 4 zu lesen oder einzuschreiben. Somit kann der Buskon­ troller 3 die Datenübertragung unter Verwendung des inter­ nen Datenbus 7 ausführen.

Wenn der Buskontroller 3 Daten aus dem Speicher 4 über den internen Datenbus 7 liest, führt er dem Speicher 4 das Adresssignal 14 zu und gibt das Lesestrobesignal 15 aus (beispielsweise eine Spannung "H"), welches die "Leseanfor­ derung" anzeigt. Auf den Empfang des Lesestrobesignals 15, welches die "Leseanforderung" anzeigt, liest der Speicher 4 Daten, welche in den Speicherzellen gespeichert sind, die dem Adresssignal 14 zugeordnet sind, und führt sie dem in­ ternen Datenbus 7 zu. Der Buskontroller 3 gewinnt die Daten aus dem internen Datenbus 7, schreibt die Daten in ein Register des Buskontrollers 3 und gibt das Lesestrobesignal 15 aus (beispielsweise eine Spannung "L"), welches ein "Le­ sen abgeben bzw. aufgeben" anzeigt.

Wenn die Daten in den Speicher 4 geschrieben werden, führt der Buskontroller 3 dem Speicher 4 das Adresssignal 14 und die Daten in seinem Register zu und gibt das Schreibstrobesignal 16 aus (beispielsweise eine Spannung "H"), welches eine "Schreibanforderung" anzeigt. Auf den Emp­ fang des Schreibstrobesignals 16, welches die "Schreiban­ forderung" anzeigt, schreibt der Speicher 4 die über den internen Datenbus 7 zugeführten Daten in die Speicherzel­ len, die dem Adresssignal 14 zugeordnet sind. Der Buskon­ troller 3 veranlasst, dass das Zugriffbeendigungssignal 11 einen Interupt zu dem Zeitpunkt erzeugt, zu dem der Spei­ cher 4 das Schreiben von Daten in die Speicherzellen been­ det, und gibt dann das Schreibstrobesignal 16 aus (beispielsweise eine Spannung "L"), welches das "Schreiben abgeben bzw. aufgeben" anzeigt.

(2) Betrieb in der Betriebsart der Abschaltung auf Ru­ hezustandsleistung (power down mode)

Die Betriebsart zur Abschaltung auf Ruhezustandslei­ stung wird gestartet, wenn das Anpassglied 6 dem Buskon­ troller 3 das Anforderungssignal 24 zur Abschaltung auf Ru­ hezustandsleistung zuführt (beispielsweise eine Spannung "H"), welches eine "Anforderung zur Abschaltung auf Ruhezu­ standsleistung" anzeigt. Auf das Anforderungssignal 24 zur Abschaltung auf Ruhezustandsleistung, welches die "Anforde­ rung zur Abschaltung auf Ruhezustandsleistung" anzeigt, führt der Buskontroller 3 der Energieumschalteschaltung 5 das Energieversorgungsabschaltsteuersignal 17 zu (beispielsweise eine Spannung "H"), welches eine "Abtrennung" anzeigt. Auf den Empfang des Energieversorgungsabschalte­ steuersignals 17, welches die "Abtrennung" anzeigt, unter­ bricht die Energieumschalteschaltung 5 die Zufuhr von der Energieversorgung 18, worauf die Ein­ gangs/Ausgangsanschlussschaltung der CPU 2 wie folgt arbei­ tet.

Wenn die Energieversorgung 18 abgeschaltet wird, führt die NICHTUND-Schaltung ND2 von Fig. 2 der Steuerleitung 30 zur Abschaltung auf Ruhezustandsleistung den logischen Pe­ gel "H" zu (die Spannung der Energieversorgung 19), und der Inverter IV2 führt der Steuerleitung 31 zur Abschaltung auf Ruhezustandsleistung den logischen Pegel "L" durch Inver­ tieren des Signals auf der Steuerleitung 30 zur Abschaltung auf Ruhezustandsleistung zu. Dabei werden die Steuerleitun­ gen 30 und 31 zur Abschaltung auf Ruhezustandsleistung mit der NICHTUND-Schaltung ND1 bzw. der NTCHTODER-Schaltung NR1 verbunden. Dementsprechend erzeugt die NICHTUND-Schaltung ND1 einen logischen Pegel "H" an ihrem Ausgang 32, und die NICHTODER-Schaltung NR1 erzeugt einen logischen Pegel "L" an ihrem Ausgang 33 unabhängig der Pegel des Ausgangsfrei­ gabesignals 40 und des Ausgangsdatensignals 41.

Somit wird der P-Kanal-MOS-Transistor 26 in einen nicht leitenden Zustand versetzt, wobei sein Gate und Backgate auf dem logischen Pegel "H" gehalten wird (der Spannung der Energieversorgung 19). Zur selben Zeit wird der N-Kanal- MOS-Transistor 27 ebenfalls auf den nicht leitenden Zustand versetzt, wobei sein Gate, Backgate und Source auf dem lo­ gischen Pegel "L" (Massespannung) gehalten wird. Somit wer­ den die Ausgänge der Eingangs/Ausgangsanschlussschaltungen der CPU 2 auf "Z" (Zustand einer hohen Impedanz) während der Betriebsart der Abschaltung auf Ruhezustandsleistung gehalten. Dadurch kann positiv verhindert werden, dass der Strom, welcher aus einer anderen Ein­ gangs/Ausgangsanschlussschaltung entstammt, die mit der Leitung des internen Datenbusses 7 verbunden ist, durch den P-Kanal MOS-Transistor 26 in die Energieversorgung 18 fließt, unabhängig davon, ob der Speicher 4 oder der Buskontroller 3 den internen Datenbus 7 auf einen logischen Pegel "H" oder "L" ansteuert.

Somit versetzt die CPU 2 den internen Datenbus 7 durch die Eingangs/Ausgangsanschlussschaltungen unabhängig von dem internen Zustand der CPU 2 in den Zustand einer hohen Impedanz "Z". In der CPU 2 sind alle internen Schaltungen außer den Eingangs/Ausgangsanschlussschaltungen von der Energieversorgung 18 abgetrennt, so dass der Energiever­ brauch in der CPU 2 auf einen minimalen Leckstrom in den Eingangs/Ausgangsanschlusschaltungen begrenzt ist. Der Bus­ kontroller 3 kann die Lese/Schreiboperation bezüglich des Speichers 4 wie in der normalen Betriebsart durchführen.

(3) Rücksetzoperation der Betriebsart zur Abschaltung auf Ruhezustandsleistung

Ein Rücksetzen der Betriebsart der Abschaltung auf Ru­ hezustandsleistung wird gestartet, wenn das Anpassglied 6 dem Buskontroller 3 das Anforderungssignal 24 zur Abschal­ tung auf Ruhezustandsleistung zuführt (beispielsweise eine Spannung "L"), welches eine "Abgabe bzw. Aufgabe der Ab­ schaltung auf Ruhezustandsleistung" anzeigt. Auf den Emp­ fang des Anforderungssignals 24 zur Abschaltung auf Ruhes­ zustandsleistung, welches die "Abgabe bzw. Aufgabe der Ab­ schaltung auf Ruhezustandsleistung" anzeigt, führt der Bus­ kontroller 3 der Energieumschalteschaltung 5 ein Energie­ versorgungsabschaltesteuersignal 17 zu (beispielsweise eine Spannung "L"), welches eine "Verbindung" anzeigt. Auf den Empfang des Energieversorgungsabschaltesteuersignals 17, welches eine "Verbindung" anzeigt, startet die Energieum­ schalteschaltung 5 das Versorgen mit Energie aus der Ener­ gieversorgung 18. Da die CPU 2 nicht ihren internen Zustand in der Betriebsart der Abschaltung auf Ruhezustandsleistung beibehält, führt der Buskontroller 3 der CPU 2 das CPU- Rücksetzsignal 13 und das Busbewilligungssignal 12 zu, wel­ ches eine "Busbewilligung" anzeigt. Auf den Empfang des CPU-Rücksetzsignals 13 und auf die Zufuhr von Energie aus der Energieversorgung 18 kehrt die CPU 2 von der Betriebs­ art der Abschaltung auf Ruhezustandsleistung in die Be­ triebsart zurück und beginnt mit der Datenverarbeitung.

Wie oben beschrieben ist die integrierte Schaltung der vorliegenden Erfindung mit den CMOS-Dreistufen-Ansteue­ rungsvorrichtungen versehen, welche den Bus in dem Zustand in einer hohen Impedanz "Z" positiv halten können, d. h. in dem elektrisch geöffneten Zustand. Dadurch wird ermöglicht, dass irgendeine Schaltung, welche nicht auf Ruhezustands­ leistung abgeschaltet ist, eine Datenübertragung ohne einen extra Energieverbrauch durchführen kann, wodurch das Sparen von Energie ermöglicht wird.

Zweite Ausführungsform

Fig. 3 zeigt ein Blockdiagramm, welches eine zweite Ausführungsform einer integrierten Schaltung der vorliegen­ den Erfindung darstellt. Obwohl der grundlegende Betrieb der integrierten Schaltung derselbe wie derjenige der in Fig. 1 dargestellten Schaltung ist, ist die Betriebsspan­ nung der internen Schaltungen der CPU 2a niedriger als die­ jenige der anderen Schaltungen eingestellt. Entsprechend Fig. 3 bezeichnet Bezugszeichen 1a einen Chip. Der Chip 1a enthält eine CPU 2a, einen Buskontroller 3a, einen Speicher 4a, eine Energieumschalteschaltung 5a und ein Anpassglied 6a, welche auf dem Chip 1a angeordnet sind. Die CPU 2a, der Buskontroller 3a und der Speicher 4a sind durch einen in­ ternen Datenbus 7a miteinander verbunden, um eine Daten­ übertragung untereinander durchzuführen. Die CPU 2a führt dem Buskontroller 3a ein Adresssignal 8a, ein Le­ se/Schreibsignal 9a und ein Zugriffanforderungssignal 10a zu, wohingegen der Buskontroller 3a der CPU 2a ein Zugriff­ beendigungssignal 11a, ein Busbewilligungssignal 12a und ein CPU-Rücksetzsignal 13a und dem Speicher 4a ein Adresssignal 14a, ein Lesestrobesignal 15a und ein Schreibstrobe­ signal 16a zuführt.

Der Buskontroller 3a führt des weiteren der Energieum­ schalteschaltung 5a ein Energieversorgungsabschaltesteu­ ersignal 17a zu, und die Energieumschalteschaltung 5a führt der CPU 2a Energie von einer Energieversorgung 18a zu, wel­ che während der Abschaltung auf Ruhezustandsleistung abge­ schaltet wird.

Von außerhalb des Chips 1a führen Energieversorgungen 50a und 19a und eine Massseenergieversorgung 20a Energie dem Anpassglied 6a, der CPU 2a, dem Buskontroller 3a, dem Speicher 4a und der Energieumschalteschaltung 5a zu. Die Energieversorgungen 50a und 19a sind bezüglich der Masse­ energieversorgung 20 positiv, und die Spannung der Energie­ versorgung 50a ist kleiner als diejenige der Energieversor­ gung 19a.

Der Buskontroller 3a führt dem Anpassglied 6a einen ex­ ternen Adressbus 21a, ein externes Lesestrobesignal 22a und ein externes Schreibstrobesignal 23a zu, wohingegen das An­ passglied 6a dem Buskontroller 3a ein Anforderungssignal 24a zur Abschaltung auf Ruhezustandsleistung und ein exter­ nes Datensignal 25a zuführt.

Fig. 4 zeigt ein Schaltungsdiagramm, welches einen Po­ tentialdifferenzdetektor 25 zum Erfassen des Abschaltens der Energie von der Energieversorgung 18a auf die CPU 2a darstellt. Unter Einstellung eines Widerstands 52 kann der Potentialdifferenzdetektor 35 derart eingestellt werden, dass er den Steuerleitungen 30 und 31 zur Abschaltung auf Ruhezustandsleistung den logischen Pegel "L" bzw. "H" in der normalen Betriebsart zuführt, wohingegen er den logischen Pegel "H" bzw. "L" in der Betriebsart zur Abschaltung auf Ruhezustandsleistung zuführt, bei welcher die Energieversorgung 18a abgeschaltet ist, wodurch das Abschalten der Energieversorgung 18a erfasst wird.

Fig. 5 stellt eine Eingangs/Ausgangsanschlussschaltung der CPU 2a dar, welche einen CMOS-Pegelwandler enthält. Die Eingangs/Ausgangsanschlussschaltung enthält eine NICHTUND- Schaltung 65, welcher ein Freigabesignal 63 und ein Daten­ signal 64 eingegeben wird; einen CMOS-Pegelwandler 70, wel­ chem der Ausgang der NICHTUND-Schaltung 65 und deren inver­ tiertes Signal durch einen Inverter 66 zugeführt wird; ei­ nen P-Kanal-MOS-Transistor 61, dessen Gate mit dem Ausgang QH des CMOS-Pegelwandlers 70 verbunden ist, dessen Source und Backgate mit der Energieversorgung 19a verbunden sind; eine NICHTODER-Schaltung 68, welcher das Datensignal 64 und das Freigabesignal durch einen Inverter 67 zugeführt wird; einen CMOS-Pegelwandler 80, welchem der Ausgang der NICHT­ ODER-Schaltung 68 und deren invertiertes Signal durch einen Inverter 69 zugeführt wird; und einen N-Kanal-MOS-Transi­ stor 62, dessen Gate mit dem CMOS-Pegelwandler 80 verbunden ist, dessen Drain mit dem Drain des P-Kanal-MOS-Transistors 61 verbunden ist und dessen Source und Backgate mit der Masseenergieversorgung 20a verbunden sind. Der P-Kanal-MOS- Transistor 61 und der N-Kanal-MOS-Transistor 62 bilden eine CMOS-Dreistufen-Ansteuerungsvorrichtung 60, deren Ausgangs­ daten dem internen Datenbus 7a und der CPU 2a durch einen Inverter 90 als Eingangsdaten zugeführt werden.

Die CMOS-Pegelwandler 70 und 80 enthalten jeweils einen ersten Energieversorgungsanschluss 85, welchem ein erstes festgelegtes Potential (Masseenergieversorgung) 20a zuge­ führt wird; einen zweiten Energieversorgungsanschluss 86, welchem ein zweites festgelegtes Potential 19a zugeführt wird; einen dritten Dateneingangsanschluss 76; einen zwei­ ten Dateneingangsanschluss 77; einen ersten Ausgangsan­ schluss 74; einen zweiten Ausgangsanschluss 75; einen er­ sten Betriebsartsteuereingangsanschluss 78; einen zweiten Betriebsartsteuereingangsanschluss 79; einen ersten P-Kanal-MOS-Transistor 71, dessen Source mit dem zweiten Ener­ gieversorgungsanschluss 86 verbunden ist, dessen Drain mit dem ersten Ausgangsanschluss 74 verbunden ist und dessen Gate mit dem ersten Betriebsartsteuereingangsanschluss 78 verbunden ist; einen zweiten P-Kanal-MOS-Transistor 72, dessen Source mit dem zweiten Energieversorgungsanschluss 86 verbunden ist, dessen Drain mit dem ersten Ausgangsan­ schluss 74 verbunden ist und dessen Gate mit dem zweiten Ausgangsanschluss 75 verbunden ist; einen dritten P-Kanal- MOS-Transistor 73, dessen Source mit dem zweiten Energie­ versorgungsanschluss 86 verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss 75 verbunden ist und dessen Gate mit dem ersten Ausgangsanschluss 74 verbunden ist; einen ersten N-Kanal-MOS-Transistor 81, dessen Drain mit dem er­ sten Ausgangsanschluss 74 verbunden ist und dessen Gate mit dem ersten Betriebsartsteuereingangsanschluss 78 verbunden ist; einen zweiten N-Kanal-MOS-Transistor 82, dessen Source mit dem ersten Energieversorgungsanschluss 85 verbunden ist, dessen Drain mit einem Source des ersten N-Kanal-MOS- Transistors 81 verbunden ist und dessen Gate mit dem ersten Dateneingangsanschluss 76 verbunden ist; einen dritten N- Kanal-MOS-Transistor 83, dessen Source mit dem ersten Ener­ gieversorgungsanschluss 85 verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss 75 verbunden ist und dessen Gate mit dem zweiten Betriebsartsteuereingangsanschluss 79 verbunden ist; und einen vierten N-Kanal-MOS-Transistor 84, dessen Source mit dem ersten Energieversorgungsanschluss 85 verbunden ist, dessen Drain mit dem zweiten Ausgangsan­ schluss 75 verbunden ist und dessen Gate mit dem zweiten Dateneingangsanschluss 77 verbunden ist.

Als nächstes wird der Betrieb der zweiten Ausführungs­ form beschrieben.

In der normalen Betriebsart führt der Potentialdiffe­ renzdetektor 35 den Steuerleitungen 30 und 31 zur Abschal­ tung auf Ruhezustandsleistung einen logischen Pegel "L" bzw. "H" zu. Somit werden der P-Kanal-MOS-Transistor 71 und der N-Kanal-MOS-Transistor 83 in einen nichtleitenden Zu­ stand versetzt, wohingegen der N-Kanal-MOS-Transistor 81 in einen leitenden Zustand versetzt wird, und daher wird der CMOS-Pegelwandler 70 zu dem herkömmlichen CMOS-Pegelwandler wie in Fig. 9 dargestellt und arbeitet ähnlich.

Demgegenüber führt in der Betriebsart der Abschaltung auf Ruhezustandsleistung der Potentialdifferenzdetektor 35 den Steuerleitungen 30 und 31 zur Abschaltung auf Ruhezu­ standsleistung einen logischen Pegel "H" bzw. "L" zu. Da­ durch wird der N-Kanal-MOS-Transistor 83 in einen leitenden Zustand versetzt und daher wird der P-Kanal-MOS-Transistor 72 in einen leitenden Zustand versetzt. Dementsprechend wird der Ausgang QH des CMOS-Pegelwandlers 70 auf einem lo­ gischen Pegel "H" gehalten, wohingegen der Ausgang QL des CMOS-Pegelwandlers 80 auf dem logischen Pegel "L" gehalten wird. Somit werden sowohl der P-Kanal-MOS-Transistor 61 als auch der N-Kanal-MOS-Transistor 62 der CMOS-Dreistufen-An­ steuerungsvorrichtung 60 in einen nichtleitenden Zustand gebracht unabhängig von dem Zustand des Freigabesignals 63 und des Datensignals 64, wodurch der Zustand "Z" der hohen Impedanz aufrechterhalten wird.

Wie oben beschrieben ist die integrierte Schaltung der vorliegenden Erfindung mit den CMOS-Pegelwandlern versehen, welche die Ausgänge der CMOS-Dreistufen-Ansteuerungsvor­ richtungen, welche mit dem Bus verbunden sind, positiv in einem Zustand "Z" einer hohen Impedanz halten können, d. h. in dem elektrisch geöffneten Zustand. Daher wird es der Schaltung, welche nicht auf Ruhezustandsleistungs abge­ schaltet ist, ermöglicht, die Datenübertragung ohne einen extra Energieverbrauch durchzuführen, wodurch das Sparen von Energie ermöglicht wird.

Vorstehend wurde eine integrierte Schaltung offenbart, welche zum effektiven Abschalten der Energieversorgung in einer Betriebsart der Abschaltung auf Ruhezustandsleistung geeignet ist. Die integrierte Schaltung ist mit einer er­ sten Energieversorgung (Masse), einer zweiten Energiever­ sorgung, welche kontinuierlich Energie erzeugt, und einer dritten Energieversorgung verbunden, welche eine Energie­ versorgung während der Betriebsart der Abschaltung auf Ru­ hezustandsleistung hält. Die Schaltung enthält einen Kon­ troller und eine CMOS-Dreistufen-Ansteuerungsvorrichtung, welche aus einer Serienverbindung eines P-Kanal-MOS-Transi­ stors und eines N-Kanal-MOS-Transistors besteht. Der P-Ka­ nal-MOS-Transistor besitzt ein Source, welches mit der dritten Energieversorgung verbunden ist, Backgates, die mit der zweiten Energieversorgung verbunden sind und Gates, und ein Gate, welches mit dem Kontroller verbunden ist. Der N- Kanal-MOS-Transistor besitzt ein Source und Backgate, wel­ che mit der ersten Energieversorgung verbunden sind, ein Drain, welcher mit dem Drain des P-Kanal-MOS-Transistors verbunden ist, und ein Gate, welches mit dem Kontroller verbunden ist. Der Kontroller führt eine Steuerung derart durch, dass das Gate des P-Kanal-MOS-Transistors auf einem hohen Pegel und das Gate des N-Kanal-MOS-Transistors auf einem niedrigen Pegel während der Abschaltung auf Ruhezu­ standsleistung gehalten werden. Somit wird der Ausgang der CMOS-Dreistufen-Ansteuerungsvorrichtung in einen Zustand einer hohen Impedanz versetzt, wobei sowohl das Backgate als auch das Gate des P-Kanal-MOS-Transistors während der Betriebsart der Abschaltung auf Ruhezustandsleistung auf den hohen Pegel gezogen werden. Dadurch wird es ermöglicht, positiv zu verhindern, dass ein Leckstrom, welcher aus ei­ ner anderen CMOS-Dreistufen-Ansteuerungsvorrichtung ent­ stammt, welche einen gemeinsamen Ausgangsanschluss mit der vorhandenen CMOS-Dreistufen-Ansteuerungsvorrichtung be­ sitzt, in den P-Kanal-MOS-Transistor fließt.

Claims (7)

1. Integrierte Schaltung mit:
einem ersten Energieversorgungsanschluss (20), welchem ein erstes festgelegtes Potential zugeführt wird;
einem zweiten Energieversorgungsanschluss (19), wel­ chem ein zweites festgelegtes Potential zugeführt wird;
einem dritten Energieversorgungsanschluss (18), wel­ chem ein drittes festgelegtes Potential zugeführt wird, das auf Ruhezustandsleistung abgeschaltet werden kann;
einem Ausgangsanschluss (29);
einem MOS-Transistor (26) eines ersten Leitfähig­ keitstyps, dessen Source mit dem dritten Energieversor­ gungsanschluss verbunden ist, dessen Backgate mit dem zwei­ ten Energieversorgungsanschluss verbunden ist und dessen Drain mit dem Ausgangsanschluss verbunden ist, wobei das Source und Backgate elektrisch isoliert sind;
einem MOS-Transistor (27) eines zweiten Leitfähig­ keitstyps, dessen Drain mit dem Ausgangsanschluss verbunden ist und dessen Backgate und Source mit dem ersten Energie­ versorgungsanschluss verbunden sind;
einem Potentialdifferenzdetektor (ND2 und IV2), wel­ cher mit dem zweiten Energieversorgungsanschluss und dem dritten Energieversorgungsanschluss verbunden ist, zur Er­ fassung einer Potentialdifferenz dazwischen; und,
einem Gatepotentialkontroller (ND1 und NR1), welcher mit dem Potentialdifferenzdetektor verbunden ist, zur Steuerung eines Potentials des Gates des MOS-Transistors des ersten Leitfähigkeitstyps im Ansprechen auf ein Aus­ gangssignal des Potentialdifferenzdetektors.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekenn­ zeichnet, dass der Gatepotentialkontroller ein Potential eines Gates des MOS-Transistors des zweiten Leitfähig­ keitstyps im Ansprechen auf das Ausgangssignal des Poten­ tialdifferenzdetektors steuert.

3. Integrierte Schaltung mit:
einem ersten Energieversorgungsanschluss (20a), wel­ chem ein erstes festgelegtes Potential zugeführt wird;
einem zweiten Energieversorgungsanschluss (19a), wel­ chem ein zweites festgelegtes Potential zugeführt wird;
einem dritten Energieversorgungsanschluss (18a), wel­ chem ein drittes festgelegtes Potential zugeführt wird, das auf Ruhezustandsleistung abgeschaltet werden kann;
einem Ausgangsanschluss (29a);
einem MOS-Transistor (61) eines ersten Leitfähig­ keitstyps, dessen Source und Backgate mit dem zweiten Ener­ gieversorgungsanschluss verbunden sind und dessen Drain mit dem Ausgangsanschluss verbunden ist;
einem zweiten MOS-Transistor (62) eines zweiten Leit­ fähigkeitstyps, dessen Drain mit dem Ausgangsanschluss ver­ bunden ist und dessen Backgate und Source mit dem ersten Energieversorgungsanschluss verbunden sind;
einem Potentialdifferenzdetektor (35), welcher mit dem zweiten Energieversorgungsanschluss und dem dritten Ener­ gieversorgungsanschluss verbunden ist, zur Erfassung einer Potentialdifferenz dazwischen; und
einen CMOS-Pegelwandler (70, 80) zur Umwandlung von Ausgängen des Potentialdifferenzdetektors und zum Zuführen eines umgewandelten Signals wenigstens einem Gate des MOS- Transistors des ersten Leitfähigkeitstyps oder einem Gate des MOS-Transistors des zweiten Leitfähigkeitstyps.

4. Integrierte Schaltung nach Anspruch 3, dadurch gekenn­ zeichnet, dass der CMOS-Pegelwandler dann, wenn der Poten­ tialdifferenzdetektor die Potentialdifferenz zwischen dem zweiten Energieversorgungsanschluss und dem dritten Ener­ gieversorgungsanschluss erfasst, dem Gate des MOS-Transi­ stors des ersten Leitfähigkeitstyps ein Potential, welches gleich dem Potential des zweiten Energieversorgungsan­ schlusses ist, und dem Gate des MOS-Transistors des zweiten Leitfähigkeitstyps ein Potential zuführt, welches gleich dem Potential des ersten Energieversorgungsanschlusses ist.

5. Integrierte Schaltung nach Anspruch 4, dadurch gekenn­ zeichnet, dass der CMOS-Pegelwandler folgende Komponenten aufweist:
einen ersten Energieversorgungsanschluss (85), welchem ein erstes festgelegtes Potential zugeführt wird;
einen zweiten Energieversorgungsanschluss (86), wel­ chem ein zweites festgelegtes Potential zugeführt wird;
einen ersten Dateneingangsanschluss (76);
einen zweiten Dateneingangsanschluss (77);
einen ersten Ausgangsanschluss (74);
einen zweiten Ausgangsanschluss (75);
einen ersten Betriebsartsteuereingangsanschluss (78);
einen zweiten Betriebsartsteuereingangsanschluss (79);
einen ersten MOS-Transistor (71) des ersten Leitfähig­ keitstyps, dessen Source mit dem zweiten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem er­ sten Betriebsartsteuereingangsanschluss verbunden ist;
einen zweiten MOS-Transistor (72) des ersten Leitfä­ higkeitstyps, dessen Source mit dem zweiten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Ausgangsanschluss verbunden ist;
einen dritten MOS-Transistor (73) des ersten Leitfä­ higkeitstyps, dessen Source mit dem zweiten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist, und dessen Gate mit dem ersten Ausgangsanschluss verbunden ist;
einen ersten MOS-Transistor (81) des zweiten Leitfä­ higkeitstyps, dessen Drain mit dem ersten Ausgangsanschluss verbunden ist und dessen Gate mit dem ersten Betriebsart­ steuereingangsanschluss verbunden ist;
einen zweiten MOS-Transistor (82) des zweiten Leitfä­ higkeitstyps, dessen Source mit dem ersten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit einem Source des ersten MOS-Transistors des zweiten Leitfähigkeitstyps verbunden ist und dessen Gate mit dem ersten Dateneingangs­ anschluss verbunden ist;
einen dritten MOS-Transistor (83) des zweiten Leitfä­ higkeitstyps, dessen Source mit dem ersten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Betriebsartsteuereingangsanschluss verbunden ist; und
einen vierten MOS-Transistor (84) des zweiten Leitfä­ higkeitstyps, dessen Source mit dem ersten Energieversor­ gungsanschluss verbunden ist, dessen Drain mit dem zweiten Ausgangsanschluss verbunden ist und dessen Gate mit dem zweiten Dateneingangsanschluss verbunden ist,
wobei der erste Betriebsartsteuereingangsanschluss und der zweite Betriebsartsteuereingangsanschluss mit dem Poten­ tialdifferenzdetektor verbunden sind und der erste Aus­ gangsanschluss mit dem Gate des MOS-Transistors des ersten Leitfähigkeitstyps verbunden ist.

6. Integrierte Schaltung mit:
einem ersten Energieversorgungsanschluss (20), welchem ein erstes festgelegtes Potential zugeführt wird;
einem zweiten Energieversorgungsanschluss (19), wel­ chem ein zweites festgelegtes Potential zugeführt wird;
einer Dreistufen-Ansteuerungsvorrichtung (28), welche einen MOS-Transistor (26) eines ersten Leitfähigkeitstyps enthält, dessen Source und Backgate voneinander isoliert sind und dessen Backgate mit dem zweiten Energieversor­ gungsanschluss verbunden ist, und einem MOS-Transistor (27) eines zweiten Leitfähigkeitstyps, dessen Drain mit einem Drain des MOS-Transistors des ersten Leitfähigkeitstyps verbunden ist und dessen Source mit dem ersten Energiever­ sorgungsanschluss verbunden ist;
einer Umschalteschaltung (5) zum Verbinden oder Ab­ trennen des Source des MOS-Transistors des ersten Leitfä­ higkeitstyps mit bzw. von dem zweiten Energieversorgungsan­ schluss;
einem Gatepotentialkontroller (ND1) zum Steuern eines Potentials eines Gates des MOS-Transistors des ersten Leit­ fähigkeitstyps; und
einem Energieversorgungskontroller (6, 3) zum Steuern der Umschalteschaltung und des Gatepotentialkontrollers,
wobei die integrierte Schaltung in einen ersten Block, welcher die Dreistufen-Ansteuerungsvorrichtung enthält, und einen zweiten Block unterteilt ist, welcher den Energiever­ sorgungskontroller enthält, und wobei die Umschalteschal­ tung dann, wenn der Energieversorgungskontroller den ersten Block auf Ruhezustandsleistung abschaltet, das Source des MOS-Transistors des ersten Leitfähigkeitstyps von dem zwei­ ten Energieversorgungsanschluss abtrennt und der Gatepoten­ tialkontroller dem Gate des MOS-Transistors des ersten Leitfähigkeitstyps ein Potential zuführt, welches gleich dem Potential des zweiten Energieversorgungsanschlusses ist.

7. Integrierte Schaltung nach Anspruch 5, dadurch gekenn­ zeichnet, dass ein Potential eines Signals, welches dem er­ sten Dateneingangsanschluss und dem zweiten Dateneingangs­ anschluss zugeführt wird, sich von einer Potentialdifferenz zwischen dem ersten Energieversorgungsanschluss und dem zweiten Energieversorgungsanschluss unterscheidet und ein Potential eines Signals, welches dem ersten Betriebsart­ steuereingangsanschluss und dem zweiten Betriebsartsteuer­ eingangsanschluss zugeführt wird, gleich der Potentialdif­ ferenz zwischen dem ersten Energieversorgungsanschluss und dem zweiten Energieversorgungsanschluss ist.