DE19710488C2 - Gegen 5V widerstandsfähige Eingangs-/Ausgangsschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Eingangs-/Aus­ gangsschaltung und insbesondere auf eine gegen 5 V widerstands­ fähige bzw. diese aushaltende Eingangs-/Ausgangsschaltung, die wirksam eine hohe Spannung aushalten oder handhaben kann, die an einem Halbleiterchip liegt, der für eine niedrige Spannung geeignet ist, welche auf einer minimalen MOS-Vorrichtung beruht.

Wie in Fig. 1 gezeigt ist, umfaßt ein herkömmlicher digitaler Audioprozessor: ein Paar von Invertern 1, 2, um ein Freigabesignal EN beziehungsweise ein Datensignal D zu invertieren, ein NOR-Gatter 3 zum NOR-Verknüpfen der Ausgangswerte der Inverter 1, 2, ein NAND-Gatter 4 zum NAND-Verknüpfen des Ausgangswertes des Inverters 2 und des Freigabesignales EN, ein paar von In­ vertern 5, 6 zum Invertieren der Ausgangswerte des NOR-Gatters 3 und des NAND-Gatters 4 und zum Ausgeben eines PMOS-Gatter­ signales PG und eines NMOS-Gattersignales NG, einen PMOS-Tran­ sistor 7 und einen NMOS-Transistor 8, die in Reihe miteinander zwischen einer Versorgungsspannung Vcc und einer Massespannung Vss liegen und jeweils das PMOS-Gattersignal PC und das NMOS- Gattersignal NG empfangen, die von den jeweiligen Invertern 5, 6 ausgegeben sind, und ein Paar von Invertern 9, 10, die ge­ meinsam mit einem Ausgangsknoten N1 und einem Kontaktfeld PAD ver­ bunden sind und sequentiell ein an dem Kontaktfeld PAD liegendes Signal invertieren.

Fig. 2 veranschaulicht eine schematische Schnittdarstellung des PMOS-Transistors 7 und des NMOS-Transistors 8 in der herkömm­ lichen Eingangs-/Ausgangsschaltung von Fig. 1.

Der Betrieb der so aufgebauten herkömmlichen Eingangs-/Ausgangs­ schaltung wird im folgenden anhand der zugehörigen Darstellungen erläutert.

Wenn zunächst das Freigabesignal EN auf einem hohen Pegel ver­ bleibt, d. h., wenn es in einem Ausgangsmodus ist, so wird das Freigabesignal EN in dem Inverter 1 invertiert, während es an einem Anschluß des NAND-Gatters 4 liegt, um dadurch einem An­ schluß des NAND-Gatters 4 zugeführt zu sein. Wenn zu dieser Zeit ein Datensignal von einem hohen Pegel angelegt wird, so wird das Datensignal D in den Inverter 2 invertiert und an die jeweiligen Anschlüsse des NOR-Gatters 3 und des NAND-Gatters 4 angelegt.

Das NOR-Gatter 3 und das NAND-Gatters 4 geben jeweils ein Sig­ nal eines hohen Pegels ab, und die Inverter 5, 6 invertieren die Signale mit hohem Pegel, um dadurch das PMOS-Gattersignal PG und das NMOS-Gattersignal NG an den PMOS-Transistor 7 und den NMOS-Transistor 8 auszugeben. Demgemäß wird der PMOS-Tran­ sistor 7 eingeschaltet, und der NMOS-Transistor 8 wird ausge­ schaltet, so daß das Kontaktfeld PAD auf einen hohen Pegel, der identisch zu dem Datensignal D ist, gebracht wird.

Wenn sodann das Freigabesignal EN auf einem hohen Pegel ver­ bleibt und das Datensignal D einen niedrigen Pegel beibehält, so werden die Ausgangswerte des NOR-Gatters 3 und des NAND- Gatters 4 auf einen niedrigen Pegel geschaltet, so daß das PMOS-Gattersignal PG und das NMOS-Gattersignal NG, die jeweils an dem PMOS-Transistor 7 und dem NMOS-Transistor 8 liegen, auf einen niedrigen Pegel gebracht werden. Gegebenenfalls wird der PMOS-Transistor 7 abgeschaltet, und der NMOS-Transistor 8 wird eingeschaltet, so daß das Kontaktfeld einen niedrigen Pegel, der identisch zu dem Datensignal D ist, annimmt.

Wenn dagegen das Freigabesignal EN auf einem niedrigen Pegel verbleibt, d. h., wenn es in einem Eingabemodus ist, so liegt das Freigabesignal EN an einem Eingangsanschluß des NAND-Gat­ ters 4 und wird gleichzeitig im Inverter 1 invertiert, um da­ durch an einem Anschluß des NAND-Gatters 4 zu liegen.

Daher liefert das NOR-Gatter 3 ein Signal eines niedrigen Pe­ gels unabhängig von dem Pegel des Datensignales D, und das NAND-Gatter 4 gibt ein Signal eines hohen Pegels unabhängig von dem Pegel des Datensignales D ab, um dadurch den PMOS-Tran­ sistor 7 und den NMOS-Transistor 8 abzuschalten.

Wenn zu dieser Zeit ein Signal eines hohen Pegels an dem Kontaktfeld PAD liegt, hat ein von den Invertern 9, 10 ausgegebenes Ein­ gangssignal Din einen zu dem Kontaktfeld PAD identischen Wert.

Das Kontaktfeld PAD in Fig. 2 ist mit mit einem P⁺-Aktivbereich, der als Drain des PMOS-Transistors 7 dient, und einem N⁺-Aktivbe­ reich, der als Drain des NMOS-Transistors 8 dient, verbunden, so daß, wenn die Versorgungsspannung Vcc auf 3,3 V geht, der Sourcebereich P⁺ des PMOS-Transistors 7 und die Substrat-N- Wanne auf 3,3 V übergehen.

Wenn gleichzeitig das Kontaktfeld PAD mit 5 V beaufschlagt ist, so geht der Drainbereich P⁺ des PMOS-Transistors 7 auf 5 V über, und der Drainbereich P⁺ bildet eine N-Wanne, und eine PN-Diode des PMOS-Transistors 7 und wird in Vorwärtsrichtung einge­ schaltet.

Jedoch nimmt bei eingeschalteter PN-Diode die Substrat-N-Wanne des PMOS-Transistors 7 5 V an und ist mit einer Versorgungs­ spannung Vcc über einen N-Wannen-Pfropfen verbunden, so daß bei Beaufschlagung des Kontaktfeld PAD mit 5 V die Versorgungsspannung Vcc bei 3,3 V kurzgeschlossen wird, um so einen Fehlbetrieb des inneren MOS-Transistors hervorzurufen. D. h., wenn die Spannung am Kontaktfeld PAD höher als der Wert der Versorgungsspannung Vcc wird, so tritt ein Problem auf.

Die DE-42 21 283 A1 zeigt einen CMOS-Ausgangstreiber mit schwimmender Wanne, bei dem ein PMOS- und ein NMOS-Transistor vorgesehen sind. Die Gates dieser Transistoren werden über eine Logikschaltung von einem Datensignal und einem Frei­ gabesignal angesteuert. Zwischen dem Ausgangsanschluß der Schaltung und dem Gate des PMOS-Transistors ist eine gegen 5 Volt widerstandsfähige Schaltung angeordnet.

Aus der EP 0 614 279 A2 ist eine gegen 5 Volt widerstands­ fähige Schaltung bekannt, die gegen Überspannungen auf einem gemeinsamen Bus schützt, wobei die Überspannungen einen höhe­ ren Spannungspegel als die interne Versorgungsspannung einer Pufferschaltung aufweist.

Die EP 0 329 285 A2 zeigt einen Ausgangspuffer mit einer Logikschaltung zur Ansteuerung der Ausgangstransistoren.

Es ist daher Aufgabe der vorliegenden Erfindung, eine gegen 5 V widerstandsfähige Eingangs-/Ausgangsschaltung vorzusehen, um einen elektrischen Kurzschluß zwischen einem Kontaktfeld und einer Versorgungsspannung zu verhindern, indem die Spannung eines Substrates eines PMOS-Transistors und eines Körpers zu einer Kontaktfeldspannung ausgeglichen wird, wenn eine Kontaktfeldeingangsspan­ nung höher als die Versorgungsspannung wird.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung eine gegen 5 V widerstandsfähige Eingangs-/Ausgangsschaltung mit den Merkmalen des Patentanspruches 1.

Eine vorteilhafte Weiterbildung der Erfindung ergibt sich aus dem Unteranspruch.

Die erfindungsgemäße Schaltung hält wirksam eine hohe Span­ nung aus, die an einem Halbleiterchip liegt, der für eine nie­ drige Spannung geeignet ist.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Blockdiagramm einer herkömmlichen Eingangs-/Ausgangsschaltung,

Fig. 2 eine schematische Schnittdarstellung eines PMOS-Tran­ sistors und eines NMOS-Transistors einer herkömmlichen Eingangs-/Ausgangsschaltung,

Fig. 3 ein schematisches Blockdiagramm einer erfindungsgemäßen Eingangs-/Ausgangsschaltung,

Fig. 4 ein Detailblockdiagramm einer gegen 5 V widerstandsfähi­ gen Schaltung in Fig. 3,

Fig. 5 ein Detailblockdiagramm einer gegen 5 V widerstandsfähi­ gen Schaltung in Fig. 4 gemäß einem anderen Ausführungs­ beispiel der vorliegenden Erfindung,

Fig. 6 ein Detailblockdiagramm eines Modusdetektors in Fig. 5.

In Fig. 3, die eine gegen 5 V widerstandsfähige Eingangs-/Aus­ gangsschaltung gemäß der vorliegenden Erfindung veranschaulicht, ist der Inverter 5 der herkömmlichen Eingangs-/Ausgangsschaltung von Fig. 1 durch eine gegen 5 V widerstandsfähige Schaltung 20 er­ setzt, und der Ausgangswert PG der gegen 5 V widerstandsfähigen Schaltung 20 liegt am Gate eines PMOS-Transistors 7 und ist durch einen Körper bzw. "Bulk" mit dem Substrat des PMOS-Tran­ sistors 7 verbunden. Zwischen dem PMOS-Transistor 7 und einem NMOS-Transistor 8 liegt ein NMOS-Transistor 11, der immer durch eine Versorgungsspannung eingeschaltet ist. Hier geben gleiche Bezugszeichen entsprechende Teile der herkömmlichen Schaltung an.

Wie in Fig. 4 veranschaulicht ist, umfaßt die gegen 5 V widerstands­ fähige Schaltung 20: einen PMOS-Transistor 21, an dessen Source eine Versorgungsspannung Vcc liegt, dessen Gate mit einem Kontaktfeld PAD verbunden ist und dessen Drain und Substrat mit einem Körper verbunden sind, einen PMOS-Transistor 22, dessen Source mit dem Kontaktfeld PAD verbunden, an dessen Gate die Versorgungs­ spannung Vcc liegt und dessen Drain und Substrat mit dem Körper verbunden sind, einen PMOS-Transistor 23, dessen Source mit dem Körper verbunden ist, dessen Gate an das NOR-Gatter 3 angeschlos­ sen ist und dessen Drain an einem Ausgangsanschluß liegt, einen NMOS-Transistor 24, dessen Drain mit dem Ausgangsanschluß ver­ bunden und an dessen Gate die Versorgungsspannung Vcc liegt, und einen NMOS-Transistor 25, dessen Drain mit Source des NMOS- Transistors 24 verbunden ist, an dessen Gate ein Ausgangswert NR des NOR-Gatters 3 liegt und dessen Source mit einer Masse Spannung Vss beaufschlagt ist.

Der Betrieb der gegen 5 V widerstandsfähigen Eingangs-/Ausgangs­ schaltung wird nunmehr näher beschrieben.

Wenn zunächst ein Freigabesignal En auf einem hohen Pegel ver­ bleibt, d. h., wenn das Datensignal D auf einem hohen Pegel bleibt und das Kontaktfeld PAD einen niedrigen Pegel beibehält, so wird in einem Ausgangsmodus der Ausgangswert NR des NOR-Gatters 3 auf einen hohen Pegel gebracht.

Daher wird gemäß dem Ausgangssignal NR mit hohem Pegel des NOR- Gatters 3 der PMOS-Transistor 23 der gegen 5 V widerstandsfähigen Schaltung 20 abgeschaltet, und der NMOS-Transistor 25 wird ein­ geschaltet, so daß ein Niederpegel-PMOS-Gattersignal PG über den Ausgangsanschluß ausgegeben wird.

Wenn dagegen das Datensignal D auf einem niedrigen Pegel in einem Ausgangsmodus bleibt, wird der Ausgangswert NR des NOR- Gatters 3 auf einen niedrigen Pegel gebracht, um den PMOS- Transistor 23 der gegen 5 V widerstandsfähigen Schaltung 20 einzuschalten, so daß das Hochpegel-PMOS-Gattersignal PG über den PMOS-Transistor 21, 23 und den Ausgangsanschluß ausgegeben wird.

D. h., wenn das Kontaktfeld PAD auf einen niedrigen Pegel gebracht ist und die Eingangs-/Ausgangsspannung in einem Ausgangsmodus verbleibt, so wird die gegen 5 V widerstandsfähige Schaltung 20 als ein Inverter betrieben.

Wenn inzwischen das Kontaktfeld PAD auf einem hohen Pegel gleich­ wertig zu der Versorgungsspannung Vcc in dem Ausgangsmodus bleibt, so liegt kein elektrischer Strom zwischen dem Substrat des PMOS-Transistors 7 und dem Kontaktfeld PAD vor.

Wenn das Freigabesignal EN auf einem niedrigen Pegel ist, d. h., wenn es in einem Eingangsmodus ist, so liefert das NOR-Gatter 3 ein Niederpegel-Ausgangssignal NR unabhängig von dem Pegel des Datensignales D, um dadurch den Ausgangswert PG der gegen 5 V widerstandsfähigen Schaltung 20 auf einen hohen Pegel zu brin­ gen.

Wenn zu dieser Zeit die Eingangsspannung des Kontaktfeldes PAD niedri­ ger als die Versorgungsspannung Vcc wird, so wird der PMOS-Tran­ sistor 22 abgeschaltet, und der PMOS-Transistor 21 wird einge­ schaltet. Hier wird der PMOS-Transistor 23 durch das Niederpe­ gel-Ausgangssignal NR des NOR-Gatters 3 eingeschaltet, so daß der Ausgangswert PG der gegenüber 5 V widerstandsfähigen Schal­ tung 20 eine Versorgungsspannung Vcc wird.

Wenn die Eingangsspannung des Kontaktfeldes PAD auf 5 V ist, was höher als die Versorgungsspannung Vcc ist, und die Kontaktfeldspannung höher als der Wert Vcc + Vtp wird, so wird der PMOS-Transistor 22 eingeschaltet und eine Kontaktfeldspannung liegt an dem Körper. Hier bezeichnet Vtp eine Schwellenwertspannung des PMOS-Transis­ tors 22.

Der eingeschaltete PMOS-Transistor 23 bewirkt, daß die Körper­ spannung, die identisch zu der Kissenspannung ist, ein Ausgangs­ signal PG der gegen 5 V widerstandsfähigen Schaltung 20 wird.

Gegebenenfalls wird der PMOS-Transistor 7 abgeschaltet, und zu dieser Zeit wird das Substrat des PMOS-Transistors 7 mit dem Körper verbunden, so daß kein elektrischer Strom zwischen dem Substrat des PMOS-Transistors 7 und dem Kontaktfeld PAD fließt.

Wie in Fig. 5 gezeigt ist, umfaßt die gegen 5 V widerstandsfähige Schaltung 20 gemäß einem anderen Ausführungsbeispiel der vor­ liegenden Erfindung außerdem: einen Modusdetektor 30 zum Empfan­ gen und Detektieren eines Freigabesignales EN, um einen erd­ freien oder schwimmenden Zustand des Körpers zu überwinden, wenn der PMOS-Transistor 21 in der gegen 5 V widerstandsfähigen Schaltung 20 abgeschaltet wird, und einen PMOS-Transistor 26, an dessen Source die Versorgungsspannung Vcc liegt, dessen Gate mit dem Ausgangswert MD des Modusdetektors 30 beaufschlagt ist und dessen Drain und Substrat mit dem Körper verbunden sind.

Der Modusdetektor 30 umfaßt, wie in Fig. 6 gezeigt ist: ein NAND- Gatter 31 mit einem Kontaktfeld PAD als Eingang hiervon, ein NAND- Gatter 32, das ein Freigabesignal EN über einen Anschluß hier­ von und den Ausgangswert des NAND-Gatters 31 über einen anderen Anschluß hiervon empfängt, einen Inverter 33 zum Invertieren des Ausgangswertes des NAND-Gatters 32, einen PMOS-Transistor 34, an dessen Gate die Versorgungsspannung Vcc liegt, dessen Source mit dem Kontaktfeld PAD verbunden ist, dessen Drain an den Ausgangsanschluß angeschlossen ist und dessen Substrat mit dem Körper verbunden ist, einen NMOS-Transistor 35, dessen Gate mit der Versorgungsspannung Vcc beaufschlagt ist und dessen Drain mit dem Ausgangsanschluß verbunden ist, und einen NMOS-Transis­ tors 36, dessen Drain mit Source des NMOS-Transistors 35 ver­ bunden ist, an dessen Gate der Ausgangswert des Inverters 33 liegt und dessen Source mit der Massespannung beaufschlagt ist.

Der Betrieb der so aufgebauten, gegen 5 V widerstandsfähigen Eingangs-/Ausgangsschaltung gemäß der vorliegenden Erfindung wird im folgenden beschrieben.

Wenn das Freigabesignal EN auf einem hohen Pegel verbleibt d. h., wenn es in einem Ausgangsmodus ist, so ist das Kontaktfeld PAD auf einem hohen Pegel gleichwertig zu der Versorgungsspannung Vcc, während der PMOS-Transistor 51 ausgeschaltet wird, so daß der Körper in einem erdfreien oder schwimmenden Zustand ver­ bleibt.

Wenn zu dieser Zeit das Kontaktfeld PAD bis um die Versorgungsspan­ nung Vcc reicht, so wird der PMOS-Transistor 34 des Modusde­ tektors 30 ausgeschaltet, und das Ausgangssignal des NAND-Gat­ ters 31 wird auf einen hohen Pegel gebracht und das Ausgangs­ signal des NAND-Gatters 32 nimmt einen niedrigen Pegel an, wo­ durch der PMOS-Transistor 36 eingeschaltet wird und die Körper­ spannung stabilisiert.

Wie oben beschrieben ist, führt die vorliegende Erfindung die Spannung des Substrats und des Körpers so, daß sie identisch zu derjenigen einer Kontaktfeldspannung werden und demgemäß den Strom­ pfad sperren, wenn eine externe Spannung, die höher als die Versorgungsspannung ist, an dem Halbleiterchip anliegt, um so einen Fehlbetrieb der MOS-Transistoren zu verhindern und zu einem genauen Betrieb in einem Ausgangsmodus zu führen, indem das Substrat der Transistoren im Ausgangsbetrieb in der Versor­ gungsspannung enthalten bleibt.

Claims (2)

1. Gegen 5 V widerstandsfähige Eingangs-/Ausgangsschaltung, mit:
einem ersten Inverter (1), der ein Freigabesignal (EN) emp­ fängt, und einem zweiten Inverter (2), der ein Datensignal (D) empfängt,
einem NOR-Gatter (3) zum NOR-Verknüpfen der Ausgangswerte des ersten und zweiten Inverters,
einem NAND-Gatter (4) zum NAND-Verknüpfen des Ausgangswertes des zweiten Inverters (2) und des Freigabesignales (EN),
einer gegen 5 V widerstandsfähigen Schaltung (20) zum Empfangen eines Ausgangswertes des NOR-Gatters (3) und zum Verhindern ei­ nes elektrischen Kurzschlusses zwischen einem Kontaktfeld (PAD) und einer Versorgungsspannung (Vcc), wenn eine Eingangsspannung an dem Kontaktfeld (PAD) höher als die Versorgungsspannung (Vcc) wird,
einem ersten PMOS-Transistor (7) und einem ersten NMOS- Transistor (8), die in Reihe zwischen der Versorgungsspannung (Vcc) und einer Massespannung (Vss) liegen, wobei das Gate des ersten PMOS-Transistors (7) einen Ausgangswert der gegen 5 V wi­ derstandsfähigen Schaltung (20) erhält und das Gate des ersten NMOS-Transistors (8) einen invertierten Ausgangswert (NG) des NAND-Gatters (4) erhält, wobei die gegen 5 V widerstandsfähige Schaltung umfaßt:
einen zweiten PMOS-Transistor (21), dessen Source mit der Ver­ sorgungsspannung (Vcc) beaufschlagt ist, dessen Gate mit dem Kontaktfeld (PAD) verbunden ist, und dessen Drain und Substrat mit dem Körper verbunden sind,
einen dritten PMOS-Transistor (22), dessen Source mit dem Kon­ taktfeld (PAD) verbunden ist, an dessen Gate die Versorgungs­ spannung (Vcc) liegt und dessen Drain und Substrat mit dem Kör­ per verbunden sind,
einen vierten PMOS-Transistor (23), dessen Source mit dem Kör­ per verbunden ist, an dessen Gate der Ausgangswert des NOR- Gatters (3) liegt und dessen Drain an den Ausgangsanschluß (PG) der gegen 5 V widerstandsfähigen Schaltung angeschlossen ist,
einen zweiten NMOS-Transistor (24), dessen Drain mit dem Aus­ gangsanschluß (PG) verbunden ist und dessen Gate mit der Ver­ sorgungsspannung (Vcc) beaufschlagt ist,
einen dritten NMOS-Transistor (25), dessen Drain mit der Source des zweiten NMOS-Transistors (24) verbunden ist, an dessen Gate der Ausgangswert des NOR-Gatters (3) liegt und dessen Source mit der Massespannung (Vss) beaufschlagt ist,
einen Modusdetektor (30) zum Empfangen eines Kontaktfeldsignals und Detektieren des Freigabesignales (EN), wenn der zweite PMOS-Transistor (21) ausgeschaltet wird, und
einen fünften PMOS-Transistor (26), dessen Source mit der Ver­ sorgungsspannung (Vcc) beaufschlagt ist, an dessen Gate der Ausgangswert des Modusdetektors (30) liegt und dessen Drain und Substrat mit dem Körper verbunden sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Modusdetektor (30) aufweist:
ein erstes NAND-Gatter (31) mit dem Kontaktfeld (PAD) als einem Eingangsanschluß hiervon,
ein zweites NAND-Gatter (32), das das Freigabesignal (EN) über einen Eingangsanschluß hiervon und einen Ausgangswert des er­ sten NAND-Gatters (31) über einen anderen Anschluß hiervon em­ pfängt,
einen Inverter (33) zum Invertieren eines Ausgangswertes des zweiten NAND-Gatters (32),
einen sechsten PMOS-Transistor, dessen Gate mit der Versor­ gungsspannung (Vcc) beaufschlagt ist, dessen Source mit dem Kontaktfeld (PAD) verbunden ist, dessen Drain an den Ausgangs­ anschluß (MD) des Modusdetektors angeschlossen ist und dessen Substrat mit dem Körper verbunden ist,
einen vierten NMOS-Transistor (35), dessen Gate mit der Versor­ gungsspannung (Vcc) beaufschlagt ist und dessen Drain mit dem Ausgangsanschluß (MD) verbunden ist, und
einen fünften NMOS-Transistor (36), dessen Drain mit der Source des vierten NMOS-Transistors (35) verbunden ist, an dessen Gate der Ausgangswert des Inverters (33) liegt und dessen Source mit der Massespannung (Vss) beaufschlagt ist.