DE3884062T2

DE3884062T2 - Programmierbare logische Einrichtung.

Info

Publication number: DE3884062T2
Application number: DE88305356T
Authority: DE
Inventors: Kiyoshi Itano; Kohji Shimbayashi
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1987-06-12
Filing date: 1988-06-10
Publication date: 1994-01-20
Anticipated expiration: 2008-06-11
Also published as: DE3884062D1; JPS63310215A; US4912677A; EP0295142A2; KR890001289A; EP0295142B1; JPH0575293B2; KR910005606B1; EP0295142A3

Description

Die vorliegende Erfindung bezieht sich auf eine programmierbare Logikschaltung (PLD) und insbesondere auf eine Anordnung eines programmierbaren logischen Arrays (PLA), welche ein programmierbares UND-Array, das einen logischen "und"-Betrieb vornimmt, ein programmierbares ODER-Array, das einen logischen "oder"-Betrieb vornimmt, und die assoziierten Treiber-, Ausgangs- und Rückkopplungsschaltungen umfaßt.
Es ist zu beachten, daß in der folgenden Beschreibung ein Modus, in dem ein Normalbetrieb der PLD, d.h. ein normaler Logikbetrieb des "UND"-Betriebs und "ODER"-Betriebs, durchgeführt wird, nachstehend als Normalmodus bezeichnet wird. Auch wird ein Modus, in dem Daten in das Zellen-Array eingeschrieben werden und dann eine Prüfung, ob die Daten korrekt geschrieben sind oder nicht, durchgeführt wird, nachstehend als Programmodus bezeichnet.
Fig.1 veranschaulicht eine Schaltungszusammensetzung eines bekannten PLA, wie im US-Patent 4 041 459 geoffenbart. In Fig.1 bezeichnet die Bezugszahl 1 ein UND-Array oder eine Matrix und die Bezugszahl 2 ein ODER-Array oder eine Matrix. Die Bezugszahlen 6 und 7 bezeichnen Puffer, die jeweils einen komplementären Metalloxid-Halbleiter (CMOS)-Inverter enthalten, der aus Transistoren 61 und 62 zusammengesetzt ist, die zwischen dem UND-Array 1 und dem ODER-Array 2 angeschlossen sind; die Bezugszahl 4 bezeichnet eine Decoderanordnung, die als Daten-Eingabe/Ausgabe (I/O)-Puffer funktioniert; und die Bezugzahl 5 bezeichnet einen Decoder. Der Daten-I/O-Puffer 4 und der Decoder 5 sind sowohl für das UND-Array 1 als auch das ODER-Array 2 vorgesehen.
Im Programmodus werden Daten durch den Daten-I/O-Puffer 4 und den Decoder 5 in das Zellen-Array eingeschrieben, und dann wird eine Prüfung, ob die Daten richtig geschrieben sind oder nicht, durch den entsprechenden Daten-I/O- Puffer 4 durchgeführt. Die obige Prüfung wird nachstehend als Programmprüfung bezeichnet. Wenn beispielsweise Daten in das ODER-Array eingeschrieben werden, werden Steuerleitungen, d.h. Produkttermleitungen P&sub1;' Pn', auf eine hohe Spannung getrieben, die höher ist als eine normalerweise im Lesebetrieb verwendete Spannung. Demgemäß werden, um zu verhindern, daß die an den Produkttermleitungen vorliegende hohe Spannung einen Einfluß auf die UND-Array-Seite ausübt, die Puffer 6 und 7 in einen Schwebezustand versetzt, d.h. einen Sperrzustand. Gleichzeitig verhindert eine Diode 63, die umgekehrt zwischen dem CMOS-Inverter 61, 62 und einer Energiezufuhrleitung UDD im Puffer 6 eingesetzt ist, einen Stromfluß von den Produkttermleitungen P&sub1;' Pn' zur Energiezufuhrleitung.
Gemäß der Zusammensetzung des in Fig.1 gezeigten PLA werden die Puffer 6 und 7 nämlich im Programmodus gesperrt, was zu einer Trennung des UND-Arrays und des ODER-Arrays führt. Mit anderen Worten sind das UND-Array und das ODER- Array im Programmodus nicht elektrisch assoziiert.
Daher tritt ein Problem auf, wenn Daten in das UND- Array geschrieben werden und die geschriebenen Daten dann durch das ODER-Array ausgelesen werden. Da nämlich die Puffer 6 und 7 gesperrt sind und das UND-Array und das ODER- Array nicht elektrisch assoziiert sind, müssen die Puffer 6 und 7 eingeschaltet werden, um die in das UND-Array durch das ODER-Array eingeschriebenen Daten auszulesen. Gleichzeitig muß geprüft werden, ob die Puffer funktionell sind oder nicht, indem "eine weitere Einrichtung" verwendet wird, die nachstehend als Logikprüfung bezeichnet wird. Eine große Menge an Testmusterdaten muß jedoch für die Prüfung verwendet werden, und die Logikprüfung muß durchgeführt werden, und daher wird, wenn Daten in das UND-Array eingeschrieben werden und dann die Logikprüfung der Daten durchgeführt wird, die Verarbeitung merkbar kompliziert und mühevoll, was vom Standpunkt der Effizienz des Prüf/Kontrollbetriebs nicht bevorzugt wird.
Es ist zu beachten, daß in der folgenden Beschreibung der Ausdruck Prüfung/Kontrolle sowohl eine Programmprüfung als auch eine Logikprüfung impliziert.
Demgemäß ist es wünschenswert, eine programmierbare Logikschaltung vorzusehen, bei welcher eine Logikprüfung eines zwischen einem UND-Array und einem ODER-Array angeschlossenen Puffers unnötig wird und daher eine Prüfung/Kontrolle geschriebener Daten leicht durchgeführt werden kann.
Das oben erwähnte US-Patent 4 041 459 offenbart eine Anordnung gemäß dem Oberbegriff des beigeschlossenen Anspruchs 1.
Das US-Patent 4 313 106 offenbart ein PLA, bei welchem Inverter an den Spaltenleitungen (Produkttermleitungen) zwischen oberen und unteren Arrays von Speicherelementen angeordnet sind. Diese Inverter sind betreibbar, um Spannungen von +5, +15 oder +30 Volt den Speicherelementen der unteren Arrays zur Verwendung in Lese-, Schreib- bzw. Löschbetrieben zuzuführen.
Gemäß der vorliegenden Erfindung ist eine programmierbare Logikschaltung vorgesehen, welche umfaßt:
ein UND-Array mit einer programmierbaren Speicherzelle, die an jedem Schnittpunkt zwischen einer Vielzahl von Eingangstermleitungen und einer Vielzahl von ersten Produkttermleitungen vorgesehen ist;
ein ODER-Array mit einer programmierbaren Speicherzelle, die an jedem Schnittpunkt zwischen einer Vielzahl von zweiten Produkttermleitungen der gleichen Anzahl wie die genannten ersten Produkttermleitungen und einer Vielzahl von Ausgangstermleitungen vorgesehen ist;
eine erste Decoderanordnung, die operativ mit dem genannten UND-Array verbunden ist und eine der genannten Eingangstermleitungen ansprechend auf ein erstes Adressensignal auswählt, wenn das genannte UND-Array ausgewählt wird;
eine zweite Decoderanordnung, die operativ mit dem genannten UND-Array verbunden ist und eine der genannten ersten Produkttermleitungen ansprechend auf ein zweites Adressensignal auswählt, wenn eines vom genannten UND-Array und dem genannten ODER-Array ausgewählt wird;
eine dritte Decoderanordnung, die operativ mit dem genannten ODER-Array verbunden ist und eine der genannten Ausgangstermleitungen ansprechend auf ein drittes Adressensignal auswählt, wenn das genannte ODER-Array ausgewählt wird; und
eine Pufferschaltung, die operativ zwischen den genannten ersten Produkttermleitungen und den genannten zweiten Produkttermleitungen angeschlossen ist;
dadurch gekennzeichnet, daß:
die genannte Pufferschaltung angeordnet ist, um als Spannungspegelwandler in einem Schreibbetrieb während eines Programmodus des ODER-Arrays zu wirken, um eine Spannung an der genannten ausgewählten ersten Produkttermleitung in eine Schreibspannung umzuwandeln, die der ausgewählten zweiten Produkttermleitung zugeführt wird; und daß
Ausgangseinrichtungen vorgesehen sind, die operativ mit den genannten zweiten Produkttermleitungen verbunden sind, zur Ausgabe, an die Außenseite der Anordnung, programmierter Informationen von den programmierbaren Speicherzellen des genannten UND-Arrays über die genannten ersten Produkttermleitungen, die genannte Pufferschaltung und die genannten zweiten Produkttermleitunen in einem Prüfbetrieb während eines Programmodus des UND-Arrays.
Es wird nun anhand von Beispielen auf die beigeschlossenen Zeichnungen bezuggenommen, in denen:
Fig.1 ein Schaltbild ist, das eine Zusammensetzung eines Beispiels des bekannten PLA zeigt;
Fig.2 ein schematisches Blockbild ist, das eine Zusammensetzung einer die vorliegende Erfindung verkörpernden PLD ist;
Fig.3 ein Blockbild ist, das eine konkrete Zusammensetzung der in Fig.2 gezeigten PLD veranschaulicht;
Fig.4 ein Schaltbild ist, das eine Zusammensetzung des in Fig.3 gezeigten Produkttermleitungspuffers veranschaulicht;
Fig.5 ein Schaltbild ist, das eine Zusammensetzung der in Fig.4 gezeigten Schaltung zur Erzeugung der Spannung VPC veranschaulicht;
Fig.6 ein Schaltbild ist, das eine Zusammensetzung der in Fig.3 gezeigten Schaltung zum Auswählen des UND-Arrays oder des ODER-Arrays veranschaulicht;
Fig.7 ein Schaltbild ist, das eine Zusammensetzung eines Teils des in Fig.3 gezeigten Eingabepuffers und Reihentreibers veranschaulicht;
Fig.8 ein Schaltbild ist, das eine Modifikation des in Fig. 4 gezeigten Produkttermleitungspuffers veranschaulicht; und
Fig.9a bis 9g Wellenformdiagramme sind, die den Betrieb der Ausführungsform in Fig.3 zeigen.
Eine Ausführungsform der vorliegenden Erfindung wird nun mit Bezugnahme auf Fig.2 bis 7 detailliert beschrieben.
Fig.2 veranschaulicht schematisch eine Zusammensetzung einer die vorliegende Erfindung verkörpernden PLD.
In Fig.2 bezeichnet die Bezugszahl 20 die PLD in Form eines Chips mit 24 Stiftanschlüssen P&sub1; bis P&sub2;&sub4;. Der Stiftanschluß P&sub1; wird zum Empfangen eines ersten Taktsignals verwendet, das zum Bewirken des Betriebs jeder der programmierbaren I/O-Zellen PC&sub1; bis PC&sub2;&sub0; im Normalmodus und zum Empfangen einer hohen Spannung VPP, 12,5 V im vorliegenden Beispiel, eingesetzt wird, die zum Schreiben von Daten in die Zellen im Programmodus notwendig ist. Diese Stiftanschlüsse P&sub2; bis P&sub8; und P&sub1;&sub9; bis P&sub2;&sub2; werden als I/O-Datenanschlüsse im Normalmodus verwendet und als Eingangsaschlüsse eines Adressensignals A&sub0; A&sub1;&sub0; mit 11 Bits im Programmodus eingesetzt. Die Stiftanschlüsse P&sub9; bis P&sub1;&sub1; und P&sub1;&sub3; bis P&sub1;&sub7; werden als I/O-Anschlüsse für Daten I/O&sub0; I/O&sub7; mit 8 Bits sowohl im Normalmodus als auch im Prorammodus verwendet. Der Stiftanschluß P&sub1;&sub2; wird als Erde-Anschluß eingesetzt, und der Stiftanschluß P&sub1;&sub8; wird als I/O- Datenanschluß im Normalmodus und als Eingangsanschluß für ein niedriges aktives Ausgangs-Freigabesignal OE im Programmodus verwendet. Der Stiftanschluß P&sub2;&sub3; wird zum Empfangen eines zweiten Taktsignals, das die gleiche Funktion hat wie das erste Taktsignal im Normalmodus, und zum Empfangen eines niedrigen aktiven Programmsignals verwendet, das ein Schreiben von Daten in die Zelle im Programmodus anweist. Der Stiftanschluß P&sub2;&sub4; wird zum Empfangen einer Energiezufuhrspannung VCC, 5 v im vorliegenden Beispiel, sowohl im Normalmodus als auch im Programmodus eingesetzt. Die programmierbaren I/O-Zellen PC&sub1; bis PC&sub2;&sub0; sind zwischen einer peripheren Schaltung 30 und den Stiftanschlüssen P&sub2; bis P&sub1;&sub1; bzw. P&sub1;&sub3; bis P&sub2;&sub2; vorgesehen. Jede der programmierbaren I/O-Zellen ist aus einer Anzahl von Flip-Flops (nicht gezeigt) und Schaltungskreisen (nicht dargestellt) zusammengesetzt und treibt Signale oder Daten ansprechend auf das erste und zweite Taktsignal mit Hilfe der peripheren Schaltung 30 im Normalmodus, führt diese zurück oder gibt diese aus, und jede programmierbare I/O-Zelle funktioniert als Dateneingabeuuffer im Programmodus.
Die Bezugszahl 31 bezeichnet ein UND-Array mit einer nicht-flüchtigen Speicherzelle, wie einer elektrisch programmierbaren Festwertspeicher (EPROM)-Zelle (siehe Fig.3), die an jedem Schnittpunkt zwischen einer Vielzahl von Eingangstermleitungen E&sub1; und einer Vielzahl von Produkttermleitungen PAj vorgesehen ist; und die Bezugszahl 32 bezeichnet ein ODER-Array mit der gleichen Speicherzelle wie das UND-Array (siehe Fig.3), die an jedem Schnittpunkt zwischen einer Vielzahl von Produkttermleitungen POj vorgesehen ist, die über einen Produkttermleitungspuffer 33 mit der Vielzahl von Produkttermleitungen PAj und einer Vielzahl von Ausgangstermleitungen Ak verbunden sind. Eine konkrete Zusammensetzung des Produkttermleitungspuffers 33 und der Betrieb hiervon werden nachstehend detailliert beschrieben. Die periphere Schaltung 30 enthält herkömmliche Kreise zum Bewirken eines Zugriffs auf jede Speicherzelle, z.B. einen Daten I/O-Puffer, einen Reihen/Spaltendecoder, ein Spaltengate, eine Leseverstärker (S/A)-Schaltung und dgl., und führt Signale oder Daten in Assoziation mit jeder der programmierbaren I/O-Zellen PC&sub1; bis PC&sub2;&sub0; zurück, treibt diese oder gibt diese aus.
Fig.3 veranschaulicht eine konkrete Zusammensetzung der in Fig.2 gezeigten PLD.
In Fig.3 bilden andere Schaltungen als das UND-Array 31, das ODER-Array 32 und der Produkttermleitungspuffer 33 die periphere Schaltung 30 von Fig.2. Die Bezugszahl 34 bezeichnet einen Reihendecoder für das UND-Array 31, der ein Decodierungssignal APi ansprechend auf ein Auswahlsignal AREQ zur Auswahl des UND-Arrays und das Adressensignal A&sub5; A&sub9; mit 5 Bits ausgibt. Die Bezugszahl 35 bezeichnet eine Steuerschaltung, die ein Steuersignal APR ansprechend auf das Auswahlsignal AREQ und das Adressensignal A&sub4; mit 1 Bit ausgibt. Das Steuersignal APR ist im Normalmodus auf einem Hoch ("H")-Pegel festgelegt, und hat einen invertierten Pegel des Adressensignals A&sub4;, wenn das UND-Array im Programmodus ist. Die Bezugszahl 36 bezeichnet einen Eingabepuffer und Reihentreiber, der auf ein Signal oder Daten von jeder der programmierbaren I/O-Zellen anspricht, wobei das Decodierungssignal APi, das Steuersignal APR und ein niedriges aktives Modauswahlsignal PRG entweder den Normalmodus oder den Programmodus anzeigen. Der Eingabepuffer und Reihentreiber 36 puffert das Signal oder Daten von den I/O-Zellen im Normalmodus und treibt einen Pegel einer Reihenleitung, d.h. der Eingangstermleitung Ei, auf Basis des Decodierungssignals APi auf die hohe Spannung VPP (12,5 V), wenn das UND-Array im Programmodus ist. Das Modusauswahlsignal wird im Chip erzeugt, wenn die hohe Spannung VPP an den Stiftanschluß P&sub1; angelegt wird.
Die Bezugszahl 37 bezeichnet eine Spaltendecoder für das UND-Array 37, der eine der Spaltenleitungen, d.h. der Produkktermleitungen PAj, ansprechend auf das Auswahlsignal AREQ und das Adressensignal A&sub0; A&sub3; mit 4 Bits auswählt. Die Bezugszahl 38 bezeichnet ein Spaltengate, das eine ausgewählte Produkttermleitung eingeschaltet, wenn Daten in das UND-Array oder das ODER-Array eingeschrieben werden. Die Bezugszahl 39 bezeichnet einen Dateneingabepuffer, der die Daten I/O&sub0; I/O&sub7; ansprechend auf das Programmsignal und das Auswahlsignal AREQ puffert und die Daten zum Spaltengate 38 sendet. Die Bezugszahl 40 bezeichnet einen Reihendecoder für das ODER-Array 32, der eine der Reihenleitungen, d.h. der Produkttermleitungen PAj (POj), ansprechend auf ein Auswahlsignal OREQ zur Auswahl des ODER- Arrays und das Adressensignal A&sub3; A&sub9; mit 7 Bits auswählt. Die Bezugszahl 41 bezeichnet Spaltendecoder für das ODER-Array 32, der eine der Spaltenleitungen, d.h. der Ausgangstermleitungen Ak, ansprechend auf das Auswahlsignal OREQ und das Adressensignal A&sub0; A&sub2; mit 3 Bits auswählt. Die Bezugszahl 42 bezeichnet ein Spaltengate, das eine ausgewählte Ausgangstermleitung auswählt, wenn Daten in das ODER-Array eingeschrieben werden. Die Bezugszahl 43 bezeichnet einen Dateneingabepuffer, der die Daten I/O&sub0; I/O&sub7; ansprechend auf das Programmsignal und das Auswahlsignal OREQ puffert und die Daten zum Spaltengate 42 sendet.
Die Bezugszahl 44 bezeichnet eine Leseverstärker (S/A)-Schaltung, welche eine Vielzahl von Leseverstärkern enthält, die individuell für jede der Ausgangstermleitungen Ak vorgesehen sind, und welche die an der entsprechenden Ausgangsleitung vorliegenden Daten verstärkt. Die durch die S/A-Schaltung 44 ausgelesenen Daten werden jeder der programmierbaren I/O-Zellen und einem Spaltengate 45 zugeführt. Das Spaltengate 45 gibt einen ausgewählten Ausgang zur Termleitung frei, wenn Daten aus dem ODER-Array ausgelesen werden. Die Bezugszahl 46 bezeichnet einen Datenausgabepuffer, der die durch das Spaltengate 45 ausgelesenen Daten ansprechend auf das Ausgangsfreigabesignal und das Auswahlsignal OREQ puffert und die Daten als Ausgangsdaten I/O&sub0; I/O&sub7; ausgibt. Die Bezugszahl 47 bezeichnet einen Spaltendecoder für das UND-Array 31, der eine der Spaltenleitungen, d.h. der Produkttermleitungen POj, ansprechend auf das Auswahlsignal AREQ und das Adressensignal A&sub0; A&sub3; mit 4 Bits auswählt. Die Bezugzahl 48 bezeichnet ein Spaltengate für das UND-Array 31, das eine ausgewählte Produkttermleitung einschaltet, wenn Daten aus dem UND-Array ausgelesen werden. Die Bezugszahl 49 bezeichnet einen Datenausgabepuffer, der die durch das Spaltengate 48 ausgelesenen Daten ansprechend auf das Ausgangsfreigabesignal und das Auswahlsignal AREQ puffert und die Daten als Ausgangsdaten I/O&sub0; I/O&sub7; ausgibt.
Als nächstes wird eine konkrete Zusammensetzung des Produkttermleitungspuffers 33 und der Betrieb hiervon mit Bezugnahme auf Fig.4 erläutert. Es ist zu beachten, daß zur Vereinfachung der Erläuterung angenommen wird, daß eine Produkttermleitung PAj (POj), vier Eingangstermleitungen Ei und drei Ausgangstermleitungen Ak vorliegen.
In Fig.4 bezeichnen die Bezugszeichen FQ1 FQ4 EPROM- Zellen, die Speicherzellen im UND-Array 31 darstellen. Eine Source jeder Zelle ist geerdet, und ein Drain hiervon ist mit der Produkttermleitung PAj verbunden. Jedes Gate ist auch jeweils mit den Eingangstermleitungen E1 E4 verbunden. Ähnlich bezeichnen die Bezugszeichen FQ5 FQ7 EPROM- Zellen, die Speicherzellen im ODER-Array 32 darstellen. Eine Source jeder Zelle ist geerdet, und ein Gate hiervon ist mit der Produkttermleitung POj verbunden. Auch ist jeder Drain jeweils mit den Ausgangstermleitungen verbunden.
Im Produkttermleitungspuffer bilden ein Lasttransistor Q1 vom Verarmungs-Typ und ein Treibertransistor Q2 vom Anreicherungs-Typ einen MOS-Inverter vom n-Typ (NMOS). Ein Drain des Lasttransistors Q1 ist mit einer Energiezufuhrleitung VPC für höhere Spannungen verbunden, und eine Source des Treibertransistors Q2 ist geerdet. Die Energiezufuhrleitung VPC kann zwei Spannungswerte haben, d.h. VPP (12,5 V), wenn Daten in das Zellen-Array eingeschrieben werden, und VC (5 V), wenn Daten nicht eingeschrieben werden. Das Bezugszeichen Q3 bezeichnet einen Transistor vom n-Kanal-Typ, der zwischen einem Gate (Knoten N1) des Treibertransistors Q2 und der Produkttermleitung PAj angeschlossen ist, wobei er ein Gate aufweist, das eine Vorspannung V&sub0; empfängt, die auf eine vorherbestimmte Spannung voreingestellt ist. Das Bezugszeichne Q4 bezeichnet einen Transistor vom p-Kanal-Typ, der zwischen dem Knoten N1 und der Energiezufuhrleitung VCC angeschlossen ist, wobei er ein Gate aufweist, das geerdet ist. Ein Transistor Q5 vom p-Kanal-Typ und ein Transistor Q6 vom n-Kanal-Typ bilden einen CMOS-Inverter, der zwischen der Energiezufuhrleitung VPC und Erde angeschlossen ist und den Ausgang (Knoten N2) des NMOS-Inverters invertiert und den invertierten Ausgang der Produkttermleitung POj zuführt.
Im Betrieb des Puffers 33 werden das Signal oder Daten, die an der Produkttermleitung PAj vorliegen, durch den Transistor Q3 (Knoten N1) verstärkt, durch den NMOS-Inverter (Knoten N2) invertiert, durch den CMOS-Inverter invertiert und zur Produkttermleitung POj ausgegeben. Andererseits hat der Transistor Q4 die Funktion einer raschen Erhöhung des Potentials am Knoten N1, wenn die Produkttermleitung PAj durch im Chip erzeugte Taktimpulse vorgeladen ist. Da das Potential am Knoten N1 höchstens auf einen VCC' (5 V)-Pegel steigt und demgemäß keine Drain-Löschbeanspruchung auf die Produkttermleitung PAj in der UND-Array-Seite ausgeübt wird, bewirkt der NMOS-Inverter (Q1, Q2) eine Spannungspegelumwandlung, wenn Daten in das ODER-Array eingeschrieben werden. Wenn ein Vorladen der Ausgangstermleitungen durch interne Taktimpulse durchgeführt wird und der Transistor Q2 während der Erzeugung der Intervalltaktimpulse AUS geschaltet wird, kann ferner das obige Vorladen leicht und rasch durchgeführt werden, da der Pegel an der Produkttermleitung POj durch EIN Schalten des Transistors Q6 auf einen Nieder ("L")-Pegel gesenkt wird. Demgemäß ist der P.T.L.-Puffer 33 eine bevorzugte Form eines PLA, wobei ein dynamischer Betrieb bewirkt wird.
In Fig.4 funktioniert der Transistor Q3 sowohl im Normalmodus als auch im Programmodus des ODER-Arrays als Klemmschaltung. Wenn die Vorspannung V&sub0; auf die Spannung von 1/2 VCC voreingestellt ist, wird eine Amplitude des Potentials an der Produkttermleitung PAj auf einen Wert von (1/2 VCC - Vth(Q3)) festgelegt. Wenn beispielsweise Vth 1 V ist, wird die Amplitude des Potentials an der Leitung PAj auf 1,5 V geklemmt. Die Vorspannung V&sub0; wird im Programmodus des UND-Arrays auf 0 V gesetzt, und demgemäß wird der P.T.L.-Puffer 33 in einen Sperrzustand gebracht. Die anderen Transistoren Q1, Q2, Q4, Q5 und Q6 funktionieren im Programmodus als Pegelverschiebeschaltung d.h. Spannungspegelwandler, des ODER-Arrays und im Normalmodus als Leseverstärker.
Fig.5 veranschaulicht eine Zusammensetzung der in Fig.4 gezeigten Schaltung zum Erzeugen der Spannung VPC.
Die Schaltung von Fig.5 ist aus einer Multiplex-Auswahlschaltung (MPX) 51, die das Modusauswahlsignal mit dem "L"-Pegel entsprechend dem Anlegen der hohen Spannung VPP erzeugt, einem auf das Modusauswahlsignal und das Programmsignal PGM ansprechenden WEDER-NOCH-Gate 52, einem auf den Ausgang des WEDER-NOCH-Gates 52 ansprechenden Inverter 53, einem auf den Ausgang des Inverters 53 ansprechenden Transistor 54 vom Verarmungs-Typ, einem auf den Ausgang des WEDER-NOCH-Gates 52 ansprechenden Inverter 55, einem auf den Ausgang des Inverters 55 ansprechenden Inverter 56 und einem auf den Ausgang des Inverters 56 ansprechenden Transistor 57 vom Verarmungs-Typ zusammengesetzt. Eine Source des Transistors 54 ist mit der Energiezufuhrleitung VCC (5 V) verbunden, und ein Drain des Transistors 57 ist mit der Energiezufuhrleitung VPP (12,5 V) verbunden. Ein Drain des Transistors 54 und eine Source des Transistors 57 sind miteinander verbunden, und die hohe Spannung VPC wird von der gemeinsamen Verbindung erhalten. Der Inverter 56 ist auch aus einer zwischen der Spannungsleitung VPP und Erde angeschlossenen CMOS-Struktur zusammengesetzt, und jeder der Inverter 53 und 55 ist aus einer zwischen der Spannungsleitung VCC und Erde angeschlossenen CMOS- Struktur zusammengesetzt.
Gemäß der Zusammensetzung der Schaltung von Fig.5 haben, wenn der Programmodus ausgewählt ist und das Schreiben von Daten durchgeführt wird, die Signale und einen "L"-Pegel. Da der Ausgang des WEDER-NOCH-Gates 52 ein "H"-Pegel ist, empfängt das Gate des Transistors 54 eine Spannung mit dem "L"-Pegel (0 V), und empfängt das Gate des Transistors 57 eine Spannung mit dem "H"-Pegel (12,5 V). Demgemäß wird der Transistor 54 AUS und der Transistor 57 EIN geschaltet, und so tritt die hohe Spannung VPP (12,5 V) an der Leitung VPC auf. Andererseits hat, wenn der Programmodus ausgewählt ist und das Aus lesen der Daten durchgeführt wird, oder wenn der Normalmodus ausgewählt ist, zumindest eines der Signale und einen "H"-Pegel. Demgemäß ist der Ausgang des WEDER-NOCH-Gates 52 ein "L"- Pegel, und das Gate des Transistors 54 empfängt eine Spannung mit dem "H"-Pegel (5 V), und so wird die hohe Spannung VCC (5 V) an die Leitung VPC angelegt.
Fig.6 veranschaulicht eine Zusammensetzung der Schaltung zum Auswählen des UND-Arrays oder des ODER-Arrays.
Die Schaltung von Fig.6 ist aus einem auf das Modusauswahlsignal PRG ansprechenden Inverter 61, einem auf den Ausgang des Inverters 61 und auf das Adressensignal A&sub1;&sub0; ansprechenden UND-Gate 62, einem auf das Adressensignal A&sub1;&sub0; ansprechenden Inverter 63 und einem auf die Ausgänge der Inverter 61 und 63 ansprechenden UND-Gate 64 zusammengesetzt.
Wenn der Programmodus ausgewählt wird und das Adressensignal A&sub1;&sub0; einen "H"-Pegel hat, wird das UND-Gate 62 geöffnet und gibt das Auswahlsignal AREQ mit dem "H"-Pegel aus. Andererseits wird, wenn der Programmodus ausgewählt wird und das Adressensignal A&sub1;&sub0; einen "L"-Pegel hat, das UND-Gate 64 geöffnet und gibt das Auswahlsignal OREQ mit dem "H"-Pegel aus.
Fig.7 veranschaulicht eine Zusammensetzung eines Teils des in Fig.3 gezeigten Eingabepuffers und Reihentreibers 36.
Die Schaltung von Fig.7 besteht aus einem auf das Signal oder Daten von der programmierbaren I/O-Zelle und das Modusauswahlsignal ansprechenden NICHT-UND-Gate 71, einem auf den Ausgang des NICHT-UND-Gates 71 und das Steuersignal APR ansprechenden NICHT-UND-Gate 72, einem auf den Ausgang des NICHT-UND-Gates 72 und das Decodierungssignal APi ansprechenden NICHT-UND-Gate 73, einem auf den Ausgang des NICHT-UND-Gates 72 ansprechenden Inverter 74, einem auf den Ausgang des Inverters 74 und das Decodierungssignal APi ansprechenden NICHT-UND-Gate 75, einem Inverter 76, der aus einer zwischen der Spannungsleitung VPC und Erde angeschlossenen CMOS-Struktur besteht, einem n-Kanal-Transistor 77, der zwischen dem Ausgang des NICHT-UND-Gates 73 und dem Eingang des Inverters 76 angeschlossen ist und ein Gate aufweist, das mit der Spannungsleitung VCC verbunden ist, einem p-Kanal-Transistor 78, der zwischen der Spannungsleitung VCC und dem Eingang des Inverters 76 angeschlossen ist und ein Gate aufweist, das mit dem Ausgang des Inverters 76 verbunden ist, einem Inverter 79, der aus einer zwischen der Spannungsleitung VPC und Erde angeschlossenen CMOS- Struktur besteht, einem N-Kanal-Transistor 80, der zwischen dem Ausgang des NICHT-UND-Gates 75 und dem Eingang des Inverters 79 angeschlossen ist und ein Gate aufweist, das mit der Spannungsleitung VCC verbunden ist, und einem p-Kanal- Transistor 81, der zwischen der Spannungsleitung VCC und dem Eingang des Inverters 79 angeschlossen ist und ein Gate aufweist, das mit dem Ausgang des Inverters 79 verbunden ist. Obwohl die Schaltung von Fig.7 in bezug auf die Eingangstermleitung mit 1 Bit gezeigt ist, ist zur Vereinfachung der Erläuterung der Eingabepuffer und Reihentreiber 36 tatsächlich aus den Schaltungen mit der gleichen Anzahl wie die Anzahl von Eingangstermleitungen zusammengesetzt.
In der Zusammensetzung der Schaltung von Fig.7 hat, wenn der Programmodus ausgewählt wird, das Modusauswahlsignal PRG einen "L"-Pegel und das Steuersignal APR den invertierten Pegel des Adressensignals A&sub4;. Demgemäß ist der Ausgang des NICHT-UND-Gates 71 auf dem "H"-Pegel festgelegt, und der Ausgang des NICHT-UND-Gates 72 wird in Übereinstimmung mit dem Pegel des Adressensignals A&sub4; (APR) geändert. Daher werden die Pegel am Paar der Eingangstermleitungen Ei und in Abhängigkeit vom Pegel des Adressensignals A&sub4; (APR) auf VPC (12,5 V) oder 0 V geändert. Die Eingangstermleitungen werden nämlich auf den Pegel von VPC (12,5 V) oder 0 V getrieben. Andererseits hat, wenn der Normalmodus ausgewählt wird, das Modusauswahlsiganl PRG einen "H"-Pegel, und das Steuersignal APR ist auf dem "H"- Pegel festgelegt. Demgemäß werden die NICHT-UND-Gates 71 und 72 geöffnet und die Daten oder das Signal von der I/O- Zelle über die NICHT-UND-Gates 71, 72, 73 und den Inverter 76 zur Eingangstermleitung gesendet und über die NICHT- UND-Gates 71, 72, den Inverter 74, das NICHT-UND-Gate 75 und den Inverter 77 zur Eingangstermleitung Ei übertragen. Die Schaltung von Fig.7 funktioniert nämlich als Puffer im Normalmodus.
Als nächstes wird der Betrieb der PLD gemäß der vorliegenden Ausführungsform detailliert beschrieben (siehe Fig.9a bis 9g).

1. Normalmodus

Der Eingabepuffer und Reihentreiber 36 funktioniert als Puffer, und die aus dem ODER-Array 32 ausgelesenen Daten werden über die S/A-Schaltung 44, die programmierbare I/O-Zelle und den Puffer 36 zum UND-Array 31 zurückgeführt. Der P.T.L.-Puffer 33 liest die an der Produkttermleitung PAj im UND-Array 31 vorliegenden Daten und sendet die gelesenen Daten zur entsprechenden Produkttermleitung POj im ODER-Array 32. Der P.T.L.-Puffer 33 funktioniert nämlich als Leseverstärker.

2. Programmodus des UND-Arrays

In diesem Fall wird das Modusauswahlsignal auf den "L"-Pegel gesenkt, und der Eingabepuffer und Reihentreiber 36 treibt eine ausgewählte Reihenleitung, d.h. die Eingangstermleitung Ei. Auch wird das Adressensignal A&sub1;&sub0; mit dem "H"-Pegel angelegt und so das Auswahlsignal AREQ mit dem "H"-Pegel erzeugt. Folglich werden der Reihendecoder 34, die Steuerschaltung 35, der Spaltendecoder 37, der Dateneingabepuffer 39, der Spaltendecoder 47 und der Datenausgabepuffer 49 eingeschaltet.
Im Schreibbetrieb wählt der Reihendecoder 34 eine der Eingangstermleitungen Ei auf Basis einer Decodierung des Adressensignals A&sub5; A&sub9; aus, und der Treiber 36 treibt die ausgewählte Leitung auf den Pegel der hohen Spannung VPP (12,5 V). In diesem Zustand wählt der Spaltendecoder 37 eine der Produkttermleitungen PAj auf Basis des Adressensignals A&sub0; A&sub3; aus, und so befindet sich die ausgewählte Leitung im eingeschalteten Zustand durch das Spaltengate 38. Wenn dann das Programmsignal auf den "L"-Pegel gesenkt wird, werden Daten von außen über den Dateneingabepuffer 39 und über das Spaltengate 38 eingegeben und in die ausgewählte Zelle eingeschrieben. Zu dieser Zeit übt der P.T.L.-Puffer 33 keinen Einfluß auf das ODER-Array 32 aus.
Im Lesebetrieb., d.h. im Prüf/Kontrollbetrieb der geschriebenen Daten, wird das Ausgangsfreigabesignal auf den "L"-Pegel gesenkt. Der Zeitpunkt des Anlegens des Signals OE mit dem "L"-Pegel ist ausgewählt, um eine vorherbestimmte Zeit zu sein, nachdem das Programmsignal mit dem "L"-Pegel angelegt wird. Wenn das Signal mit dem "L"-Pegel angelegt wird, werden die in die ausgewählte Zelle im UND-Array 31 eingeschriebenen Daten über den P.T.L.- Puffer 33, die entsprechende Produkttermleitung POj im ODER-Array 32, das Spaltengate 48 und den Datenausgabepuffer 49 nach außen ausgelesen. In diesem Fall funktioniert der P.T.L.-Puffer 33 im Normalbetrieb als Leseverstärker, und demgemäß gehen die gelesenen Daten nur durch das ODER- Array 32.
Wenn ein Fehler in einer der Produkttermleitungen PAj und POj auftritt, ist es auch möglich, den Fehler, d.h. einen Haftfehler, leicht zu detektieren, da der P.T.L.- Puffer 33 eingeschaltet ist und das UND-Array und ODER- Array im elektrisch assoziierten Zustand gehalten werden.
Wenn ein Fehler im Eingabepuffer und Reihentreiber 36 oder den Eingangstermleitungen Ei auftritt, ist es ferner möglich, den Fehler (Haftfehler) leicht zu detektieren, da der Eingabepuffer und Reihentreiber 36 als Treiber verwendet wird.

3. Programmodus des ODER-Arrays

In diesem Fall wird das Modusauswahlsignal auf den "L"-Pegel und das Adressensignal A&sub1;&sub0; auf den "L"-Pegel gesenkt, was zur Erzeugung des Auswahlsignals OREQ mit einem "H"-Pegel und des Auswahlsignals AREQ mit einem "L"- Pegel führt. Demgemäß hat, da das UND-Array nicht ausgewählt wird, der Eingabepuffer und Reihentreiber 36 keinen Einfluß auf das UND-Array 31. Wenn das Auswahlsignal OREQ mit dem "H"-Pegel erzeugt wird, werden der Reihendecoder 40, der Spaltendecoder 41, der Dateneingabepuffer 43 und der Datenausgabepuffer 46 eingeschaltet.
Im Schreibbetrieb wählt der Reihendecoder 40 eine der Produkttermleitungen PAj auf Basis einer Decodierung des Adressensignals A&sub3; A&sub9; aus, und der P.T.L.-Puffer 33 treibt die Produkttermleitung POj entsprechend der ausgewählten Leitung PAj auf den Pegel der hohen Spannung VPP (12,5 V). Der P.T.L.-Puffer 33 funktioniert nämlich als Treiber, der der Produkttermleitung POj die hohe Spannung VPP zuführt. In diesem Zustand wählt der Spaltendecoder 41 eine der Ausgangstermleitungen Ak auf Basis des Adressensignals A&sub0; A&sub2; aus, und so wird die ausgewählte Leitung durch das Spaltengate 42 eingeschaltet. Wenn dann das Programmsignal PGM auf den "L"-Pegel gesenkt wird, werden Daten von außen über den Dateneingabepuffer 43 und über das Spaltengate 43 sowie über das Spaltengate 42 eingegeben und in die ausgewählte Zelle eingeschrieben.
Da das Potential an der mit jedem Drain des Zellen- Transistors FQ1 FQ4 verbundenen Produkttermleitung PAj höchstens auf einen Pegel von VCC (5 V) steigt und das Potential an der Produkttermleitung POj auf einen Pegel von VPP (12,5 V) erhöht wird, funktioniert zu dieser Zeit der P.T.L.-Puffer 33 als Spannungspegelwandler.
Im Prüf/Kontrollbetrieb der geschriebenen Daten wird das Ausgangsfreigabesignal auf den "L"-Pegel gesenkt, und folglich werden in die ausgewählte Zelle im ODER-Array eingeschriebene Daten über die S/A-Schaltung 44, das Spaltengate 45 und den Datenausgabepuffer 46 nach außen ausgelesen. In diesem Fall treibt der P.T.L.-Puffer 33 die Produkttermleitung POj.
Wenn ein Fehler in der Ausgangstermleitung Ak auftritt, ist es auch möglich, einen derartigen Fehler (Haftfehler) leicht zu detektieren.
Wie oben erläutert, ist gemäß der Zusammensetzung der PLD der vorliegenden Ausführungsform der P.T.L.-Puffer 33 außer im Programmodus des UND-Arrays im Freigabezustand. Daher kann, wenn in das UND-Array 31 eingeschriebene Daten durch das ODER-Array 32 ausgelesen werden, eine Prüfung/Kontrolle der geschriebenen Daten leicht durchgeführt werden, ohne eine Logikprüfung des P.T.L.-Puffers 33 vorzunehmen.
Obwohl in der geoffenbarten und veranschaulichten Ausführungsform der NMOS-Inverter (Q1, Q2) im P.T.L.-Puffer 33 verwendet wird, ist die Zusammensetzung des Puffers 33 nicht darauf beschränkt: beispielsweise kann ein CMOS-Inverter anstelle des NMOS-Inverters eingesetzt werden, wie in Fig.8 gezeigt.
Fig. 8 veranschaulicht eine Schaltungszusammensetzung einer Modifikation des in Fig.4 gezeigten P.T.L.-Puffers 33.
Die Zusammensetzung des P.T.L.-Puffers von Fig.8 ist von jener in Fig.4 in den folgenden Punkten verschieden: ein CMOS-Inverter, der einen Transistor Q7 vom p-Kanal-Typ und eine Transistor Q8 vom n-Kanal-Typ enthält, wird anstatt des NMOS-Inverters verwendet; und ein mit der Energiezufuhrleitung VPC für hohe Spannungen verbundener Transistor Q9 vom p-Kanal-Typ wird anstatt des Transistors Q4 eingesetzt. Der P.T.L.-Puffer von Fig.8 hat insofern weitere Vorteile, als der Energieverlust, da zwei CMOS-Inverterstufen verwendet werden, verringert werden kann, und, da kein Transistor vom Verarmungs-Typ eingesetzt wird, das Herstellungsverfahren der Anordnung vereinfacht werden kann.

Claims

1. Programmierbare Logikschaltung, welche umfaßt:

ein UND-Array (31) mit einer programmierbaren Speicherzelle, die an jedem Schnittpunkt zwischen einer Vielzahl von Eingangstermleitungen (Ei) und einer Vielzahl von ersten Produkttermleitungen (PAj) vorgesehen ist;

ein ODER-Array (32) mit einer programmierbaren Speicherzelle, die an jedem Schnittpunkt zwischen einer Vielzahl von zweiten Produkttermleitungen (POj) der gleichen Anzahl wie die genannten ersten Produkttermleitungen und einer Vielzahl von Ausgangstermleitungen (Ak) vorgesehen ist;

eine erste Decoderanordnung (34 bis 36), die operativ mit dem genannten UND-Array verbunden ist und eine der genannten Eingangstermleitungen ansprechend auf ein erstes Adressensignal (A&sub4; bis A&sub9;) auswählt, wenn das genannte UND- Array ausgewählt wird;

eine zweite Decoderanordnung (37 bis 40), die operativ mit dem genannten UND-Array verbunden ist und eine der genannten ersten Produkttermleitungen (PAj) ansprechend auf ein zweites Adressensignal (A&sub0; bis A&sub3;, A&sub3; bis A&sub9;) auswählt, wenn eines vom genannten UND-Array (31) und dem genannten ODER-Array (32) ausgewählt wird;

eine dritte Decoderanordnung (41 bis 46), die operativ mit dem genannten ODER-Array verbunden ist und eine der genannten Ausgangstermleitungen ansprechend auf ein drittes Adressensignal (A&sub0; bis A&sub2;) auswählt, wenn das genannte ODER-Array ausgewählt wird; und

eine Pufferschaltung (33), die operativ zwischen den genannten ersten Produkttermleitungen (PAj) und den genannten zweiten Produkttermleitungen (POj) angeschlossen ist;

dadurch gekennzeichnet, daß:

die genannte Pufferschaltung (33) angeordnet ist, um als Spannungspegelwandler in einem Schreibbetrieb während eines Programmodus des ODER-Arrays (32) zu wirken, um eine Spannung an der genannten ausgewählten ersten Produkttermleitung in eine Schreibspannung (Vpp) umzuwandeln, die der ausgewählten zweiten Produkttermleitung (POj) zugeführt wird; und daß

Ausgangseinrichtungen (49) vorgesehen sind, die operativ mit den genannten zweiten Produkttermleitungen (POj) verbunden sind, zur Ausgabe, an die Außenseite der Schaltung, programmierter Informationen von den programmierbaren Speicherzellen des genannten UND-Arrays (31) über die genannten ersten Produkttermleitungen (PAj), die genannte Pufferschaltung (33) und die genannten zweiten Produkttermleitungen (POj) in einem Prüfbetrieb während eines Programmodus des UND-Arrays (31).

2. Schaltung nach Anspruch 1, bei welcher die genannte Pufferschaltung (33) einen ersten Transistor (Q1, Q7), der mit einer Zufuhrleitung (VPC) für höhere Energie verbunden ist, die zwischen zwei Spannungswerten veränderbar ist, und einen zweiten Transistor (Q2, Q8) enthält, der zwischen dem genannten ersten Transistor und einer Zufuhrleitung (GND) für niedrigere Energie angeschlossen ist, und die ansprechend auf einen an der genannten ersten Produkttermleitung (PAj) vorliegenden Signalpegel die entsprechende zweite Produkttermleitung (POj) antreibt, wodurch sie sogar im genannten Schreibbetrieb in einen Freigabezustand versetzt wird.

3. Schaltung nach Anspruch 2, bei welcher der genannte erste Transistor (Q1) und der genannte zweite Transistor (Q2) einen Inverter bilden und ein dritter Transistor (Q3) vom n-Kanal-Typ zwischen einem Eingang des genannten Inverters und der genannten ersten Produkttermleitung (PAj) angeschlossen ist, wobei ein Gate des genannten dritten Transistors eine Vorspannung (VO) empfängt, die auf die Hälfte einer im Normalbetrieb der genannten Schaltung verwendeten Spannung VCC voreingestellt ist.

4. Schaltung nach Anspruch 3, bei welcher der genannte Inverter aus einer Metalloxid-Halbleiterstruktur vom n-Typ zusammengesetzt ist und ein vierter Transistor (Q4) vom p- Kanal-Typ zwischen dem genannten Eingang des genannten Inverters und einer im genannten Normalbetrieb verwendeten Energiezufuhrleitung (VCC) angeschlossen ist, wobei ein Gate des genannten vierten Transistors mit der genannten Zufuhrleitung (GND) für niedrigere Energie verbunden ist.

5. Schaltung nach Anspruch 3, bei welcher der Inverter aus einer komplementären Metalloxid-Halbleiterstruktur zusammengesetzt ist und ein fünfter Transistor (Q9) vom p-Kanal-Typ zwischen dem genannten Eingang des genannten Inverters und der genannten Zufuhrleitung (VPC) für höhere Energie angeschlossen ist, wobei ein Gate des genannten fünften Transistors mit der genannten Zufuhrleitung (GND) für niedrigere Energie verbunden ist.

6. Schaltung nach Anspruch 2, bei welcher die zwischen zwei Spannungswerten veränderbare, Zufuhrleitung (VPC) für höhere Energie normalerweise eine für den Normalbetrieb der genannten Schaltung notwendige Spannung (VCC) hat und zu einer höheren Spannung (VPP) gewechselt wird, wenn der genannte Datenschreibbetrieb durchgeführt wird.