DE3686626T2 - Speicherzelle. - Google Patents

Speicherzelle.

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DE3686626T2 DE8686307201T DE3686626T DE3686626T2 DE 3686626 T2 DE3686626 T2 DE 3686626T2 DE 8686307201 T DE8686307201 T DE 8686307201T DE 3686626 T DE3686626 T DE 3686626T DE 3686626 T2 DE3686626 T2 DE 3686626T2
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Description

  • Die Erfindung betrifft eine Speicherzelle.
  • Im folgenden wird auf die zugehörigen Zeichnungen Bezug genommen, in denen Fig. 4 eine bekannte Sechs-Transistoren- Speicherzelle zeigt.
  • Fig. 4 zeigt eine bekannte Sechs-Transistoren-CMOS- Speicherzelle, die der Zelle Intel 5101 ähnlich ist. Transistoren T'&sub1;, T'&sub2;, T'&sub3; und T'&sub4; bilden einen kreuzgekoppelten Speicher, der im typischen Fall einen stationären Strom von annähernd einem Nanoamper zieht. Transistoren T'&sub5; und T'&sub6; sind Durchlaßeinrichtungen (Durchlaßtransistoren), die die Bitleitungen (Datenleitungen) mit dem Speicher koppeln, wenn die Spannung auf einer Zeilenwählleitung (Adressenleitung) einen hohen Wert (5 Volt) hat. Das Ausgangssignal Q hat den logischen Wert 1, wenn ein N-Kanal-Anreicherungstransistor T'&sub3; sperrt und der P-Kanal-Anreicherungstransistor T'&sub4; durchgeschaltet ist, und den logischen Wert 0, wenn diese Zustände umgekehrt sind. Das Lesen und Schreiben erfolgt über linke und rechte Bitleitungen. Um beispielsweise Daten aus der in Fig. 4 dargestellten Speicherzelle zu lesen, wird ein hohes Signal an die Zeilenwählleitung gelegt, wodurch die Transistoren T'&sub5; und T'&sub6; durchgeschaltet werden. Wenn ein logischer Wert 0 (0 Volt) am Knotenpunkt A und ein logischer Wert 1 (5 Volt) am Knotenpunkt B liegen, dann liegt die linke Bitleitung auf einem niedrigeren Pegel als die rechte Bitleitung. Diese beiden Bitleitungen sind im typischen Fall mit einem Differenzialverstärker (nicht dargestellt) verbunden, der den Unterschied in den Spannungspegeln auf den Bitleitungen verstärkt. Der verstärkte Unterschied wird dann als logischer Wert 0 oder logischer Wert 1, je nach Auslegungskonvention, interpretiert.
  • Um ein Bit in die Speicherzelle zu schreiben, wird die Zeilenwählleitung auf einen hohen Pegel (auf 5 Volt) gebracht und werden die linken und rechten Bitleitungen durch den Schreibtreiber (nicht in Fig. 4 dargestellt) auf entgegengesetzte Zustände gebracht, der den Knotenpunkt A auf den selben logischen Pegel wie die linke Bitleitung und den Knotenpunkt B auf den selben logischen Pegel wie die rechte Bitleitung bringt.
  • Diese Sechs-Transistoren-Speicherzelle benötigt zwei Durchlaßeinrichtungen (Durchlaßtransistoren) und zwei Bitleitungen zum Lesen und Schreiben. Eine derartige Sechs- Transistoren-Speicherzelle kann auch in NMOS-Form ausgebildet werden. Hierzu siehe Holt, Electronic Circuits, John Wiley and Sons, Inc., Seite 293 - 294 (1978).
  • Aus den US-A-3 644 907, US-A-4 208 730 und US-A-4 156 940 sind weiterhin Speicherzellen einer Art bekannt, die einen ersten Inverter mit einer Eingangsleitung und einer Ausgangsleitung, einen zweiten Inverter mit einer Eingangsleitung, die mit der Ausgangsleitung des ersten Inverters verbunden ist, und einer Ausgangsleitung, und einen einzigen Durchlaßtransistor umfaßt, der einen ersten Source/Drain, einen zweiten Source/Drain und ein Steuergate aufweist, wobei der zweite Source/Drain mit der Eingangsleitung des ersten Inverters und mit der Ausgangsleitung des zweiten Inverters verbunden ist.
  • Gemäß der Erfindung sind in einer Speicherzelle dieser Art Einrichtungen vorgesehen, die das Gate des Durchlaßtransistors während des Lesens mit einer ersten gewählten Spannung versorgen, die annähernd gleich der Auslösespannung des ersten Inverters ist.
  • Die Speicherzelle gemäß der Erfindung kann einen ersten und einen zweiten Ausgangsknotenpunkt (Leitung) enthalten, die fortlaufend den Zustand der Speicherzelle einer speicherexternen Schaltung liefern, um beispielsweise die Gates von externen Durchlaßtransistoren zu steuern, oder ein Eingangssignal einem logischen Verknüpfungsglied zu liefern.
  • Im typischen Fall sind mehrere Fünf-Transistoren-Speicherzellen mit der gleichen Datenleitung verbunden. Gemäß der Erfindung können Einrichtungen zum Erhöhen der Anstiegszeit am Gate des Durchlaßtransistors vorgesehen sein, um die Möglichkeit einer Störung des Inhalts der Speicherzelle während des Lesevorgangs zu verringern. Ein weiteres Merkmal der Erfindung besteht darin, daß der Auslösepunkt des ersten Inverters so gewählt werden kann, daß er um mehr als eine Schwellenspannung mit Körpereffekt unter der am Gate des Durchlaßtransistors liegenden Spannung liegt, und können die Kanalabmessungen des Durchlaßtransistors relativ zu den Kanalabmessungen des N-Kanal- und des P-Kanal-Transistors im zweiten Inverter so gewählt werden, daß sichergestellt ist, daß die Speicherzelle erfolgreich beschrieben werden kann.
  • Gemäß der Erfindung kann eine Schaltung vorgesehen sein, um die Datenleitung auf einen zweiten gewählten Spannungspegel vorzuladen, bevor ein gespeichertes Bit gelesen wird, um Lesestörungen zu verringern.
  • Gemäß der Erfindung kann weiterhin eine Schaltung vorgesehen sein, um das Gate des Durchlaßtransistors auf einen ersten Pegel vor dem Schreibvorgang zu laden und die Datenleitung auf einen dritten gewählten Spannungspegel vor dem Lesevorgang vorzuladen. Die Spannungspegel sind so gewählt, daß Lesestörungen so gering wie möglich sind.
  • Durch die Erfindung wird somit eine Fünf-Transistoren- Speicherzelle geschaffen, die zuverlässig von einer einzigen Datenleitung lesen und schreiben kann.
  • Die Erfindung wird sich im folgenden im einzelnen aus der erläuternden Beschreibung und den Fig. 1, 2 und 3 der zugehörigen Zeichnung ergeben, in der
  • Fig. 1 ein Ausführungsbeispiel der erfindungsgemäßen Fünf-Transistoren-Speicherzelle,
  • Fig. 2 eine Schaltung zum Vorladen der Datenleitung für die in Fig. 1 dargestellte Speicherzelle und
  • Fig. 3 eine Adressenversorgungsspannungsquelle und einen Adressentreiber zum Liefern eines ersten gewählten Spannungspegels der Adressenleitung für die in Fig. 1 dargestellte Speicherzelle während des Lesevorgangs und eines zweiten gewählten Spannungspegels während des Schreibbetriebes zeigt, wobei in Fig. 3 auch eine Vorladeschaltung zum Vorladen der Datenleitung auf einen dritten gewählten Spannungspegel vor dem Lesevorgang dargestellt ist.
  • Fig. 4 zeigt eine bekannte Sechs-Transistoren-Speicherzelle.
  • Fig.1 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Speicherzelle 10 mit einem N-Kanal-Anreicherungs-Durchlaßtransistor N&sub3; und Invertern INV&sub1; und INV&sub2;.
  • Der Inverter INV&sub1; enthält einen P-Kanal-Anreicherungstransistor N&sub1;. Die Source 1 des Transistors P&sub1; ist mit der positiven Spannungsversorgung mit einer Höhe VCC verbunden, die im typischen Fall bei 5 Volt plus/minus 10 % liegt, obwohl auch andere Spannungswerte für VCC verwandt werden können. Der Drain 2 des Transistors P&sub1; ist mit dem Drain 4 des Transistors N&sub1; verbunden, dessen Source 5 an Masse liegt. Die Gates 3 und 6 der Transistoren P&sub1; und N&sub1; sind jeweils mit dem Leseknotenpunkt A verbunden. Die gemeinsamen Drains 2 und 4 sind mit dem Ausgangsknotenpunkt B verbunden.
  • Der Inverter INV&sub2; enthält einen P-Kanal-Anreicherungstransistor P&sub2; und einen N-Kanal-Ahreicherungstransistor N&sub2;. Die Source 7 des Transistors P&sub2; ist mit der positiven Spannungsversorgung der Höhe VCC verbunden. Der Drain 8 des Transistors P&sub2; ist mit dem Drain 10 des Transistors N&sub2; verbunden, dessen Source 11 an Masse liegt. Die Gates 9 und 12 der Transistoren P&sub2; und N&sub2; sind jeweils mit dem Ausgangsknotenpunkt B verbunden und die Drains 8 und 10 sind mit dem Leseknotenpunkt A verbunden. Im Betrieb ist das Ausgangssignal am Knotenpunkt B fortlaufend für andere Schaltungen (in Fig. 1 nicht dargestellt), beispielsweise als Gatesteuersignal für andere Transistoren verfügbar.
  • Eine Datenleitung DM ist mit dem Leseknotenpunkt A über einen Durchlaßtransistor N&sub3; verbunden. Das Gate 15 des Transistors N&sub3; wird über das Spannungssignal auf der Adressenleitung AN angesteuert. Der Source/Drain 13 des Transistors N&sub3; ist mit der Datenleitung DM verbunden und der Source/Drain 14 des Transistors N&sub3; liegt am Leseknotenpunkt A.
  • Ein Vorteil der Speicherzelle 10 besteht darin, daß der Inhalt der Speicherzelle 10 (d. h. das am Knotenpunkt A gespeicherte Signal) wiederholt durch einen Lesevorgang geprüft werden kann, um die Unversehrtheit des Dateninhalts der Speicherzelle zu verifizieren, ohne das Ausgangssignal am Knotenpunkt B zu beeinträchtigen, während dieses Signal am Ausgangsknotenpunkt B im typischen Fall fortlaufend dazu verwandt wird, andere Schaltungen zu steuern (die in Fig. 1 nicht dargestellt sind). Wenn es erwunscht ist, d. h. wenn beispielsweise das Komplement des Signals am Knotenpunkt B benötigt wird, um andere Schaltungen zu steuern, dann kann weiterhin der Leseknotenpunkt A auch als Ausgangsknotenpunkt benutzt werden. Das ist durch den unterbrochenen Pfeil in Fig. 1 dargestellt. Der Spannungspegel am Leseknotenpunkt A kann während des Lesevorganges etwas beeinträchtigt werden.
  • Wenn der Leseknotenpunkt A den logischen Wert 0 speichert und ein logischer Wert 1 in die Zelle 10 eingeschrieben werden soll, dann muß das Signal am Source/Drain 14 des Transistor N&sub3; ausreichen, die Spannung am Leseknotenpunkt A über den Auslösepunkt des Inverters INV&sub1; trotz des Herunterzieheffektes des Stromes anzuheben, der durch den Transistor N&sub2; des Inverters INV&sub2; fließt (der Auslösepunkt eines Inverters ist die Spannung, bei der die Gatespannung (Eingangsspannung) des Inverters gleich der Ausgangsspannung des Inverters ist). Wenn umgekehrt der Leseknotenpunkt A den logischen Wert 1 speichert und der logische Wert 0 am Leseknotenpunkt A geschrieben werden soll, dann muß das Signal am Source/Drain 14 des Transistors N&sub3; ausreichen, die Spannung am Leseknotenpunkt A unter den Auslösepunkt des Inverters INV&sub1; trotz des Heraufzieheffektes des Transistors P&sub2; des Inverters INV&sub2; abzusenken.
  • Die Arbeitsweise zum Schreiben vom Daten in die Zelle 10 und die Wahl der Parameter der Transistoren N&sub1;, N&sub2;, N&sub3;, P&sub1; und P&sub2; ergibt sich aus der Betrachtung der folgenden Beispiele.
    • Beispiel 1
  • Es sei angenommen, daß die Speicherzelle 10 den logischen Wert 0 speichert, d. h. daß die Spannung am Knotenpunkt A 0 Volt beträgt (logischer Wert 0), das Ausgangssignal des Inverters INV&sub1; gleich VCC auf der Datenleitung DM am Knotenpunkt A gespeichert werden soll und der Transistor N&sub3; durch Anlegen des Signals VCC an das Gate 15 durchgeschaltet wird. Ein Spannungspegel VCC am Source/Drain 13 und ein Spannungspegel VCC am Gate 15 führen zu einer Spannung am Source/Drain 14, die nicht über VCC - VTH (N&sub3;) liegt. VTH (N&sub3;) ist die Schwellenspannung des Transistors N&sub3; mit Körpereffekt. Der Auslösepunkt des Inverters INV&sub1;, der mit VTRIG (INV&sub1;) bezeichnet wird, wird somit auf einen Wert unter VCC - VTH (N&sub3;) gewählt. Das wird dadurch erreicht, daß das Verhältnis des Verhältnisses der Kanalbreite zur Kanallänge des Hochziehtransistors P&sub1; zum Verhältnis der Kanallänge zur Kanalbreite des Herunterziehtransistors N&sub1; des Inverters INV&sub1; ausreichend klein gewählt wird. Wenn beispielsweise VCC gleich 5 Volt ist und die Kanalbreite und die Kanallänge der Transistoren N&sub1; und P&sub1; durch die Werte der folgenden Tabelle gegeben sind: Transistor Kanalbreite Kanallänge
  • dann liegt der Auslösepunkt des Inverters INV&sub1; unter 2 Volt. Wenn die Kanalbreite und die Kanallänge der Transistoren P&sub1; und N&sub1; so gewählt sind, daß der Auslösepunkt des Inverters INV&sub1; unter VCC - VTH (N&sub3;) liegt, dann werden die Kanalabmessungen von N&sub2; relativ zu den Kanalabmessungen von N&sub3; so gewählt, daß die Spannung am Knotenpunkt A über den Auslösepunkt TP des Inverters INV&sub1; ansteigt. Wenn beide Transistoren N&sub3; und N&sub2; durchgeschaltet sind, dann wirken sie als Spannungsteiler und ist die Spannung am Leseknotenpunkt A gegeben durch VCC x (R(N&sub2;)/(R/N&sub2;)+R(N&sub3;))) wobei R(N&sub2;) der Kanalwiderstand des Transistors N&sub2; und R(N&sub3;) der Kanalwiderstand des Transistors N&sub3; sind. R(N&sub2;) ist direkt proportional zu L(N&sub2;)/W(N&sub2;) und R(N&sub3;) ist direkt proprotional zu L(N&sub3;)/W(N&sub3;), wobei L(N&sub2;) die Kanallänge des Transistors N&sub2; ist, W(N&sub2;) die Kanalbreite des Transistors N&sub2; ist, L(N&sub3;) die Kanallänge des Transistors N&sub3; ist und W(N&sub3;) die Kanalbreite des Transistors N&sub3; ist. Durch eine geeignete Wahl der Kanallängen und der Kanalbreiten können wir sicherstellen, daß VCC x (R(N&sub2;)/(R(N&sub2;)+R(N&sub3;))) größer als der Auslösepunkt TP des Inverters INV&sub1; ist. Bei einem Ausführungsbeispiel beträgt die Kanallänge des Durchlaßtransistors N&sub3; 2,5 um und liegt die Kanalbreite bei 7,5 um. Der Transistor N&sub2; hat eine Kanallänge von 4 um und eine Kanalbreite von 4 um. In diesem Fall ist R(N&sub2;)/(R(N&sub2;)+R(N&sub3;)) gleich 0,6. Die Spannung am Knotenpunkt A wird daher über den Auslösepunkt des Inverters INV&sub1; ansteigen. Wenn die Spannung am Leseknotenpunkt A einmal über den Auslösepunkt VTRIG (INV&sub1;) angestiegen ist, dann fällt das Ausgangssignal am Knotenpunkt B ab und steigt das Ausgangssignal des Inverters INV&sub2; an, so daß der Leseknotenpunkt A auf den VCC-Pegel kommt.
    • Beispiel 2
  • Beim Schreiben eines logischen Wertes 0 in die Speicherzelle 10 sei angenommen, daß die Spannung auf der Datenleitung DM 0 Volt beträgt, daß die Adressenleitung AN auf VCC aufgeladen ist und daß ein Spannungssignal VCC (logischer Wert 1) am Knotenpunkt A gespeichert ist. Wenn beide Transistoren P&sub2; und N&sub3; durchgeschaltet sind, wirken der Hochziehtransistor P&sub2; im Inverter INV&sub2; und der Transistor N&sub3; als Spannungsteiler und ist die Spannung am Leseknotenpunkt A gegeben durch VCC x (R(N&sub3;)/(R(N&sub3;)+R(P&sub2;))), wobei R(P&sub2;) der Kanalwiderstand des Transistors N&sub3; ist. Der Kanalwiderstand von P&sub2; ist direkt proportional zu L(P&sub2;)/W(P&sub2;), wobei L(P&sub2;) die Kanallänge des Transistors P&sub2; und W(P&sub2;) die Kanalbreite des Transistors P&sub2; sind. Der Kanalwiderstand des N-Kanal- Transistors N&sub3; ist direkt proportional zu L(N&sub3;)/W(N&sub3;) wobei L(N&sub3;) die Kanallänge des Transistors N&sub3; und W(N&sub3;) die Kanalbreite des Transistors N&sub3; sind. Diese Kanallängen und -breiten sind so gewählt, daß die Spannung am Leseknotenpunkt A unter den Auslösepunkt des Inverters INV&sub1; fällt. Bei einem Ausführungsbeispiel hat der Transistor P&sub2; im Inverter INV&sub2; eine Kanallänge von 4 um und eine Kanalbreite von 6 um. Die Bruchzahl R(N&sub3;)/(R(N&sub3;)+R(P&sub2;)) ist gleich 0,1. In diesem Fall wird die Spannung am Leseknotenpunkt A unter den Auslosepunkt des Inverters INV&sub1; fallen, wenn die Kanalabmessungen des Inverters INV&sub1; so sind, wie es in der obigen Tabelle angegeben ist. Wenn die Spannung am Leseknotenpunkt A unter den Auslösepunkt fällt, dann kommt das Ausgangssignal am Knotenpunkt B auf einen hohen Pegel und kommt das Ausgangssignal des Inverters INV&sub2; auf einen niedrigen Pegel, wodurch der Leseknotenpunkt A auf 0 Volt kommt. Bei der obigen Analyse wird angenommen, daß der Kanalwiderstand der Hoch- und Herunterziehtransistoren des Schreibtreibers (nicht dargestellt) bedeutend kleiner (weniger als 10 %) als der Kanalwiderstand der Transistoren P&sub2;, N&sub2; und N&sub3; ist.
  • Es ist auch wünschenswert, das Datensignal, das am Leseknotenpunkt A gespeichert ist, dadurch lesen zu können, daß dieses Signal über den Durchlaßtransistor N&sub3; zur Datenleitung DM übertragen wird, ohne den Inhalt des Speichers zu stören. Der gelesene Wert ist derjenige Wert, der am Source/Drain 13 des Transistors N&sub3; auftritt. Im typischen Fall hat die Datenleitung DM, die mit vielen der Zelle 10 in Fig. 1 ähnlichen Zellen verbunden sein kann, eine große Kapazität verglichen mit der Kapazität des Leseknotenpunktes A. Wenn die Adressenleitung AN auf einen hohen Pegel kommt, um den Durchlaßtransistor N&sub3; durchzuschalten und dadurch den am Knotenpunkt A gespeicherten Wert zu lesen, dann kann der Inhalt des Speichers (der Wert, der am Knotenpunkt A gespeichert ist) aufgrund einer Ladungsaufteilung gestört werden.
  • Das folgende Verfahren kann dazu benutzt werden, die Gefahr einer Störung der Speicherzelle während des Lesevorgangs zu verringern.
  • Zunächst kann die Anstiegszeit der Adressenleitung AN dadurch erhöht werden, daß die Zunahmegeschwindigkeit der Spannung der Adressenleitung AN verringert wird. Dann schaltet der Transistor N&sub3; langsamer durch, so daß die Speicherzelle 10 auf eine Störung aufgrund einer Ladungsaufteilung ohne Änderung des Inhalts der am Knotenpunkt A gespeicherten Daten reagieren kann. Wenn beispielsweise VCC am Knotenpunkt A gespeichert ist, dann muß die Anstiegszeit ausreichend lang sein, damit die Spannung am Knotenpunkt A nicht auf VTRIG(INV&sub1;) abfällt, wenn der Transistors N&sub3; durchschaltet. Wenn am Knotenpunkt A 0 Volt gespeichert ist, dann muß die Anstiegszeit des Signals an der Adressenleitung AN ausreichend lang sein, damit die Spannung am Knotenpunkt A nicht auf VTRIG(INV&sub1;) steigt, wenn der Transistor N&sub3; durchschaltet. Eine typische Adressenanstiegszeit sollte 200 ns oder mehr betragen. Die Anstiegszeit der Adressenleitung AN wird dadurch erhöht, daß ein "schwacher" (kleines Verhältnis der Kanalbreite zur Kanallänge) Hochziehtransistor (nicht dargestellt) im Adressentreiber benutzt wird.
  • Ein zweites Verfahren zur Vermeidung von Störungen des Inhalts der Zelle 10 während des Lesevorgangs besteht darin, die Datenleitung DM mit dem Wert VTRIG(INV&sub1;) vorzuladen.
  • Es sei angenommen, daß die Leitung DM auf den Wert VTRIG(INV&sub1;) vorgeladen ist. Es sei auch angenommen, daß ein Lesesignal mit der Amplitude VCC an der Adressenleitung AN liegt. Wenn VCC (logischer Wert 1) am Leseknotenpunkt A gespeichert ist, dann bilden der Hochziehtransistor P&sub2; des Inverters INV&sub2; und der Durchlaßtransistor N&sub3; eine Spannungsteilerschaltung und fällt der Leseknotenpunkt A nicht unter VTRIG(INV&sub1;). Wenn in ähnlicher Weise 0 Volt (logischer Wert 0) am Leseknotenpunkt A gespeichert ist, dann steigt der Leseknotenpunkt A nicht über VTRIG(INV&sub1;), da in diesem Fall die Transistoren N&sub2; und N&sub3; eine Widerstandsteilerschaltung bilden und die Datenleitung DM auf VTRIG(INV&sub1;) vorgeladen ist. Bei einem Ausführungsbeispiel wird die in Fig. 2 dargestellte Schaltung zum Vorladen der Datenleitung DM auf VTRIG(INV&sub1;) benutzt.
  • Die in Fig. 2 dargestellte VTRIG(INV&sub1;) Vorladeschaltung enthält einen P-Kanal-Anreicherungstransistor T&sub1;, einen N- Kanal-Anreicherungstransistor T&sub2; und einen N-Kanal-Anreicherungstransistor T&sub3;. Wie es dargestellt ist, liegt die Source 20 des Transistors T&sub1; an der positiven Spannungsversorgung VCC. Der Drain 21 des Transistors T&sub1; ist mit dem Drain 23 des Transistors T&sub2; verbunden, dessen Source 24 an Masse liegt. Die Gates 22 und 25 der Transistoren T&sub1; und T&sub2; sind jeweils mit dem gemeinsamen Drainanschluß der Transistoren T&sub1; und T&sub2; verbunden, der auch mit dem Drainanschluß 26 des Durchlaßtransistors T&sub3; verbunden ist. Die Source 27 des Transistors T&sub3; ist mit der Datenleitung DM verbunden und am Gate 28 des Transistors T&sub3; liegt das Vorladesignal precharge Der "Inverter", der die Transistoren T&sub1; und T&sub2; umfaßt, ist so ausgelegt, daß er denselben Auslösepunkt wie der Inverter INV&sub1; hat, der in Fig. 1 dargestellt ist. Im Vorladezyklus wird das Vorladesignal precharge auf VCC gesetzt, wodurch der N- Kanal-Durchlaßtransistor T&sub3; durchgeschaltet wird, und wird die Datenleitung DM auf einen Spannungspegel VTRIG(INV&sub1;) vorgeladen (wobei angenommen wird, daß VTRIG(INV&sub1;) niedriger als der Spannungspegel von precharge ist) und anschließend auf einen niedrigen Pegel durch die Steuerschaltung (nicht dargestellt) gebracht, so daß der Durchlaßtransistor T&sub3; gesperrt wird, kurz bevor die Adressenleitung AN, die mit dem Gate 15 des Durchlaßtransistors N&sub3; verbunden ist, auf einen hohen Pegel gebracht wird.
  • Das dritte Verfahren zur Vermeidung einer Störung des Inhalts der Speicherzelle 10 während des Lesevorgangs besteht darin, die Datenleitung DM auf VCC vorzuladen und den hohen Pegel der Adressenleitung AN auf den Wert VTRIG (INV&sub1;) zu setzen. Diese Bedingungen sind erfüllt, wenn die in Fig. 3 dargestellte Schaltung verwandt wird. Wenn unter diesen Umständen der in der Zelle 10 gespeicherte Wert VCC ist (logischer Wert 1), dann bleibt der Durchlaßtransistor N&sub3; gesperrt und ist der am Source-Drain 13 erfaßte Wert gleich VCC (logischer Wert 1), wobei der Leseknotenpunkt A ungestört ist. Wenn andererseits der in der Zelle 10 gespeicherte Wert gleich 0 Volt ist (logischer Wert 0), dann ist die höchste Spannung, auf die der Leseknotenpunkt A geladen werden kann, gleich VTRIG (INV&sub1;)-VTH (N&sub3;), da N&sub3; sperrt, wenn die Spannung am Source-Drain 14 diesen Wert erreicht. Das Lesen des logischen Wertes 0 hat daher einen Störspannungsabstand VTH (N&sub3;). Dieses ist das bevorzugte Verfahren, da die Speicherzelle 10 garantiert durch den Lesevorgang nicht gestört wird, unabhängig von der Anstiegszeit der Adressenleitung AN, dem Ungleichgewicht zwischen der Kapazität auf der Datenleitung DM und der Kapazität am Leseknotenpunkt A oder dem Verhältnis des Kanalwiderstandes zwischen dem Transistor N&sub3; und dem Transistor P&sub3; oder N&sub2;. Dieses dritte Verfahren macht es notwendig, daß die Adressenleitung AN zum Schreibbetrieb auf VCC geladen wird. Symbolisch ist VADDRESS SUPPLY = VCC beim Schreiben oder = VTRIG(INV&sub1;) beim Lesen.
  • Die Adressenversorgungsspannungsquelle kann in der in Fig. 3 dargestellten Weise ausgeführt sein. Die in Fig. 3 dargestellte Adressenversorgungsschalung 90 enthält einen P- Kanal-Anreicherungstransistor TA&sub1;, einen N-Kanal-Anreicherungstransistor TA&sub2;, einen N-Kanal-Anreicherungstransistor TA&sub4; und einen P-Kanal-Anreicherungstransistor TA&sub3;. Wie es in Fig. 3 dargestellt ist liegt die Source 30 des Transistors TA&sub1; an der positiven Spannungsversorgung VCC. Der Drain 31 des Transistors TA&sub1; ist mit dem Drain 33 des Transistors TA&sub2; verbunden, dessen Source 24 am Drain 36 des Transistors TA&sub4; liegt, dessen Source 37 an Masse liegt. An der Source 39 des P-Kanal-Transistors TA&sub3; liegt VCC und der Drain 40 des Transistors TA&sub3; ist mit den Gates 32 und 35 der Transistoren TA&sub1; und TA&sub2; und mit dem gemeinsamen Drainanschluß der Transistoren TA&sub1; und TA&sub2; verbunden. Die Gates 41 und 38 der Transistoren TA&sub3; und TA&sub4; werden durch das Signal auf der Leitung R/W gesteuert. Im Schreibbetrieb liegt ein Signal mit 0 Volt an der Leitung R/W, wodurch der N-Kanal-Transistor TA&sub4; gesperrt wird. Der P-Kanal-Transistor TA&sub3; lädt dann VADRESS SUPPLY auf VCC. Der Transistor TA&sub3; sollte im übrigen ausreichend groß bemessen sein, so daß er den Strom dem Adressentreiber 70 zum Aufladen der Adressenleitung AN im Schreibbetrieb liefert. Im Lesebetrieb liegt VCC (logischer Wert 1) an der Leitung R/W. Dadurch wird der P-Kanal-Transistor TA&sub3; gesperrt und der in Kanal-Transistor TA&sub4; durchgeschaltet. Durch eine geeignete Wahl der Kanallängen und der Kanalbreiten ist die Schaltung, die den Transistor TA&sub1;, den Transistor TA&sub2; und den Transistor TA&sub4; umfaßt, so ausgelegt, daß die Spannung am Ausgangsknotenpunkt 45, d. h. VADDRESS SUPPLY gleich dem Auslösepunkt des Inverter INV&sub1; ist, der in Fig. 1 dargestellt ist. VADDRESS SUPPLY ist daher gleich VTRIG (INV&sub1;). Der Transistor TA&sub1; sollte im übrigen ausreichend groß ausgelegt sein, so daß er den Strom dem Adressentreiber 70 zum Aufladen der Adressenleitung AN im Lesebetrieb liefert. Bei einem Ausführungsbeispiel haben die Transistoren TA&sub1; und TA&sub3; eine Kanallänge von 2,5 µm und eine Kanalbreite von 30 um und haben die Transistoren TA&sub2; und TA&sub4; eine Kanallänge von 2,5 um und eine Kanalbreite von 108 um.
  • Der Adressentreiber 70 ist logisch ein NOR-Glied mit einer Eingangsleitung 54, an der der Signal-Adressentakt liegt, und einer Eingangsleitung 55, an der der Signal- Adressenabruf liegt.
  • Die Leitung 54 liefert den Signal-Adressentakt dem Gate 58 des P-Kanal-Anreicherungstransistors 52 und dem Inverter 56, dessen Ausgangssignal das Gate 61 des N-Kanal-Anreicherungstransistors 50 ansteuert. Die Leitung 54 ist auch mit dem Gate 65 des N-Kanal-Anreicherungstransistors 66 verbunden.
  • Die Leitung 55 liefert das Adressen-Wählsignal dem Gate 59 des P-Kanal-Anreicherungstransistors 53 und dem Inverter 57, dessen Ausgangssignal das Gate 62 des N-Kanal-Anreicherungstransistors 51 ansteuert. Die Leitung 55 ist auch mit dem Gate 63 des N-Kanal-Anreicherungstransistors 64 verbunden.
  • Die Transistoren 50 und 51 sowie 52 und 53 umfassen zwei in Reihe geschaltete Durchlaßglieder. Wenn im übrigen der Signal-Adressentakt und der Adressenabruf beide auf niedrigem Pegel (0 Volt) liegen, sind alle vier Transistoren 50, 51, 52 und 53 durchgeschaltet und sind die N-Kanal-Transistoren 64 und 66 gesperrt, so daß die Spannung VADDRESS SUPPLY auf die Adressenleitung AN übertragen wird.
  • Ein P-Kanal-Anreicherungs-Transistor 80 liegt zwischen der Spannungsversorgung VCC und der Datenleitung DM. Die Datenleitung DM wird auf VCC vorgeladen, indem ein Vorladesignal mit niedrigem Pegel (0 Volt) an das Gate 81 über die Leitung 82 gelegt wird.
  • Das oben in Verbindung mit Fig. 3 beschriebene dritte Verfahren kann dadurch abgewandelt werden, daß der P-Kanal- Transistor 80 durch einen N-Kanal-Anreicherungs-Transistor (nicht dargestellt) ersetzt wird, dessen Gate durch das Signal precharge angesteuert wird. Bei diesem Ausführungsbeispiel wird die Datenleitung auf VCC - VT vorgeladen, wobei VT die Schwellenspannung des N-Kanaltransistors ist.
  • Im typischen Fall sind mehrere Speicherzellen, die mit der Zelle 10 identisch sind, mit der Datenleitung DM verbunden. Fig. 3 zeigt zwei derartige Speicherzellen von denen eine eine Adressenleitung AN und die andere eine Adressenleitung ANn1 hat, die mit einem entsprechenden Adressentreiber (nicht dargestellt) verbunden ist. Bei einem anderen Ausführungsbeispiel (nicht dargestellt) ist ein rechtwinkliges Speicherfeld gebildet, das mehrere Datenleitungen, mehrere Adressenleitungen und mehrere Speicherzellen umfaßt, wobei die Speicherzellen mit einer gegebenen Datenleitung der Datenleitungen verbunden sind, die die Spalten im Feld bilden, und die Speicherzellen mit einer gegebenen Adressenleitung der Adressenleitungen verbunden sind, die die Zeilen im rechtwinkligen Feld bilden.
  • Die obigen Ausführungsbeispiele sind nur erläuternd und nicht beschränkend. Sie können im Umfang der Erfindung in verschiedener Weise abgewandelt werden, indem beispielsweise die oben beschriebenen Schaltungen nicht in CMOS-Technik sondern in NMOS-Technik ausgeführt werden.

Claims (17)

1. Speicherzelle mit einem ersten Inverter (INV&sub1;), der eine Eingangsleitung und eine Ausgangsleitung aufweist, einem zweiten Inverter (INV&sub2;), der eine Eingangsleitung, die mit der Ausgangsleitung des ersten Inverters verbunden ist, und eine Ausgangsleitung aufweist, und einem einzigen Durchlaßtransistor (N&sub3;), der einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich und ein Steuergate aufweist, wobei der zweite Source/Drain-Bereich mit der Eingangsleitung des ersten Inverters und mit der Ausgangsleitung des zweiten Inverters verbunden ist, gekennzeichnet durch Einrichtungen (90, 70) zum Versorgen des Gates des Durchlaßtransistors (N&sub3;) während des Lesens mit einem ersten gewählten Spannungspegel, der annähernd gleich der Auslösespannung des ersten Inverters (INV&sub1;) ist.
2. Speicherzelle nach Anspruch 1 mit einem Ausgangsknotenpunt (B), der mit der Ausgangsleitung des ersten Inverters (INV&sub1;) verbunden ist, um das Ausgangssignal des ersten Inverters einer zur Speicherzelle externen Schaltung zu liefern.
3. Speicherzelle nach Anspruch 1 oder 2 mit einem Ausgangsknotenpunkt (A), der mit der Ausgangsleitung des zweiten Inverters (INV&sub2;) verbunden ist, um das Ausgangssignal des zweiten Inverters einer zur Speicherzelle externen Schaltung zu liefern.
4. Speicherzelle nach Anspruch 1, 2 oder 3, bei der der erste Inverter (INV&sub1;) einen ersten P-Kanal-Anreicherungstransistor (P&sub1;) und einen ersten N-Kanal-Anreicherungstransistor (N&sub1;) umfaßt, wobei die Source des ersten P-Kanal-Transistors mit einer positiven Spannungsversorgung verbunden ist, der Drain des ersten P-Kanal-Transistors mit dem Drain des ersten N-Kanal-Transistors verbunden ist, die Source des ersten N-Kanal-Transistors mit einer zweiten Spannungsversorgung verbunden ist, die ein niedrigeres Potential als die erste Spannungsversorgung hat, und bei der der zweite Inverter (INV&sub2;) einen zweiten P-Kanal-Anreicherungstransistor (P&sub2;) und einen zweiten N-Kanal-Anreicherungstransistor (N&sub2;) umfaßt, wobei die Source des zweiten P-Kanal-Anreicherungstransistors mit der ersten Spannungsversorgung verbunden ist, der Drain des zweiten P-Kanal-Anreicherungstransistors mit dem Drain des zweiten N-Kanal-Anreicherungstransistors verbunden ist, die Source des zweiten N-Kanal-Anreicherungstransistors mit der zweiten Spannungsversorgung verbunden ist.
5. Speicherzelle nach Anspruch 4, bei der das Verhältnis des Verhältnisses der Kanalbreite zur Kanallänge des ersten P-Kanal-Transistors (P&sub1;) zum Verhältnis der Kanalbreite zur Kanallänge des ersten N-Kanal-Anreicherungstransistors (N&sub1;) kleiner als 1 ist.
6. Speicherzelle nach Anspruch 4 oder 5, bei der das Verhältnis der Kanallänge zur Kanalbreite des Durchlaßtransistors (N&sub3;) kleiner als das Verhältnis der Kanallänge zur Kanalbreite des zweiten N-Kanal-Anreicherungstransistors (N&sub2;) des zweiten Inverters (INV&sub2;) ist.
7. Speicherzelle nach Anspruch 4, 5 oder 6, bei der das Verhältnis der Kanallänge zur Kanalbreite des zweiten P- Kanal-Anreicherungstransistors (P&sub2;) größer als das Verhältnis der Kanallänge zur Kanalbreite des Durchlaßtransistors (N&sub3;)
8. Speicherzelle nach einem der vorhergehenden Ansprüche mit Einrichtungen (T&sub1;, T&sub2;) zum Vorladen des ersten Source/Drain-Bereiches des Durchlaßtransistors (N&sub3;) auf einen zweiten gewählten Spannungspegel, bevor ein Signal, das am zweiten Source/Drain-Bereich gespeichert ist, über den Durchlaßtransistor gelesen wird.
9. Speicherzelle nach Anspruch 8, bei der die Einrichtungen zum Vorladen des ersten Source/Drain-Bereiches des Durchlaßtransistors (N3) Einrichtungen (T&sub1;, T&sub2;) zum Bilden des zweiten gewählten Spannungspegels als Auslösespannung des ersten Inverters (INV&sub1;) umfassen.
10. Speicherzelle nach Anspruch 9, bei der die Einrichtungen zum Vorladen einen P-Kanal-Transistor (T&sub1;) umfassen, der eine Source zum Anlegen einer Versorgungsspannung, einen Drain, der mit dem ersten Source/Drain-Bereich verbunden ist, und ein Gate zum Anlegen eines Vorladesignals zum Bilden des zweiten gewählten Spannungspegels als Pegel der Versorgungsspannung aufweist.
11. Speicherzelle nach Anspruch 9, bei der die Einrichtungen zum Vorladen einen N-Kanal-Transistor (T&sub3;) umfassen, der ein Gate zum Aufnehmen eines Steuersignals, eine Source und ein Drain zum Bilden des zweiten gewählten Spannungspegels als Spannungspegel des Steuersignals abzüglich der Schwellenspannung des N-Kanal-Transistors aufweisen.
12. Speicherzelle nach Anspruch 9, dadurch gekennzeichnet, daß die Einrichtungen zum Liefern des ersten gewählten Spannungspegels einen ersten und einen zweiten P-Kanal-Transistor (TA&sub1;, TA&sub3;), die jeweils ein Gate, eine Source und ein Drain aufweisen, und einen ersten und einen zweiten N-Kanal- Transistor (TR&sub2;, TR&sub4;) umfassen, die jeweils ein Gate, eine Source und einen Drain aufweisen, wobei die Source des ersten P-Kanal-Transistors (TA&sub1;) mit einer ersten Versorgungsspannungsquelle verbunden ist, der Drain des ersten P-Kanal- Transistors (TA&sub1;) mit einer zweiten Versorgungsspannungsquelle verbunden ist, die ein niedrigeres Potential als die erste Versorgungsspannungsquelle hat, die Gates des ersten P-Kanal-Transistor (TA&sub1;) und des ersten N-Kanal-Transistors (TA&sub2;) beide mit dem Drain des ersten P-Kanal-Transistors (TA&sub1;) und mit dem Drain des ersten N-Kanal-Transistors (TA&sub2;) sowie dem Drain des zweiten P-Kanal-Transistors (TA&sub3;) verbunden sind, die Source des zweiten P-Kanal-Transistors mit der ersten Versorgungsspannungsquelle verbunden ist und die Gates des zweiten P-Kanal-Transistors und des zweiten N- Kanal-Transistors mit einer Leitung zum Aufnehmen eines Schreibsignals oder eines Lesesignals verbunden sind.
13. Speicherzelle nach einem der vorhergehenden Ansprüche, bei der während des Schreibens ein dritter gewählter Spannungspegel, der größer als die Auslösespannung des ersten Inverters (INV&sub1;) zuzüglich der Schwellenspannung mit Körpereffekt des Durchlaßtransistors (N&sub3;) ist, am Gate des Durchlaßtransistors vorgesehen ist.
14. Speicherzelle nach Anspruch 13 mit einem Adressentreiber (70) zum Steuern der Zeit, zu der der erste und der dritte gewählte Spannungspegel vorgesehen werden, wobei der erste und der dritte gewählte Spannungspegel am Gate des Durchlaßtransistors (N&sub3;) über wenigstens ein Paar von taktgewählten Transistoren vorgesehen wird, von denen jedes Paar eine P-Kanal-Transistor (52, 53) und einen N-Kanal-Transistor (50, 51) umfaßt, die parallel geschaltet sind.
15. Speicherzelle nach Anspruch 14 mit zwei Paaren von Taktwähltransistoren (50, 52; 51, 53).
16. Speicherschaltung mit mehreren Speicherzellen (10), jeweils nach einem der vorhergehenden Ansprüche und einer Datenleitung (DM), die mit dem ersten Source/Drain-Bereich des Durchlaßtransistors (N&sub3;) jeder der Speicherzellen verbunden ist.
17. Speicherschaltung mit mehreren Datenleitungen (DM), mehreren Adressenleitungen (AN) und mehreren Speicherzellen (10), jeweils nach einem der Ansprüche 1 bis 15, die in einem rechtwinkligen Feld angeordnet sind, wobei jede Speicherzelle an nur einer Datenleitung und nur einer Adressenleitung liegt.
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821233A (en) * 1985-09-19 1989-04-11 Xilinx, Incorporated 5-transistor memory cell with known state on power-up
JPH0810556B2 (ja) * 1986-04-17 1996-01-31 株式会社日立製作所 半導体メモリ回路
DE3884975T2 (de) * 1987-01-28 1994-02-10 Nippon Electric Co Halbleiterspeicheranordnung mit verbessertem Spalten-Auswahlschema.
JPH01224999A (ja) * 1988-03-04 1989-09-07 Mitsubishi Electric Corp 半導体記憶装置
LU87431A1 (de) * 1988-06-08 1989-06-14 Siemens Ag Breitbandsignal-koppeleinrichtung
JPH02218096A (ja) * 1989-02-17 1990-08-30 Sharp Corp 半導体メモリの行選択回路
JPH0654873B2 (ja) * 1989-09-04 1994-07-20 株式会社東芝 プログラマブル型論理装置
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5289415A (en) * 1992-04-17 1994-02-22 Motorola, Inc. Sense amplifier and latching circuit for an SRAM
US5301147A (en) * 1993-01-08 1994-04-05 Aptix Corporation Static random access memory cell with single logic-high voltage level bit-line and address-line drivers
US5264741A (en) * 1992-06-19 1993-11-23 Aptix Corporation Low current, fast, CMOS static pullup circuit for static random-access memories
ATE207234T1 (de) * 1992-07-02 2001-11-15 Atmel Corp Unterbrechungsfreies wahlfreies zugriffspeichersystem
US5453706A (en) * 1994-04-01 1995-09-26 Xilinx, Inc. Field programmable gate array providing contention free configuration and reconfiguration
US5781756A (en) * 1994-04-01 1998-07-14 Xilinx, Inc. Programmable logic device with partially configurable memory cells and a method for configuration
US5504439A (en) * 1994-04-01 1996-04-02 Xilinx, Inc. I/O interface cell for use with optional pad
US5430687A (en) * 1994-04-01 1995-07-04 Xilinx, Inc. Programmable logic device including a parallel input device for loading memory cells
US5682107A (en) * 1994-04-01 1997-10-28 Xilinx, Inc. FPGA architecture with repeatable tiles including routing matrices and logic matrices
US5550843A (en) * 1994-04-01 1996-08-27 Xilinx, Inc. Programmable scan chain testing structure and method
US5450022A (en) * 1994-10-07 1995-09-12 Xilinx Inc. Structure and method for configuration of a field programmable gate array
US5847577A (en) * 1995-02-24 1998-12-08 Xilinx, Inc. DRAM memory cell for programmable logic devices
US5581198A (en) * 1995-02-24 1996-12-03 Xilinx, Inc. Shadow DRAM for programmable logic devices
EP0830736B1 (de) * 1995-06-09 2001-10-24 Vantis Corporation Benutzerprogrammierbares gatterfeld (fpga) mit verbessertem konfigurationsspeicher und nachschlagtabelle
US5701441A (en) * 1995-08-18 1997-12-23 Xilinx, Inc. Computer-implemented method of optimizing a design in a time multiplexed programmable logic device
US5646545A (en) 1995-08-18 1997-07-08 Xilinx, Inc. Time multiplexed programmable logic device
US5583450A (en) * 1995-08-18 1996-12-10 Xilinx, Inc. Sequencer for a time multiplexed programmable logic device
US5600263A (en) * 1995-08-18 1997-02-04 Xilinx, Inc. Configuration modes for a time multiplexed programmable logic device
US5784313A (en) 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
US5629637A (en) * 1995-08-18 1997-05-13 Xilinx, Inc. Method of time multiplexing a programmable logic device
US5761483A (en) * 1995-08-18 1998-06-02 Xilinx, Inc. Optimizing and operating a time multiplexed programmable logic device
US5838954A (en) * 1995-08-18 1998-11-17 Xilinx, Inc. Computer-implemented method of optimizing a time multiplexed programmable logic device
US5870327A (en) * 1996-07-19 1999-02-09 Xilinx, Inc. Mixed mode RAM/ROM cell using antifuses
US5821772A (en) * 1996-08-07 1998-10-13 Xilinx, Inc. Programmable address decoder for programmable logic device
US5793671A (en) * 1997-01-21 1998-08-11 Advanced Micro Devices, Inc. Static random access memory cell utilizing enhancement mode N-channel transistors as load elements
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US6204689B1 (en) 1997-02-26 2001-03-20 Xilinx, Inc. Input/output interconnect circuit for FPGAs
US5963050A (en) 1997-02-26 1999-10-05 Xilinx, Inc. Configurable logic element with fast feedback paths
US6201410B1 (en) 1997-02-26 2001-03-13 Xilinx, Inc. Wide logic gate implemented in an FPGA configurable logic element
US5942913A (en) * 1997-03-20 1999-08-24 Xilinx, Inc. FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines
US5914616A (en) * 1997-02-26 1999-06-22 Xilinx, Inc. FPGA repeatable interconnect structure with hierarchical interconnect lines
US5920202A (en) * 1997-02-26 1999-07-06 Xilinx, Inc. Configurable logic element with ability to evaluate five and six input functions
US5889411A (en) * 1997-02-26 1999-03-30 Xilinx, Inc. FPGA having logic element carry chains capable of generating wide XOR functions
US6185126B1 (en) 1997-03-03 2001-02-06 Cypress Semiconductor Corporation Self-initializing RAM-based programmable device
US6421817B1 (en) 1997-05-29 2002-07-16 Xilinx, Inc. System and method of computation in a programmable logic device using virtual instructions
US6047115A (en) * 1997-05-29 2000-04-04 Xilinx, Inc. Method for configuring FPGA memory planes for virtual hardware computation
US5923582A (en) * 1997-06-03 1999-07-13 Cypress Semiconductor Corp. SRAM with ROM functionality
US5986958A (en) * 1998-01-30 1999-11-16 Xilinx, Inc. DRAM configuration in PLDs
US6011740A (en) * 1998-03-04 2000-01-04 Xilinx, Inc. Structure and method for providing additional configuration memories on an FPGA
US6097210A (en) * 1998-08-04 2000-08-01 Xilinx, Inc. Multiplexer array with shifted input traces
US6069489A (en) 1998-08-04 2000-05-30 Xilinx, Inc. FPGA having fast configuration memory data readback
US6137307A (en) 1998-08-04 2000-10-24 Xilinx, Inc. Structure and method for loading wide frames of data from a narrow input bus
US6205049B1 (en) 1999-08-26 2001-03-20 Integrated Device Technology, Inc. Five-transistor SRAM cell
US6529040B1 (en) 2000-05-05 2003-03-04 Xilinx, Inc. FPGA lookup table with speed read decoder
US6445209B1 (en) 2000-05-05 2002-09-03 Xilinx, Inc. FPGA lookup table with NOR gate write decoder and high speed read decoder
US6373279B1 (en) 2000-05-05 2002-04-16 Xilinx, Inc. FPGA lookup table with dual ended writes for ram and shift register modes
US6937063B1 (en) 2000-09-02 2005-08-30 Actel Corporation Method and apparatus of memory clearing with monitoring RAM memory cells in a field programmable gated array
US6476636B1 (en) 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
GB2384092A (en) * 2002-01-14 2003-07-16 Zarlink Semiconductor Ab Low power static random access memory
US6842039B1 (en) 2002-10-21 2005-01-11 Altera Corporation Configuration shift register
US6815998B1 (en) 2002-10-22 2004-11-09 Xilinx, Inc. Adjustable-ratio global read-back voltage generator
US7639736B2 (en) 2004-05-21 2009-12-29 Rambus Inc. Adaptive receive-side equalization
US6972987B1 (en) * 2004-05-27 2005-12-06 Altera Corporation Techniques for reducing power consumption in memory cells
US7257017B2 (en) * 2004-05-28 2007-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell for soft-error rate reduction and cell stability improvement
US7274242B2 (en) * 2004-11-02 2007-09-25 Rambus Inc. Pass transistors with minimized capacitive loading
US7271623B2 (en) * 2004-12-17 2007-09-18 Rambus Inc. Low-power receiver equalization in a clocked sense amplifier
US7307873B2 (en) * 2006-02-21 2007-12-11 M2000 Sa. Memory with five-transistor bit cells and associated control circuit
JP2010508768A (ja) * 2006-11-01 2010-03-18 ガンボ・ロジック・インコーポレーテッド プログラマブル・ロジック用電荷捕獲不揮発性スイッチ・コネクタ
US8934525B2 (en) 2007-01-08 2015-01-13 Rambus Inc. High-speed signaling systems and methods with adaptable, continuous-time equalization
US7948791B1 (en) * 2009-01-15 2011-05-24 Xilinx, Inc. Memory array and method of implementing a memory array
US8503221B1 (en) 2011-06-02 2013-08-06 Richard Frederic Hobson SRAM cell with common bit line and source line standby voltage
US8659970B2 (en) * 2012-03-16 2014-02-25 Micron Technology, Inc. Memory device power control
US9202554B2 (en) 2014-03-13 2015-12-01 International Business Machines Corporation Methods and circuits for generating physically unclonable function
US10566050B1 (en) 2018-03-21 2020-02-18 Xilinx, Inc. Selectively disconnecting a memory cell from a power supply

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3493786A (en) * 1967-05-02 1970-02-03 Rca Corp Unbalanced memory cell
US3644907A (en) * 1969-12-31 1972-02-22 Westinghouse Electric Corp Complementary mosfet memory cell
JPS52107736A (en) * 1976-03-08 1977-09-09 Toshiba Corp Mos random access memory
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
US4149268A (en) * 1977-08-09 1979-04-10 Harris Corporation Dual function memory
US4156940A (en) * 1978-03-27 1979-05-29 Rca Corporation Memory array with bias voltage generator
US4208730A (en) * 1978-08-07 1980-06-17 Rca Corporation Precharge circuit for memory array
US4189782A (en) * 1978-08-07 1980-02-19 Rca Corporation Memory organization
GB2063601B (en) * 1979-11-12 1984-02-29 Hughes Microelectronics Ltd Non-volatile semiconductor memory circuits
US4333166A (en) * 1979-12-10 1982-06-01 Hughes Aircraft Company Semiconductor memory circuits
JPS5841487A (ja) * 1981-08-31 1983-03-10 Sharp Corp 半導体メモリ装置
JPS5841488A (ja) * 1981-08-31 1983-03-10 Sharp Corp 半導体メモリ装置
US4460978A (en) * 1981-11-19 1984-07-17 Mostek Corporation Nonvolatile static random access memory cell
JPS60226091A (ja) * 1984-04-25 1985-11-11 Nec Corp 半導体記憶装置
JPS62217493A (ja) * 1986-02-27 1987-09-24 Fujitsu Ltd 半導体不揮発性記憶装置

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