JPS62117192A - メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 - Google Patents
メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法Info
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- JPS62117192A JPS62117192A JP61215591A JP21559186A JPS62117192A JP S62117192 A JPS62117192 A JP S62117192A JP 61215591 A JP61215591 A JP 61215591A JP 21559186 A JP21559186 A JP 21559186A JP S62117192 A JPS62117192 A JP S62117192A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はスタッチツクメモリーセルに関し、特に信頼性
高く読取り及び書込みが可能な５−トランジスタメモリ
ーセル及びそのようなメモリーセルを用いたメモリー回
路に関する。
高く読取り及び書込みが可能な５−トランジスタメモリ
ーセル及びそのようなメモリーセルを用いたメモリー回
路に関する。
〈従来の技術〉
第４図はＩｎｔｅ１５１０１ （商品名）メモリーセル
に類似する公知の６−トランジスタＣＭＯＳメモリーセ
ルを示す。トランジスタＴ’ｌ、Ｔ’２、Ｔ’３及びＴ
’４は一般に約’ｌｎＡの定常電流を供給される交差結
合ラッチをなしている。トランジスタＴ’５及びＴ’６
は、列セレクトライン（アドレスライン）がハイレベル
（５ボルト）の時に、ビットライン（データライン）を
ラッチに結合するようなゲートデバイス（パストランジ
スタ）をなすもので市る。出力信号Ｑは、Ｎチャンネル
エンハンスメントモードトランジスタＴ’３がオフであ
ってＰチャンネルエンハンスメントモード１−ランジス
タＴ’４がオンの時に論理１でおり、これらの状態が反
転した時には論理Ｏとなる。読取り及び書込みは左右の
ビットラインにより行われる。例えば、第４図のメモリ
ーセルからデータを読み出す場合に、列セレクトライン
にハイレベル信号が加えられ、トランジスタＴ’５及び
Ｔ’６を導通させる。
に類似する公知の６−トランジスタＣＭＯＳメモリーセ
ルを示す。トランジスタＴ’ｌ、Ｔ’２、Ｔ’３及びＴ
’４は一般に約’ｌｎＡの定常電流を供給される交差結
合ラッチをなしている。トランジスタＴ’５及びＴ’６
は、列セレクトライン（アドレスライン）がハイレベル
（５ボルト）の時に、ビットライン（データライン）を
ラッチに結合するようなゲートデバイス（パストランジ
スタ）をなすもので市る。出力信号Ｑは、Ｎチャンネル
エンハンスメントモードトランジスタＴ’３がオフであ
ってＰチャンネルエンハンスメントモード１−ランジス
タＴ’４がオンの時に論理１でおり、これらの状態が反
転した時には論理Ｏとなる。読取り及び書込みは左右の
ビットラインにより行われる。例えば、第４図のメモリ
ーセルからデータを読み出す場合に、列セレクトライン
にハイレベル信号が加えられ、トランジスタＴ’５及び
Ｔ’６を導通させる。
ノードＡが論理０（Ｏボルト）であってノードＢが論理
１（５ボルト）である場合、左側のビットラインは右側
のビットラインよりも低いレベルに励起された状態とな
る。これらの２つのビットラインは通常これらのビット
ラインの電位レベルのを増幅するような図示されない差
動増幅器に接続されている。増幅された差信号は、所定
の設計基準に基づき、論理Ｏまたは論理１として判断さ
れることとなる。
１（５ボルト）である場合、左側のビットラインは右側
のビットラインよりも低いレベルに励起された状態とな
る。これらの２つのビットラインは通常これらのビット
ラインの電位レベルのを増幅するような図示されない差
動増幅器に接続されている。増幅された差信号は、所定
の設計基準に基づき、論理Ｏまたは論理１として判断さ
れることとなる。
このメモリーセルにビット信号を書込む場合、ノードＡ
を左側ビットラインと同−論理レベルにドライブしかつ
ノードＢを右側ビットラインと同−論理レベルにドライ
ブするような（第４図には図示されていない）書込みド
ライバにより、列セレクトラインがハイレベル（５ボル
ト）にされ、左右ビットラインがそれぞれ異なる状態に
励起される。この時、 ６−（−ランジスタメモリーセルは、信頼性高く読取り
及び書込みが行なわれるために、２つのゲートデバイス
（パストランジスタ）及び２つのピッｌ−ラインを必要
とする。６−トランジスタメモリーセルをＮＭＯ３技術
により実現することも可能でおる。上記したような技術
背景に関しては、ＨＯｌ を著、”Ｅｌｅｃｔｒｏｎｉ
ｃ Ｃ１ｒｃｕ ｉ ｔｓ” 、２９３〜２９４頁（
Ｊ Ｏｈ ｎＷｉＩｅｙ ａｎｄ ５ＯｎＳ、１９７８
年）を参照されたい。
を左側ビットラインと同−論理レベルにドライブしかつ
ノードＢを右側ビットラインと同−論理レベルにドライ
ブするような（第４図には図示されていない）書込みド
ライバにより、列セレクトラインがハイレベル（５ボル
ト）にされ、左右ビットラインがそれぞれ異なる状態に
励起される。この時、 ６−（−ランジスタメモリーセルは、信頼性高く読取り
及び書込みが行なわれるために、２つのゲートデバイス
（パストランジスタ）及び２つのピッｌ−ラインを必要
とする。６−トランジスタメモリーセルをＮＭＯ３技術
により実現することも可能でおる。上記したような技術
背景に関しては、ＨＯｌ を著、”Ｅｌｅｃｔｒｏｎｉ
ｃ Ｃ１ｒｃｕ ｉ ｔｓ” 、２９３〜２９４頁（
Ｊ Ｏｈ ｎＷｉＩｅｙ ａｎｄ ５ＯｎＳ、１９７８
年）を参照されたい。
〈発明が解決しようとする問題点〉
このような従来技術の諸問題に濫み、本発明の主な目的
は、単一のデータラインを用いることにより、しかも信
頼性高く読取り及び書込みが可能す５−１〜ランジスタ
メモリーセル及びそのようなメモリーセルを用いた。メ
モリー回路を提供することに必る。
は、単一のデータラインを用いることにより、しかも信
頼性高く読取り及び書込みが可能す５−１〜ランジスタ
メモリーセル及びそのようなメモリーセルを用いた。メ
モリー回路を提供することに必る。
〈問題点を解決するための手段〉
本発明に基づくメモリーセルは、第１及び第２のインバ
ータを有し、第１のインバータの出力が第２のインバー
タの入力に接続され、第２のインバータの出力が第１の
インバータの入力に接続され、しかも単一のゲート（パ
ス）トランジスタが第１のインバータの入力と単一のビ
ットラインとの間に接続されている。
ータを有し、第１のインバータの出力が第２のインバー
タの入力に接続され、第２のインバータの出力が第１の
インバータの入力に接続され、しかも単一のゲート（パ
ス）トランジスタが第１のインバータの入力と単一のビ
ットラインとの間に接続されている。
本発明のめる実施例によれば、メモリーセルは例えば外
部に設けられたパストランジスタのゲートを制御したり
、論理ゲートに入力信号を供給するなどの目的で、メモ
リーセルの外部にム々けられた回路に当該メモリーセル
の状態を定常的に伝達するような第１及び第２の出力ノ
ード（リード）を備えている。
部に設けられたパストランジスタのゲートを制御したり
、論理ゲートに入力信号を供給するなどの目的で、メモ
リーセルの外部にム々けられた回路に当該メモリーセル
の状態を定常的に伝達するような第１及び第２の出力ノ
ード（リード）を備えている。
一般に、複数の５−トランジスタメモリーセルが共通の
データラインに接続される。本発明の１つの側面によれ
ば、読取りに際してメモリーセルの記憶内容を狂わせる
可能性を減少させるためにパストランジスタのゲートに
於ける信号の立上り時間を増大させるための手段が設け
られている。
データラインに接続される。本発明の１つの側面によれ
ば、読取りに際してメモリーセルの記憶内容を狂わせる
可能性を減少させるためにパストランジスタのゲートに
於ける信号の立上り時間を増大させるための手段が設け
られている。
本発明の別の側面によれば、第１のインバータのトリガ
ー電圧が、書込みに際してパストランジスタのゲートに
加えられる電圧からこのパストランジスタのボディ効果
による閾電圧値を引いたものよりも低く、またメモリー
セルへの自込みが信頼性高く行なわれるように、Ｎチャ
ンネルトランジスタ及びＰチャンネルトランジスタのチ
ャンネル寸法に対するパストランジスタのチャンネル寸
法が定められている。
ー電圧が、書込みに際してパストランジスタのゲートに
加えられる電圧からこのパストランジスタのボディ効果
による閾電圧値を引いたものよりも低く、またメモリー
セルへの自込みが信頼性高く行なわれるように、Ｎチャ
ンネルトランジスタ及びＰチャンネルトランジスタのチ
ャンネル寸法に対するパストランジスタのチャンネル寸
法が定められている。
本発明の別の実施例によれば、読取りが信頼性高く行な
われるように、記憶されたビットを読取る前に、データ
ラインを第１の所定の電位に励起するための回路が漏え
られている。
われるように、記憶されたビットを読取る前に、データ
ラインを第１の所定の電位に励起するための回路が漏え
られている。
本発明の更に別の実施例によれば、パストランジスタの
ゲートを、読取りに際しては第１のレベルに励起し、出
込みに際しては第２のレベルに励起すると共に、読取り
に先立ってデータラインを’＞’ｉ３の電位に励起する
ような回路が設（プられている。これらの電圧レベルは
、読取りに対づ−る障害を最小化するように定められる
。
ゲートを、読取りに際しては第１のレベルに励起し、出
込みに際しては第２のレベルに励起すると共に、読取り
に先立ってデータラインを’＞’ｉ３の電位に励起する
ような回路が設（プられている。これらの電圧レベルは
、読取りに対づ−る障害を最小化するように定められる
。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
第１図は本発明に基づくメモリーセル１００の一実施例
を示す。メモリーセル１００はＮ″ｆ−センネルエンハ
ンスメントモードトランジスタＮ３とインバータＩＮＶ
Ｉ及びＩＮＶ２を有する。
を示す。メモリーセル１００はＮ″ｆ−センネルエンハ
ンスメントモードトランジスタＮ３とインバータＩＮＶ
Ｉ及びＩＮＶ２を有する。
インバータＩＮＶＩはＰチャンネルエンハンスメントモ
ードトランジスタＰ１及びＮチャンネルコニンハンスメ
ントモードトランジスタＮ１を有する。トランジスタＰ
１のソース１は例えば５ポル１−１１０％であって良い
電位ＶＣＣをｎ１゛る正の電源に接続されているが、こ
の電源電圧は他の電位であっても良いことは云うまでも
ない。トランジスタＰ１のドレイン２はトランジスタＮ
１のドレイン４に接続され、トランジスタＮ１のソース
は接地されている。トランジスタＰ１及びＮ１のゲート
３及び６はそれぞれセンスノードＡに接続されており、
これらのトランジスタの共通なドレイン２．４は出力ノ
ードＢに接続されている。
ードトランジスタＰ１及びＮチャンネルコニンハンスメ
ントモードトランジスタＮ１を有する。トランジスタＰ
１のソース１は例えば５ポル１−１１０％であって良い
電位ＶＣＣをｎ１゛る正の電源に接続されているが、こ
の電源電圧は他の電位であっても良いことは云うまでも
ない。トランジスタＰ１のドレイン２はトランジスタＮ
１のドレイン４に接続され、トランジスタＮ１のソース
は接地されている。トランジスタＰ１及びＮ１のゲート
３及び６はそれぞれセンスノードＡに接続されており、
これらのトランジスタの共通なドレイン２．４は出力ノ
ードＢに接続されている。
インバータＩＮＶにはＰチャンネルエンハンスメントモ
ードトランジスタＰ２とＮチＶンネルエンハンスメン１
〜モードトランジスタＮ２とを有する。トランジスタＰ
２のソース７はｖＣＣの電位を有する正の電源に接続さ
れている。トランジスタＰ２のドレイン８はトランジス
タＮ２のドレイン１０に接続されており、トランジスタ
Ｎ２のソースは接地されている。トランジスタＰ２及び
Ｎ２のゲート９及び１２はそれぞれ出力ノードＢに接続
されている。これらのトランジスタのドレイン８及び１
ＱはセンスノードＡに接続されている。
ードトランジスタＰ２とＮチＶンネルエンハンスメン１
〜モードトランジスタＮ２とを有する。トランジスタＰ
２のソース７はｖＣＣの電位を有する正の電源に接続さ
れている。トランジスタＰ２のドレイン８はトランジス
タＮ２のドレイン１０に接続されており、トランジスタ
Ｎ２のソースは接地されている。トランジスタＰ２及び
Ｎ２のゲート９及び１２はそれぞれ出力ノードＢに接続
されている。これらのトランジスタのドレイン８及び１
ＱはセンスノードＡに接続されている。
作動に際して、ノードＢに表われる出力信号は、例えば
他のトランジスタのゲート制御信号などとして（第１図
に図示省略された）外部回路のために常時利用し得る。
他のトランジスタのゲート制御信号などとして（第１図
に図示省略された）外部回路のために常時利用し得る。
データラインＤＨはパストランジスタＮ３を介してセン
スノードＡに接続されている。トランジスタＮ３のゲー
ト１５はアドレスラインΔＮの電圧信号により制御され
る。トランジスタＮ３のソース／ドレイン１３はデータ
ラインＤ）ｌに接続され、トランジスタＮ３のソース／
ドレイン１４はピンスノードＡに接続されている。
スノードＡに接続されている。トランジスタＮ３のゲー
ト１５はアドレスラインΔＮの電圧信号により制御され
る。トランジスタＮ３のソース／ドレイン１３はデータ
ラインＤ）ｌに接続され、トランジスタＮ３のソース／
ドレイン１４はピンスノードＡに接続されている。
本実施例のメモリーセル１００の１つの利点は、出力ノ
ードＢに現われた信号により（第１図には示されていな
い）外部回路を一般には連続的に制御するために利用し
ている間、メモリーセル１００の記憶内容部らノードＡ
に記憶されている信号を繰返し読取り、ノードＢに表わ
れる出力信号を劣化させることなくメモリーセルの記憶
内容の正確さ”を確認し得る点にある。しかも、所望に
応じて、外部回路を制御するためにノードＢに現われる
１３号に対する補数信号が必要となった場合、ノードＡ
をも出力ノードとして利用することができる。これが、
第１図に於ける破線の矢印により示されている。センス
ノードＢに於ける電圧レベルは、読取りに際して若干劣
化する場合も考えられる。
ードＢに現われた信号により（第１図には示されていな
い）外部回路を一般には連続的に制御するために利用し
ている間、メモリーセル１００の記憶内容部らノードＡ
に記憶されている信号を繰返し読取り、ノードＢに表わ
れる出力信号を劣化させることなくメモリーセルの記憶
内容の正確さ”を確認し得る点にある。しかも、所望に
応じて、外部回路を制御するためにノードＢに現われる
１３号に対する補数信号が必要となった場合、ノードＡ
をも出力ノードとして利用することができる。これが、
第１図に於ける破線の矢印により示されている。センス
ノードＢに於ける電圧レベルは、読取りに際して若干劣
化する場合も考えられる。
センスノードＡに論理Ｏが記′砥されており、メモリー
セル１００に論理１を書込みたい場合、１〜ランジスタ
Ｎ３のソース／ドレイン１４に加えられる信号が、イン
バータＩＮＶ２のトランジスタＮ２を流れる電流による
プルダウン効果に対して、センスノードへの電位を、イ
ンバータＩＮＶＩのトリガー電位よりも高めるのに十分
である必要がある。一般にインバータのトリガー電位は
、そのゲート（入力）電位がその出力電位に等しくなる
ような電位である。逆に、センスノードＡが論理１を記
憶し、センスノードＡに論理Ｏを書込みたい場合、トラ
ンジスタＮ３のソース／ドレイン１４に加えられる信号
は、インバータＩＮＶ２のトランジスタＰ２によるプル
アップ効果に対して、センスノードＡの電位を、インバ
ータＩＮＶＩのトリガー電位よりも低くするのに十分で
なければならない。
セル１００に論理１を書込みたい場合、１〜ランジスタ
Ｎ３のソース／ドレイン１４に加えられる信号が、イン
バータＩＮＶ２のトランジスタＮ２を流れる電流による
プルダウン効果に対して、センスノードへの電位を、イ
ンバータＩＮＶＩのトリガー電位よりも高めるのに十分
である必要がある。一般にインバータのトリガー電位は
、そのゲート（入力）電位がその出力電位に等しくなる
ような電位である。逆に、センスノードＡが論理１を記
憶し、センスノードＡに論理Ｏを書込みたい場合、トラ
ンジスタＮ３のソース／ドレイン１４に加えられる信号
は、インバータＩＮＶ２のトランジスタＰ２によるプル
アップ効果に対して、センスノードＡの電位を、インバ
ータＩＮＶＩのトリガー電位よりも低くするのに十分で
なければならない。
メモリーセル１００へのデータの書込みの要領及びトラ
ンジスタＮ１、Ｎ２、Ｎ３、Ｐｌ、及びＰ２のパラメー
タの選択要領は以下の例を考慮することにより自づ゛と
理解されよう。
ンジスタＮ１、Ｎ２、Ｎ３、Ｐｌ、及びＰ２のパラメー
タの選択要領は以下の例を考慮することにより自づ゛と
理解されよう。
拠ユ
例えばメモリーセル１００が論理Ｏを記憶してる場合、
即らノードＡの電圧レベルがＯボルト（論理Ｏ）であっ
てインバータＩＮＶ１の出力信号がＶＣＣ（論理１）で
ある場合を考える。データラインＤ）ｆ上の電位ＶＣＣ
を有する論理１がノードＤに記憶され、電位ＶＣＣをゲ
ート１５に加えることによりトランジスタＮ３が導通し
ているとする。
即らノードＡの電圧レベルがＯボルト（論理Ｏ）であっ
てインバータＩＮＶ１の出力信号がＶＣＣ（論理１）で
ある場合を考える。データラインＤ）ｆ上の電位ＶＣＣ
を有する論理１がノードＤに記憶され、電位ＶＣＣをゲ
ート１５に加えることによりトランジスタＮ３が導通し
ているとする。
ソース／ドレイン１３の電位ＶＣＣ及びゲート１５の電
位ＶＣＣにより、ソース／ドレイン１４の電位がＶＣＣ
−ＶＴＨ（Ｎ３ ）未満となる。ＶＴＨ（Ｎ３ ）はボ
ディ効果を考慮したトランジスタＮ３の閾電圧値である
。従って、ＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）により表わ
されるインバータＩＮＶＩのトリガー電位が、ＶＣＣ−
ＶＴＨ（Ｎ３ ）未満に定められる。これは、インバー
タＩＮＶＩのプルダウン１〜ランジスタＮ１のチャンネ
ル長さに対するチャンネル幅の比に対するプルアップト
ランジスタＰ１のチャンネル長さに対するチャンネル幅
の比の比を十分に小さくすることにより達成される。例
えば、ＶＣＣが５ボルトであって、トランジスタＮ１及
びＰｌのチャンネル幅及びチャンネル長さが次の第１表
により与えられるものとすると、インバータＩＮＶＩの
トリガー電位が２ボルト未満となる。
位ＶＣＣにより、ソース／ドレイン１４の電位がＶＣＣ
−ＶＴＨ（Ｎ３ ）未満となる。ＶＴＨ（Ｎ３ ）はボ
ディ効果を考慮したトランジスタＮ３の閾電圧値である
。従って、ＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）により表わ
されるインバータＩＮＶＩのトリガー電位が、ＶＣＣ−
ＶＴＨ（Ｎ３ ）未満に定められる。これは、インバー
タＩＮＶＩのプルダウン１〜ランジスタＮ１のチャンネ
ル長さに対するチャンネル幅の比に対するプルアップト
ランジスタＰ１のチャンネル長さに対するチャンネル幅
の比の比を十分に小さくすることにより達成される。例
えば、ＶＣＣが５ボルトであって、トランジスタＮ１及
びＰｌのチャンネル幅及びチャンネル長さが次の第１表
により与えられるものとすると、インバータＩＮＶＩの
トリガー電位が２ボルト未満となる。
（以下余白）
第１表
１〜ランジスタ チャンネル幅 チャンネル長さＰＩ
５μＴｎ、 ２．５μｍＮｌ
９．７５μＴｒＬ ２．５μｍインバータＩＮＶ１の
トリガー電位がＶ ＣＣ−Ｖ Ｔｌ１（Ｎ３）未満とな
るようにトランジスタ１〕１及びＮ１のチャンネル幅及
びチャンネル長さを定めた後、ノードＡに於ける電位が
インバータＩＮＶ１のトリガー電位ＴＰよりも高くなる
ようにトランジスタＮ３のチャンネル寸法に対するトラ
ンジスタＮ２のチャンネル寸法を定める。トランジスタ
Ｎ３及びＮ２かいずれも導通している場合、これらは電
圧分割器として機能し、センスノードＡに於ケル電位が
ＶＣＣｘ （Ｒ（Ｎ２）／ （Ｒ（Ｎ２）＋Ｒ（Ｎ３）
） ＞により与えられるようになる。ここでＲ（Ｎ２
”）はトランジスタＮ２により与えられるチ（・ンネル
抵抗値であり、Ｒ＜Ｎ３ ）は１〜ランジスタＮ３によ
り与えられるチャンネル抵抗値でおる。Ｒ（Ｎ２）はＬ
（Ｎ２ ） ／Ｗ （Ｎ２ ＞に直接比例し、Ｒ（Ｎ
３ ）はｌ （Ｎ３ ）／Ｗ（Ｎ３ ）に直接比例す
る。但し、Ｌ （Ｎ２ ）はトランジスタＮ２のチャン
ネル長さでおり、Ｗ（Ｎ２）はトランジスタＮ２のチャ
ンネル幅であり、Ｌ （Ｎ３ ）はトランジスタＮ３の
チャンネル長さであり、Ｗ（Ｎ３）はトランジスタＮ３
のチャンネル幅でおる。このようにして、各トランジス
タのチャンネル長さ及びチャンネル幅を適切に定めるこ
とにより、ＶＣＣ（ＲＮ２）／ （Ｒ（Ｎ２）十Ｒ（Ｎ
３）） ）がインバータＩＮＶＩのトリガー電位ＴＰよ
りも高くなるようにすることができる。成る実施例に於
て、パストランジスタＮ３のチャンネル長さが２゜５μ
ｍであって、そのチャンネル幅が７．５μｍでめった。
５μＴｎ、 ２．５μｍＮｌ
９．７５μＴｒＬ ２．５μｍインバータＩＮＶ１の
トリガー電位がＶ ＣＣ−Ｖ Ｔｌ１（Ｎ３）未満とな
るようにトランジスタ１〕１及びＮ１のチャンネル幅及
びチャンネル長さを定めた後、ノードＡに於ける電位が
インバータＩＮＶ１のトリガー電位ＴＰよりも高くなる
ようにトランジスタＮ３のチャンネル寸法に対するトラ
ンジスタＮ２のチャンネル寸法を定める。トランジスタ
Ｎ３及びＮ２かいずれも導通している場合、これらは電
圧分割器として機能し、センスノードＡに於ケル電位が
ＶＣＣｘ （Ｒ（Ｎ２）／ （Ｒ（Ｎ２）＋Ｒ（Ｎ３）
） ＞により与えられるようになる。ここでＲ（Ｎ２
”）はトランジスタＮ２により与えられるチ（・ンネル
抵抗値であり、Ｒ＜Ｎ３ ）は１〜ランジスタＮ３によ
り与えられるチャンネル抵抗値でおる。Ｒ（Ｎ２）はＬ
（Ｎ２ ） ／Ｗ （Ｎ２ ＞に直接比例し、Ｒ（Ｎ
３ ）はｌ （Ｎ３ ）／Ｗ（Ｎ３ ）に直接比例す
る。但し、Ｌ （Ｎ２ ）はトランジスタＮ２のチャン
ネル長さでおり、Ｗ（Ｎ２）はトランジスタＮ２のチャ
ンネル幅であり、Ｌ （Ｎ３ ）はトランジスタＮ３の
チャンネル長さであり、Ｗ（Ｎ３）はトランジスタＮ３
のチャンネル幅でおる。このようにして、各トランジス
タのチャンネル長さ及びチャンネル幅を適切に定めるこ
とにより、ＶＣＣ（ＲＮ２）／ （Ｒ（Ｎ２）十Ｒ（Ｎ
３）） ）がインバータＩＮＶＩのトリガー電位ＴＰよ
りも高くなるようにすることができる。成る実施例に於
て、パストランジスタＮ３のチャンネル長さが２゜５μ
ｍであって、そのチャンネル幅が７．５μｍでめった。
また、トランジスタＮ２のチャンネル長さは４μｍで必
って、そのチャンネル幅は４μｍであった。この場合、
Ｒ（Ｎ２）／ （Ｒ（Ｎ２）＋Ｒ（Ｎ３）） ）は０．
６に等しかった。従ってノードＡの電位はインバータＩ
ＮＶ「のトリガー電位よりも高くなる。センスノードＡ
の電位がトリガー電位ＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）
よりも高くなると、ノードＢの電位がローレベルとなり
、インバータ■ＮＶ２の出力信号がハイレベルとなり、
センスノードＡをＶＣＣレベルに高める。
って、そのチャンネル幅は４μｍであった。この場合、
Ｒ（Ｎ２）／ （Ｒ（Ｎ２）＋Ｒ（Ｎ３）） ）は０．
６に等しかった。従ってノードＡの電位はインバータＩ
ＮＶ「のトリガー電位よりも高くなる。センスノードＡ
の電位がトリガー電位ＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）
よりも高くなると、ノードＢの電位がローレベルとなり
、インバータ■ＮＶ２の出力信号がハイレベルとなり、
センスノードＡをＶＣＣレベルに高める。
牲λ
メモリーセル１００［、：論理Ｏを書込むに際して、デ
ータラインＤＨの電位がＯボルトで必って、アドレスラ
インＡＮの電位がＶＣＣであって、ノードΔに電位ＶＣ
Ｃ（論理１）が記憶されているものとする。両トランジ
スタＰ２及びＮ３が導通状態であれば、インバータＩＮ
Ｖ２のプルアップトランジスタＰ２及びトランジスタＮ
３が電圧力ＡＩＪ器として機能することにより、センス
ノード△に於ける電位がＶＣＣ（Ｒ（Ｎ３）／Ｒ（Ｎ３
＞＋Ｒ（Ｐ２）） ）となる。但し、Ｒ（Ｐ２ ）はト
ランジスタＰ２のチャンネル抵抗値であり、Ｒ（Ｎ３
）は１〜ランジスタＮ３のチャンネル抵抗値である。ト
ランジスタＰ２のチャンネル抵抗値はＬ （Ｐ２ ＞
／Ｗ （Ｐ２）に直接比例する。但し、Ｌ （Ｐ２ ＞
はトランジスタＰ２のチャンネル長さであり、Ｗ（Ｐ２
＞はトランジスタＰ２のチャンネル幅でおる。ＮチＡ・
ンネルトランジスタＮ３のチャンネル抵抗値はＬ （Ｎ
３ ＞／Ｗ （Ｎ３ ）に直接比例する。但し、Ｌ （
Ｎ３ ＞はトランジスタＮ３のチャンネル長さであり、
Ｗ （Ｎ３ ）はトランジスタＮ３のチャンネル幅でお
る。各トランジスタのチャンネル長さ及びチャンネル幅
は、センスノードＡの電位がインバータＩＮＶＩのトリ
ガー電位を下回るように選択される。おる実施例に於て
は、インバータ■ＮＶ２の］〜ランジスタビ２のチャン
ネル幅が四μｍであって、そのチャンネル幅が６μｍで
あった。
ータラインＤＨの電位がＯボルトで必って、アドレスラ
インＡＮの電位がＶＣＣであって、ノードΔに電位ＶＣ
Ｃ（論理１）が記憶されているものとする。両トランジ
スタＰ２及びＮ３が導通状態であれば、インバータＩＮ
Ｖ２のプルアップトランジスタＰ２及びトランジスタＮ
３が電圧力ＡＩＪ器として機能することにより、センス
ノード△に於ける電位がＶＣＣ（Ｒ（Ｎ３）／Ｒ（Ｎ３
＞＋Ｒ（Ｐ２）） ）となる。但し、Ｒ（Ｐ２ ）はト
ランジスタＰ２のチャンネル抵抗値であり、Ｒ（Ｎ３
）は１〜ランジスタＮ３のチャンネル抵抗値である。ト
ランジスタＰ２のチャンネル抵抗値はＬ （Ｐ２ ＞
／Ｗ （Ｐ２）に直接比例する。但し、Ｌ （Ｐ２ ＞
はトランジスタＰ２のチャンネル長さであり、Ｗ（Ｐ２
＞はトランジスタＰ２のチャンネル幅でおる。ＮチＡ・
ンネルトランジスタＮ３のチャンネル抵抗値はＬ （Ｎ
３ ＞／Ｗ （Ｎ３ ）に直接比例する。但し、Ｌ （
Ｎ３ ＞はトランジスタＮ３のチャンネル長さであり、
Ｗ （Ｎ３ ）はトランジスタＮ３のチャンネル幅でお
る。各トランジスタのチャンネル長さ及びチャンネル幅
は、センスノードＡの電位がインバータＩＮＶＩのトリ
ガー電位を下回るように選択される。おる実施例に於て
は、インバータ■ＮＶ２の］〜ランジスタビ２のチャン
ネル幅が四μｍであって、そのチャンネル幅が６μｍで
あった。
この場合、係数Ｒ（Ｎ３）／ （Ｒ（Ｎ３）＋Ｒ（Ｐ２
））が０．１であった。この場合、センスノードＡの電
位は、インバータＩＮＶＩのトリガー電位を下回ること
となる。尚、ＩＮＶＩのトランジスタのチャンネル長法
は上記した第１表に記載されている。センスノードＡの
電位がトリガー電位を下回ると、ノードＢの出力信号が
ハイレベルとなり、インバータＩＮＶ２の出力信号がロ
ーレベルとなり、その結果センスノードＡがＯボルトに
ドライブされる。上記した分析は、因示されない書込み
ドライバのプルアップトランジスタ及びプルダウントラ
ンジスタのチャンネル抵抗値か、１〜ランジスタＰ２
、Ｎ２及びＮ３のチャンネル抵抗値よりもかなり小さい
（１０％以下）を仮定したものである。
））が０．１であった。この場合、センスノードＡの電
位は、インバータＩＮＶＩのトリガー電位を下回ること
となる。尚、ＩＮＶＩのトランジスタのチャンネル長法
は上記した第１表に記載されている。センスノードＡの
電位がトリガー電位を下回ると、ノードＢの出力信号が
ハイレベルとなり、インバータＩＮＶ２の出力信号がロ
ーレベルとなり、その結果センスノードＡがＯボルトに
ドライブされる。上記した分析は、因示されない書込み
ドライバのプルアップトランジスタ及びプルダウントラ
ンジスタのチャンネル抵抗値か、１〜ランジスタＰ２
、Ｎ２及びＮ３のチャンネル抵抗値よりもかなり小さい
（１０％以下）を仮定したものである。
センスノードＡに記憶されたデータ信号を、パストラン
ジスタＮ３を介してデータラインＤ）ｌに伝達すること
により、メモリーセルの内容を乱すことなく、センスノ
ードＡに記憶されたデータ信号を読取り得るのが好まし
い。読取られるべき信号は、トランジスタＮ３のソース
／ドレイン１３に現われる信号である。一般に、第１図
に示されているメモ１ノーセル１００と同様の多数のメ
モリーセルに接続されたもので必って良いデータライン
（′）Ｈは、センスノードへの静電容量よりも大きな静
電容量を有する。アドレスラインＡＮがハイレベルにな
り、ノードＡに記憶されている値を読取るべくパストラ
ンジスタＮ３を導通させると、メ［リーセルの内容部も
ノードΔの電位は、電荷の一部が流出することにより乱
されることが考えられる。読取りに際して、メモリーセ
ルの内容を乱す危険を減少させるためには以下に記載す
る手法を用いることができる。まず、アドレスラインＡ
Ｉ４の電圧の上昇率を低下させるために、アドレスライ
ンＡＮの立上り時間を増大さぜることができる。こうす
ることにより、トランジスタＮ３がより緩慢に導通する
こととなり、メモリーセル１００がノードＡに記憶され
たデータ内容を変えることなく、電荷の一部が流出する
ことによる擾乱に対処することができる。例えば、電位
ＶＣＣがノードＡに記憶されている場合、トランジスタ
Ｎ３か導通する際に、ノードＡの電位がＶＴＲＩＧ （
Ｉ ＮＶｌ）を下回ることがないように立上り時間が十
分に長い必要がある。ノードＡにＯボルトが記憶されて
いる場合、トランジスタＮ３が導通するに伴い、ノード
Ａの電位がＶＴＲＩＧ （Ｉ ＮＶＩ ） ニ達するこ
とがないようにアドレスラインＡＮの信号の立上り時間
が十分に長い必要がある。典型的なアドレスラインの立
上り時間は２００ｎＳ以上である。アドレスラインＡＮ
の立上り時間は、アドレスドライバとして図示されない
「弱い」プルアップトランジスタを用いることにより増
大させることができる。ここで、「弱い」とは、プルア
ップトランジスタのチャンネル長さに対するチャンネル
幅が小さいことを意味する。
ジスタＮ３を介してデータラインＤ）ｌに伝達すること
により、メモリーセルの内容を乱すことなく、センスノ
ードＡに記憶されたデータ信号を読取り得るのが好まし
い。読取られるべき信号は、トランジスタＮ３のソース
／ドレイン１３に現われる信号である。一般に、第１図
に示されているメモ１ノーセル１００と同様の多数のメ
モリーセルに接続されたもので必って良いデータライン
（′）Ｈは、センスノードへの静電容量よりも大きな静
電容量を有する。アドレスラインＡＮがハイレベルにな
り、ノードＡに記憶されている値を読取るべくパストラ
ンジスタＮ３を導通させると、メ［リーセルの内容部も
ノードΔの電位は、電荷の一部が流出することにより乱
されることが考えられる。読取りに際して、メモリーセ
ルの内容を乱す危険を減少させるためには以下に記載す
る手法を用いることができる。まず、アドレスラインＡ
Ｉ４の電圧の上昇率を低下させるために、アドレスライ
ンＡＮの立上り時間を増大さぜることができる。こうす
ることにより、トランジスタＮ３がより緩慢に導通する
こととなり、メモリーセル１００がノードＡに記憶され
たデータ内容を変えることなく、電荷の一部が流出する
ことによる擾乱に対処することができる。例えば、電位
ＶＣＣがノードＡに記憶されている場合、トランジスタ
Ｎ３か導通する際に、ノードＡの電位がＶＴＲＩＧ （
Ｉ ＮＶｌ）を下回ることがないように立上り時間が十
分に長い必要がある。ノードＡにＯボルトが記憶されて
いる場合、トランジスタＮ３が導通するに伴い、ノード
Ａの電位がＶＴＲＩＧ （Ｉ ＮＶＩ ） ニ達するこ
とがないようにアドレスラインＡＮの信号の立上り時間
が十分に長い必要がある。典型的なアドレスラインの立
上り時間は２００ｎＳ以上である。アドレスラインＡＮ
の立上り時間は、アドレスドライバとして図示されない
「弱い」プルアップトランジスタを用いることにより増
大させることができる。ここで、「弱い」とは、プルア
ップトランジスタのチャンネル長さに対するチャンネル
幅が小さいことを意味する。
読取りに際してメモリーセル１００の内容を乱さないよ
うにするための第２の手法としては、データラインＤｌ
ｌを予めＶＴＲＩＧ （ｉ Ｎ Ｖｌ ＞に励起するこ
とが考えられる。
うにするための第２の手法としては、データラインＤｌ
ｌを予めＶＴＲＩＧ （ｉ Ｎ Ｖｌ ＞に励起するこ
とが考えられる。
データラインＤ）ｆ ｔｆｉＶＴＲＩＧ （Ｔ Ｎ Ｖ
ｌ ） ニ励起され、電位ＶＣＣを有する読取り信号が
アドレスラインＡＮに加えられたものとする。センスノ
ードＡにＶＣＣ（論理１）が記憶されている場合、イン
バータＩＮＶ２のプルアップトランジスタＰ２及びパス
トランジスタＮ３が電圧分割器を構成し、センスノード
Ａの電位がＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）を下回るこ
とがない。同様に、センスノードＡにＯポルト（論理Ｏ
）が記憶されている場合には、トランジスタＮ２及びＮ
３が電圧分割器を溝成しデータラインＤＨがＶＴＲＩＧ
（Ｉ Ｎ Ｖｌ ）に励起されるため、センスノード
Ａの電位がＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）を上回るこ
とがない。成る実施例に於ては、データラインＤＨをＶ
ＴＲＩＧ（■Ｎｖ１）に励起するために第２図に示され
た回路が用いられている。
ｌ ） ニ励起され、電位ＶＣＣを有する読取り信号が
アドレスラインＡＮに加えられたものとする。センスノ
ードＡにＶＣＣ（論理１）が記憶されている場合、イン
バータＩＮＶ２のプルアップトランジスタＰ２及びパス
トランジスタＮ３が電圧分割器を構成し、センスノード
Ａの電位がＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）を下回るこ
とがない。同様に、センスノードＡにＯポルト（論理Ｏ
）が記憶されている場合には、トランジスタＮ２及びＮ
３が電圧分割器を溝成しデータラインＤＨがＶＴＲＩＧ
（Ｉ Ｎ Ｖｌ ）に励起されるため、センスノード
Ａの電位がＶＴＲＩＧ （Ｉ Ｎ Ｖｌ ）を上回るこ
とがない。成る実施例に於ては、データラインＤＨをＶ
ＴＲＩＧ（■Ｎｖ１）に励起するために第２図に示され
た回路が用いられている。
第２ 図ニ示さし”ＵイルＶＴＲＩＧ （Ｉ Ｎ Ｖ
１ ）励起用回路は、Ｐチャンネルエンハンスメントモ
ードトランジスタＴ１と、Ｎチャンネルエンハンスメン
トモードトランジスタ下２と、Ｎチャンネルエンハンス
メントモードトランジスタＴ３とを有する。第３図に示
されているように、トランジスタＴ１のソースは、正の
電源ＶＣＣに接続されている。
１ ）励起用回路は、Ｐチャンネルエンハンスメントモ
ードトランジスタＴ１と、Ｎチャンネルエンハンスメン
トモードトランジスタ下２と、Ｎチャンネルエンハンス
メントモードトランジスタＴ３とを有する。第３図に示
されているように、トランジスタＴ１のソースは、正の
電源ＶＣＣに接続されている。
トランジスタＴ１のドレイン２１はトランジスタＴ２の
ドレイン２３に接続され、トランジスタＴ２のソース２
４は接地されている。トランジスタＴ１及びＴ２のゲー
ト２２及び２５はそれぞれトランジスタＴ１及びＴ２の
共通なドレインに接続されていると共に、パストランジ
スタＴ３のドレイン２６にも接続されている。トランジ
スタＴ３のソース２７はデータラインＤＨに接続され、
トランジスタＴ３のゲート２８は励起用信号φ（励起）
に接続されている。１〜ランシスタＴ１及びＴ２を有す
る「インバータ」は第１図に示されているインバータｒ
ＮＶ１と同様のトリが一電位を有するように設ｈ１され
ている。励起サイクルに際して、励起信号φ（励起）は
ＶＣＣにセラ１〜され、これによりＮチャンネルバス１
〜ランジスタ王３が導通し、データラインＤＨがＶＴＲ
ＩＧ （Ｉ Ｎ Ｖｌ ）のレベルに励起される。ここ
で、ＶＴＲＩＧ （Ｉ ＮＶｌ）は、φ（励起）−ＶＴ
Ｈ汀３のレベルよりも低いものと仮定されている。励起
用信号φ（励起）ｔよ図示されていない制御回路により
ローレベルにされ、パストランジスタＮ３のゲート１５
に接続されているアドレスラインＡＮがハイにされる直
前にパストランジスタ１゛３を遮断する。
ドレイン２３に接続され、トランジスタＴ２のソース２
４は接地されている。トランジスタＴ１及びＴ２のゲー
ト２２及び２５はそれぞれトランジスタＴ１及びＴ２の
共通なドレインに接続されていると共に、パストランジ
スタＴ３のドレイン２６にも接続されている。トランジ
スタＴ３のソース２７はデータラインＤＨに接続され、
トランジスタＴ３のゲート２８は励起用信号φ（励起）
に接続されている。１〜ランシスタＴ１及びＴ２を有す
る「インバータ」は第１図に示されているインバータｒ
ＮＶ１と同様のトリが一電位を有するように設ｈ１され
ている。励起サイクルに際して、励起信号φ（励起）は
ＶＣＣにセラ１〜され、これによりＮチャンネルバス１
〜ランジスタ王３が導通し、データラインＤＨがＶＴＲ
ＩＧ （Ｉ Ｎ Ｖｌ ）のレベルに励起される。ここ
で、ＶＴＲＩＧ （Ｉ ＮＶｌ）は、φ（励起）−ＶＴ
Ｈ汀３のレベルよりも低いものと仮定されている。励起
用信号φ（励起）ｔよ図示されていない制御回路により
ローレベルにされ、パストランジスタＮ３のゲート１５
に接続されているアドレスラインＡＮがハイにされる直
前にパストランジスタ１゛３を遮断する。
読取り過程に際してメモリーセル１００の記憶内容を乱
さないようにする第３の手法として、データラインＤＨ
をＶＣＣのレベルに励起すると共に、アドレスラインＡ
ＮのハイレベルをＶＴＲＩＧ （Ｉ ＮＶｌ ）のレベ
ルにセットすることがある１、これらの条件は、第３図
に示された回路により具現りることができる。このよう
な条件下にあっては、メモリ−セル１００に記憶されて
いる値がＶＣＣ（論理１）である場合、パストランジス
タＮ３が遮断状態のままであり、ソース／ドレイン１３
に於て検出される値がＶＣＣ（論理１）であることによ
り、センスノードＡの内容が乱されることがない。しか
しながら、メモリーセル１００に記憶されている値がＯ
ボルト（論理Ｏ）でおる場合、センスノードＡが励起状
態に於て取り得る最大の電位がＶＴＲＩＧ （Ｉ ＮＶ
Ｉ）−ＶＴｔｌ （Ｎ３）ドアニル。コレハ、ソース／
ドレイン１４の電位がこの値に達した時にトランジスタ
Ｎ３が遮断されることによる。従って、論理Ｏを読取る
過程は、ＶＴ）Ｉ（Ｎ３）に等しいノイズマージンを有
することになる。これは、アドレスラインＡＮの立上り
時間に拘らず、データライン［）Ｈの静電容量とセンス
ノードＡの静電容量との間の不釣合に拘らず、或いはト
ランジスタＮ３とトランジスタＰ２またはＮ２との間の
チャンネル抵抗値の比に拘らず、メモリーセル１００の
記憶内容が読取り時に擾乱から確実に保護される点で好
適な手法ｃ必ると云うことかできる。
さないようにする第３の手法として、データラインＤＨ
をＶＣＣのレベルに励起すると共に、アドレスラインＡ
ＮのハイレベルをＶＴＲＩＧ （Ｉ ＮＶｌ ）のレベ
ルにセットすることがある１、これらの条件は、第３図
に示された回路により具現りることができる。このよう
な条件下にあっては、メモリ−セル１００に記憶されて
いる値がＶＣＣ（論理１）である場合、パストランジス
タＮ３が遮断状態のままであり、ソース／ドレイン１３
に於て検出される値がＶＣＣ（論理１）であることによ
り、センスノードＡの内容が乱されることがない。しか
しながら、メモリーセル１００に記憶されている値がＯ
ボルト（論理Ｏ）でおる場合、センスノードＡが励起状
態に於て取り得る最大の電位がＶＴＲＩＧ （Ｉ ＮＶ
Ｉ）−ＶＴｔｌ （Ｎ３）ドアニル。コレハ、ソース／
ドレイン１４の電位がこの値に達した時にトランジスタ
Ｎ３が遮断されることによる。従って、論理Ｏを読取る
過程は、ＶＴ）Ｉ（Ｎ３）に等しいノイズマージンを有
することになる。これは、アドレスラインＡＮの立上り
時間に拘らず、データライン［）Ｈの静電容量とセンス
ノードＡの静電容量との間の不釣合に拘らず、或いはト
ランジスタＮ３とトランジスタＰ２またはＮ２との間の
チャンネル抵抗値の比に拘らず、メモリーセル１００の
記憶内容が読取り時に擾乱から確実に保護される点で好
適な手法ｃ必ると云うことかできる。
この第３の手法は、読取り時にアト１ノスラインＡＮが
ＶＣＣのレベルに励起され、書込み時には、アドレスラ
インＡＮがＶＴＲＩＧ（ＩＮＶＩ）のレベルに励起され
ることを必要とする。これを数式で表わせば、以下のよ
うに表わされる。
ＶＣＣのレベルに励起され、書込み時には、アドレスラ
インＡＮがＶＴＲＩＧ（ＩＮＶＩ）のレベルに励起され
ることを必要とする。これを数式で表わせば、以下のよ
うに表わされる。
Ｖ（アドレスラインの電位）
＝ＶＣＣ（書込み時） −
＝ＶＴＲＩＧ（ＩＮＶＩ ）（、読取り時）このような
アドレス供給電源を第３図のようにして具現することが
できる。第３図に示されたアドレス供給回路９０はＰチ
ャンネルエンハンスメントモードトランジスタＴＡＩと
、ＮチャンネルエンハンスメントモードトランジスタＴ
Ａ２と、ＮブＶンネルエンハンスメントモードトランジ
スタＴＡ４と、ＰチＶンネルエンハンスメントモード１
〜ランジスタＴＡ３を有する。第３図に示されているよ
うに、トランジスタＴＡＩのソース３０は正の電源ＶＣ
Ｃに接続されている。トランジスタＴＡ１のドレイン３
１はトランジスタＴ△２のドレイン３３に接続され、ト
ランジスタＴＡ２のソース３４はトランジスタＴ’ Ａ
４のドレイン３６に接続され、トランジスタＴＡ４の
ソース３７は接地されている。Ｐチャンネルトランジス
タ１゛Ａ３のソース３９は電源■ＣＣに接続されており
、トランジスタＴＡ３のドレイン４０はトランジスタＴ
Ａ１及びＴＡ２のゲート３２及び３５に接続されている
と共に、トランジスタＴＡＩ及びＴＡ２の共通なドレイ
ンに接続されている。トランジスタＴＡ３及びＴへ４の
ゲート４１及び３８はラインＲ／Ｗの信号により制御さ
れる。読取りモードに際して、Ｏボルト信号がラインＲ
／Ｗに加えられ、ＮチャンネルトランジスタＴＡ４を遮
断する。すると、ＰチャンネルトランジスタＴＡ３が■
（アドレス供給）をＶＣＣに励起する。この場合、書込
みモードに市って、アドレスラインΔＮを励起するのに
十分な電流をアドレスドライバ７０に供給し１ｑるよう
に１〜ランジスタＴＡ３を十分に大型なものにしてあく
必要がある。読取りモードに際して、ｙｃｃ（論理１）
がラインＲ／Ｗに加えられる。
アドレス供給電源を第３図のようにして具現することが
できる。第３図に示されたアドレス供給回路９０はＰチ
ャンネルエンハンスメントモードトランジスタＴＡＩと
、ＮチャンネルエンハンスメントモードトランジスタＴ
Ａ２と、ＮブＶンネルエンハンスメントモードトランジ
スタＴＡ４と、ＰチＶンネルエンハンスメントモード１
〜ランジスタＴＡ３を有する。第３図に示されているよ
うに、トランジスタＴＡＩのソース３０は正の電源ＶＣ
Ｃに接続されている。トランジスタＴＡ１のドレイン３
１はトランジスタＴ△２のドレイン３３に接続され、ト
ランジスタＴＡ２のソース３４はトランジスタＴ’ Ａ
４のドレイン３６に接続され、トランジスタＴＡ４の
ソース３７は接地されている。Ｐチャンネルトランジス
タ１゛Ａ３のソース３９は電源■ＣＣに接続されており
、トランジスタＴＡ３のドレイン４０はトランジスタＴ
Ａ１及びＴＡ２のゲート３２及び３５に接続されている
と共に、トランジスタＴＡＩ及びＴＡ２の共通なドレイ
ンに接続されている。トランジスタＴＡ３及びＴへ４の
ゲート４１及び３８はラインＲ／Ｗの信号により制御さ
れる。読取りモードに際して、Ｏボルト信号がラインＲ
／Ｗに加えられ、ＮチャンネルトランジスタＴＡ４を遮
断する。すると、ＰチャンネルトランジスタＴＡ３が■
（アドレス供給）をＶＣＣに励起する。この場合、書込
みモードに市って、アドレスラインΔＮを励起するのに
十分な電流をアドレスドライバ７０に供給し１ｑるよう
に１〜ランジスタＴＡ３を十分に大型なものにしてあく
必要がある。読取りモードに際して、ｙｃｃ（論理１）
がラインＲ／Ｗに加えられる。
これにより、ＰチャンネルトランジスタＴＡ３が遮断さ
れ、ＮチャンネルトランジスタＴＡ４が導通する。チャ
ンネル長さ及びチャンネル幅を適切に選択することによ
り、トランジスタＴ△１、Ｔ△２及びＴＡ４を有する回
路を、出力ノード４５に於ける電位■（アドレス供給）
が第１図に示されたインバータＩＮＶＩのトリカー電位
と等しくなるようにすることができる。このようにして
、■（アドレス供＠）がＶＴＲＩＧ （Ｉ Ｎ Ｖｌ
）に等しくなる。ここで、読取りモードに際してアドレ
スラインＡＮを励起するのに」−分な電流をアドレスド
ライバ７０に供給し得るようにトランジスタＴ△１を十
分に大型なものにしておく必要がおる。
れ、ＮチャンネルトランジスタＴＡ４が導通する。チャ
ンネル長さ及びチャンネル幅を適切に選択することによ
り、トランジスタＴ△１、Ｔ△２及びＴＡ４を有する回
路を、出力ノード４５に於ける電位■（アドレス供給）
が第１図に示されたインバータＩＮＶＩのトリカー電位
と等しくなるようにすることができる。このようにして
、■（アドレス供＠）がＶＴＲＩＧ （Ｉ Ｎ Ｖｌ
）に等しくなる。ここで、読取りモードに際してアドレ
スラインＡＮを励起するのに」−分な電流をアドレスド
ライバ７０に供給し得るようにトランジスタＴ△１を十
分に大型なものにしておく必要がおる。
成る実施例に於ては、トランジスタＴＡＩ及びＴ△３が
それぞれ２．５μｍのチャンネル長さおよび３０μｍの
チャンネル幅を有し、１〜ランジスタＴ Ａ ２及びＴ
Ａ４が２．５μｍのチャンネル長さ及び１０８μｍのチ
ャンネル幅を有する。
それぞれ２．５μｍのチャンネル長さおよび３０μｍの
チャンネル幅を有し、１〜ランジスタＴ Ａ ２及びＴ
Ａ４が２．５μｍのチャンネル長さ及び１０８μｍのチ
ャンネル幅を有する。
正信号を受けるための入力リード５５とを有するＮＯＲ
ゲートを構成するものである。
ゲートを構成するものである。
１ノード５４は、Ｐチャンネルエンハンスメン１へモー
ドトランジスタ５２のゲート５８及びインバータ５６に
アドレスクロック信号を供給し、インバータ５６の出力
信号はｔｌ−ｔンネルエンハンスメントモード１〜ラン
ジスタ５０のゲート６１を制御する。更に、リード５４
はＮチャンネルエンハンスメントモードトランジスタ６
６のゲート６５にも接続されている。
ドトランジスタ５２のゲート５８及びインバータ５６に
アドレスクロック信号を供給し、インバータ５６の出力
信号はｔｌ−ｔンネルエンハンスメントモード１〜ラン
ジスタ５０のゲート６１を制御する。更に、リード５４
はＮチャンネルエンハンスメントモードトランジスタ６
６のゲート６５にも接続されている。
リード５５はＰチャンネルエンハンスメントモードトラ
ンジスタ５３のゲート５９及びインバータ５７にアドレ
スセレクト信号を供給し、インバータ５７の出力信号は
Ｎチャンネルエンハンスメントモードトランジスタ５１
のゲート６２を制御する。リード５５はＮチャンネルエ
ンハンスメントモードトランジスタ６４のゲート６３に
も接続されている。
ンジスタ５３のゲート５９及びインバータ５７にアドレ
スセレクト信号を供給し、インバータ５７の出力信号は
Ｎチャンネルエンハンスメントモードトランジスタ５１
のゲート６２を制御する。リード５５はＮチャンネルエ
ンハンスメントモードトランジスタ６４のゲート６３に
も接続されている。
１〜ランジスタ５０及び５１は、直列接続された２つの
伝送ゲートを有する。ここで、アドレス９１７７反はノ
′ルス℃レクト両悟号がローレベル（０小ルト）でおれ
ば、両トランジスタ５０及び５１がいずれもオンとなり
、Ｎチ【・ンネルトランジスタ６４及び６６がオフにな
ることから、電位Ｖ（アドレス供給）かアドレスライン
ＡＮに伝送される。
伝送ゲートを有する。ここで、アドレス９１７７反はノ
′ルス℃レクト両悟号がローレベル（０小ルト）でおれ
ば、両トランジスタ５０及び５１がいずれもオンとなり
、Ｎチ【・ンネルトランジスタ６４及び６６がオフにな
ることから、電位Ｖ（アドレス供給）かアドレスライン
ＡＮに伝送される。
電源ＶＣＣとデータラインＤＨとの間にはＰチャンネル
エンハンスメン１〜モードトランジスタ８０が接続され
ている。データラインＤＨは、低レベル（Ｏボルト）の
φ（励起）信号をリード８２を介してゲート８１に加え
ることによりＶＣＣに励起される。
エンハンスメン１〜モードトランジスタ８０が接続され
ている。データラインＤＨは、低レベル（Ｏボルト）の
φ（励起）信号をリード８２を介してゲート８１に加え
ることによりＶＣＣに励起される。
第３図について前記した第３の手法を、ＰｆＶンネルト
ランジスタ８０を、φ（励起）信号の補数信号であるφ
く励起）信号により制御されるゲートを有する図示され
ないＮチャンネルエンハンスメントモードトランジスタ
により置換することにより変更して実施することが可能
である。この実施例の場合、データラインがＶＣＣ−Ｖ
Ｔのレベルに励起されることとなる。但し、ＶＴはＮチ
ャンネルトランジスタの閾電圧値である。
ランジスタ８０を、φ（励起）信号の補数信号であるφ
く励起）信号により制御されるゲートを有する図示され
ないＮチャンネルエンハンスメントモードトランジスタ
により置換することにより変更して実施することが可能
である。この実施例の場合、データラインがＶＣＣ−Ｖ
Ｔのレベルに励起されることとなる。但し、ＶＴはＮチ
ャンネルトランジスタの閾電圧値である。
通常は、メモリーセル１００と同様の複数のメモリーセ
ルをデータラインＤｔ４に接続する。第３図はアドレス
ドライバ７０に接続されたアドレスラインＡＮを有する
メモリーセルと、図示されない同様のアドレスドライバ
に接続されたアドレスラインＡＮ＋１に接続されたメモ
リーセルとを示している。図示されない実施例に於ては
、複数のデータラインと複数のアドレスラインと複数の
メモリーセルとを用い、各メモリーセルが各データライ
ンについて行を形成するように接続され、また各アドレ
スラインについて列を形成するようにメモ１ノーセルを
接続することにより四角形のアレイを構成している。
ルをデータラインＤｔ４に接続する。第３図はアドレス
ドライバ７０に接続されたアドレスラインＡＮを有する
メモリーセルと、図示されない同様のアドレスドライバ
に接続されたアドレスラインＡＮ＋１に接続されたメモ
リーセルとを示している。図示されない実施例に於ては
、複数のデータラインと複数のアドレスラインと複数の
メモリーセルとを用い、各メモリーセルが各データライ
ンについて行を形成するように接続され、また各アドレ
スラインについて列を形成するようにメモ１ノーセルを
接続することにより四角形のアレイを構成している。
上記した実施例は例示のために列挙されたもので本発明
を限定するものではない。例えば、上記した回路ｔよ０
ＭＯ３技術に基づくものであったが、ＮＭＯ３技術によ
り同様の回路を構成することも可能で必る。
を限定するものではない。例えば、上記した回路ｔよ０
ＭＯ３技術に基づくものであったが、ＮＭＯ３技術によ
り同様の回路を構成することも可能で必る。
第１図は本発明に基づく５−トランジスタメモリーセル
を示す回路図である。 第２図は第１図に示されたメモリーセルのデータライン
を励起するための回路を示す回路図である。 第３図は、第１図に示されたメモリーセルのアドレスラ
インに対して、読取り時には第１の所定の電位を供給し
かつ書込み時には第２の所定の電圧を供給するようなア
ドレス供給電源及びｊ７ドレスドライバを示すと共に、
読取り過程に先立って、データラインを第３の電位に励
起するための励起回路を示す回路図である。 第４図は公知形式の６−トランジスタメモリーセルを示
ず回路図である。 １・・・ソース ２・・・ドレイン３・・・ゲ
ート ４・・・ドレイン５・・・ソース
６・・・ゲート７・・・ソース ８・・・
ドレイン９・・・ゲート １０・・・ドレイン
１１・・・ソース １２・・・ゲート１３．１４
・・・ソース／ドレイン ２０・・・ソース ２１・・・ドレイン２２・・
・ゲート ２３・・・ドレイン２４・・・ソース
２５・・・ゲート２６・・・ドレイン ２
７・・・ソース２８・・・ゲート ３０・：・ソ
ース３１・・・ドレイン ３２・・・ゲート３３・
・・ドレイン ３４・・・ソース３５・・・ゲート
３６・・・ドレイン３７・・・ソース
３８・・・ゲート３９・・・ソース ４０・・・
ドレイン４１・・・ゲート ４５・・・ノード５
０．５１・・・トランジスタ ５４．５５・・・リード ５６．５７・・・インバータ
５８．５９・・・ゲート ６１〜６３・・・ゲート６４
．６６・・・トランジスタ ７０・・・アドレスドライバ ８０・・・トランジスタ ８１・・・ゲート８２・・・
リード ９０・・・アドレスドライバ１００・・
・メモリーセル ト１３・１の、）・ｒ’ｒ ’、” ｉ ”ｒ 、：ｉ
：−ユ更−・い手続補正書（方式〉 昭和６１年１２月１２日 ！ｌ）ｉ訂庁長官黒田明雄殿 口 １、事１ζｌの表示 昭和６１年特許願第２１５５９１号 ２、発明の名称 ５−トランジスタメモリーセル及びメモリー回路３、補
正をする者 事件との関係 特許出願人
を示す回路図である。 第２図は第１図に示されたメモリーセルのデータライン
を励起するための回路を示す回路図である。 第３図は、第１図に示されたメモリーセルのアドレスラ
インに対して、読取り時には第１の所定の電位を供給し
かつ書込み時には第２の所定の電圧を供給するようなア
ドレス供給電源及びｊ７ドレスドライバを示すと共に、
読取り過程に先立って、データラインを第３の電位に励
起するための励起回路を示す回路図である。 第４図は公知形式の６−トランジスタメモリーセルを示
ず回路図である。 １・・・ソース ２・・・ドレイン３・・・ゲ
ート ４・・・ドレイン５・・・ソース
６・・・ゲート７・・・ソース ８・・・
ドレイン９・・・ゲート １０・・・ドレイン
１１・・・ソース １２・・・ゲート１３．１４
・・・ソース／ドレイン ２０・・・ソース ２１・・・ドレイン２２・・
・ゲート ２３・・・ドレイン２４・・・ソース
２５・・・ゲート２６・・・ドレイン ２
７・・・ソース２８・・・ゲート ３０・：・ソ
ース３１・・・ドレイン ３２・・・ゲート３３・
・・ドレイン ３４・・・ソース３５・・・ゲート
３６・・・ドレイン３７・・・ソース
３８・・・ゲート３９・・・ソース ４０・・・
ドレイン４１・・・ゲート ４５・・・ノード５
０．５１・・・トランジスタ ５４．５５・・・リード ５６．５７・・・インバータ
５８．５９・・・ゲート ６１〜６３・・・ゲート６４
．６６・・・トランジスタ ７０・・・アドレスドライバ ８０・・・トランジスタ ８１・・・ゲート８２・・・
リード ９０・・・アドレスドライバ１００・・
・メモリーセル ト１３・１の、）・ｒ’ｒ ’、” ｉ ”ｒ 、：ｉ
：−ユ更−・い手続補正書（方式〉 昭和６１年１２月１２日 ！ｌ）ｉ訂庁長官黒田明雄殿 口 １、事１ζｌの表示 昭和６１年特許願第２１５５９１号 ２、発明の名称 ５−トランジスタメモリーセル及びメモリー回路３、補
正をする者 事件との関係 特許出願人
Claims (18)
- （１）メモリーセルであつて、 入力リードと出力リードとを有する第１のインバータと
、 前記第１のインバータの前記出力リードに接続された入
力リードと出力リードとを有する第２のインバータと、 第１のソース／ドレインと、第２のソース／ドレインと
、コントロールゲートとを有する１つのパストランジス
タとを備え、 前記第２のソース／ドレインが前記第１のインバータの
前記入力リードと前記第２のインバータの前記出力リー
ドとに接続されていることを特徴とするメモリーセル。 - （２）前記第１のインバータの前記出力リードが、当該
メモリーセルから外部回路に向けて前記第１のインバー
タの出力信号を供給するための出力ノードをなしている
ことを特徴とする特許請求の範囲第１項に記載のメモリ
ーセル。 - （３）前記第２のインバータの前記出力リードも、当該
メモリーセルから外部回路に向けて前記第２のインバー
タの前記出力信号を供給するための出力ノードをなして
いることを特徴とする特許請求の範囲第２項に記載のメ
モリーセル。 - （４）前記第１のインバータが第１のＰチャンネルエン
ハンスメントモードトランジスタと第２のＮチャンネル
エンハンスメントモードトランジスタとを有し、前記第
１のＰチャンネルエンハンスメントモードトランジスタ
のソースが正の電源に接続され、前記第１のＰチャンネ
ルエンハンスメントモードトランジスタのドレインが前
記第１のＮチャンネルエンハンスメントモードトランジ
スタのドレインに接続されており、前記第１のＮチャン
ネルエンハンスメントモードトランジスタのソースが前
記第１の電源よりも低い電位の第２の電源に接続されて
おり、 前記第２のインバータが第２のＰチャンネルエンハンス
メントモードトランジスタと第２のＮチャンネルエンハ
ンスメントモードトランジスタとを有し、前記第２のＰ
チャンネルエンハンスメントモードトランジスタのソー
スが前記第１の電源に接続されており、前記第２のＰチ
ャンネルエンハンスメントモードトランジスタのドレイ
ンが前記第２のＮチャンネルエンハンスメントモードト
ランジスタのドレインに接続されており、前記第２のＮ
チャンネルエンハンスメントモードトランジスタのソー
スが前記第２の電源に接続されていることを特徴とする
特許請求の範囲第１項に記載のメモリーセル。 - （５）前記第１のＰチャンネルエンハンスメントモード
トランジスタのチャンネル長さに対するチャンネル幅の
比の、前記第１のＮチャンネルエンハンスメントモード
トランジスタのチャンネル長さに対するチャンネル幅の
比に対する比が１よりも小さいことを特徴とする特許請
求の範囲第４項に記載のメモリーセル。 - （６）前記パストランジスタのチャンネル幅に対するチ
ャンネル長さの比が、前記第２のインバータの前記第２
のＮチャンネルエンハンスメントモードトランジスタの
チャンネル幅に対するチャンネル長さの比よりも小さい
ことを特徴とする特許請求の範囲第５項に記載のメモリ
ーセル。 - （７）前記第２のＰチャンネルエンハンスメントモード
トランジスタのチャンネル幅に対するチャンネル長さの
比が、前記パストランジスタのチャンネル幅に対するチ
ャンネル長さの比よりも大きいことを特徴とする特許請
求の範囲第６項に記載のメモリーセル。 - （８）メモリー回路であつて、 入力リードと出力リードとを有する第１のインバータと
、前記第１のインバータの前記出力リードに接続された
入力リードと出力リードとを有する第２のインバータと
、第１のソース／ドレインと、第２のソース／ドレイン
と、コントロールゲートとを有する１つのパストランジ
スタとを備え、前記第２のソース／ドレインが前記第１
のインバータの前記入力リードと前記第２のインバータ
の前記出力リードとに接続されていることを特徴とする
メモリーセルと、 前記パストランジスタを介して前記第２のソース／ドレ
イン領域に記憶された信号を読み取るに先立って、前記
パストランジスタの前記第１のソース／ドレイン領域を
第１の所定の電位に励起するための手段とを備えている
ことを特徴とするメモリー回路。 - （９）前記パストランジスタの前記第１のソース／ドレ
イン領域を励起するための手段が、前記第１の電位を前
記第１のインバータのトリガー電圧として定める手段を
備えることを特徴とする特許請求の範囲第８項に記載の
メモリー回路。 - （１０）メモリー回路であって、 入力リードと出力リードとを有する第１のインバータと
、前記第１のインバータの前記出力リードに接続された
入力リードと出力リードとを有する第２のインバータと
、第１のソース／ドレインと、第２のソース／ドレイン
と、コントロールゲートとを有する１つのパストランジ
スタとを備え、前記第２のソース／ドレインが前記第１
のインバータの前記入力リードと前記第２のインバータ
の前記出力リードとに接続されていることを特徴とする
メモリーセルと、 前記パストランジスタを介して前記メモリーセルからデ
ータ信号を読取る際に前記パストランジスタの前記ゲー
トを第１の所定の電位に励起し、前記パストランジスタ
を介して前記メモリーセルにデータを書込む際に前記パ
ストランジスタの前記ゲートを前記第１の電位とは異な
る第２の所定の電位に励起するための手段とを備えるこ
とを特徴とするメモリー回路。 - （１１）前記第１のインバータのトリガー電圧が、デー
タ書込みの際に前記ゲートに供給される前記第２の所定
の電位よりも低い電位から前記パストランジスタのボデ
ィ効果を勘案する閾電圧値を引いたものからなることを
特徴とする特許請求の範囲第１０項に記載のメモリー回
路。 - （１２）前記第１の電位を供給するための手段が、前記
第１の電位を前記第１のインバータの前記トリガー電位
として定めるための手段を備えることを特徴とする特許
請求の範囲第１１項に記載のメモリー回路。 - （１３）前記パストランジスタを介して前記メモリーセ
ルからデータを読取るに先立つて、前記パストランジス
タの前記第１のソース／ドレインを第３の電位に励起す
るための手段を備えることを特徴とする特許請求の範囲
第１１項に記載のメモリー回路。 - （１４）前記励起手段が、電源に接続されたソースと、
前記第１のソース／ドレインに接続されたドレインと、
前記第３の電位を前記電源の電位として定めるための励
起信号を受けるゲートとを有するＰチャンネルトランジ
スタを有することを特徴とする特許請求の範囲第１３項
に記載のメモリー回路。 - （１５）前記励起手段が、制御信号を受けるためのゲー
トと、ソースと、前記第３の電位を前記制御信号の電位
から前記Ｎチャンネルトランジスタの閾電圧値を引いた
ものとして定めるためのドレインとを有するＮチャンネ
ルトランジスタを有することを特徴とする特許請求の範
囲第１３項に記載のメモリー回路。 - （１６）前記供給手段が、 ゲート、ソース及びドレインを有する第１のＰチャンネ
ルトランジスタと、 ゲート、ソース及びドレインを有する第２のＰチャンネ
ルトランジスタと、 ゲート、ソース及びドレインを有する第１のＮチャンネ
ルトランジスタと、 ゲート、ソース及びドレインを有する第２のＮチャンネ
ルトランジスタと、 前記第１のＰチャンネルトランジスタの前記ソースが第
１の電源に接続され、前記第１のＰチャンネルトランジ
スタの前記ドレインが前記第１のＮチャンネルトランジ
スタの前記ドレインに接続され、前記第１のＮチャンネ
ルトランジスタの前記ソースが前記第２のＮチャンネル
トランジスタの前記ドレインに接続され、前記第２のＮ
チャンネルトランジスタのソースが前記第１の電源の電
位よりも低い電位を有する第２の電源に接続され、前記
第１のＰチャンネルトランジスタの前記ゲート及び前記
Ｎチャンネルトランジスタの前記ゲートがいずれも前記
第１のＰチャンネルトランジスタの前記ドレイン、前記
第１のＮチャンネルトランジスタの前記ドレイン及び前
記第２のＰチャンネルトランジスタの前記ドレインに接
続されており、前記第２のＰチャンネルトランジスタの
前記ソースが前記第１の電源に接続され、前記第２のＰ
チャンネルトランジスタの前記ゲート及び前記第２のＮ
チャンネルトランジスタのゲートが書込み信号または読
取り信号を受けるリードに接続されていることを特徴と
する特許請求の範囲第１０項に記載のメモリー回路。 - （１７）メモリー回路であつて、 入力リードと出力リードとを有する第１のインバータと
、前記第１のインバータの前記出力リードに接続された
入力リードと出力リードとを有する第２のインバータと
、第１のソース／ドレインと、第２のソース／ドレイン
と、コントロールゲートとを有する１つのパストランジ
スタとを備え、前記第２のソース／ドレインが前記第１
のインバータの前記入力リードと前記第２のインバータ
の前記出力リードとに接続されていることを特徴とする
複数のメモリーセルと、 前記複数のメモリーセルのそれぞれに備えられた前記パ
ストランジスタの前記第１のソース／ドレインに接続さ
れたデータラインとを有することを特徴とするメモリー
回路。 - （１８）複数のデータラインと、 複数のアドレスラインと、 入力リードと出力リードとを有する第１のインバータと
、前記第１のインバータの前記出力リードに接続された
入力リードと出力リードとを有する第２のインバータと
、第１のソース／ドレインと、第２のソース／ドレイン
と、コントロールゲートとを有する１つのパストランジ
スタとを備え、前記第２のソース／ドレインが前記第１
のインバータの前記入力リードと前記第２のインバータ
の前記出力リードとに接続されていることを特徴とする
複数のメモリーセルとを有し、 しかもこれらメモリーセルが四角形をなすように配列さ
れていると共に、前記メモリーセルがそれぞれ対応する
前記データライン及び前記アドレスラインのそれぞれ１
つにのみ接続されていることを特徴とするメモリー回路
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/777,670 US4750155A (en) | 1985-09-19 | 1985-09-19 | 5-Transistor memory cell which can be reliably read and written |
| US777670 | 1991-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117192A true JPS62117192A (ja) | 1987-05-28 |
| JPH048878B2 JPH048878B2 (ja) | 1992-02-18 |
Family
ID=25110921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215591A Granted JPS62117192A (ja) | 1985-09-19 | 1986-09-12 | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US4750155A (ja) |
| EP (1) | EP0217601B1 (ja) |
| JP (1) | JPS62117192A (ja) |
| CA (1) | CA1260140A (ja) |
| DE (1) | DE3686626T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218096A (ja) * | 1989-02-17 | 1990-08-30 | Sharp Corp | 半導体メモリの行選択回路 |
Families Citing this family (71)
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|---|---|---|---|---|
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| JPH0810556B2 (ja) * | 1986-04-17 | 1996-01-31 | 株式会社日立製作所 | 半導体メモリ回路 |
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