JPS60226091A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60226091A JPS60226091A JP59083105A JP8310584A JPS60226091A JP S60226091 A JPS60226091 A JP S60226091A JP 59083105 A JP59083105 A JP 59083105A JP 8310584 A JP8310584 A JP 8310584A JP S60226091 A JPS60226091 A JP S60226091A
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- Japan
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- inverter
- memory cell
- potential
- voltage
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は読出し時のプリチャージ方式を改良した半導体
記憶装置に関する。
記憶装置に関する。
（従来技術）
第１図は絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＩＳ）ランジスタという）を用いた従来の半導体記憶装
置の一例の要部を示す回路図である。
ＩＳ）ランジスタという）を用いた従来の半導体記憶装
置の一例の要部を示す回路図である。
２本のディジット線り、Ｄ間にメモリセル２が複数個接
続され、その上部にＰチャネルＭＩＳトランジスタＱｐ
ｒ ＋ ＱＰ２ ｒ Ｑｐ３からなるプリチャージ回路
１が接続され、ディジット線り、Ｄは読出し回路へと導
かれる。メモリセル２は、お互いの入力と出力がそれぞ
れ接続されたインバータ３．４と、それぞれゲートにア
ドレス選択信号Ａ、 （１＝０１１１２１・・・＋ ｎ
）が入力されインバータ３の入力とディジット線り間
に接続されたＮチャネルＭＩＳトランジスタＱＮよ及び
インバータ３の出力とディジット線り間に接続されたＮ
チャネルＭＩＳ）ランジスタＱＮ２とからなっている。
続され、その上部にＰチャネルＭＩＳトランジスタＱｐ
ｒ ＋ ＱＰ２ ｒ Ｑｐ３からなるプリチャージ回路
１が接続され、ディジット線り、Ｄは読出し回路へと導
かれる。メモリセル２は、お互いの入力と出力がそれぞ
れ接続されたインバータ３．４と、それぞれゲートにア
ドレス選択信号Ａ、 （１＝０１１１２１・・・＋ ｎ
）が入力されインバータ３の入力とディジット線り間
に接続されたＮチャネルＭＩＳトランジスタＱＮよ及び
インバータ３の出力とディジット線り間に接続されたＮ
チャネルＭＩＳ）ランジスタＱＮ２とからなっている。
従来、この種の半導体記憶装置は、第１図に示すように
、メモリセルのインバータの動作点電圧より高い電圧に
プリチャージしてメモリセルの記憶情報を読出していた
ため、読出し時のメモリセルの記憶情報の破壊を防止す
る上で、ディジット当シ正逆２本のディジットｌ！Ｄ
、 Ｄが必要であった。
、メモリセルのインバータの動作点電圧より高い電圧に
プリチャージしてメモリセルの記憶情報を読出していた
ため、読出し時のメモリセルの記憶情報の破壊を防止す
る上で、ディジット当シ正逆２本のディジットｌ！Ｄ
、 Ｄが必要であった。
これは、第２図に示すように、ディジット線を１本にす
るとディジット線りの寄生容量ＣＤによるメモリセルの
電位反転が起こるためである。この様子を波形で示した
のが第３図である。第３図によると、読出し動作は、プ
リチャージ信号ＴＰによるディジ、ト線りのプリチャー
ジ動作から始まシ、ディジット線りの寄生容量ＣＤは電
源電圧ＶＤＤ （ここでは＋５ｖとする）にプリチャー
ジされる。次にアドレス選択信号ＡＩによシ、選択され
たメモリセル内の情報が電圧として、ディジット線りに
伝達される訳であるが、今、メモリセルの節点Ｎ、がｏ
ｖ％Ｎ２＞１ＶＤＤ （）まり情報１０＃）であったと
すると、ディジット線りには、第３図の破線のようにＯ
ｖが伝達されるはずであるが、実際には、寄生容ｌ１Ｉ
ＣＤはメモリセルの駆動能力および寄生容量Ｃｃ より
非常に大きく、アドレス選択信号ＡｔによりＭＩＳ ）
ランジスタＱＮ□がオンは節点Ｎ１の電位は、０■よυ
ＶＩ）Ｉ）側に引上げられ、それが、インバータ３の動
作点にむではＶＤＤ／ とじた−を超えてしまい、節点
Ｎ２の電位はＶＤＤより０■側に下がって、インバータ
４はますます節点Ｎ１の電位をＶＤＤにもっていこうと
して、結局節点Ｎ１とＮ２の電位は反転してしまい、元
の記憶情報を破壊してしまう。従って、第１図の如く、
ディジット線を２本用い、節点Ｎ１とＮ２の電位反転を
防ぐ必要があった。
るとディジット線りの寄生容量ＣＤによるメモリセルの
電位反転が起こるためである。この様子を波形で示した
のが第３図である。第３図によると、読出し動作は、プ
リチャージ信号ＴＰによるディジ、ト線りのプリチャー
ジ動作から始まシ、ディジット線りの寄生容量ＣＤは電
源電圧ＶＤＤ （ここでは＋５ｖとする）にプリチャー
ジされる。次にアドレス選択信号ＡＩによシ、選択され
たメモリセル内の情報が電圧として、ディジット線りに
伝達される訳であるが、今、メモリセルの節点Ｎ、がｏ
ｖ％Ｎ２＞１ＶＤＤ （）まり情報１０＃）であったと
すると、ディジット線りには、第３図の破線のようにＯ
ｖが伝達されるはずであるが、実際には、寄生容ｌ１Ｉ
ＣＤはメモリセルの駆動能力および寄生容量Ｃｃ より
非常に大きく、アドレス選択信号ＡｔによりＭＩＳ ）
ランジスタＱＮ□がオンは節点Ｎ１の電位は、０■よυ
ＶＩ）Ｉ）側に引上げられ、それが、インバータ３の動
作点にむではＶＤＤ／ とじた−を超えてしまい、節点
Ｎ２の電位はＶＤＤより０■側に下がって、インバータ
４はますます節点Ｎ１の電位をＶＤＤにもっていこうと
して、結局節点Ｎ１とＮ２の電位は反転してしまい、元
の記憶情報を破壊してしまう。従って、第１図の如く、
ディジット線を２本用い、節点Ｎ１とＮ２の電位反転を
防ぐ必要があった。
この余分なディジット線によるメモリセル面積の増加と
いう欠点は、第１図のようなメモリ単一機能である場合
には、メモリセルの対称性によりて最小に抑えられてい
た。しかし、メモリの複合機能化が進むにつれて、例え
ば、第４図に示すように、メモリセルに付随して排他論
理ゲート５及びＮチャネルＭＩＳ）ランジスタＱＮ３か
ら寿る他の論理回路が設けられるような場合には、メモ
リセルの対称性がくずれ、余分なディジット線によるメ
モリセル面積増加の欠点は顕著になり、高集積化を阻む
という欠点があった。
いう欠点は、第１図のようなメモリ単一機能である場合
には、メモリセルの対称性によりて最小に抑えられてい
た。しかし、メモリの複合機能化が進むにつれて、例え
ば、第４図に示すように、メモリセルに付随して排他論
理ゲート５及びＮチャネルＭＩＳ）ランジスタＱＮ３か
ら寿る他の論理回路が設けられるような場合には、メモ
リセルの対称性がくずれ、余分なディジット線によるメ
モリセル面積増加の欠点は顕著になり、高集積化を阻む
という欠点があった。
（発明の目的）
本発明の目的は、上記欠点を除去し１本のディジット線
でもメモリセルの記憶情報を破壊することなく読出し動
作を可能とした半導体記憶装置を提供することにある。
でもメモリセルの記憶情報を破壊することなく読出し動
作を可能とした半導体記憶装置を提供することにある。
←発明の構成）
本発明の半導体記憶装置は、第１のインバータの出力が
第２のインバータの入力に接続され前記第１のインバー
タの入力はそれぞれ前記第２のインバータの出力及びゲ
ートにアドレス選択信号が入力された第１のＭＩＳ）ラ
ンジスタを介してディジ、ト綱に接続式れて方ふメモリ
セルと、ゲートにプリチャージ信号が入力された第２０
Ｍｌ５トランジスタを介して前記ディジット線に接続さ
れ読出し開始時の該ディジット線の電位を前記第１のイ
ンバータの動作点電圧と同電位にするプリチャージ電圧
発生回路とを含むことから構成される。
第２のインバータの入力に接続され前記第１のインバー
タの入力はそれぞれ前記第２のインバータの出力及びゲ
ートにアドレス選択信号が入力された第１のＭＩＳ）ラ
ンジスタを介してディジ、ト綱に接続式れて方ふメモリ
セルと、ゲートにプリチャージ信号が入力された第２０
Ｍｌ５トランジスタを介して前記ディジット線に接続さ
れ読出し開始時の該ディジット線の電位を前記第１のイ
ンバータの動作点電圧と同電位にするプリチャージ電圧
発生回路とを含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第５図は本発明の一実施例の要部を示す回路図である。
本実施例は、第１のインバータ３の出力が第２のインバ
ータ４０入力に接続されインバータ３の入力はそれぞれ
インバータ４の出力及びゲートにアドレス選択信号Ａｌ
が入力された第１のＮチャネルＭＩＳ）ランジスタＱＮ
Ｉ を介してデ（ジット線りに接続されてなるメモリセ
ルτと、ゲートにプリチャージ信号ＴＰが入力された第
２ＯＮチヤネルＭＩＳ ）ランジスタＱＮ４を介してデ
ィジット線りに接続され読出し開始時の該ディジット線
りの電位をインバータ３の動作点電圧と同電位にするプ
リチャージ電圧発生回路６とを含むことがら構成される
。
ータ４０入力に接続されインバータ３の入力はそれぞれ
インバータ４の出力及びゲートにアドレス選択信号Ａｌ
が入力された第１のＮチャネルＭＩＳ）ランジスタＱＮ
Ｉ を介してデ（ジット線りに接続されてなるメモリセ
ルτと、ゲートにプリチャージ信号ＴＰが入力された第
２ＯＮチヤネルＭＩＳ ）ランジスタＱＮ４を介してデ
ィジット線りに接続され読出し開始時の該ディジット線
りの電位をインバータ３の動作点電圧と同電位にするプ
リチャージ電圧発生回路６とを含むことがら構成される
。
次に、本実施例の読出し時動作について、第６図（記憶
情報“０＃）及び第７図（記憶情報”１”）Ｋ示す動作
波形図を参照して説明する。
情報“０＃）及び第７図（記憶情報”１”）Ｋ示す動作
波形図を参照して説明する。
第６図によると、本実施例の回路は、メモリセルτの記
憶情報をディジット線りに読出そうとする場合、まず、
プリチャージ信号ＴＰをハイレベルにしてスイッチ用Ｍ
ＩｓトランジスタＱＮ４ ｔオンさせ、ディジット線り
をプリチャージ電圧発生回路６の出力電圧ｖＰにプリチ
ャージする。次に、アドレス選択信号Ａ、がハイレベル
になることにより、メモリセルτ内のＭＩＳ）ランジス
タＱＮ１がオンして、記憶情報がディジット線りに伝達
される訳であるが、今、メモリセルτ内の節点Ｎ□カ０
ｖ１Ｎ２カｖＤＤ（ツまり、情報１ｏ＃）であったとす
ると、アドレス選択信号Ａ、がハイレベルになＪ、ＭＩ
Ｓ）ランジスタＱＮ□ がオンした瞬間には、ディジッ
ト線りの寄生容量ＣＤに蓄えられた電荷と、メモリセル
τの節点Ｎ１の寄生容量ｃｃに蓄えられている電荷の再
配分によシ、節点Ｎ１の電位はディジット線りの電位に
近づこうとする。
憶情報をディジット線りに読出そうとする場合、まず、
プリチャージ信号ＴＰをハイレベルにしてスイッチ用Ｍ
ＩｓトランジスタＱＮ４ ｔオンさせ、ディジット線り
をプリチャージ電圧発生回路６の出力電圧ｖＰにプリチ
ャージする。次に、アドレス選択信号Ａ、がハイレベル
になることにより、メモリセルτ内のＭＩＳ）ランジス
タＱＮ１がオンして、記憶情報がディジット線りに伝達
される訳であるが、今、メモリセルτ内の節点Ｎ□カ０
ｖ１Ｎ２カｖＤＤ（ツまり、情報１ｏ＃）であったとす
ると、アドレス選択信号Ａ、がハイレベルになＪ、ＭＩ
Ｓ）ランジスタＱＮ□ がオンした瞬間には、ディジッ
ト線りの寄生容量ＣＤに蓄えられた電荷と、メモリセル
τの節点Ｎ１の寄生容量ｃｃに蓄えられている電荷の再
配分によシ、節点Ｎ１の電位はディジット線りの電位に
近づこうとする。
つまり、瞬間的には、節点Ｎ０の電位ｖＮ工は、ヤージ
発生回路６の出力電圧ｖＰはインバータ３の動作点電圧
と同じであるため、節点Ｎ工の電位ＶＮＩは動作点電圧
より高くなることはなく、インバータ３の出力節点Ｎ２
はハイレベル（ＶＤＤ）を保持し、従って、インバータ
４の出力である節点Ｎよはローレベル（０■）に戻るよ
うに動作し、以前の記憶状態を保持する。一方、ディジ
ット線りの電位は、節点Ｎ０の電位（０■）に落ち着き
、メモリセルτの記憶情報（つまシ、情報“０”）を読
出すことができる。
発生回路６の出力電圧ｖＰはインバータ３の動作点電圧
と同じであるため、節点Ｎ工の電位ＶＮＩは動作点電圧
より高くなることはなく、インバータ３の出力節点Ｎ２
はハイレベル（ＶＤＤ）を保持し、従って、インバータ
４の出力である節点Ｎよはローレベル（０■）に戻るよ
うに動作し、以前の記憶状態を保持する。一方、ディジ
ット線りの電位は、節点Ｎ０の電位（０■）に落ち着き
、メモリセルτの記憶情報（つまシ、情報“０”）を読
出すことができる。
また、記憶情報”１＃を読出す場合も第７図に示すよう
に、記憶情報を保持したまま、読出し動作ができる。
に、記憶情報を保持したまま、読出し動作ができる。
第８図は、第５図におけるプリチャージ電圧発生回路６
の一例を示す回路図である。ソースが接地（０■）に、
ドレインがゲート及びプリチャージ電圧出力（■Ｐ）に
それぞれ接続されたＮチャネルＭＩｓ）ランジスタＱＮ
５と、ソースが電源ＪＶＤｏＺに、ドレインがゲートお
よび前記プリチャージ電圧出力（Ｖ ｐンにそれぞれ接
続されたＰチャネルＭＩＳトランジスタＱｐ４を含む。
の一例を示す回路図である。ソースが接地（０■）に、
ドレインがゲート及びプリチャージ電圧出力（■Ｐ）に
それぞれ接続されたＮチャネルＭＩｓ）ランジスタＱＮ
５と、ソースが電源ＪＶＤｏＺに、ドレインがゲートお
よび前記プリチャージ電圧出力（Ｖ ｐンにそれぞれ接
続されたＰチャネルＭＩＳトランジスタＱｐ４を含む。
′）まシ、第８図は、ＣＭＯＳインバータの入力と出力
を接続してなり、プリチャージ電圧出力（Ｖｐ）は即Ｃ
ＭＯＳインバータの動作点電圧となる。今、前記第５図
のメモリセル２の第１のインバータ３も第８図のＣＭＯ
Ｓインバータと同様の回路構成であるとすると、インバ
ータ３を構成している、ＮチャネルＭＩＳトランジスタ
の出力コンダクタンスとＰチャネルＭＩＳ）ランジスタ
の出力コンダクタンスの比と第８図のＣＭＯＳインバー
タのそれとを同じにすれば、インバータ３の動作点電圧
とプリチャージ電圧出力（Ｖ、 ｐ）を容易に同じにで
きる。
を接続してなり、プリチャージ電圧出力（Ｖｐ）は即Ｃ
ＭＯＳインバータの動作点電圧となる。今、前記第５図
のメモリセル２の第１のインバータ３も第８図のＣＭＯ
Ｓインバータと同様の回路構成であるとすると、インバ
ータ３を構成している、ＮチャネルＭＩＳトランジスタ
の出力コンダクタンスとＰチャネルＭＩＳ）ランジスタ
の出力コンダクタンスの比と第８図のＣＭＯＳインバー
タのそれとを同じにすれば、インバータ３の動作点電圧
とプリチャージ電圧出力（Ｖ、 ｐ）を容易に同じにで
きる。
なお、以上の説明においてＭ工Ｓトランジスタはすべて
エンハンスメント型である。
エンハンスメント型である。
（発明の効果）
Ｌ」 μ 捉甑鋪響ｂａ日 １４ト ｒ へ ｒ ★益
口日θ）座個１，６１即憶装置は、上記の構成により、
読出し時のディジット線のプリチャージ電圧をメモリセ
ルのインバータの動作点電圧と同じにすることにより、
単一のディジット線だけで非破壊読出しが可能となり、
メモリセル面積を小さくできる効果を有する。
口日θ）座個１，６１即憶装置は、上記の構成により、
読出し時のディジット線のプリチャージ電圧をメモリセ
ルのインバータの動作点電圧と同じにすることにより、
単一のディジット線だけで非破壊読出しが可能となり、
メモリセル面積を小さくできる効果を有する。
第１図は従来の半導体記憶装置の一例の要部を示す回路
図、第２図はその動作を説明するための部分詳細回路図
、第３図は第１図及び第２図の動作波形図、第４図は従
来の半導体記憶装置の他の例の要部を示す回路図、第５
図は本発明の一実施例の要部を示す回路図、第６図、第
７図はその動作波形図、第８図は本発明に用いられるプ
リチャージ電圧発生回路の一例を示す回路図である。 １・・・・・・プリチャージ回路、４２′・・・・・メ
モリセル、３．４・・・・・・インバータ、５・・・・
・・排他論理ゲート、６・・・・・・プリチャージ電圧
発生回路％ ＡＯ＋ Ａ ｔ ＋ Ａｈ・・・・・・ア
ドレス選択信号、Ｄ、Ｄ・・・・・・ディジット線、Ｃ
ｃ、ＣＤ・・・・・・寄生容量、Ｎ、、Ｎ２・・・・・
・節点、Ｑｐ□〜Ｑ Ｐ ４・・・・・・Ｐチャネルエ
ンハンスメントＷＭＩＳ代理人 弁理士 内 原 晋 乎２闇 ｕ１ Ｖ Ｊｔｐｘ＋ Ｖ ’ｌ）Ｏ 茅：１回 訛（Ｌ口鈴へ 半９０ 竿５頂
図、第２図はその動作を説明するための部分詳細回路図
、第３図は第１図及び第２図の動作波形図、第４図は従
来の半導体記憶装置の他の例の要部を示す回路図、第５
図は本発明の一実施例の要部を示す回路図、第６図、第
７図はその動作波形図、第８図は本発明に用いられるプ
リチャージ電圧発生回路の一例を示す回路図である。 １・・・・・・プリチャージ回路、４２′・・・・・メ
モリセル、３．４・・・・・・インバータ、５・・・・
・・排他論理ゲート、６・・・・・・プリチャージ電圧
発生回路％ ＡＯ＋ Ａ ｔ ＋ Ａｈ・・・・・・ア
ドレス選択信号、Ｄ、Ｄ・・・・・・ディジット線、Ｃ
ｃ、ＣＤ・・・・・・寄生容量、Ｎ、、Ｎ２・・・・・
・節点、Ｑｐ□〜Ｑ Ｐ ４・・・・・・Ｐチャネルエ
ンハンスメントＷＭＩＳ代理人 弁理士 内 原 晋 乎２闇 ｕ１ Ｖ Ｊｔｐｘ＋ Ｖ ’ｌ）Ｏ 茅：１回 訛（Ｌ口鈴へ 半９０ 竿５頂
Claims (2)
- （１）第１のインバータの出力が第２のインバータの入
力に接続され前記第１のインバータの入力はそれぞれ前
記第２のインバータの出力及びゲートにアドレス選択信
号が入力された第１のＭＩＳ）ランジスタを介してディ
ジット線に接続されてなるメモリセルと、ゲートにプリ
チャージ信号が入力された第２のＭＩＳ）ランジスタを
介して前記ディジット線に接続され読出し開始時の該デ
ィジット線の電位を前記第１のインバータの動作点電圧
と同電位にするプリチャージ電圧発生回路とを含むこと
を特徴とする半導体記憶装置。 - （２） フｌＪチャージ電圧発生回路がメモリセルの第
１のインバータと同一動作点電圧を有するインバータの
入力と出力を接続した回路からなる特許請求の範囲第（
１）項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083105A JPS60226091A (ja) | 1984-04-25 | 1984-04-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59083105A JPS60226091A (ja) | 1984-04-25 | 1984-04-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226091A true JPS60226091A (ja) | 1985-11-11 |
Family
ID=13792914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083105A Pending JPS60226091A (ja) | 1984-04-25 | 1984-04-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226091A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (ja) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
| JPS6435795A (en) * | 1987-07-30 | 1989-02-06 | Nec Corp | Semiconductor memory circuit |
| US6765253B2 (en) | 2002-08-20 | 2004-07-20 | Renesas Technology, Corp. | Semiconductor memory device |
-
1984
- 1984-04-25 JP JP59083105A patent/JPS60226091A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (ja) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | メモリー回路とメモリーアレイとメモリー回路のデータアクセス方法 |
| JPH048878B2 (ja) * | 1985-09-19 | 1992-02-18 | ||
| JPS6435795A (en) * | 1987-07-30 | 1989-02-06 | Nec Corp | Semiconductor memory circuit |
| US6765253B2 (en) | 2002-08-20 | 2004-07-20 | Renesas Technology, Corp. | Semiconductor memory device |
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