JPS58186827A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPS58186827A JPS58186827A JP57067452A JP6745282A JPS58186827A JP S58186827 A JPS58186827 A JP S58186827A JP 57067452 A JP57067452 A JP 57067452A JP 6745282 A JP6745282 A JP 6745282A JP S58186827 A JPS58186827 A JP S58186827A
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- JP
- Japan
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- circuit
- signal
- control signal
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- line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明はプリチャージ回路、特にデータバス方式で構
成される回路装置の使用に最適なプリチャージ回路に関
するものである。
成される回路装置の使用に最適なプリチャージ回路に関
するものである。
（発明の背景）
半導体集積回路化された読出し専用メモリ（ＲＯＭ ）
、ランダムアクセスメモリ（ＲＡＭ ）、マイクロプロ
セッサ（ｃｐｕ ）等の回路装置はデータ信号を送・受
信する為のデータパスラインを含んでいる。一般にこれ
ら回路装置は内部のある記憶回路のデータ信号をデータ
パスラインに出力して、他の記憶回路に転送する前に、
全パスラインを全て論理°゛１”′（電源電位Ｖｌ）Ｄ
）の初期状態にする動作を必要としている。しかしデ
ータパスラインの寄生容量により、全てのデータバスラ
インヲ初期状態（電源電位ＶＤＤに充電）して、データ
信号をパスラインに確立するまで長時間（例えば１５０
〜３００秒）を要する。この対策として、データパスラ
インにプリチャージ回路を付加して、データパスライン
の初期状態を高速化することが一般に実施されている。
、ランダムアクセスメモリ（ＲＡＭ ）、マイクロプロ
セッサ（ｃｐｕ ）等の回路装置はデータ信号を送・受
信する為のデータパスラインを含んでいる。一般にこれ
ら回路装置は内部のある記憶回路のデータ信号をデータ
パスラインに出力して、他の記憶回路に転送する前に、
全パスラインを全て論理°゛１”′（電源電位Ｖｌ）Ｄ
）の初期状態にする動作を必要としている。しかしデ
ータパスラインの寄生容量により、全てのデータバスラ
インヲ初期状態（電源電位ＶＤＤに充電）して、データ
信号をパスラインに確立するまで長時間（例えば１５０
〜３００秒）を要する。この対策として、データパスラ
インにプリチャージ回路を付加して、データパスライン
の初期状態を高速化することが一般に実施されている。
プリチャージ回路はデータパスラインにデータ信号がセ
ットされる前に、全てのパスラインを強制的に論理′”
１”（電源電位ＶＤＤ、’）にしてデータパスラインの
初期条件に必要な時間を短縮する為の回路である。
ットされる前に、全てのパスラインを強制的に論理′”
１”（電源電位ＶＤＤ、’）にしてデータパスラインの
初期条件に必要な時間を短縮する為の回路である。
一般にある記憶手段（例えばし・ノスタ）のデータを他
の記憶手段（例えば別のレジスタ）に転送するまでの１
ステ一ト期間は次の３段階の動作手順をふむ。
の記憶手段（例えば別のレジスタ）に転送するまでの１
ステ一ト期間は次の３段階の動作手順をふむ。
第１段階において、ノリチャージ回路にプリチャージ制
御信号が入力されると、この回路の出力信号によりパス
ラインは電源電位■ＤＤ（論理ビ）に７０リチヤージさ
れる。
御信号が入力されると、この回路の出力信号によりパス
ラインは電源電位■ＤＤ（論理ビ）に７０リチヤージさ
れる。
第２段階において、装置内部の指定されたレジスタに読
出し信号が人力されると、このレジスタのデータ信号が
パスラインに出力される。
出し信号が人力されると、このレジスタのデータ信号が
パスラインに出力される。
第３段階において、指定された他のレジスタに書込み信
号が入力されると・マスラインのデータ信号をそのレジ
スタに格納する。
号が入力されると・マスラインのデータ信号をそのレジ
スタに格納する。
（背景技術の問題点）
従来これらのプリチャージ信号、読出し信号、書込み信
号は各々個別の発生源が必要であった。
号は各々個別の発生源が必要であった。
更に従来のプリチャージ回路では１ステ一ト期間に３〜
５サイクルのクロック信号が必要である為、１ステート
のデータ処理期間が長くなる欠点があつた０ 更に従来のプリチャージ回路は常に一定の周期で・ぐス
ラインをセット状態（即ち論理” １ ”状態）にする
ので、データをパスラインにセントする時間が長くなる
欠点を有していた。例えばＭＯＳ Ｉ Ｃ化されたＣＰ
Ｕの場合、従来のプリチャージ回路では一般に１ステ一
ト時間を１００ｎ秒以下に減少させる事は困難であった
。
５サイクルのクロック信号が必要である為、１ステート
のデータ処理期間が長くなる欠点があつた０ 更に従来のプリチャージ回路は常に一定の周期で・ぐス
ラインをセット状態（即ち論理” １ ”状態）にする
ので、データをパスラインにセントする時間が長くなる
欠点を有していた。例えばＭＯＳ Ｉ Ｃ化されたＣＰ
Ｕの場合、従来のプリチャージ回路では一般に１ステ一
ト時間を１００ｎ秒以下に減少させる事は困難であった
。
（発明の目的）
この発明の目的は従来の欠点を除去して、データバス方
式を使用した装置の高速動作を可能にするプリチャージ
回路を提供することにある。
式を使用した装置の高速動作を可能にするプリチャージ
回路を提供することにある。
本発明の他の目的は半導体集積化されたデータバス方式
の回路装置に最適なプリチャージ回路を提供する事にあ
る。
の回路装置に最適なプリチャージ回路を提供する事にあ
る。
この発明について以下詳細に説明する。
（発明の実施例）
第１図は本発明の実施例によるノリチャージ回路であり
、第２図は第１図の実施例回路の動作タ □イミン
グ図であり、第１図の各接続部の信号状態を示している
。
、第２図は第１図の実施例回路の動作タ □イミン
グ図であり、第１図の各接続部の信号状態を示している
。
第１図において、プリチャージ回路１は充電回路２、プ
リチャージ検出回路３、制御信号発生回路４から構成さ
れる。充電回路２は複数のｐ型ＭＯ８）ランジスタ５か
ら構成され、各トランジスタのドレインは電源電位ｖＤ
Ｄに共通接続され、そのソースは各々個別にデータパス
ライン６に接続され、そのケ８−トは導体７に共通接続
されている。
リチャージ検出回路３、制御信号発生回路４から構成さ
れる。充電回路２は複数のｐ型ＭＯ８）ランジスタ５か
ら構成され、各トランジスタのドレインは電源電位ｖＤ
Ｄに共通接続され、そのソースは各々個別にデータパス
ライン６に接続され、そのケ８−トは導体７に共通接続
されている。
プリチャージ検出回路３はＡＮＤ論理回路８とシュミッ
トバッファ回路９から構成され、ＡＮＤ論理回路８の入
力部はデータバスライン６に結合され、その出力部はシ
ーミツトバッフ了回路９の入力部に結合される。制御信
号発生回路４は好ましくはデータ型フリップフロップで
構成され、このフリツプフロツプのデータ端子は電源電
位■ＤＤに結合され、リセット端子はバッファ回路９の
出力部に結合され、Ｑ出力端子はＭＯＳトランジスタ５
のダートに接続される。
トバッファ回路９から構成され、ＡＮＤ論理回路８の入
力部はデータバスライン６に結合され、その出力部はシ
ーミツトバッフ了回路９の入力部に結合される。制御信
号発生回路４は好ましくはデータ型フリップフロップで
構成され、このフリツプフロツプのデータ端子は電源電
位■ＤＤに結合され、リセット端子はバッファ回路９の
出力部に結合され、Ｑ出力端子はＭＯＳトランジスタ５
のダートに接続される。
タイミング回路１０はクロック信号Ａによりプリチャー
ジクロック信号兼書込みクロック信号Ｂ（５） を出力し、その出力部は導体１ノ及びフリノプフロッｆ
４０セント（クロック）端子に結合される。
ジクロック信号兼書込みクロック信号Ｂ（５） を出力し、その出力部は導体１ノ及びフリノプフロッｆ
４０セント（クロック）端子に結合される。
記憶手段としてのレジスタ１２の入力部は各々データバ
スライン６に結合され、その出力部はケゝ−ト回路１３
に結合される。ダート回路１３は複数のトライステート
回路１４から構成され、その出力部はデータパスライン
６に接続される。２人力ＡＮＤ論理回路１５の出力部は
レジスタ１２の書込み信号端子に結合され、その２人力
部は各々書込み制御信号用導体１６及びタイミング回路
１０の出力部に結合される。２人力ＡＮＤ論理回路１７
の出力部はケ゛−ト回路１３のデータイネーブル信号に
結合され、且つその入力部は各々個別に読出し制御信号
用導体１８及びＭＯＳトランジスタ５のケ８−トに結合
される。記憶手段としてのレジスタ１９の入力部は各々
データバスライン６に接続され、その出力部はダート回
路２０に接続される。ケゝ−ト回路２０は複数のトライ
ステート回路２１から構成され、その出力部は各々デー
タライン６に接続される。２人力ＡＮＤ論理回路２２の
出力部はしく６） ジスタ１９の書込み信号端子に結合され、その入力部は
各々書込み制御信号用導体２３及びタイミング回路１０
の出力部に接続される。２人力ＡＮＤ論理回路２４の出
力部はケ８−ト回路２０のデータイネーブル信号に接続
され、その入力部は各々読出し制御信号用導体２５とＭ
ＯＳ ）ランジスタ５のケゝ−トに接続される。
スライン６に結合され、その出力部はケゝ−ト回路１３
に結合される。ダート回路１３は複数のトライステート
回路１４から構成され、その出力部はデータパスライン
６に接続される。２人力ＡＮＤ論理回路１５の出力部は
レジスタ１２の書込み信号端子に結合され、その２人力
部は各々書込み制御信号用導体１６及びタイミング回路
１０の出力部に結合される。２人力ＡＮＤ論理回路１７
の出力部はケ゛−ト回路１３のデータイネーブル信号に
結合され、且つその入力部は各々個別に読出し制御信号
用導体１８及びＭＯＳトランジスタ５のケ８−トに結合
される。記憶手段としてのレジスタ１９の入力部は各々
データバスライン６に接続され、その出力部はダート回
路２０に接続される。ケゝ−ト回路２０は複数のトライ
ステート回路２１から構成され、その出力部は各々デー
タライン６に接続される。２人力ＡＮＤ論理回路２２の
出力部はしく６） ジスタ１９の書込み信号端子に結合され、その入力部は
各々書込み制御信号用導体２３及びタイミング回路１０
の出力部に接続される。２人力ＡＮＤ論理回路２４の出
力部はケ８−ト回路２０のデータイネーブル信号に接続
され、その入力部は各々読出し制御信号用導体２５とＭ
ＯＳ ）ランジスタ５のケゝ−トに接続される。
次に第１図の回路の動作を第２図のタイミング図に従っ
て説明する。
て説明する。
まず第２図に示すステートＳＯ期間において、データパ
スライン６のビット線０〜７が論理０１０１１０１０の
状態にあり、且つ書込み制御信号用導体１６．２３及び
読出し制御信号用導体２５が論理′”０″であり、読出
し制御信号用導体１８が論理” ｌ ”であると仮定す
る。ステー）Ｓ１期間において、タイミング回路１０の
出力信号Ｂが第２図（Ｂ）の（１）の様に論理゛°１′
″から”′０″′に変化すると、ノリツブフロツノ４が
セット状態とな広Ｑ出力端子のプリチャージ制御信号Ｃ
は第２図（Ｃ）の（ＩＩ）の如く論理” １ ”から“
０”になる。従って充電回路２のＭＯＳトランジスタ５
は導通状態となり、データパスライン６の全ビット線は
第２図（財）。
スライン６のビット線０〜７が論理０１０１１０１０の
状態にあり、且つ書込み制御信号用導体１６．２３及び
読出し制御信号用導体２５が論理′”０″であり、読出
し制御信号用導体１８が論理” ｌ ”であると仮定す
る。ステー）Ｓ１期間において、タイミング回路１０の
出力信号Ｂが第２図（Ｂ）の（１）の様に論理゛°１′
″から”′０″′に変化すると、ノリツブフロツノ４が
セット状態とな広Ｑ出力端子のプリチャージ制御信号Ｃ
は第２図（Ｃ）の（ＩＩ）の如く論理” １ ”から“
０”になる。従って充電回路２のＭＯＳトランジスタ５
は導通状態となり、データパスライン６の全ビット線は
第２図（財）。
（へ）、 （０） 、 （Ｐ） 、 （Ｑ） 、 （Ｒ
） 、 （Ｓ） 、 （Ｔ）の如く、Ｔ１期間、電源電
位ＶＤＤ （論理°゛１″′）に充電される。
） 、 （Ｓ） 、 （Ｔ）の如く、Ｔ１期間、電源電
位ＶＤＤ （論理°゛１″′）に充電される。
データパスライン６の全ビット線が論理°“１″″にな
るとプリチャージ検出回路３は第２図（Ｄ）（至）の如
＜Ｔ２期間リセット信号（論理′°１′″）Ｄをノリツ
ブフロツノ０４のリセット端子に出力する。このりセッ
ト信号りによりフリップフロップ４はりセット状態とな
り、第２図（Ｃ）の（財）の如く論理” ｏ ”から”
１ ”に変化する。従って充電回路２のＭＯＳトラン
ジスタ５は非導通状態となり、充電回路２とデータパス
ライン６間は遮断される。
るとプリチャージ検出回路３は第２図（Ｄ）（至）の如
＜Ｔ２期間リセット信号（論理′°１′″）Ｄをノリツ
ブフロツノ０４のリセット端子に出力する。このりセッ
ト信号りによりフリップフロップ４はりセット状態とな
り、第２図（Ｃ）の（財）の如く論理” ｏ ”から”
１ ”に変化する。従って充電回路２のＭＯＳトラン
ジスタ５は非導通状態となり、充電回路２とデータパス
ライン６間は遮断される。
次に第２図の様に読出し制御信号Ｅ及び書込み制御信号
Ｋが論理゛′０″′であり、書込み制御信号Ｇ及び読出
し制御信号■が論理°゛１″″であるとすると、ＡＮＤ
論理回路２４は第２図（Ｊ）の（２）の如く論理” １
″′のデータイネーブル信号を出力するので、 □
ケ゛−ト回路２０が開き第２図Ｍ、（ハ）、 （０）
、 （Ｐ） 、 （Ｑ）。
Ｋが論理゛′０″′であり、書込み制御信号Ｇ及び読出
し制御信号■が論理°゛１″″であるとすると、ＡＮＤ
論理回路２４は第２図（Ｊ）の（２）の如く論理” １
″′のデータイネーブル信号を出力するので、 □
ケ゛−ト回路２０が開き第２図Ｍ、（ハ）、 （０）
、 （Ｐ） 、 （Ｑ）。
（Ｒ） 、 （Ｓ） 、（Ｔ）の如くレジスタ１９のメ
モリコード０１０１１０１０がデータパスラインクに出
力される。
モリコード０１０１１０１０がデータパスラインクに出
力される。
これにより、プリチャージ検出回路３のリセット信号り
は第２図（Ｄ）の如く論理°′１”から“０′″に変化
する。次に書込みクロック信号Ｂが第２図（Ｂ）の（ロ
）の如く論理°“０′″から°′１パに変化すると、第
２図（Ｈ）に示す書込み信号によりデータパスライン６
の内容がレジスタ１２に格納される。これにより回路動
作の１ステートが終了する。
は第２図（Ｄ）の如く論理°′１”から“０′″に変化
する。次に書込みクロック信号Ｂが第２図（Ｂ）の（ロ
）の如く論理°“０′″から°′１パに変化すると、第
２図（Ｈ）に示す書込み信号によりデータパスライン６
の内容がレジスタ１２に格納される。これにより回路動
作の１ステートが終了する。
次にタイミング回路１０の出力信号Ｂが第２図（Ｂ）の
（Ｖ［［ｌ）の如く論理゛′１″″から°′０″に変化
するので、ノリツブフロツノ４のプリチャージ制御信号
Ｃは第２図の（至）の如く論理ＩＩ ＯＩＩが出力され
る。
（Ｖ［［ｌ）の如く論理゛′１″″から°′０″に変化
するので、ノリツブフロツノ４のプリチャージ制御信号
Ｃは第２図の（至）の如く論理ＩＩ ＯＩＩが出力され
る。
従って充電回路２のＭＯＳ）ランジスタ５は導通状態と
なり、データパスライン６が電源電位Ｖａｎ（論理”
１ ” ）に充電される。
なり、データパスライン６が電源電位Ｖａｎ（論理”
１ ” ）に充電される。
以下同様な手順によりデータパスライン６にデータ信号
が書込み及び読出し動作が可能となる。
が書込み及び読出し動作が可能となる。
（発明の効果）
以上説明した様に、この発明によるプリチャージ回路は
１ステ一ト期間に１サイクルのクロック（９） 信号を必要とするだけなのでプリチャージ期間が短縮で
き、回路装置の低消費電力化が可能となる。
１ステ一ト期間に１サイクルのクロック（９） 信号を必要とするだけなのでプリチャージ期間が短縮で
き、回路装置の低消費電力化が可能となる。
この発明の回路によれば、一種類のクロック信号をプリ
チャージクロック信号及び書込みクロック信号として使
用できるのでタイミング回路の構成が単純化される。更
にこの発明の回路によれば、データパスラインが充電さ
れると、直ちに読出しと書込み動作が開始されるので高
速動作が可能となる。例えばＭＯＳＩＣ化されたＣＰＵ
の場合１ステ一ト期間５０ｎ秒以下で動作させる事がで
きる。この発明によるプリチャージ回路はデータバス方
式の全ての回路装置に使用でき、特に半導体ＩＣ化され
たＣＰＵＸＲＡＭＸＲＯＭに使用して極めて大きな効果
を発揮するものである。
チャージクロック信号及び書込みクロック信号として使
用できるのでタイミング回路の構成が単純化される。更
にこの発明の回路によれば、データパスラインが充電さ
れると、直ちに読出しと書込み動作が開始されるので高
速動作が可能となる。例えばＭＯＳＩＣ化されたＣＰＵ
の場合１ステ一ト期間５０ｎ秒以下で動作させる事がで
きる。この発明によるプリチャージ回路はデータバス方
式の全ての回路装置に使用でき、特に半導体ＩＣ化され
たＣＰＵＸＲＡＭＸＲＯＭに使用して極めて大きな効果
を発揮するものである。
第１図は本発明によるノリデータ回路、第２図は第１図
の各接続部における信号波形である。 １・・・プリチャージ回路、２・・・充電回路、３・・
・ノリチャージ検出回路、４・・・制御信号発生回路、
１゜・・・タイミング回路、１２．１９・・・レジスタ
、１３゜（１０） ２０・・・ダート回路。 特許 出 願人 沖電気工業株式会社 （１１） 手続補正書（睦） ８．。、４５８・賓・１０８ 特許庁長官 殿 １ 事件の表示 昭和５７年 特 許 願第０６７４５２号２ 発明の
名称 プリチャージ回路 ３ 補正をする者 事件との関係 特 許 出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号４、
代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号沖電気工業株式会社内 氏名（６８９２） 弁理士 鈴木敏明電話 ５０１−
３１１１（大代表） ５ 補正の対象 明細書中「発明の詳細な説明」の欄と
図面中「第２図」０ ６、補正の内容 別紙のとおり ６、補正の内容 （１）明細書第２頁第１２行に「〜３００秒」とあるの
を「〜３００ｎ秒」と補正する。 （２）同書第７頁第１３行「導体１６ 、２３Ｊとある
のを「導体１６」と補正する。 （３）同書同頁第１４行から第１５行に１導体１８が」
とあるのを「導体１８及び書込み制御信号２３が」と補
正する。 （４）同書第１０頁第４行に「信号及び書込み」とある
のを「信号とデータイネーブル信号及び書込み」と補正
する。 （５）図面第２図を別紙のとおり補正する。 以上
の各接続部における信号波形である。 １・・・プリチャージ回路、２・・・充電回路、３・・
・ノリチャージ検出回路、４・・・制御信号発生回路、
１゜・・・タイミング回路、１２．１９・・・レジスタ
、１３゜（１０） ２０・・・ダート回路。 特許 出 願人 沖電気工業株式会社 （１１） 手続補正書（睦） ８．。、４５８・賓・１０８ 特許庁長官 殿 １ 事件の表示 昭和５７年 特 許 願第０６７４５２号２ 発明の
名称 プリチャージ回路 ３ 補正をする者 事件との関係 特 許 出 願 人任 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号４、
代理人 住 所（〒１０５） 東京都港区虎ノ門１丁目７番１
２号沖電気工業株式会社内 氏名（６８９２） 弁理士 鈴木敏明電話 ５０１−
３１１１（大代表） ５ 補正の対象 明細書中「発明の詳細な説明」の欄と
図面中「第２図」０ ６、補正の内容 別紙のとおり ６、補正の内容 （１）明細書第２頁第１２行に「〜３００秒」とあるの
を「〜３００ｎ秒」と補正する。 （２）同書第７頁第１３行「導体１６ 、２３Ｊとある
のを「導体１６」と補正する。 （３）同書同頁第１４行から第１５行に１導体１８が」
とあるのを「導体１８及び書込み制御信号２３が」と補
正する。 （４）同書第１０頁第４行に「信号及び書込み」とある
のを「信号とデータイネーブル信号及び書込み」と補正
する。 （５）図面第２図を別紙のとおり補正する。 以上
Claims (1)
- プリチャージ制御信号によシデータパスラインを充電す
る充電回路と、前記データ・ぐスラインの全ビット線が
充電されるとリセット信号を出力するプリチャージ検出
回路と、クロック信号が入力されると前記データパスラ
インを充電させ且つ前記リセット信号が入力されると前
記データパスラインの充電動作を停止させる様に前記制
御信号を選択的に出力する制御信号発生回路とを具備し
て成るプリチャージ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067452A JPS58186827A (ja) | 1982-04-23 | 1982-04-23 | マイクロプロセツサ |
| US06/483,572 US4551821A (en) | 1982-04-23 | 1983-04-11 | Data bus precharging circuits |
| DE19833313335 DE3313335A1 (de) | 1982-04-23 | 1983-04-13 | Daten-mehrfachleitungs-vorladeschaltung |
| GB08309985A GB2121254B (en) | 1982-04-23 | 1983-04-13 | Data bus precharging circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067452A JPS58186827A (ja) | 1982-04-23 | 1982-04-23 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58186827A true JPS58186827A (ja) | 1983-10-31 |
| JPS6244284B2 JPS6244284B2 (ja) | 1987-09-19 |
Family
ID=13345327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067452A Granted JPS58186827A (ja) | 1982-04-23 | 1982-04-23 | マイクロプロセツサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551821A (ja) |
| JP (1) | JPS58186827A (ja) |
| DE (1) | DE3313335A1 (ja) |
| GB (1) | GB2121254B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165352A (ja) * | 1984-09-06 | 1986-04-03 | Oki Electric Ind Co Ltd | Ｃｍｏｓ集積回路 |
| JPS63292256A (ja) * | 1987-05-25 | 1988-11-29 | Matsushita Electric Ind Co Ltd | デ−タ保持装置 |
| JPH01220016A (ja) * | 1988-02-29 | 1989-09-01 | Mitsubishi Electric Corp | バス送出回路 |
Families Citing this family (8)
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