JPH0652637B2

JPH0652637B2 - センス増幅器とラッチング回路との組合せ回路

Info

Publication number: JPH0652637B2
Application number: JP1988192A
Authority: JP
Inventors: ブレディンフランシス; カンティアンティエリー; コッペンズピエール
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-03-29
Filing date: 1992-02-05
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: EP0505653A1; US5204560A; JPH04319600A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積メモリ回路、典型
的には読み出し専用メモリ（ＲＯＭ）の感知に関し、よ
り詳細には高い成長性とポロシティ能力を有するセンス
増幅器とラッチング回路との組合せ回路に関する。

【０００２】

【従来の技術】問題は、各々が列に配列された一連のビ
ット線（ＢＬ）に接続され、１つのトランジスタを含む
セルの２次元の行列から作成された、ＲＯＭアレイに含
まれるデータを読み出すことである。従来、センス増幅
器は選択されたトランジスタに記憶されたデータを読み
出すため、列のビット線を感知する。標準センス増幅器
と共に、データアウトは２つのＲＥＡＤ操作の間の全期
間中、特にセンス増幅器出力ノードが最高の正電圧にレ
ストアされるアクセスサイクルの初期に、有効ではな
い。データアウトが常時有効である必要があるならば、
ラッチ回路がセンス増幅器に追加されるべきである。更
に、そのようなラッチ回路は、センス回路がラッチされ
たデータアウトを必要とするＬＳＳＤ規則に、従わなけ
ればならないとき、絶対的に必要となる。ＬＳＳＤ（レ
ベルセンシティブスキャン設計）は、７０年代アイシェ
ルバーガー（E.B. Eichelberger)により発明され、元来
例えば、本発明の譲受人に譲渡された米国特許第３、７
８３、２５４号、第３、７８４、９０７号、及び第３、
９６１、２５２号に記述されたテスト技術である。この
テスト技術は、あらゆる機能素子（例えば、半導体チッ
プに組込まれたＲＡＭ、ＲＯＭ、ＡＬＵ等、回路エンテ
ィティ又はマクロ）の完全なテストを可能とし、複雑な
システムや全機械さえも、フィールドサービスエンジニ
アによって利用者側に診断させることを可能としてい
る。ＬＳＳＤ技術の包括的な概略は、”電子、1979年3
月15日、108-110 頁" バーグラン（Neil C. Berglun)に
よる、「レベルセンシティブスキャン設計によるチッ
プ、ボード、システムのテスト（Level-Sensitive Scan
Design tests Chips, Boards, Systems）」と題する論
文に述べられている。この論文は、参考のためここに組
み込まれる。

【０００３】ＬＳＳＤチップは、いくつかの論理ブロッ
クを含み、各ブロックは典型的にシフトレジスタラッチ
（ＳＲＬ）という記憶セルと結合される。「ＬＳＳＤチ
ェーン」と名付けられた単一長シフトレジスタは、多数
のそのようなＳＲＬを連鎖することによって形成され
る。各ＳＲＬはＬ１及びＬ２と称される一対の双安定ラ
ッチから成る。

【０００４】２つの入力の１つであるＬ１ラッチは、２
つの異なるクロック信号Ａｃ及びＣｃの１つのパルスを
発生することによって選択されて、設定される。後者は
システムクロック信号より生ずる。ラッチＬ１はまたデ
ータイン（Ｄ１）と呼ばれるデータ入力と、スキャンデ
ータイン（ＳＤＩ又はＳＩ）と呼ばれるテスト入力を有
する。ラッチＬ２は、対応するＬ１ラッチ出力の１つに
接続されるデータ入力を有し、Ｌ１ラッチに記憶された
出力データ或いはデータアウト（ＤＯ）を、Ｌ２ラッチ
に転送させるＢｃクロック信号を受信する。

【０００５】上述の長シフトレジスタは、最終ＳＲＬが
接続されるまで、第１ＳＲＬのＬ２ラッチ出力を次のＳ
ＲＬのＬ１ラッチ入力に接続させる（従ってＬＳＳＤチ
ェーンの第１段を形成する）等、によって形成される。
第１ＳＲＬのＬ１ラッチのテスト入力Ｓ１は、チップの
Ｓ１入力又は主ＳＩ入力に接続される。２進ワードから
成るテストパターンは、チップの主ＳＩ入力に適用され
る。最終ＳＲＬのＬ２ラッチ出力は、チップのスキャン
データアウト（ＳＤＯ又はＳＯ）出力もしくは主ＳＯ出
力に接続される。各ＳＲＬのＡｃ，Ｂｃ及びＣｃクロッ
ク信号は、チップのそれぞれの入力に接続される。明ら
かに、「チェーン」概念もまた同じタイプや異なるタイ
プの機能的素子に適用できる。

【０００６】ＬＳＳＤチェーンを形成するラッチが、論
理チップの表面積の１０％程度を表示する一方、これら
の殆どが通常のシステム機能を実行するために用いられ
ていることに注目すべきである。

【０００７】データはＳＲＬを介して２つのステップで
転送される。ラッチＬ１のテスト入力ＳＩに適用される
２進データは、最初にＡｃクロックパルスによって搭載
される。Ｂｃクロックパルスの発生に伴い、データはＬ
２ラッチの出力にて入手可能になる。従ってＳＲＬの数
に等しい多数の対のＡｃとＢｃクロックパルスは、デー
タを機能的素子のＳＯ主出力へ転送するため適当な順序
で必要とされる。この作動モードにおいて、クロック信
号Ｃｃは作動していない。

【０００８】図１は、ＬＳＳＤ規則に完全に従ってラッ
チされたデータアウトを提供する、先行技術に関連する
典型的な感知回路１０の概略を示す。

【０００９】図１に関して、回路１０は基本的にマルチ
プレクサ１１、レストア回路１２、センス増幅器１３、
及び第１、第２ＬＳＳＤラッチ回路１４、１５の５ブロ
ックを含む。広く言えば、ラッチ回路１４、１５はそれ
ぞれ上記のラッチＬ１、Ｌ２に相当する。マルチプレク
サ１１は、各ゲート電極が対応する制御信号ＢＳ１から
ＢＳ４によってそれぞれ制御される、４つのＰＦＥＴＰ
１からＰ４を備えた従来の構造を有する。ＰＦＥＴＰ１
からＰ４の各ソース領域は、それぞれビット線ＢＬ１か
らＢＬ４に接続されると共に、それらのドレーン領域が
ノードＡで点接続される。ノードＡとセンス増幅器１３
の入力端子１６の相互接続線は、データ線ＤＬとして参
照される。単にＰＦＥＴＰ５から成るレストア回路１２
は、ノードＡと第１供給電圧Ｖｄｄ間に接続される。レ
ストア信号ＲＳＴは、ＰＦＥＴＰ５のゲート電極に適用
される。

【００１０】センス増幅器１３は、実質的に２つのイン
バータＩ１とＩ２によって形成されるダブルエンドゲー
トラッチから成り、インバータＩ１はＦＥＴデバイスＰ
６とＮ１で、インバータＩ２はＦＥＴデバイスＰ７とＮ
２でそれぞれ構成される。前記インバータは標準として
適切に相互結合され、内部ノードＢとＣをもつセンス増
幅器ラッチＳＡＬとして参照されるラッチを形成するた
め、インバータ１３によって形成されるゲーティング回
路と結合される。ＰＦＥＴＰ６とＰ７のソース領域は、
前記第１供給電圧Ｖｄｄに結合される。ＮＦＥＴＮ１、
Ｎ２のソース領域は、ＦＥＴデバイスＰ８とＮ３を含む
前記インバータＩ３の共通ノードＤに接続される。イン
バータＩ３は、前記第１供給電圧Ｖｄｄと通常接地ＧＮ
Ｄである第２供給電圧間に接続される。インバータＩ３
はセンス増幅器イネーブル（ＳＡＥ）信号によって駆動
され、ＳＡＥ信号のレベルによって、ノードＤをＶｄｄ
（ラッチＳＡＬを作動不能にするため）もしくはＧＮＤ
（ラッチを設定するため）の何れかに接続するゲーティ
ング回路として作動する。ノードＢとＣは、アクセスＰ
ＦＥＴＰ９及びＰ１０を介してそれぞれデータ線ＤＬと
Ｖｄｄに接続される。ＰＦＥＴＰ９とＰ１０は共に、Ｓ
ＡＥ信号によって駆動されるゲート電極を有する。ＰＦ
ＥＴＰ９とＰ１０は共に、センス増幅器１３のダブルエ
ンド構造の典型である。そのようなセンス増幅器は、大
型ＦＥＴデバイスで製作されたとき高速で作動できるた
め、現行の高性能設計において後実施される。

【００１１】任意で、センス増幅器１３は更に、インバ
ータＩ４とＩ５によって形成される２つの出力ドライバ
を含む。それらは各自一対の大型相補ＦＥＴデバイスを
含む。インフェーズ（ＩＮＰＨＡＳＥ）Ｖｏｕｔとア
ウトオブフェーズ（ＯＵＴＯＦＰＨＡＳＥ）

【００１２】

【外１】

【００１３】出力信号が、それぞれセンス増幅器１３の
端子１７、１７’にて入手可能である。アウトオブフェ
ーズ信号は必要でない可能性があるにもかかわらず、イ
ンバータＩ５はラッチＳＡＬのインバータＩ４の影響を
バランスさせる必要がある。

【００１４】ＬＳＳＤデータアウトラッチ回路１４、１
５は、従来の回路である。それぞれの入力端子は１８、
１８’として参照され、それぞれの出力端子１９、１
９’にて＋Ｌ１、＋Ｌ２データアウト信号を生成する。
更に、ＬＳＳＤデータアウトラッチ回路１４、１５は上
記のスキャンデータイン（ＳＩ）及びスキャンデータア
ウト（ＳＯ）信号をもそれぞれ転送する。第１ラッチ回
路１４は、ノードＥにおいて入力端子１８とゲートルー
プラッチＬ１間に接続される

【００１５】

【外２】

【００１６】クロック信号によって制御された伝送ゲー
トＴＧ１を含む。前記のゲートループラッチＬ１は基本
的に、ノードＦで結合される２つのインバータＩ６、Ｉ
７と、ゲート電極がＡｃまたはＣｃクロック信号の何れ
かによって駆動されるＰＦＥＴＰ１１によって制御され
るループから成る。第１ラッチ回路１４は、単に

【００１７】

【外３】

【００１８】クロック信号によって制御される伝送ゲー
トＴＧ２から成ると共に、ノードＥにて接続されたスキ
ャンデータイン（ＳＩ）信号生成回路を更に含む。通
常、ノードＦに接続されるインバータＩ８は、出力端子
１９にてＬ１データアウト信号を供給する出力バッファ
である。第２ラッチ回路１５は同様の構造である。伝送
ゲートＴＧ３は、ノードＧにおいて入力端子１８’とゲ
ートループラッチＬ２間に接続される。伝送ゲートＴＧ
３は、

【００１９】

【外４】

【００２０】クロック信号によって制御される。ゲート
ループラッチＬ２は、ノードＨで直列に接続されるイン
バータＩ９、Ｉ１０から成る。ループのＰＦＥＴＰ１２
はＢｃクロック信号によって制御される。任意で、ノー
ドＨに結合されたインバータＩ１１が端子１９’にて＋
Ｌ２データアウト信号を供給する。図１より明らかな通
り、スキャンデータアウト（ＳＯ）信号もまたインバー
タＩ１０の出力にて入手可能である。追加のインバータ
は、図１の回路１０の適切な作動のために、必要とされ
る相補クロック信号

【００２１】

【外５】

【００２２】を生成する。

【００２３】図２は回路の概略ブロック図を示す。図１
のより統合的表示である。インバータと伝送ゲートを含
むスイッチデバイスは、それぞれゲーティング／クロッ
キング信号のスイッチによって表示される。図２におい
て、スキャンデータイン回路は、ＬＳＳＤラッチ回路１
４、１５が同じ基本的なハードウェア構造を有すること
を一層明らかにするため、ラッチ回路１４より削除され
ている。

【００２４】回路１０の異なるノード／端子における波
形を示す図３と共に、ＲＥＡＤ作動中の図１、図２の回
路１０の大域機能性を簡潔に説明したい。４つのＰＦＥ
Ｔ、Ｐ１からＰ４の１つが、ビット線デコーダ回路（表
示せず）により提供される前記制御信号のＢＳ１からＢ
Ｓ４の１つによって作動される。従って、選択されたビ
ット線の入力信号は、前記作動されたＰＦＥＴとデータ
線ＤＬを経てセンス増幅器１３に入力される。データ線
ＤＬの電位はＰＦＥＴＰ９を介して感知され、ＰＦＥＴ
Ｐ１０を介してＶｄｄと比較される。ＲＯＭセルもしく
はトランジスタに記憶された２進データの値が”０”
か”１”かによって、２つの場合が考慮されなければな
らない。

【００２５】１．データが”０”であると仮定する。シ
ステムクロック（ワード線を選択した）の制御の下で、
データ線ＤＬの電位はＶｄｄからそれより低い電位へ下
がる。ＳＡＥ信号（システムクロックからも生じる）の
下降変化において、ＰＦＥＴＰ９及びＰ１０が導電化さ
れてノードＢの電位は下がるが、ノードＣの電位はＶｄ
ｄのままである。そのときＶｏｕｔ信号は有効なデータ
の表示をしていない。ＳＡＥ信号が再び立ち上がると、
ＰＦＥＴＰ９とＰ１０がオフにされ、且つＮＦＥＴＮ３
がオンにされ、従ってセンス増幅器ラッチＳＡＬを設定
する。その結果、ＰＦＥＴＰ７がオンであり、ＰＦＥＴ
Ｐ８とＰ６がオフであるため、Ｂ及びＤノードの電位は
それぞれＮＦＥＴＮ１とＮ３を介して接地電位へ向かう
が、ＣノードはＶｄｄのままである。センス増幅器ラッ
チＳＡＬが”０”を記憶し、Ｖｏｕｔ信号が接地電位に
ある。クロック信号Ｃｃの上昇変化において、”０”は
伝送ゲートＴＧ１を経てラッチＬ１に転送される。図３
の左の部分から明らかな通り、Ｌ１信号とＶｏｕｔは接
地の電位にある（０ボルト）。

【００２６】２．データが”１”であると仮定する。デ
ータ線ＤＬの電位がＶｄｄにおいて高いままである。Ｓ
ＡＬ信号の下降変化によりセンス増幅器ラッチＳＡＬを
設定後、ＢとＣノードは共にまだＶｄｄのままである。
ＳＡＥ信号が上がると、ノードＤの電位はＮＦＥＴＮ３
を介して接地電位に向かう。ＮＦＥＴＮ２のチャネル長
がＮ１のそれより短く指定されるため、ＣノードはＢノ
ードより速く接地電位に引き下げられるだろう。ところ
でＮＦＥＴＮ１とＮ２は、正確な作動のために異なるサ
イズを有さなければならないことに注意したい。Ｖｏｕ
ｔ信号はＶｄｄに保持される。クロック信号Ｃｃの上昇
変化において、”１”はラッチ１に転送される。図３の
右の部分から明らかなように、Ｌ１とＶｏｕｔ信号はＶ
ｄｄの電位にある。

【００２７】従って、両方の場合において、ＳＡＥ信号
の上昇変化の最後に、データがセンス増幅器ラッチＳＡ
Ｌにおいてラッチされる。Ｃｃクロック信号の立ち上が
りエッジがラッチＬ１のデータを転送する。ＳＡＥ信号
のエッジ立ち上がり直後に開始するレストア（ＲＥＳＴ
ＯＲＥ）モード中、データ線ＤＬの電位はＲＳＴ信号の
制御の下でＰＦＥＴＰ５を経てＶｄｄにレストアされる
が、データアウトがセンス増幅器ラッチＳＡＬからラッ
チＬ１へ転送される。最後に、データが”１”か”０”
か否かにかかわらず、データアウトはクロック信号Ｂｃ
の立ち上がりエッジにおいてラッチＬ１からラッチＬ２
へ転送される。

【００２８】しかしながら、図１と２の回路１０は潜在
的に高性能のセンス増幅器と共に実行されるけれども、
いくつかの不利な点も示している。

【００２９】まず第１に、図２から明確にわかるように
ＳＡＥ、Ａｃ、Ｃｃの３つのゲーティング／クロッキン
グ信号があるため、センス増幅器１３とＬ１ラッチ回路
１４のゲーティングを調整することが極めて困難とな
る。従ってもし成長性が必要ならば、各マクロ（ｍａｃ
ｒｏ）のゲーティング／クロッキング信号の分配に適合
させるため、マクロ／ブックライブラリにおける異なる
マクロまたはブック（回路がＲＯＭアレイとセンス増幅
器ラッチデコーダ等の制御回路を含む）を有する必要が
ある。成長性とは、ユーザのアプリケーションによって
必要とされる異なるサイズと仕様に適合させる回路の能
力を意味する。

【００３０】第２に、高性能を得るためセンス増幅器ラ
ッチＳＡＬは、従って大型デバイスの利用を必要とする
高利得を有さなければならない。大型デバイスはノイズ
免疫性が悪くなる、言い換えればラッチＳＡＬをポロシ
ティに敏感にし過ぎるのだ。ポロシティとは、回路上を
越える信号線間を結合することによる影響を意味する。
実際、大型デバイスは小スレショルド（しきい値）電圧
（例えば、大型デバイスであるＰＦＥＴＰ７は約０．３
Ｖのスレショルド電圧を有する）を有し、従ってノイズ
余裕を削減し、最終的にポロシティに対し脆弱になるこ
とが知られている。一方、前記大型デバイスは、決定さ
れたＲＯＭマクロのサイズに適合するよう調整可能でな
ければならないので、成長性も厳しく制約される。

【００３１】更に、センス増幅器ラッチＳＡＬは、ＮＦ
ＥＴＮ１とＮ２が異なるサイズ（即ち異なる幅Ｗや長さ
Ｌ）を有さなければならないため、ミスアラインメント
の処理に極めて敏感である。ＮＦＥＴＮ１はＮＦＥＴＮ
２より遅くならなければいけないので、前者は後者より
小さい幅もしくは後者より長い長さでなくてはならな
い。もし製造プロセス中Ｎ１のチャネル長がＮ２のチャ
ネル長より短くなったならば、ＮＦＥＴＮ１はＮＦＥＴ
Ｎ２より速くなるだろう。結果として、”１”が上記に
説明されたように読み出されるとき可能なように、ノー
ドＢとＣは共にＶｄｄに保持される場合、ラッチは間違
った方向に交換されて誤ったデータを記憶する。更に、
ＳＡＥゲーティング信号は異なるタイプのデバイスを同
時に駆動する。例えば、ＰＦＥＴＰ９及びＮＦＥＴＮ３
は同時に駆動されねばならないが、それらのキャリアの
異なる移動性のゆえ異なる速度で作動する。図１のセン
ス増幅器ラッチＳＡＬがセットアップのときに信号変化
と共に作動するため、これらデバイスの正確な制御は容
易でない。

【００３２】最後に上記の全ての理由のため、回路１０
は特に、ＬＳＳＤ規則に従う最近のセンス増幅器に必要
な成長性とポロシティ制約のゆえ適切でない。更に、性
能の見地からのポテンシャルは高利得のため十分に利用
されていない。この高利得に起因するノイズ余裕削減は
受け入れられない。

【００３３】

【発明が解決しようとする課題】従って、本発明の第１
の目的はＬＳＳＤ要件に従うセンス増幅器とラッチング
回路との組合せ回路を提供することである。

【００３４】本発明の別の目的は、良好な機能性と頑強
性のためミスアラインメントの処理に寛容な、センス増
幅器及びラッチング回路との組合せ回路を提供すること
である。

【００３５】本発明の別の目的は、正確なクロック制御
と成長性のための単純化クロッキング分配設計と共に作
動する、センス増幅器とラッチング回路との組合せ回路
を提供することである。

【００３６】本発明の別の目的は、改善した成長性のた
めにマクロサイズ付属デバイスを含まない、センス増幅
器とラッチング回路との組合せ回路を提供することであ
る。

【００３７】本発明のまた別の目的は、ユーザのアプリ
ケーションのポテンシャル制限を避けるための高ノイズ
免疫を有し、ポロシティへの感度を削減した、センス増
幅器とラッチング回路との組合せ回路を提供することで
ある。

【００３８】本発明の更にまた別の目的は、少ない数の
小型ＦＥＴデバイスで実行される、センス増幅器とラッ
チング回路との組合せ回路を提供することである。

【００３９】

【課題を解決するための手段と作用】本発明のセンス増
幅器とラッチング回路との組合せ回路は、マスタ−スレ
ーブのような構成で２段を形成する、直列に接続された
２つのゲートループラッチを含んでいる。第１段はマス
タラッチを含み、先行のセンス増幅器の機能と標準Ｌ１
ラッチの機能を結合する。マスタラッチは交代に各役割
を演じる。より明確には、マスタラッチはループにある
第１制御デバイスと共に、２つのカスケードインバータ
によって形成された標準ゲートループタイプである。第
２段はまた、ループにある第２制御デバイスと共に、２
つのカスケードインバータによって形成された標準ゲー
トループラッチである、スレーブラッチを含む。直列に
接続された２つの主及びスレーブラッチは、第３制御デ
バイスによって隔離される。典型的に、インバータは直
列に接続された一対の相補ＦＥＴデバイスによって製作
される。マスタラッチにおいて、ＰＦＥＴデバイスの自
由端は第１供給電圧（Ｖｄｄ）に接続され、ＮＥＦＴデ
バイスの自由端は基準電圧発生器に結合される共通ノー
ドを形成するように点接続される。前記基準電圧発生器
は、前記共通ノードを第２供給電圧（接地ＧＮＤ）、も
しくは従来のセンス増幅器ラッチにあるような前記第１
と第２供給電圧間の代わりに、Ｖｄｄより低い電圧にあ
る基準電圧（ＶＲＥＦ）に接続させる。制御デバイスと
ＶＲＥＦ発生器は、全て単一設定センス増幅器信号（Ｓ
ＳＡ）により駆動される。作動において、両段はＳＳＡ
信号によって交代に選択される。その結果、ＳＳＡ信号
が低くなると、マスタラッチが選択されたビット線を感
知すると共に、スレーブラッチが先に感知されたデータ
を保持する。ＳＳＡ信号が高くなると、新たに感知され
たデータがマスタラッチ（＋Ｌ１ＬＳＳＤラッチとなっ
た）にラッチされ、スレーブラッチ（駆動モードにて選
択される）を介してデータアウトが入手可能な出力端子
に転送される。データは、マスタラッチにおいて次のＳ
ＳＡ下降変化まで有効である。言い換えると、ある段は
別の段が作動している間、前のデータを保持する。更
に、マスタラッチに結合される”スキャンデータイン”
回路もまた記述される。

【００４０】結果として、本発明のセンス増幅器とラッ
チング回路との組合せ回路は、作動に際してゲーティン
グ信号（ＳＳＡ）を１つだけしか必要としない。主な結
果として、先行技術で知られたセンス増幅器とラッチン
グ回路との組合せ回路の上記の全ての不都合な点は、も
はや存在しない。

【００４１】

【実施例】図４に関して、回路２０は図１の回路１０に
よって達成される同一の機能を提供することを目的とす
る。本発明のセンス増幅器とラッチング回路との組合せ
回路２１に加えて、回路２０は図１と同一のマルチプレ
クサ１１、レストア回路１２、及びデータアウトラッチ
回路１５を含むので、機能的作動の点で図１の感知回路
概略のコンテクストが保全される。

【００４２】本発明のセンス増幅器とラッチング回路と
の組合せ回路２１は、制御デバイスが間に接続され、２
段構成で直列に接続される２つのシングルエンドゲート
ループラッチを含む。各ラッチはループに制御デバイス
を有する。

【００４３】第１段は回路２１の適切なセンス増幅器セ
クションを形成する。第一段はループ内に制御デバイス
を有し、直列に接続される２つのインバータＩ１２とＩ
１３から成るゲートループラッチＭＬを含む。この制御
デバイスは、相補

【００４４】

【外６】

【００４５】ゲーティング信号（ＳＳＡは設定センス増
幅器を表す）により制御される伝送ゲートＴＧ４によっ
て典型的に実行される。ＳＳＡ信号は汎用設定クロック
回路（図示せず）によって生成され、本願の回路作動に
おいて重要な役割を演じている。インバータＩ１２がＦ
ＥＴデバイスＰ１３とＮ４によって形成される一方、イ
ンバータＩ１３がＦＥＴデバイスＰ１４とＮ５によって
形成される。内部ノードはＩ及びＪの参照符号が付けら
れる。第１段の高ノイズ免疫性は、回路１０の標準ダブ
ルエンド面構造の代わりに、シングルエンド構造である
ことによる。入力信号ＶＩＮは回路２１の入力端子２２
に入力される。本発明の実質的な特徴により、ゲーティ
ング回路は、ＮＦＥＴＮ４とＮ５のドレーンによって形
成された共通ノードＫに接続されると共に、

【００４６】

【外７】

【００４７】ゲーティング信号によって制御される基準
電圧（ＶＲＥＦ）発生器回路２３から成る。回路２３は
ＮＦＥＴＮ６、Ｎ７、及びＮ８を含む。回路２３の出力
は、ＳＳＡ信号の状態によって、ＧＮＤからＶＲＥＦに
切り替えられることができる。ＳＳＡ信号が低いとき
に、ＮＦＥＴＮ８がオンであり、従って共通ノードＫは
ＶＲＥＦに結合される。ＳＳＡ信号が高いとき、共通ノ
ードＫは通電するＮＦＥＴＮ６を介して接地される。値
ＶＲＥＦは、ＶＲＥＦ＝Ｖｄｄ−ＶＴ（Ｎ８）だが、ま
たＮＦＥＴＮ７とＮ８の抵抗比にも多少依存する。

【００４８】第２段は、ゲーティング／クロッキング信
号を除いて、図１の＋Ｌ１データアウトラッチ１４に関
する同様のハードウェア構造である。第２段はループに
配置された制御デバイス、典型的にはゲート電極がＳＳ
Ａ信号によって制御されるＰＦＥＴＰ１５、を備えたイ
ンバータＩ１４とＩ１５を含む。好ましくは、インバー
タＩ１６により形成された出力ドライバがノードＭに接
続されて、回路出力信号＋Ｌ１が回路出力端子２４にて
入手可能になる。第１、第２段は互いに制御デバイス、
典型的に

【００４９】

【外８】

【００５０】ゲーティング信号によって制御される伝送
ゲートＴＧ５、によって隔離される。

【００５１】回路２１は更に、スキャンデータイン回路
を含む。スキャンデータイン回路２５は、インバータＩ
１７と、ドレーン領域がマスタラッチＭＬのノードＩと
回路２１の入力端子２２にそれぞれ接続されるＮＦＥＴ
Ｎ９とＮ１０を含む。回路２５において、Ａｃクロック
信号だけが用いられて、ＮＦＥＴＮ９とＮ１０を駆動
し、ＳＩデータをＬＳＳＤ目的のためマスタラッチＭＬ
にゲートする。

【００５２】回路１０と２０の比較から明らかなよう
に、図１の回路１４の第１ラッチＬ１は回路２１に含ま
れ、第２段もしくはスレーブセクションを形成する。回
路１０において、伝送ゲートＴＧ１とＰＦＥＴＰ１１は
それぞれクロック信号

【００５３】

【外９】

【００５４】とＡｃ又はＣｃによって制御され、一方回
路２０においては、伝送ゲートＴＧ５とＰＦＥＴＰ１５
はそれぞれ主

【００５５】

【外１０】

【００５６】信号によって制御される。

【００５７】ＲＥＡＤモードにおいて、マスタラッチＭ
Ｌが図１の先行技術回路において実行されるＶｄｄとＧ
ＮＤ間の代わりに、発生器２３より供給される＋Ｖｄｄ
と＋ＶＲＥＦ（構造上Ｖｄｄより低い）間で作動するこ
とは、本発明の本質的な特徴である。マスタラッチのあ
る供給電圧がＧＮＤから＋ＶＲＥＦに切り替えられるた
め、マスタラッチスレショルド電圧が上昇し、従ってセ
ットアップタイムを改善するのである。

【００５８】待機モードにおいて、ノードＫはＮＦＥＴ
Ｎ６を介して接地され、ＶＲＥＦ発生器２３は

【００５９】

【外１１】

【００６０】信号によりオフされて、消費電力を削減す
る。

【００６１】本発明の最も一般的な原則によると、

【００６２】

【外１２】

【００６３】ゲーティング信号は、感知されたビット線
のデータをある変化においてマスタラッチＭＬへ、他の
変化においてスレーブラッチへ入力するため用いられ
る。ＢＣと

【００６４】

【外１３】

【００６５】クロック信号が、標準としてデータを回路
１５のラッチＬ１からラッチＬ２に転送するため用いら
れる。

【００６６】ＲＥＡＤ作動中の図４、５の回路の電気作
動は、回路２０の異なるノード／端子における波形を示
す図６と共に与えられる。

【００６７】全ビット線は、高論理レベル（Ｖｄｄ）に
レストアされている。データ線ＤＬは、マルチプレクサ
１１を迅速にレストアするためＲＳＴ信号によってＰＦ
ＥＴＰ５を介して、高いパルスが発生される。４ビット
線（ＢＬ１からＢＬ４）のうち１つが、制御信号ＢＳ１
からＢＳ４の状態に応じ、マルチプレクサ１１を介して
選択される。

【００６８】１．前のデータが”１”、読み出されるデ
ータが”０”（ＶＩＮ＝０Ｖ）と仮定する。ＳＳＡ信号
が低論理レベル（０Ｖ）に下がるとき、データ線ＤＬの
電位はＶｄｄから下降する。同時にＶＲＥＦ発生器２３
が作動されて、基準レベルＶＲＥＦは、Ｖｄｄと＋ＶＲ
ＥＦ間で作動されるマスタラッチＭＬのスレショルド電
圧を上昇させる一方、ＳＳＡ信号が伝送ゲートＴＧ４を
遮断する。マスタラッチループは、次に中のデータを容
易に書き込ませるため遮断される。初期には、ＦＥＴデ
バイスのＰ１３とＮ５がオフであり、ＦＥＴデバイスの
Ｐ１４とＮ４がオンであった。データ線ＤＬの電位は下
がり続け、ＰＦＥＴＰ１３のゲート電極電位がスレショ
ルド電圧より負になると、ＦＥＴデバイスのＰ１３とＮ
５がオンになる。次に、インフェーズ又は真信号（ＶＯ
ＵＴ）がＶｄｄから基準電圧＋ＶＲＥＦに下がる。更
に、ラッチＳＬループのＰＦＥＴＰ１５が通電されて伝
送ゲートＴＧ５が開かれるため、下降するＳＳＡ信号も
またマスタラッチＭＬからスレーブラッチＳＬを隔離す
る。従って、ラッチに記憶された前のデータＳＬはＳＳ
Ａ信号が低いままである限り、中にラッチされ続ける。

【００６９】短い遅延後、ＳＳＡ信号はＶｄｄまで上が
り、マスタラッチＭＬはＧＮＤと＋Ｖｄｄ間にバイアス
される。ＶＯＵＴ信号はＧＮＤ電位へ十分にスイングさ
れ、”実”データ”０”はマスタラッチＭＬに記憶され
る。更に、ＳＳＡ信号の上昇は、同時にマスタラッチＭ
ＬをラッチＳＬに接続し伝送ゲートＴＧ５を閉じる。Ｐ
ＦＥＴＰ１５がオフされて、ラッチＳＬのループが遮断
される。”０”はスレーブラッチＳＬに転送されるが、
その中にラッチされない（ラッチングは次のＳＳＡ信号
落下において発生するだろう）。データはそれぞれ前置
増幅器と出力バッファとして作動するインバータＩ１４
とＩ１６を介して回路出力端子２４において入手可能と
なる。

【００７０】２．読み出されるデータを”１”（ＶＩＮ
＝Ｖｄｄ）とし、前のデータにかかわらずデータ線ＤＬ
の電位がＶｄｄに高く留まると仮定する。ＳＳＡ信号が
低論理レベル（０Ｖ）に下がるとＶＲＥＦ発生器２３が
作動されて、基準レベルＶＲＥＦは、Ｖｄｄと＋ＶＲＥ
Ｆ間で作動されるマスタラッチＭＬのスレショルド電圧
へと上昇する。上記の通り、マスタラッチループは中の
データを容易に書き込ませるため開かれなければなら
ず、従ってＳＳＡ信号は伝送ゲートＴＧ４を遮断する。
初期には、レストア後、ＦＥＴデバイスのＰ１３とＮ５
がオフであり、ＦＥＴデバイスのＰ１４とＮ４がオンで
あった。次にインフェーズ又は真信号（ＶＯＵＴ）が、
０ＶからＶｄｄへ立ち上がる。更に、ラッチＳＬループ
におけるＰＦＥＴＰ１５が通電されて伝送ゲートＴＧ５
が開かれるため、ＳＳＡ信号が低いときスレーブラッチ
ＳＬをマスタラッチＭＬから隔離される。従って、前の
データはＳＳＡ信号が低いままである限りラッチＳＬ内
に留まる。

【００７１】短い遅延後、ＳＳＡ信号がＶｄｄまで上が
り、マスタラッチＭＬがＧＮＤとＶｄｄ間にバイアスさ
れる。ＶＯＵＴ信号はＶｄｄ電位のままであり、”実”
データ”１”がマスタラッチＭＬに記憶される。一方、
ＳＳＡ信号の上昇は同時にマスタラッチＭＬをラッチＳ
Ｌに接続する。ラッチＳＬのループが開かれて、ＰＦＥ
ＴＰ１５はオフになり、伝送ゲートＴＧ５は閉じる。従
って、”１”はスレーブラッチＳＬにに転送されるが、
その中にはラッチされない（ラッチングは次のＳＳＡ信
号落下にて発生するだろう）。データはそれぞれ前置増
幅器と出力バッファとして作動するインバータＩ１４と
Ｉ１６を介して回路出力端子２４において入手可能とな
る。

【００７２】図６より、読み出されるデータが”０”
か”１”かにかかわらず、システムクロックＣｃの上昇
変化と、ラッチ出力Ｌ１に現れる有効なデータとの間の
アクセスタイム（ｔａｃｃ．）は同一であることが明ら
かである。

【００７３】

【発明の効果】結論として、本発明のセンス増幅器とラ
ッチング回路との組合せ回路２１は、ポロシティ要件、
即ち、大域配線による衝撃がなく、回路性能に少しも衝
撃のない良好なノイズ免疫を未だ満足するためチップの
何れの場所でも用いられる。シングルエンドゲートルー
プ回路の基本的な選択は、以下の特徴を導いている。

【００７４】回路２１は、クロック基準電圧（＋ＶＲＥ
Ｆ）発生器により調整可能なスレショルドである。これ
は、このような基準電圧発生器を含まない、図１の従来
のダブルエンド面センス増幅器１３にまさる主な有利点
である。

【００７５】回路２１においてノイズ免疫は、回路１０
におけるブロック１３の大型デバイスにより示された
０．３ボルトに比べて、１．２ボルトに等しい小型ＦＥ
Ｔデバイスのスレショルド電圧によって与えられる。

【００７６】更に、回路２１において、マスタラッチＭ
Ｌはノイズ免疫とポロシティを更に改善させるセンス増
幅器として作動するとき、かなり低い利得（約３）を有
さなくてはならない。反対に、回路１０のセンス増幅器
１３は良好な作動のため高い利得（約１０）を必要とす
るが、低ノイズ免疫を失う。

【００７７】回路１０に関する経路遅延の重要な改善
は、回路２１と共に取得される。マスタラッチループの
制御デバイスＴＧ４が開かれると、マスタラッチＭＬは
単に、迅速な回路構造である直列の２つのインバータ
（Ｉ１２とＩ１３）から成る。更に、マスタラッチの電
力供給は第１供給電圧（Ｖｄｄ）と基準電圧ＶＲＥＦ
（Ｖｄｄより低い）との間に値域を定めるため、極小電
圧スイングで作動して、加速に寄与する。最後に、マス
タラッチＭＬと組み合わされたＬ１ラッチを有すること
はまた全体の遅延も削減する。

【００７８】回路２１において、図３及び図６に示され
るタイミング間の比較より明らかな通り、システムクロ
ックとＣｃクロック信号は単一クロック信号に併合され
る。

【図面の簡単な説明】

【図１】ＬＳＳＤ規則に従う先行技術の、典型的な感知
回路図である。

【図２】図１の回路の概略回路図である。

【図３】図１の回路のさまざまなノード／端子における
波形図である。

【図４】図１の感知回路図のコンテクストにおいて、本
発明のセンス増幅器とラッチング回路との組合せ回路の
構造図である。

【図５】図４の回路の概略回路図である。

【図６】図４の回路のさまざまなノード／端子における
波形図である。

【符号の説明】

１０、２０回路１１マルチプレクサ１２レストア回路１３センス増幅器１４、１５ＬＳＳＤラッチ回路１６、１８、１８’、２２入力端子１７、１７’、１９、１９’ 出力端子２１結合センスンプとラッチング回路との
組合せ回路２３基準電圧発生器２４回路出力端子２５スキャンデータイン回路

フロントページの続き (72)発明者ピエールコッペンズフランス国77176、サヴィニー−ル−ターンプル、リュードュノー５

Claims

【特許請求の範囲】

【請求項１】センス増幅器とラッチング回路との組合
せ回路（２１）であって、第１入力信号（ＶＩＮ）を受
信するための入力端子（２２）と、第１共通ノード
（Ｉ）を介して直列に結合された第１と第２インバータ
（Ｉ１２、Ｉ１３）を含むゲートループタイプのマスタ
ラッチ（ＭＬ）と、ゲーティング信号（ＳＳＡ）によっ
て制御されるループにおける第１制御デバイス（ＴＧ
４）から成り、センス増幅器回路を形成する第１段であ
って、前記第１と第２インバータが、第１供給電圧（Ｖ
ｄｄ）と、第２供給電圧（ＧＮＤ）及び前記ゲーティン
グ信号（ＳＳＡ）の値に応じて前記第１供給電圧（Ｖｄ
ｄ）より低い基準電圧（ＶＲＥＦ）の間で作動する電圧
との間にバイアスされ、前記入力端子が前記第１インバ
ータの入力に接続される前記第１段と；前記基準電圧
（ＶＲＥＦ）を供給する基準電圧発生器（２３）と；第
２共通ノード（Ｍ）を介して直列に結合された第３と第
４インバータ（Ｉ１４、Ｉ１５）を含むゲートループラ
ッチのスレーブラッチ（ＳＬ）と、前記ゲーティング信
号（ＳＳＡ）によって制御されるループにおける第２制
御デバイス（Ｐ１５）と、から成る前記第１段に直列に
接続される第２段と；を備え、前記第１及び第２段が、
前記ゲーティング信号（ＳＳＡ）により制御される第３
制御デバイス（ＴＧ５）によって互いに隔離される、セ
ンス増幅器とラッチング回路との組合せ回路。
【請求項２】前記インバータが、一対の相補ＦＥＴデ
バイスにより形成される請求項１に記載のセンス増幅器
とラッチング回路との組合せ回路。
【請求項３】共通ノードを介して結合される、一対の
相補ＦＥＴデバイスより形成されるインバータ（Ｉ１
７）と、前記入力端子と前記インバータ（Ｉ１７）を形
成するＦＥＴデバイスのゲート電極との間に配置され、
第１クロック信号（Ａｃ）によって駆動されるＮＦＥＴ
（Ｎ１０）と、前記第１共通ノード（Ｉ）と前記インバ
ータ（Ｉ１７）の共通ノードとの間に配置され、前記第
１クロック信号（Ａｃ）によって駆動されるＮＦＥＴ
（Ｎ９）と、を含むスキャンイン発生回路（２５）、を
更に含む請求項１に記載のセンス増幅器とラッチング回
路との組合せ回路。
【請求項４】回路出力端子（２４）にて回路出力信号
（＋Ｌ１）を供給する、前記第２共通ノード（Ｍ）に接
続される出力ドライバ（Ｉ１６）を更に含む請求項１に
記載のセンス増幅器とラッチング回路との組合せ回路。