JPH03205693A - 断続メモリにおいてメモリセルと共に用いるためのバイアス回路 - Google Patents

断続メモリにおいてメモリセルと共に用いるためのバイアス回路

Info

Publication number
JPH03205693A
JPH03205693A JP2187007A JP18700790A JPH03205693A JP H03205693 A JPH03205693 A JP H03205693A JP 2187007 A JP2187007 A JP 2187007A JP 18700790 A JP18700790 A JP 18700790A JP H03205693 A JPH03205693 A JP H03205693A
Authority
JP
Japan
Prior art keywords
transistor
channel
bit line
memory cell
bias circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2187007A
Other languages
English (en)
Inventor
Stuart T Auvinen
スチュアート・ティ・オービネン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH03205693A publication Critical patent/JPH03205693A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、一般的にはメモリセル回路に関し、より特
定的には、アレイにおけるビットラインが電力を消費す
ることなしに漏れ電流に対して補償するように連続的に
バイアスをかけられる先入れ先出し（ＦＩＦ○）メモリ
アレイのような断続メモリのためのバイアス回路に関す
るものである。
一般的には、メモリは固定されたサイクル回数を有さな
いとき、セルにおいてストアされたデータの損失のため
の故障を被ることがあり得る。そのようなメモリセルに
おいてストアされたデータは読出される必要があること
を仮定すると、読出し行ラインは典型的にはメモリセル
を１対の読出しビットラインに接続するように起動化さ
れる。
こうして、セルにおいてストアされたデータはビットラ
インへ転送されるであろう。もしビットライン上に漏洩
があれば、この読出しサイクルの間に故障が生ずるかも
しれない。これは、ビットラインおよびメモリセル上の
電荷のすべては漏洩されることがあり得て、それによっ
てメモリセルにおけるデータの損失の結果を引き起こす
からである。
漏洩の問題は通常の読出しアクセス時間と比べて相対的
に遅いプロセスであるので、もし読出しサイクルが十分
速く終れば故障は生じないであろう。したがって、漏洩
の問題は、ただ読出しサイクルが不確定の量の時間にわ
たって生ずることを許容するＦＩＦ○メモリのような断
続メモリだけにより遭遇される。
この問題の２つの先行技術の解決が知られている。１つ
の方策は、読出しサイクルがサイクルが始まった後に固
定された量の時間で終えるようにさせることである。し
かしながら、これはサイクルを終えるためのメモリアレ
イの内部のクロックまたはタイミング回路の使用を必要
とする。この方策のための内部のクロックはただ複雑な
だけではなく、温度、処理および供給電圧のための変化
に感応的である。
第１図において示されるように、ＩＫ×９の深さのＦＩ
ＦＯメモリ上に用いられている第２の方策は、１対のト
ランジスタによりビットラインに活発にバイアスをかけ
ることである。これらのトランジスタＮ４およびＮ５は
、漏洩されるより多い電流をビットラインに供給するよ
うに設計される。あいにく、この方策についての問題は
、１対のトランジスタの一方がメモリセルが読出しサイ
クルの間に「ロー」に保持しているビットラインをハイ
にバイアスしていることである。結果として、電力放散
を引き起こす接地への直流経路が提供される。このトラ
ンジスタは電力ドレインを最小化するように弱くされる
ことができるが、これはトランジスタが大きくつくられ
ねばならず、それによって費用を増加しかつより多くの
チップ面積を占有するという不利益を被る。
この発明は、１対のビットラインのただ一方の、メモリ
セルが読出しサイクルの間に「ハイ」に保持しているビ
ットラインだけがバイアスされる、第２の方策にわたっ
た改良を表わす。メモリセルが「ロー」に保持している
他方のビットラインは少しもバイアスされない。こうし
て、電力放散は生じないであろう。
発明の概要 したがって、この発明の一般的な目的は、製造および組
立てのために比較的簡単かつ経済的であり、しかしなお
先行技術のバイアス回路の不利益を克服する、断続メモ
リのための改良されたバイアス回路を提供することであ
る。
この発明の目的は、電力を消費せずに漏れ電流に対して
補償するような、断続メモリのためのバイアス回路を提
供することである。
この発明の他の目的は、漏洩に対して補償するように読
出し動作の間にビットラインを連続的にバイアスするた
めのＮチャネルＭＯＳバイアストランジスタおよび交差
結合されたハーフラッチ回路を含む、断続メモリにおい
てメモリセルと共に用いるためのバイアス回路を提供す
ることである。
これらの狙いおよび目的に従って、この発明は、メモリ
セル、ＮチャネルＭＯＳバイアストランジスタおよび交
差結合されたハーフラッチ回路を含み、メモリセルにお
いてデータが書込まれかつ検出されることができる、断
続メモリにおいてメモリセルと共に用いるためのバイア
ス回路の提供に関するものである。メモリセルは、ワー
ドラインにおよび対応する第１および第２のセンスノー
ドにおいて第１のおよび第２のビットラインの間に結合
される。Ｎチャネルトランジスタは、そのゲートおよび
ドレインを電源電位に接続させる。交差結合されたハー
フラッチ回路は、第１のＰチャネルＭＯＳトランジスタ
および第２のＰチャネルＭＯＳトランジスタから形成さ
れる。第１のＰチャネルトランジスタは、そのソースが
第２のＰチャネルトランジスタおよびＮチャネルトラン
ジスタのソースに接続される。第１のＰチャネルトラン
ジスタは、そのゲートが第２のＰチャネルトランジスタ
のドレインおよび第２のビットラインに接続される。第
２のＰチャネルトランジスタは、そのゲートが第１のＰ
チャネルトランジスタのドレインおよび第１のビットラ
インに接続される。
この発明のこれらおよびその他の目的および利点は、類
似の参照数字が全体にわたって対応する部分を示す添付
の図面と関連して読まれたとき、以下の詳細な説明から
より十分に明らかになるであろう。
好ましい実施例の説明 さて、図面の第１図を参照すると、１対のビットライン
１２および１４をバイアスするための先行技術のバイア
ス回路１０の概略回路図が、示される。メモリセル１６
は、ワードライン１８に接続され、かつセンスノードＳ
ｇにおける第１のビットライン１２および第２のセンス
ノードｓ１における第２のビットライン１４の間に接続
される平衡回路は、ＮチャネルＭＯＳトランジスタＮＩ
Ｎ２およびＮ３から形成される。トランジスタＮ１は、
そのドレインが電源電圧または電位ＶＣｃに接続され、
かつそのソースがビットライン１２に接続される。トラ
ンジスタＮ２はそのドレインが電源電位ＶＣＣに接続さ
れ、かつそのソースをビットライン１４に接続される。
トランジスタＮ３は、そのドレインおよびソースがビッ
トライン１２および１４の間にそれそれに接続される。
トランジスタＮ１、Ｎ２およびＮ３は、一緒にかつ平衡
信号ＢＬＥＱを受ける人カノード２０に接続される。平
衡信号ＢＬＥＱかハイの論理または「１」のレベルであ
るとき、トランジスタＮ１ないしＮ３はオンにされ、そ
れによって、平衡電圧を整定するようにビットライン１
２および１４を一緒に接続する。
メモリ七ル１６へおよびメモリセル１６からデータを経
路付けするために、ビットライン１２および１４の各々
は、メモリセル１６へおよびメモリセル１６からデータ
を経路付けするために列トランジスタＮ６およびＮ７が
設けられる。トランジスタＮ６は、そのドレインおよび
ソースが第１のセンスノードＳ〆および真のデータライ
ン２２の間に接続される。トランジスタＮ７は、そのド
レインおよびソースが第２のセンスノードＳ１および補
足的なデータライン２４の間に接続される。
トランジスタＮ６およびＮ７のゲートは、一緒におよび
列選択信号ＣＯＬＳＥＬを受ける入カノード２６に接続
される。
バイアス回路１０は、１対のＮチャネルＭＯＳバイアス
トランジスタＮ４およびＮ５からなる。
トランジスタＮ４は、そのドレインおよびゲートが電源
電位ＶＣＣに接続され、かつそのソースか第１のビット
ライン１２に接続される。トランジスタＮ５は、そのド
レインおよびゲートが電源電圧ＶＣＣに接続され、かつ
そのソースを第２のビットライン１４に接続される。
動作において、メモリセル１６は通常は２つの安定した
状態の一方にあり、セルの一方の側部はハイの論理また
は「１」のレベルにあり、セルの他方の側部は低い論理
または「カ」のレベルにあり、または逆もまた同様であ
る。メモリセルの左の側部が「１」のレベルにあり、か
つメモリセルの右の側部が「ｙ」のレベルにあると仮定
する。
データがメモリセル１６から読出されることが必要とさ
れるとき、ワードライン１８はセルのデータがビットラ
イン１２および１４上に置かれるように、起動化される
。したがって、第１のセンスノードＳｙは「１」に位置
し、かつ第２のセンスノードＳ１は「ｙ」に位置するで
あろう。結果として、バイアストランジスタＮ５はオン
にされ、それによって電流経路をつくるであろう。結果
として、トランジスタＮ５を介して電力放散があるであ
ろう。電力放散がないように、トランジスタＮ４はオフ
にされ名こと力く注目されるであろう。
もしメモリセルの左側部が「ｙ」のレベルにあり、かつ
右の側部が「１」のレベルにあれば、次いでバイアスト
ランジスタＮ４はオンにされかつトランジスタＮ４を介
して電力放散がある。いかなる場合も、バイアストラン
ジスタの一方は、メモリセルが「ロー」に保持するビッ
トラインを、それを介して不要の電力放散を引き起こす
ように、常にハイにバイアスしているであろう。データ
が読出された後で、ビットライン１２および１４を一緒
に接続するように平衡信号ＢＬＥＱが与えられる。結果
として、ビットラインは、次の読出しサイクルの準備の
ために平衡電圧へ戻される。
第２図において、ＦＩＦＯメモリアレイのような断続メ
モリにおいて１対のビットライン１２および１４をバイ
アスするための、この発明のバイアス回路３０の概略回
路図が示される。ＦＩＦＯのような二重ポートのメモリ
アレイにおいて各々が第２図において示されるものと類
似の他のバイヤス回路に結合される付加的なビットライ
ンの対があり、かつ第２図において示される１つ以外の
ビットライン１２および１４の間に結合された付加的な
メモリセルがあることが、理解されるべきである。さら
に、メモリアレイの全体の動作に関連し、この発明の動
作原理の理解の特定的に関連しないいくつかの機能が、
明快さのために故意に省略されている。先行技術のバイ
アス回路ＩＯと対照をなして、バイアス回路３０は電力
を消費せずに電流の漏洩に対して補償するように、メモ
リアレイにおいてビットライン１２および１４を連続的
にバイアスする。バイアス回路３０は、ＮチャネルＭＯ
ＳバイアストランジスタＭ１および一対のＰチャネルＭ
ＯＳトランジスタＭ２およびＭ３からなる交差結合され
たハーフラッチ回路３２からなる。
バイアストランジスタＭ１は、そのドレインが電源電位
ＶＣＣに接続され、そのソースがラッチトランジスタＭ
２およびＭ３のソースに接続される。バイアストランジ
スタＭ１のゲートは、入力ノード３４を介して電源電位
■ＣＣに接続される。
ラッチトランジスタＭ２は、そのゲートがラッチトラン
ジスタＭ３のドレインおよびビットライン１４に接続さ
れる。ラッチトランジスタＭ３は、そのゲートがラッチ
トランジスタＭ２のドレインおよびビットライン１２に
接続される。バイアストランジスタＭ１は、ラッチトラ
ンジスタＭ２およびＭ３の共用のソースが電源電位ＶＣ
ＣまたはＶｂ　Ｉａ　−　＝ＶＣＣ　　Ｖ−　ｎより下
のしきい値降下Ｖｔｎにおいてバイアスする働きをし、
■．７は人体降下の向上されたしきい値である。このバ
イアス電圧Ｖｂｌａｓは、セルの安定性のためにおよび
速い読出しならびに書込み動作を促進するために、望ま
れる。ラッチトランジスタは、ビットライン１２および
ｌ４の状態を保持する働きをする。さらに、ラッチトラ
ンジスタは、電源電位ＶＣＣおよび接地の間の直接の経
路をオフにすることにより、電力の放散を妨げる。これ
らのトランジスタＭ２およびＭ３は、低い費用および弱
い駆動を与え、したがって読出しまたは書込み動作の速
力を落とすことを避けるように比較的小さいサイズに設
計される。
代替的には、バイアストランジスタＭ１のゲートは、電
源電位ＶＣＣに結合されるよりは、クロック発生器（示
されない）からのクロックパルスを受けるために人カノ
ード３４を介して接続されてもよい。この場合には、バ
イアストランジスタＭ１は、ひとたびビットライン１２
および１４が据えられるとクロックパルスにより起動化
され、かつ平衡信号ＢＬＥＱが与えられる時間の間に非
起動化される。
次に、第２図のメモリセル１６の読出し動作が述べられ
るであろう。読出し動作の間、メモリセル１６はビット
ラインの一方をローの論理または「ｙ」のレベルに引き
、かつビットラインの他方をハイの蕩理または「１」の
レベルに残すであろう。メモリセルの左の側部はローの
論理レベルにあり、かつメモリセルの右の側部はノ）イ
の論理レベルにあると仮定する。ワードライン１８が起
動化されるとき、第１のセンスノードＳＯはローの論理
レベルに置かれ、かつ第２のセンスノードＳ１はハイの
論理レベルに置かれるであろう。
結果として、ビットライン１４上のハイの論理レベルは
ＰチャネルラッチトランジスタＭ２のゲートに与えられ
、それによって同一のものをオフにする。こうして、ト
ランジスタＭ２を介して電流は引き込まれないであろう
。他方では、ビットライン１２上のローの論理レベルが
、トランジスタＭ３をオンにするＰチャネルラッチトラ
ンジスタＭ３のゲートに与えられる。これは、トランジ
スタＭ３がビットライン１４を、その点においてトラン
ジスタＭ３がオフにされるであろうハイの論理レベル、
またはバイアス電圧Ｖｂ＋ａｍに保持するようにさせる
。
ビットライン１４からのいずれの電荷の漏洩も、トラン
ジスタＭ３がオンに戻されるようにさせるようにビット
ライン１４上の電圧を下げるであろう。これは、順に、
ビットライン１４がバイアス電圧Ｖｂｌａｓまで引き戻
されるようにさせる。
こうしてわかるように、ビットライン１４上に経路がな
いので、全く無視してよい、漏れ電流を除いては、トラ
ンジスタＭ３を介して電力は放散されないであろう。
前の詳細な説明から、この発明は、電力を消費すること
なしにビットライン上の漏洩に対して補償する、断続メ
モリにおけるメモリセルと共に用いるための改良された
バイアス回路を提供することがわかる。この発明のバイ
アス回路は、ＮチャネルＭＯＳバイアストランジスタお
よび第１のＰチャネルＭＯＳトランジスタおよび第２の
ＰチャネルＭＯＳトランジスタからなる交差結合された
ハーフラッチ回路を含む。
現在この発明の好ましい実施例であると考慮されるもの
が例示され、かつ述べられてきたが、様々な変更および
修正が行なわれてもよく、かつこの発明の真の範囲から
逸脱することなしにそれのエレメントのために均等物が
代用されてもよいことは、当業者には理解されるであろ
う。加えて、特定の状態または材料を、この発明の教示
にその中心の範囲から逸脱することなしに適合させるよ
うに、多くの修正が行なわれてもよい。したがって、こ
の発明はこの発明を実施するために企図される最良のモ
ードとして開示される特定の実施例に制限されないが、
この発明は前掲の特許請求の範囲に属するすべての実施
例を含むであろうことが意図される。
【図面の簡単な説明】
第１図は、１対のビットラインをバイアスするための先
行技術のバイアス回路の概略回路図である。 第２図は、この発明の原理に従って構成された、ｌ対の
ビットラインをバイアスするためのバイアス回路の概略
回路図である。 図において、１０は先行技術のバイアス回路、１２およ
び１４は１対のビットライン、１６はメモリセル、１８
はワードライン、２０は入カノード、２２は真のデータ
ライン、２４は補足的なデータライン、２６は入カノー
ド、３０はこの発明のバイアス回路、３２は交差結合さ
れたハーフラッチ回路、３４は入カノード、Ｎ１、Ｎ２
、Ｎ３、Ｎ４およびＮ５はＮチャネルＭＯＳトランジス
タ、Ｎ６およびＮ７は列トランジスタ、Ｍ１はバイアス
トランジスタ、Ｍ２およびＭ３はラッチトランジスタで
ある。

Claims (5)

    【特許請求の範囲】
  1. （１）メモリセルにおいてデータが書込まれかつ感知さ
    れることができる、断続メモリにおいてメモリセルと共
    に用いるためのバイアス回路であって、 ワードラインにおよび対応する第１および第２のセンス
    ノードにおいて第１および第２のビットライン（１２、
    １４）の間に結合されるメモリセル（１６）と、 そのゲートおよびドレインが電源電位（ＶＣＣ）に接続
    されるＮチャネルＭＯＳバイアストランジスタ（Ｍ１）
    と、 第１のＰチャネルＭＯＳトランジスタ（Ｍ２）および第
    ２のＰチャネルＭＯＳトランジスタ（Ｍ３）からなる交
    差結合されたハーフラッチ回路とを含み、前記第１のＰ
    チャネルトランジスタ（Ｍ２）はそのソースが前記第２
    のＰチャネルトランジスタ（Ｍ３）および前記Ｎチャネ
    ルトランジスタ（Ｍ１）に接続され、前記第１のＰチャ
    ネルトランジスタ（Ｍ２）はそのゲートが前記第２のＰ
    チャネルトランジスタ（Ｍ３）のドレインおよび前記第
    ２のビットライン（１４）に接続され、前記第２のＰチ
    ャネルトランジスタ（Ｍ３）はそのゲートが前記第１の
    Ｐチャネルトランジスタ（Ｍ２）および前記第１のビッ
    トライン（１２）に接続され、さらに 前記第１および第２のＰチャネルトランジスタ（Ｍ２、
    Ｍ３）は、電力を消費することなしに漏洩に対して補償
    するように、読出し動作の間に前記ビットラインを連続
    的にバイアスする、バイアス回路。
  2. （２）前記Ｎチャネルトランジスタ（Ｍ２）のドレイン
    は、電源電位（ＶＣＣ）以下の１つのしきい値降下に等
    しいバイアス電圧（Ｖ＿ｂ＿ｉ＿ａ＿ｓ）を供給する、
    請求項１に記載のバイアス回路。
  3. （３）メモリセルにおいてデータが書込まれかつ検出さ
    れることのできる、断続メモリにおいてメモリセルと共
    に用いるためのバイアス回路であって、 ワードラインにおよび対応する第１および第２のセンス
    ノードにおいて第１のおよび第２のビットライン（１２
    、１４）の間に結合されるメモリセル（１６）と、 そのゲートがクロック動作された信号を受けるために接
    続され、かつそのドレインが電源電位（ＶＣＣ）に接続
    されるＮチャネルＭＯＳバイアストランジスタ（Ｍ１）
    と、 第１のＰチャネルＭＯＳトランジスタ（Ｍ２）および第
    ２のＰチャネルＭＯＳトランジスタ（Ｍ３）から形成さ
    れる交差結合されたハーフラッチ回路とを結合して含み
    、前記第１のＰチャネルトランジスタ（Ｍ２）はそのソ
    ースが前記第２のＰチャネルトランジスタ（Ｍ３）のソ
    ースおよび前記Ｎチャネルトランジスタ（Ｍ１）に接続
    され、前記第１のＰチャネルトランジスタ（Ｍ２）はそ
    のゲートが前記第２のＰチャネルトランジスタ（Ｍ３）
    のドレインおよび前記第２のビットライン（１４）に接
    続され、前記第２のＰチャネルトランジスタ（Ｍ３）は
    そのゲートが前記第１のＰチャネルトランジスタ（Ｍ２
    ）のドレインおよび前記第１のビットライン（１２）に
    接続され、さらに、 それによって、前記第１および第２のＰチャネルトラン
    ジスタ（Ｍ２、Ｍ３）は、電力を消費せずに漏洩に対し
    て補償するように読出し動作の間に前記ビットラインを
    連続的にバイアスする、バイアス回路。
  4. （４）メモリセルにおいてデータが書込まれかつ検出さ
    れることができる、断続メモリにおいてメモリセルと共
    に用いるためのバイアス回路であって、 ワードラインにおよび対応する第１および第２のセンス
    ノードにおいて第１および第２のビットライン（１２、
    １４）の間に結合されるメモリセル（１６）と、 電力を消費せずに電荷のいずれの漏洩に対しても補償す
    るように、読出し動作の間に前記第１および第２のビッ
    トライン連続的にバイアスするために、前記第１および
    第２のビットラインの間に結合される手段（３０）とを
    結合して含む、バイアス回路。
  5. （５）前記第１のおよび第２のビットラインを連続的に
    バイアスするための前記手段は、ＮチャネルＭＯＳトラ
    ンジスタ（Ｍ１）および第１のＰチャネルＭＯＳトラン
    ジスタ（Ｍ２）ならびに第２のＰチャネルＭＯＳトラン
    ジスタ（Ｍ３）から形成される交差結合されたハーフラ
    ッチ回路を含む、請求項４に記載のバイアス回路。
JP2187007A 1989-07-17 1990-07-13 断続メモリにおいてメモリセルと共に用いるためのバイアス回路 Pending JPH03205693A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/380,369 US4975879A (en) 1989-07-17 1989-07-17 Biasing scheme for FIFO memories
US380,369 1989-07-17

Publications (1)

Publication Number Publication Date
JPH03205693A true JPH03205693A (ja) 1991-09-09

Family

ID=23500899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2187007A Pending JPH03205693A (ja) 1989-07-17 1990-07-13 断続メモリにおいてメモリセルと共に用いるためのバイアス回路

Country Status (3)

Country Link
US (1) US4975879A (ja)
EP (1) EP0409394A3 (ja)
JP (1) JPH03205693A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122097A (ja) * 1993-10-27 1995-05-12 Nec Corp 半導体記憶装置
US5933373A (en) * 1996-08-29 1999-08-03 Nec Corporation Semiconductor memory device having constant potential generator for clamping digit lines at constant level allowing precharge transistor to slightly turn on

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022301A (ko) * 1991-05-28 1992-12-19 김광호 반도체 기억장치
US5228106A (en) * 1991-05-30 1993-07-13 Integrated Device Technology, Inc. Track-and-regenerate amplifiers and memories using such amplifiers
WO1992022070A1 (en) * 1991-05-30 1992-12-10 Integrated Device Technology, Inc. Static memories and methods of reading static memories
FR2694826B1 (fr) * 1992-08-13 1994-09-16 Thomson Composants Militaires Circuit intégré de mémoire avec protection contre des perturbations.
US6016277A (en) * 1997-06-27 2000-01-18 Cypress Semiconductor Corporation Reference voltage generator for reading a ROM cell in an integrated RAM/ROM memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5936355B2 (ja) * 1979-12-10 1984-09-03 日本電信電話株式会社 信号電圧検出回路
US4542485A (en) * 1981-01-14 1985-09-17 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor integrated circuit
JPS58147885A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型記憶装置
GB2172761B (en) * 1985-03-18 1988-11-09 Texas Instruments Ltd Random access memory using semiconductor data storage elements
JPS61239493A (ja) * 1985-04-05 1986-10-24 Fujitsu Ltd 半導体記憶装置
JPS6240697A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd 半導体記憶装置
US4980860A (en) * 1986-06-27 1990-12-25 Texas Instruments Incorporated Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry
JPS63146293A (ja) * 1986-12-09 1988-06-18 Toshiba Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122097A (ja) * 1993-10-27 1995-05-12 Nec Corp 半導体記憶装置
US5933373A (en) * 1996-08-29 1999-08-03 Nec Corporation Semiconductor memory device having constant potential generator for clamping digit lines at constant level allowing precharge transistor to slightly turn on

Also Published As

Publication number Publication date
EP0409394A3 (en) 1992-06-03
EP0409394A2 (en) 1991-01-23
US4975879A (en) 1990-12-04

Similar Documents

Publication Publication Date Title
US5040146A (en) Static memory cell
US5966319A (en) Static memory device allowing correct data reading
JP3667700B2 (ja) 入力バッファ回路及び半導体記憶装置
JPH04319600A (ja) センス増幅器とラッチング回路との組合せ回路
JPH05325540A (ja) 半導体記憶回路
JPH0917183A (ja) 半導体記憶装置
JP2660454B2 (ja) Ｃｍｏｓプリチャージおよび等化回路
US6990034B2 (en) Static semiconductor memory device and method of controlling the same
US6215694B1 (en) Self-restoring single event upset (SEU) hardened multiport memory cell
JP2005085454A (ja) メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法
EP0306519B1 (en) Current sensing differential amplifier
KR100460141B1 (ko) 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치
US6292418B1 (en) Semiconductor memory device
US20110305073A1 (en) Semiconductor memory device
JPH03205693A (ja) 断続メモリにおいてメモリセルと共に用いるためのバイアス回路
US6798704B2 (en) High Speed sense amplifier data-hold circuit for single-ended SRAM
KR950007141B1 (ko) 의사 스태틱 ram의 제어회로
JP3357634B2 (ja) 構成可能なハーフ・ラッチによる高速シングルエンド・センシング
US7006403B2 (en) Self timed bit and read/write pulse stretchers
US6741493B1 (en) Split local and continuous bitline requiring fewer wires
KR960013401B1 (ko) 스태틱 랜덤 억세스 메모리
US20040042326A1 (en) Static semiconductor memory device and method of controlling the same
JP2937719B2 (ja) 半導体記憶装置
JPH0883491A (ja) データ読出回路
KR100378270B1 (ko) 반도체 기억 장치