JP2001332087A - センスアンプ回路 - Google Patents

センスアンプ回路

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JP2001332087A
JP2001332087A JP2000148860A JP2000148860A JP2001332087A JP 2001332087 A JP2001332087 A JP 2001332087A JP 2000148860 A JP2000148860 A JP 2000148860A JP 2000148860 A JP2000148860 A JP 2000148860A JP 2001332087 A JP2001332087 A JP 2001332087A
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line
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Tatsuya Matano
達哉 俣野
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Abstract

(57)【要約】 【課題】 電源電圧が低下しても十分なセンスマージン
を有し、消費電流が小さく、トランジスタの閾値電圧の
ばらつきの影響も軽減することができるセンスアンプ回
路を提供する。 【解決手段】 デジット線ＢＬＴ０、ＢＬＮ０間に電流
差増幅回路１０と電圧差増幅回路１５とからなるセンス
アンプ回路及びデジット線ＢＬＴ０、ＢＬＮ０をプリチ
ャージするプリチャージ回路１４が設けられている。デ
ジット線ＢＬＴ０に１個のトランジスタ８と１個のキャ
パシタ９とからなるメモリセルが接続されている。電圧
差増幅回路１５はｎチャンネルフリップフロップ１２及
びｐチャンネルフリップフロップ１３からなり、節点Ａ
０、Ｂ０が設けられている。節点Ａ０、Ｂ０はセンスア
ンプ接続回路１１を介してデジット線ＢＬＴ０、ＢＬＮ
０に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、相補のデータ線を
有する回路に組み込まれるセンスアンプ回路に関し、特
に、記憶保持動作が必要なダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭという）等に組み込まれ、電
源電圧が低くても動作し、消費電流が小さくデータの増
幅速度が速いセンスアンプ回路に関する。
【０００２】
【従来の技術】近時、半導体メモリ装置の携帯機器への
適用の広がりは、半導体メモリ装置の低電圧化を促して
いる。特に、半導体メモリ装置のなかでも、記憶保持動
作が必要なＤＲＡＭにおいては、動作電源電圧が２．５
Ｖ以下のものがある。このような低電圧化が進むＤＲＡ
Ｍにおいては、センスアンプ回路の動作マージンが大き
な問題になっている。センスアンプ回路のメモリセルか
らの初期信号電圧ΔＶｓｉｇは下記数式１で表される。
【０００３】
【数１】 ΔＶｓｉｇ＝（１／２Ｖｃｃ）／（１＋Ｃｂ／Ｃｓ） （Ｖｃｃ：動作電源電圧、Ｃｂ：ビット線容量、Ｃｓ：
メモリセル容量）
【０００４】上記数式１に示すように、動作電源電圧Ｖ
ｃｃの低下により、初期信号電圧ΔＶｓｉｇが小さくな
り、センスアンプの動作マージンが少なくなる。これに
対して、初期信号電圧ΔＶｓｉｇをセンスアンプ回路内
で大きくしてから、センス増幅する方法が提案されてい
る（Heller,L.G.,任ross-Coupled Charge-Transfer Sen
se Amplifier,祢SSCC Digest of Technical Papers,pp2
0-21,Feb.,1979（従来例１））。
【０００５】図１３（ａ）は従来例１のセンスアンプ回
路を示す回路図、（ｂ）は（ａ）のブロック図、図１４
は従来例１のセンスアンプ回路の動作を示すタイミング
チャートである。
【０００６】従来例１のセンスアンプ回路は、ｎチャン
ネルＭＯＳトランジスタからなり、トランジスタＴ５、
６からなるプリアンプ及びトランジスタＴ３、４からな
るｎチャンネルフリップフロップで構成されている。ト
ランジスタＴ３とトランジスタＴ５とのソースが接続さ
れ、ゲートがセンスアンプ内節点Ｄ２に接続されてい
る。また、トランジスタＴ４とトランジスタＴ６とのソ
ースが接続され、ゲートがセンスアンプ内節点Ｄ１に接
続されている。トランジスタＴ３及びＴ４のドレインに
センスアンプ駆動線Ｖ５が接続されている。
【０００７】トランジスタＴ５及び６のゲートに夫々キ
ャパシタＣ１を介してセンスアンプ内電位プルアップ信
号線Ｖ２が接続されている。節点Ｄ２はトランジスタＴ
４及びトランジスタＴ６の間に設けられ、この間にトラ
ンジスタＴ２のソースが接続されている。トランジスタ
Ｔ２はドレインに端子１０２が設けられており、この端
子１０２にはセンスアンプ駆動電位（以下、ＶＩとい
う）が印加される。同様に、節点Ｄ１はトランジスタＴ
３及びトランジスタＴ５の間に設けられ、この間にトラ
ンジスタＴ１のソースが接続されている。トランジスタ
Ｔ１はドレインに端子１０２が設けられており、この端
子１０２にはＶＩが印加される。
【０００８】トランジスタＴ６のドレインにデジット線
Ｄ６が接続されている。このデジット線Ｄ６はトランジ
スタＴ８及びＴ１０のソースに接続されている。トラン
ジスタＴ８のドレインは端子１０３に接続されている。
この端子１０３にはデジット線ハイ電位（以下、ＶＨと
いう）が印加される。トランジスタＴ８のゲートにはデ
ジット線プルアップ信号線Ｖ３が接続され、トランジス
タＴ１０のゲートにはデジット線プルダウン信号線Ｖ４
が接続されている。
【０００９】また、デジット線Ｄ６には１個のトランジ
スタ１００と１個のキャパシタ１０１とからなるメモリ
セルが接続され、このメモリセルにはワード線ＷＬが接
続されている。このセンスアンプ回路はＤＲＡＭに組み
込まれており、左右対称な回路構成である。トランジス
タＴ５のドレインにデジット線Ｄ５が接続され、このデ
ジット線Ｄ５に接続されるトランジスタＴ７及びＴ９及
びメモリセルの構成はデジット線Ｄ６に接続されている
ものと同じ構成なのでその説明は省略する。
【００１０】この従来例１をブロック図にすれば、図１
３（ｂ）に示すように、相補のビット線ＢＬＴ０、ＢＬ
Ｎ０に対して並列にｎチャンネルフリップフロップ１１
０、プリチャージ回路１１１及びデジット線Ｄ５、Ｄ６
をＶＨの電位にプリチャージするデジット線ＶＨプリチ
ャージ回路１１２が接続されている。そして、このプリ
チャージ回路１１１及びデジット線ＶＨプリチャージ回
路１１２の間のビット線ＢＬＴ０にトランジスタＴ５が
設けられ、ＢＬＮ０にトランジスタＴ６が設けられてお
り、トランジスタＴ５のゲートは相補のビット線ＢＬＮ
０に接続され、トランジスタＴ６のゲートはビット線Ｂ
ＬＴ０に接続されている。
【００１１】次に、従来例１の動作について説明する。
図１４に示すように、動作開始時、デジット線Ｄ５、６
はトランジスタＴ１、２及びＴ５、６を介してＧＮＤか
らＶＩ−Ｖｔｈ（トランジスタ閾値電位）へプリチャー
ジされる。ワード線ＷＬの電位がハイレベルになると、
節点Ｄ１、Ｄ２には電荷転送により、大きい電位差が発
生する。なお、ＶＩ−Ｖｔｈは約ＶＨ/２である。即
ち、デジット線Ｄ５、Ｄ６の方が節点Ｄ１、Ｄ２よりも
容量が大きい。
【００１２】そして、ワード線ＷＬが立ち上がり、デジ
ット線Ｄ６側がロウであった場合、トランジスタＴ６の
閾値電位ＶｔｈよりもトランジスタＴ６のゲート・ソー
ス電位ＶＧＳの方が大きくなり、トランジスタＴ６が導
通し、節点Ｄ２からデジット線Ｄ６へ電荷が移動する。
このとき、節点Ｄ２側では、デジット線Ｄ６と節点Ｄ２
との容量差によりワード線ＷＬの立ち上がり時に、デジ
ット線Ｄ６側に生じた電位差よりも大きな電位差が生じ
る。
【００１３】そして、センスアンププルアップ信号線Ｖ
２の電位がハイになると、キャパシタＣ１により節点Ｄ
１、Ｄ２の電位差は少なくともトランジスタＴ５及びＴ
６（ｎチャンネルトランジスタ）のＶｔｈ以上の大きさ
になる。その後、デジット線Ｄ５、Ｄ６はトランジスタ
Ｔ７、Ｔ８によりＶＨにプリチャージされ、センスアン
プ駆動線Ｖ５の電位をロウレベルにしてトランジスタＴ
３及びＴ４を導通させ、ｎチャンネルフリップフロップ
を動作させることにより、節点Ｄ１、Ｄ２及びデジット
線Ｄ５、Ｄ６の電位をハイレベル又はロウレベルに増幅
する。そして、動作終了時には、ワード線ＷＬの電位を
ロウレベル、センスアンプ駆動線Ｖ５の電位をハイレベ
ルにしてｎチャンネルフリップフロップを非導通にし、
デジット線プルダウン信号線Ｖ４の電位をハイレベルに
してデジット線Ｄ５、Ｄ６の電位をＧＮＤに引き落と
す。
【００１４】また、他の初期電圧信号をセンス増幅する
方法として、例えば、Tsukude,M.,et al.尿 １／２V to
3.3V Wide-Voltage-Range DRAM with 0.8V Array Oper
ation,祢SSCC Digest of Technical Papers,pp66-67,Fe
b.,1997（従来例２）が提案されている。図１５（ａ）
は従来例２のセンスアンプ回路を示す回路図、（ｂ）は
（ａ）のブロック図、図１６は従来例２のセンスアンプ
回路の動作を示すタイミングチャートである。
【００１５】従来例２のセンスアンプ回路は、ＣＭＯＳ
構成であり、２つのＰチャンネルフリップフロップ１２
４、１つのｎチャンネルフリップフロップ１２５、セン
スアンプ（以下、ＳＡともいう）部プリチャージトラン
ジスタＴ１３、Ｔ１４及びデジット線-ＳＡ分離トラン
ジスタＴ１１、Ｔ１２を有している。
【００１６】デジット線ＢＬＴ０に１個のトランジスタ
１２７と１個のキャパシタ１２８とからなるメモリセル
が接続されている。このトランジスタ１２７のゲートに
はワード線ＷＬが接続されている。デジット線ＢＬＴ０
に対向して相補の関係にあるデジット線ＢＬＮ０が設け
られている。このデジット線ＢＬＮ０には、デジット線
ＢＬＴ０と同様にメモリセル（図示せず）が設けられて
いる。また、デジット線ＢＬＴ０が伸びる方向にデジッ
ト線ＢＬＴ１が設けられている。このデジット線ＢＬＴ
１に対向して相補の関係にあるデジット線ＢＬＮ１が設
けられている。このデジット線ＢＬＴ０、ＢＬＴ０の間
にはデータ転送線ＩＯＴ、ＩＯＮが設けられている。こ
のデータ転送線ＩＯＴとデジット線ＢＬＴ０とはトラン
ジスタ１２５を介して接続され、データ転送線ＩＯＮと
デジット線ＢＬＮ０とはトランジスタ１２６を介して接
続されている。トランジスタ１２５、１２６のゲートに
はカラム選択線ＹＳＷが接続されている。
【００１７】また、デジット線ＢＬＴ０にトランジスタ
Ｔ１１が設けられ、デジット線ＢＬＮ０にトランジスタ
Ｔ１２が設けられている。このトランジスタＴ１１、Ｔ
１２のゲートにはデジット線接続信号線ＳＧ０が接続さ
れている。同様に、デジット線ＢＬＴ１及びデジット線
ＢＬＮ１にトランジスタＴ１５及びＴ１６が設けられて
おり、トランジスタＴ１５、Ｔ１６のゲートにはデジッ
ト線接続信号線ＳＧ１が接続されている。
【００１８】デジット線ＢＬＴ０とデジット線ＢＬＮ０
にメモリセルに隣接してトランジスタ１２０及びトラン
ジスタ１２１のソースが接続され、また、トランジスタ
１２２のソース及びドレインが接続されている。トラン
ジスタ１２０、１２１、１２２のゲートはデジット線プ
リチャージ信号線ＢＲＥＱ０が接続されている。トラン
ジスタ１２０、１２１のソースにプリチャージ線１３１
が接続されている。
【００１９】更に、デジット線ＢＬＴ０とデジット線Ｂ
ＬＮ０との間には、ｐチャンネルフリップフロップ１２
３が設けられ、デジット線ＢＬＴ０、ＢＬＮ０に接続さ
れている。このフリップフロップ１２３は電源電圧線１
３４に接続されている。トランジスタＴ１３、Ｔ１４の
ドレインが接続されている。トランジスタＴ１３、Ｔ１
４のソースに内部電源電圧線１３２が接続されている。
また、トランジスタＴ１３、Ｔ１４のゲートはセンスア
ンププリチャージ線１３３が接続されている。ｎチャン
ネルフリップフロップ１２４が設けられている。このフ
リップフロップ１２４に接地電位線ＧＮＤが接続されて
おり、また、節点Ｅ０、Ｅ１が設けられている。
【００２０】デジット線ＢＬＴ１とデジット線ＢＬＮ１
との間には、デジット線ＢＬＴ０とデジット線ＢＬＮ０
との間に設けられているように、フリップフロップ１２
３が設けられ、更にトランジスタ１２０、１２１、１２
２が設けられており、トランジスタ１２０、１２１、１
２２のゲートはデジット線プリチャージ信号線ＢＲＥＱ
１が接続されている。
【００２１】従来例２を簡略化すると、図１５（ｂ）に
示すように、デジット線ＢＬＴ０とデジット線ＢＬＮ０
との間に、ｎチャンネルフリップチップ１２４、プリチ
ャージ回路１３０及びｐチャンネルフリップフロップ１
２３が並列に接続されている。デジット線接続信号線Ｓ
Ｇに、ＧＮＤからＶＳＧの電位の信号を印加することに
より、デジット線ＢＬＴ０、ＢＬＮ０が増幅される。
【００２２】次に、従来例２の動作について説明する。
図１６に示すように、センス回路が動作を開始する前、
デジット線ＢＬＴ０、ＢＬＮ０、ＢＬＴ１、ＢＬＮ１は
デジット線プリチャージ信号線ＢＲＥＱ０、ＢＲＥＱ１
の電位がＶｃｃになり、トランジスタ１２０、１２１が
導通し、１／２Ｖｃｃの電位にプリチャージされる。ま
た、センスアンププリチャージ線１３３の電位がＶＢＯ
ＯＴになり、ＳＡ部はＶｃｃ（１＋縺jの電位にプリチ
ャージされる。そして、動作開始時に、プリチャージ線
１３３の電位がロウレベルになり、ＳＡ部プリチャージ
トランジスタＴ１３、Ｔ１４が非導通になり、ワード線
ＷＬの電位がハイレベルになり、セルデータがデジット
線ＢＬＴ０、ＢＬＮ０に出力される。そして、ＳＧ０の
電位をＶＳＧ電位に設定することにより、節点Ｅ０、Ｅ
１からデジット線ＢＬＴ０、ＢＬＮ０に電荷転送され、
節点Ｅ０、Ｅ１に大きな電位差が発生する。その後、ｎ
チャンネルフリップフロップ１２４及びｐチャンネルフ
リップフロップ１２３が動作し、節点Ｅ０、Ｅ１及びデ
ジット線ＢＬＴ０、ＢＬＮ０の電位差を増幅する。そし
て、センスアンプ回路の動作終了時には、ワード線ＷＬ
の電位がロウレベル、ＳＧ０の電位がＧＮＤレベル、プ
リチャージ線１３３の電位がハイレベルになり、各部が
プリチャージされる。
【００２３】
【発明が解決しようとする課題】しかしながら、従来例
１は、上述の如く、デジット線Ｄ５、Ｄ６をトランジス
タＴ５、６を介してＶＩ-Ｖｔｈ付近にプリチャージさ
せてから（センスアンプ内ＶＩプリチャージ）、デジッ
ト線信号量を発生させている。このため、トランジスタ
Ｔ５、６はどちらかが導通又は非導通に近い状態でデー
タ増幅を開始する。このように、従来例１では、１／２
Ｖｃｃプリチャージ方式を使用していないので、動作時
に、デジット線Ｄ５、Ｄ６をＧＮＤからＶＨレベルまで
引き上げるので消費電流が大きくなる。また、デジット
線Ｄ５、Ｄ６のプリチャージ動作又は電荷転送によりプ
リ増幅するプリアンプ動作が長いこと及びデータハイ側
を充電してからデータロウ側をセンス増幅すること等に
より、データ読み出しが遅くなるという問題点がある。
【００２４】一方、従来例２は、１／２Ｖｃｃの電位に
プリチャージされたデジット線ＢＬＴ０、ＢＬＮ０、Ｂ
ＬＴ１、ＢＬＮ１からデジット線信号量を発生させる。
そして、トランジスタＴ１１、Ｔ１２のゲート電位を適
切に設定されたＶＳＧ電位に引き上げることにより、ト
ランジスタＴ１１、１２はどちらかが導通又は非導通に
近い状態でデータ増幅を開始する。即ち、従来例２は１
／２Ｖｃｃプリチャージ方式を使用しており、消費電流
は従来例１に比べて小さくなる。しかし、センスアンプ
を駆動するための内部電源電位ＶＳＧ、Ｖｃｃ（１＋縺
jを増やさなければならない。更にｎチャンネルトラン
ジスタの両隣にｐチャンネルトランジスタを配置するた
め、ｎウェル分離分の面積が増える。また、内部電源電
位ＶＳＧレベルの精密な制御を必要とするため、トラン
ジスタにおけるＶＳＧ−Ｖｔｈのばらつきの影響を受け
やすくデジット線信号量が減少してしまう虞があるとい
う問題点がある。
【００２５】また、上述の従来例１及び２はいずれもト
ランジスタを閾値電圧付近で動作させることにより、電
荷転送によるデータ増幅を行う必要がある。
【００２６】本発明はかかる問題点に鑑みてなされたも
のであって、電源電圧が低下しても十分なセンスマージ
ンを有し、消費電流が小さく、トランジスタの閾値電圧
のばらつきの影響も軽減することができるセンスアンプ
回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】本願請求項１の発明に係
るセンスアンプ回路は、半導体メモリ装置の相補データ
線の信号差を増幅するセンスアンプ回路において、前記
相補データ線に流れる電流の差を電圧差に変換し、この
電圧差を論理レベルに増幅し、前記相補データ線へ前記
論理レベルを書き戻すことを特徴とする。
【００２８】本願請求項１に係る発明においては、相補
データ線に流れる電流の差を電圧差に変換し、この電圧
差を論理レベルに増幅した後、相補データ線にハイ又は
ロウレベルの電位を書き戻しているので、半導体メモリ
装置の動作電圧が低下しデータ線のデータ信号量が小さ
くなっても、十分なデータ信号量を得ることができる。
【００２９】本願請求項２の発明に係るセンスアンプ回
路は、半導体メモリ装置の相補データ線の信号差を増幅
するセンスアンプ回路において、前記相補データ線の電
位差による前記相補データ線へ流れる電流の差を利用し
て相補データ線の電位差を増幅する電流差増幅回路と、
前記電流差増幅回路に接続され、増幅された電位差が出
力される１対の節点と、前記節点に接続され前記節点の
電位差を論理レベルに増幅する電圧差増幅回路と、前記
節点に接続され前記電流差増幅回路から前記相補データ
線に電流を流すプリチャージ回路と、前記節点と前記相
補データ線とに接続され前記節点と前記相補データ線と
を導通又は非導通させるセンスアンプ接続回路とを有す
ることを特徴とする。
【００３０】本願請求項２に係る発明においては、プリ
チャージ回路により、信号差（電位差）が付いた相補デ
ータ線へ電流を流し、相補データ線における電流差を利
用して電流差増幅回路により、節点から相補データ線へ
電荷転送を行い、相補データ線の電位差を増幅し、この
節点に大きなデータ信号量を発生させる。そして、この
電位差を電圧差増幅回路により更に論理レベルに増幅し
た後、センスアンプ接続回路により節点と相補データ線
とを導通させ、相補データ線にハイ又はロウの電位を印
加してデータを書き込む。このため、半導体メモリ装置
の電源電圧が低下し、相補データ線の信号差が小さくな
っても節点に十分なデータ信号量を発生させることがで
き、相補データ線の電位差を高速に増幅することができ
る。
【００３１】前記センスアンプ回路において、例えば、
前記電流差増幅回路は、前記相補データ線の一方にソー
スが接続され前記節点の一方にドレインが接続され前記
節点の他方にゲートが接続された第１トランジスタと、
前記相補データ線の他方にソースが接続され前記節点の
他方にドレインが接続され前記節点の一方にゲートが接
続された第２トランジスタとを有し、前記プリチャージ
回路は、前記節点の一方にドレインが接続され前記節点
のプリチャージ電源線にソースが接続されプリチャージ
活性化信号が入力される活性化信号線にゲートが接続さ
れた第３トランジスタと、前記節点の他方にドレインが
接続され前記節点のプリチャージ電源線にソースが接続
されプリチャージ活性化信号が入力される活性化信号線
にゲートが接続された第４トランジスタと、前記各節点
にソース又はドレインが接続されプリチャージ活性化信
号が入力される活性化信号線にゲートが接続された第５
トランジスタとを有し、前記電圧差増幅回路は、前記節
点の一方にドレインが接続されセンスアンプロウ側駆動
線にソースが接続され前記節点の他方にゲートが接続さ
れた第６トランジスタと、前記節点の他方にドレインが
接続され前記センスアンプロウ側駆動線にソースが接続
され前記節点の一方にゲートが接続された第７トランジ
スタとを有するセンスアンプロウ側増幅回路と、前記節
点の一方にドレインが接続されセンスアンプハイ側駆動
線にソースが接続され前記節点の他方にゲートが接続さ
れた第８トランジスタと、前記節点の他方にドレインが
接続され前記センスアンプハイ側駆動線にソースが接続
され前記節点の一方にゲートが接続された第９トランジ
スタとを有するセンスアンプハイ側増幅回路とを有し、
前記センスアンプ接続回路は前記相補データ線と前記節
点とを接続又は非接続させる第１０トランジスタ及び第
１１トランジスタを有するものである。
【００３２】また、前記センスアンプ回路において、例
えば、前記電流差増幅回路は、前記相補データ線の一方
にソースが接続され前記節点の一方にドレインが接続さ
れ前記節点の他方にゲートが接続された第１トランジス
タと、前記相補データ線の他方にソースが接続され前記
節点の他方にドレインが接続され前記節点の一方にゲー
トが接続された第２トランジスタとを有し、前記プリチ
ャージ回路は、前記節点の一方にドレインが接続され前
記節点のプリチャージ電源線にソースが接続されプリチ
ャージ活性化信号が入力される活性化信号線にゲートが
接続された第３トランジスタと、前記節点の他方にドレ
インが接続され前記節点のプリチャージ電源線にソース
が接続されプリチャージ活性化信号が入力される活性化
信号線にゲートが接続された第４トランジスタと、前記
各節点にソース又はドレインが接続されプリチャージ活
性化信号が入力される活性化信号線にゲートが接続され
た第５トランジスタとを有し、前記電圧差増幅回路は、
前記節点の一方にドレインが接続され、センスアンプロ
ウ側駆動線にソースが接続され前記節点の他方にゲート
が接続された第１２トランジスタと、前記節点の他方に
ドレインが接続され前記センスアンプロウ側駆動線にソ
ースが接続され前記節点の一方にゲートが接続された第
１３トランジスタとを有するセンスアンプロウ側増幅回
路と、一端がリストア駆動信号線に接続された第１及び
第２カップリング容量と、前記節点の一方にドレインが
接続され前記第１カップリング容量の他端にソースが接
続されゲートに電源電圧線が接続された第１４トランジ
スタと、前記節点の他方にドレインが接続され前記第２
カップリング容量の他端にソースが接続されゲートに前
記電源電圧線が接続された第１５トランジスタと、セン
スアンプハイ側駆動線にドレインが接続され前記相補デ
ータ線の一方にソースが接続され前記第１カップリング
容量の他端にゲートが接続された第１６トランジスタ
と、前記センスアンプハイ側駆動線にドレインが接続さ
れ前記相補データ線の他方にソースが接続され前記第２
カップリング容量の他端にゲートが接続された第１７ト
ランジスタとを有するリストア回路とを有し、前記セン
スアンプ接続回路は前記相補データ線と前記節点とを接
続又は非接続させる第１０トランジスタ及び第１１トラ
ンジスタを有するものである。
【００３３】前記センスアンプ接続回路は、例えば、前
記電圧差増幅回路により、前記節点の電位差を論理レベ
ルに増幅した後、前記相補データ線と前記節点とを導通
させるものである。
【００３４】また、前記センスアンプ接続回路は、前記
電圧差増幅回路により、前記節点の電位を論理レベルに
増幅した後、前記相補データ線のうち、電位が低い側の
相補データ線の電位をロウレベルにして電位が高い側の
相補データ線の電位を更に増幅させて前記節点と導通さ
せることができる。
【００３５】更に、前記センスアンプ接続回路は、前記
電圧差増幅回路により、前記節点の電位を論理レベルに
増幅した後、一方の前記節点と一方の前記相補データ線
とを導通させ、その後、他方の前記節点と他方の前記相
補データ線とを導通させることが好ましい。
【００３６】更にまた、前記半導体メモリ装置の電源電
圧の半分の電位に前記相補データ線を昇圧させる昇圧回
路を有することが好ましい。
【００３７】
【発明の実施の形態】以下、本発明の実施例に係るセン
スアンプ回路について添付の図面を参照して詳細に説明
する。図１は本発明の第１の実施例に係るセンスアンプ
回路が組み込まれた半導体メモリ装置を示す回路図、図
２は第１の実施例のセンスアンプを示すブロック図、図
３は本実施例の半導体メモリ装置の動作を示すタイミン
グチャートである。
【００３８】本実施例においては、デジット線ＢＬＴ０
に１個のトランジスタ８と１個のキャパシタ９とからな
るメモリセルが接続されている。このトランジスタ８は
ゲートにワード線ＷＬが接続されている。デジット線Ｂ
ＬＴ０に対向して相補関係にある相補のデジット線ＢＬ
Ｎ０が設けられている。このデジット線ＢＬＮ０には、
デジット線ＢＬＴ０と同様にメモリセル（図示せず）が
設けられている。また、デジット線ＢＬＴ０が伸びる方
向にデジット線ＢＬＴ１が設けられている。このデジッ
ト線ＢＬＴ１に対向して相補の関係にある相補のデジッ
ト線ＢＬＮ１が設けられている。このデジット線ＢＬＴ
０、ＢＬＴ０の間にはデータ転送線ＩＯＴ、ＩＯＮが設
けられている。このデータ転送線ＩＯＴとデジット線Ｂ
ＬＴ０とはトランジスタ６を介して接続され、データ転
送線ＩＯＮとデジット線ＢＬＮ０とはトランジスタ７を
介して接続されている。トランジスタ６、７のゲートに
はカラム選択線ＹＳＷが接続されている。
【００３９】また、デジット線ＢＬＴ０にトランジスタ
４が接続され、デジット線ＢＬＮ０にトランジスタ５が
接続されている。このトランジスタ４、５のゲートには
デジット線接続信号線ＴＧＬが接続されている。同様
に、デジット線ＢＬＴ１及びデジット線ＢＬＮ１にトラ
ンジスタ４及び５が設けられており、トランジスタ４、
５のゲートにはデジット線接続信号線ＴＧＲが接続され
ている。
【００４０】デジット線ＢＬＴ０とデジット線ＢＬＮ０
との間には、メモリセルに隣接してトランジスタ１及び
トランジスタ２の各ソースがデジット線ＢＬＴ０、ＢＬ
Ｎ０に接続され、これに隣接してトランジスタ３がデジ
ット線ＢＬＴ０、ＢＬＮ０に接続されている。トランジ
スタ１、２、３のゲートはデジット線プリチャージ信号
線ＰＤＬＬが接続されている。トランジスタ１、２は電
位が１／２Ｖｃｃであるプリチャージ線２０が接続され
ている。
【００４１】更に、デジット線ＢＬＴ０とデジット線Ｂ
ＬＮ０との間には、電流差増幅回路１０と電圧差増幅回
路１５とからなるセンスアンプ回路が設けられており、
これには電位を増幅するセンスアンプ内相補節点Ａ０、
Ｂ０が設けられている。電流差増幅回路１０はトランジ
スタＮ１、Ｎ２からなる。この電流差増幅回路１０にお
いては、トランジスタＮ１はデジット線ＢＬＴ０にソー
ス側が接続され、ドレインがセンスアンプ内相補節点Ａ
０に接続されセンスアンプ内相補節点Ｂ０にゲートが接
続されており、同様にトランジスタＮ２はデジット線Ｂ
ＬＮ０にソースが接続され、ドレインがセンスアンプ内
相補節点Ｂ０に接続されセンスアンプ内相補節点Ａ０に
ゲートが接続されている。
【００４２】この電流差増幅回路１０に隣接してトラン
ジスタＮ３、Ｎ４からなるｎチャンネルフリップフロッ
プ１２（センスアンプロウ側増幅回路）が設けられてい
る。フリップフロップ１２においては、トランジスタＮ
３は節点Ａ０にドレインが接続され、センスアンプロウ
側駆動線ＳＡＮにソースが接続され、節点Ｂ０にゲート
が接続されており、同様にトランジスタＮ４は節点Ｂ０
にドレインが接続され、センスアンプロウ側駆動線ＳＡ
Ｎにソースが接続され、節点Ａ０にゲートが接続されて
いる。即ち、ｎチャンネルフリップフロップ１２は電流
差増幅回路１０に接続されている。また、このフリップ
フロップ１２は節点Ａ０、Ｂ０に夫々センスアンプ接続
回路１１を介してデジット線ＢＬＴ０、ＢＬＮ０に接続
されている。このセンスアンプ接続回路１１はトランジ
スタＮ５、Ｎ６からなる。そして、トランジスタＮ５、
Ｎ６の各ゲートにはセンスアンプ信号線ＴＧＭが接続さ
れている。このセンスアンプ信号線ＴＧＭの電位がハイ
になると、センスアンプ接続回路１１により節点Ａ０、
Ｂ０はデジット線ＢＬＴ０、ＢＬＮ０に導通される。
【００４３】フリップフロップ１２に隣接してプリチャ
ージ回路１４が設けられている。このプリチャージ回路
１４は３個のトランジスタＰ３、Ｐ４、Ｐ５からなり、
トランジスタＰ４はドレインが節点Ａ０に接続され、ソ
ースが電源電圧線２１に接続され、ゲートがセンスアン
プ内プリチャージ信号線ＰＳＡに接続されており、トラ
ンジスタＰ５はドレインが節点Ｂ０に接続され、ソース
が電源電圧線２１に接続され、ゲートがセンスアンプ内
プリチャージ信号線ＰＳＡに接続されている。また、ト
ランジスタＰ３は節点Ａ０、Ｂ０の夫々にソース又はド
レインが接続され、ゲートがセンスアンプ内プリチャー
ジ信号線ＰＳＡに接続されている。
【００４４】このプリチャージ回路１４に隣接してｐチ
ャンネルフリップフロップ１３（センスアンプハイ側増
幅回路）が設けられている。このフリップフロップ１３
はトランジスタＰ１、Ｐ２からなり、トランジスタＰ１
はドレインが節点Ａ０に接続され、ソースがセンスアン
プハイ側駆動線ＳＡＰに接続され、ゲートが節点Ｂ０に
接続されており、同様にトランジスタＰ１はドレインが
節点Ｂ０に接続され、ソースがセンスアンプハイ側駆動
線ＳＡＰに接続され、ゲートが節点Ａ０に接続されてい
る。これらのｎチャンネルフリップフロップ１２及びｐ
チャンネルフリップフロップ１３から電圧差増幅回路１
５が構成される。
【００４５】本実施例を簡略化すると、図２に示すよう
に、デジット線ＢＬＴ０とデジット線ＢＬＮ０との間
に、電流差増幅回路１０と電圧差増幅回路１５とからな
るセンスアンプ回路３０が設けられている。
【００４６】次に、本実施例の動作について説明する。
動作開始時、デジット線プリチャージ信号線ＰＤＬＬの
電位をロウレベル（ＧＮＤレベル）にし、デジット線プ
リチャージを停止する。センスアンプハイ側駆動線ＳＡ
Ｐ及びセンスアンプロウ側駆動線ＳＡＮの電位をＶｃｃ
レベルにし、デジット線接続信号線ＴＧＲも電位をロウ
レベル（ＧＮＤレベル）にし、デジット線接続信号線Ｔ
ＧＬの電位を昇圧電位（以下、ＶＢＯＯＴという）レベ
ルにする。センスアンプ信号線ＴＧＭの電位をロウレベ
ル（ＧＮＤレベル）にしてトランジスタＮ５、６を非導
通にし、センスアンプ内プリチャージ信号線ＰＳＡの電
位をロウレベル（ＧＮＤレベル）にしてトランジスタＰ
３、４、５を導通させることにより、トランジスタＮ
１、２を介してデジット線ＢＬＴ０、ＢＬＮ０へ電流が
等しく流れる。
【００４７】次に、ワード線ＷＬの電位をハイレベル
（ＶＢＯＯＴレベル）にし、センスアンプ内プリチャー
ジ信号線ＰＳＡの電位をハイレベル（Ｖｃｃレベル）に
し、プリチャージ回路１４をオフにし、メモリセルから
デジット線ＢＬＴ０、ＢＬＮ０へデータ転送を行う。こ
のとき、デジット線ＢＬＴ０、ＢＬＮ０を流れる電流は
微小な値であり、ワード線ＷＬの電位がハイレベルとな
り、プリチャージ信号線ＰＳＡの電位がロウレベルとな
りプリチャージ回路１４がオンの状態の期間が多少重な
ってもメモリセルのデータをすぐに消してしまう電流値
ではない。
【００４８】そして、メモリセルからのデータにより、
デジット線ＢＬＴ０、ＢＬＮ０間に電位差が生じ、節点
Ａ０、Ｂ０からデジット線ＢＬＴ０、ＢＬＮ０へ流れる
電流に微小な差が生じる。電流差増幅回路１０はこの微
小な電流差を利用して節点Ａ０、Ｂ０に大きな電圧差を
発生させる。
【００４９】例えば、デジット線ＢＬＮ０がロウの場
合、節点Ａ０からデジット線ＢＬＴ０へ流れる電流より
も節点Ｂ０からデジット線ＢＬＮ０へ流れる電流の方が
大きくなる。このため、節点Ｂ０の電位は引き抜かれた
電荷量に比例してどんどん小さくなる。この節点Ｂ０の
電位が小さくなることは、センスアンプ内節点Ａ０、Ｂ
０の容量に対するデジット線の容量比が大きいほどこの
効果は顕著になる。そして、節点Ｂ０の電位が低くなる
と、Ｂ０の電位がゲート入力されているトランジスタＮ
１では電流量がどんどん低下し、節点Ａ０の電位が殆ど
下がらなくなる。これは、デジット線ＢＬＴ０がロウの
場合も同様に、節点Ａ０の電位が低くなると、Ａ０の電
位がゲート入力されているトランジスタＮ２では電流量
がどんどん低下し、節点Ｂ０の電位が殆ど下がらなくな
る。このようにして微小な電流差を電位差に変換する。
これにより、データ増幅信号を得ることができる。
【００５０】このように、節点Ａ０、Ｂ０間に大きな電
位差（データ増幅信号）が発生した後、センスアンプロ
ウ側駆動線ＳＡＮの電位をＧＮＤレベルにし、センスア
ンプハイ側駆動線ＳＡＰの電位をＶｃｃにすることによ
り、トランジスタＮ３、Ｎ４及びトランジスタＰ１、Ｐ
２が導通し、電圧差増幅回路１５のｎチャンネルフリッ
プフロップ１２及びｐチャンネルフリップフロップ１３
が動作する。これにより、節点Ａ０、Ｂ０の電位差が論
理レベルまで増幅される。ここで、電位差を論理レベル
に増幅するとは、各節点Ａ０、Ｂ０の電位をハイ又はロ
ウと判別できるレベルに節点Ａ０、Ｂ０の電位差を拡大
することをいう。この場合、ハイ側の節点Ａ０の電位を
Ｖｃｃにし、ロウ側の節点Ｂ０の電位をＧＮＤにする。
【００５１】その後、センスアンプ接続信号線ＴＧＭの
電位をハイレベル（ＶＢＯＯＴレベル）にし、トランジ
スタＮ５、Ｎ６を導通させ、センスアンプ接続回路１１
により電圧差増幅回路１５とデジット線ＢＬＴ０、ＢＬ
Ｎ０とを接続し、ハイ側のデジット線ＢＬＴ０の電位を
Ｖｃｃにし、ロウ側のデジット線ＢＬＮ０の電位をＧＮ
Ｄにする。このように、センスが終了し、十分にデジッ
ト線ＢＬＴ０、ＢＬＮ０の電位がハイ又はロウレベルに
なった段階でデータはデジット線ＢＬＴ０、ＢＬＮ０に
書き戻されている。
【００５２】動作終了時には、ワード線ＷＬの電位をロ
ウレベル、センスアンプハイ側駆動線ＳＡＰ及びセンス
アンプロウ側駆動線ＳＡＮの電位を１／２Ｖｃｃ並びに
センスアンプ接続信号線ＴＧＭ、デジット線接続信号線
ＴＧＬ及びＴＧＲの電位をＶｃｃレベルにして、各部を
１／２Ｖｃｃの電位にプリチャージする。
【００５３】本実施例のセンスアンプにおいては、電流
差増幅回路１０のトランジスタＮ１、Ｎ２にトランジス
タ閾値電圧Ｖｔｈのばらつきがあり、デジット線ＢＬＴ
０、ＢＬＮ０に閾値電圧Ｖｔｈのばらつきに応じた電位
差が生じても、トランジスタＮ１、Ｎ２から流れる電流
をほぼ同じにしてから、即ち、各トランジスタＮ１、Ｎ
２のＶＧＳ−Ｖｔｈレベルをほぼ等しい電位レベルにし
てから、ワード線ＷＬの電位をあげることができるの
で、閾値電圧Ｖｔｈのばらつきの影響を軽減できる。
【００５４】また、フリップフロップ１２、１３におい
て、トランジスタＮ３、Ｎ４及びトランジスタＰ１、Ｐ
２の閾値電圧Ｖｔｈにばらつきが生じていても、節点Ａ
０、Ｂ０にはプリアンプ動作により大きな電位差が生じ
ているので十分なセンスマージンが確保できる。更に、
トランジスタＮ１、Ｎ２から流れる電流値が揃えば、特
にデジット線ＢＬＴ０、ＢＬＮ０の電位レベルをＶｃｃ
−Ｖｔｈレベル付近まで充電する必要がない。このた
め、電流差増幅回路１０でのプリアンプ動作にかかる時
間を短くすることができる。
【００５５】このように、本実施例においては、必ずし
もトランジスタを閾値電圧付近で動作させる必要はな
く、デジット線ＢＬＴ０、ＢＬＮ０に発生したデジット
信号量に対し、電流差増幅回路１０から相補のデジット
線ＢＬＴ０、ＢＬＮ０に流れる微小電流差により電流差
増幅回路１０内でデータ増幅が開始される。そして、電
流差増幅回路１０内で得られたデータ増幅信号を電圧差
増幅回路１５により、更に論理レベルに増幅して、デジ
ット線ＢＬＴ０、ＢＬＮ０にハイ又はロウのデータを書
き込むことができる。
【００５６】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例に係るセンスアンプ
回路が組み込まれた半導体メモリ装置を示す回路図、図
５は本実施例の半導体メモリ装置の動作を示すタイミン
グチャートである。なお、図１乃至３に示す第１の実施
例と同一の構成物には同一の符号を付してその詳細な説
明は省略する。
【００５７】本実施例は、第１の実施例をオープン形デ
ジット線に対して適用したものであり、第１の実施例と
比較して、デジット線ＢＬＴ１、ＢＬＮ１がなく、デジ
ット線接続信号線ＴＧＬ、ＴＧＲがなく、それに伴いト
ランジスタ４、５がなく、更にデジット線ＢＬＴ１、Ｂ
ＬＮ１間に設けられたトランジスタ１、２、３がない点
が異なり、それ以外の構成は第１の実施例と同様の構成
である。
【００５８】次に、本実施例の動作について説明する。
節点Ａ０、Ｂ０の電位差をセンス増幅するまでは第１の
実施例の動作と同じであるので、その説明は省略する。
本実施例においては、図５に示すように、その後、セン
スアンプ接続信号線ＴＧＭの電位をＶｃｃに引き上げ、
デジット線ＢＬＴ０、ＢＬＮ０のロウ側の電荷を引き抜
いてから、センスアンプ接続信号線ＴＧＭの電位をＶＢ
ＯＯＴレベルにして、デジット線ＢＬＴ０、ＢＬＮ０の
ハイ側の増幅を行う。これにより、デジット線ＢＬＴ
０、ＢＬＮ０は電位差が拡大されハイ又はロウになる。
そして、動作終了時は、第１の実施例と同様にして終了
する。
【００５９】本実施例においては、デジット線ＢＬＴ
０、ＢＬＮ０のロウ側の電位をＧＮＤレベル付近に確定
した後、デジット線ＢＬＴ０、ＢＬＮ０のハイ側の電位
を充電する。即ち、デジット線ＢＬＴ０、ＢＬＮ０のど
ちらかの電位を確定させた後に、残りのデジット線ＢＬ
Ｔ０、ＢＬＮ０のデータを増幅するので、センス開始時
のデジット線中間電位で発生するセンスアンプハイ側駆
動線ＳＡＰからセンスアンプロウ側駆動線ＳＡＮへ抜け
る電流、つまりセンスアンプ回路内の貫通電流を減らす
ことができるので、消費電流を小さくすることができ
る。このため、センス動作時の消費電流を小さくしセン
スアンプ回路内のトランジスタの閾値電圧Ｖｔｈのばら
つきによるデジット線ＢＬＴ０、ＢＬＮ０のデータ信号
量の損失を軽減することができる。
【００６０】また、本実施例においては、デジット線Ｂ
ＬＴ０、ＢＬＮ０のハイ側の電位を確定した後、デジッ
ト線ＢＬＴ０、ＢＬＮ０のロウ側の電位を確定させても
よい。
【００６１】図６は本発明の第１の実施例のセンスアン
プ回路のプリチャージ回路の変形例を示す回路図であ
る。上述の第１の実施例においては、プリチャージ回路
１４を構成するｐチャンネルトランジスタＰ３、Ｐ４、
Ｐ５に変えてｎチャンネルトランジスタＮ１８、Ｎ１
９、Ｎ２０からなるものとすることができる。この場
合、基本動作は第１の実施例と同じであるが、センスア
ンプ内プリチャージ信号線ＰＳＡの電位がハイレベル
（ＶＢＯＯＴ）ではなく、ロウレベル（ＧＮＤ）の逆相
の電位で動く点が相違する。
【００６２】図７は本発明の第１の実施例に係るセンス
アンプ回路のセンスアンプ接続回路の変形例を示す回路
図である。上述の第１の実施例においては、センスアン
プ接続回路１１を構成するトランジスタをｎチャンネル
トランジスタＮ５、Ｎ６からｐチャンネルトランジスタ
Ｐ６、Ｐ７に変えることができる。本実施例の基本動作
は、第１の実施例と同様であるが、センスアンプ内接続
信号線ＴＧＭの電位がハイレベル（Ｖｃｃ）ではなく、
ロウレベル（ＶＮＢ）の電位の逆相の信号で動く点が異
なる。なお、このＶＮＢとは、ｐチャンネルトランジス
タＰ６、Ｐ７をＧＮＤレベルで導通させることができる
負電圧のことである。
【００６３】また、図７に示すセンスアンプ接続回路１
１は第２の実施例に適用することもできる。この場合に
おいても、基本動作は、第２の実施例と同様であるが、
第２の実施例において、センスアンプ接続信号線ＴＧＭ
の電位を一時、Ｖｃｃレベルにするのに対し、センスア
ンプ接続信号線ＴＧＭの電位を一時、ＧＮＤレベルにし
てデジット線ＢＬＴ０、ＢＬＮ０のハイ側を十分にチャ
ージし、ハイ側の電位を確定してから、センスアンプ接
続信号線ＴＧＭの電位をＶＮＢに引き落とす。このよう
に、本変形例ではセンスアンプ接続信号線ＴＧＭの電位
を一時、ＧＮＤレベルとすることができるので、センス
開始時の消費電流を小さくすることができる。
【００６４】次に、本発明の第３の実施例について説明
する。図８は本発明の第３の実施例に係るセンスアンプ
回路が組み込まれた半導体メモリ装置を示す回路図、図
９は本実施例の半導体メモリ装置の動作を示すタイミン
グチャートである。なお、図１乃至３に示す第１の実施
例と同一の構成物には同一の符号を付してその詳細な説
明は省略する。
【００６５】本実施例は、第１の実施例と比較してセン
スアンプ接続回路１１の構成が異なり、それ以外の構成
は第１の実施例と同様である。本実施例のセンスアンプ
接続回路１１はｎチャンネルトランジスタＮ１０、Ｎ１
１、Ｎ１２、Ｎ１３からなる。トランジスタＮ１０、Ｎ
１１のゲートにセンスアンプ接続信号線ＴＧＭＬが接続
され、トランジスタＮ１２、Ｎ１３のゲートにセンスア
ンプ接続信号線ＴＧＭＲが接続されている。
【００６６】本実施例においては、基本動作は第１の実
施例１と同様である。但し、第１の実施例では電圧差増
幅回路１５からデジット線ＢＬＴ０、ＢＬＮ０へのデー
タ書き込みは、センスアンプ接続信号線ＴＧＭ及びデジ
ット線接続信号線ＴＧＬ、ＴＧＲの電位をハイレベルに
し、トランジスタＮ５、Ｎ６及びトランジスタ４、５を
導通させてトランスファーゲートの２段を介して行われ
ている。しかし、本実施例ではトランスファーゲートと
して、デジット線接続信号線ＴＧＬ、ＴＧＲの電位によ
り制御されるトランジスタ４、５の他にセンスアンプ接
続信号線ＴＧＭＬの電位により制御されるセンスアンプ
接続回路１１であるトランスファーゲートを設けること
により、電圧差増幅回路１５からデジット線ＢＬＴ０、
ＢＬＮ０へのデータ書き込みを１段のみのトランスファ
ーゲートを介して行えるようにしている。これにより、
データの書き込みを更に速くすることができる。
【００６７】次に、本実施例の動作について説明する。
節点Ａ０、Ｂ０をセンス増幅するまでは第１の実施例の
動作と同じであるので、その説明は省略する。本実施例
においては、図９に示すように、その後、センスアンプ
接続信号線ＴＧＭＬの電位をＶＢＯＯＴレベルにして、
デジット線ＢＬＴ０、ＢＬＮ０のハイ側の増幅を行う。
これにより、デジット線ＢＬＴ０、ＢＬＮ０の電位がハ
イ又はロウの電位まで増幅される。また、動作終了時も
第１の実施例と同様である。また、プリチャージ回路１
４を上述の図６に示すプリチャージ回路１４とすること
ができる。
【００６８】次に、本発明の第４の実施例ついて説明す
る。図１０は本発明の第４の実施例に係るセンスアンプ
回路が組み込まれた半導体メモリ装置を示す回路図、図
１１は本実施例の半導体メモリ装置の動作を示すタイミ
ングチャートである。なお、図１乃至３に示す第１の実
施例と同一の構成物には同一の符号を付してその詳細な
説明は省略する。
【００６９】本実施例は、第１の実施例と比較して、電
圧差増幅回路１５を構成するｐチャンネルフリップフロ
ップ１３の変わりにｎチャンネルトランジスタＮ１４、
Ｎ１５、Ｎ１６、Ｎ１７とキャパシタＣ１１、Ｃ１２と
からなり、節点Ｃ０、Ｄ０を有するリストア回路１３ａ
が設けられ、また、プリチャージ回路１４ａがｎチャン
ネルトランジスタＮ７、Ｎ８、Ｎ９により構成されてい
る点が異なり、それ以外の構成は第１の実施例と同様で
ある。
【００７０】このリストア回路１３ａにおいては、キャ
パシタＣ１１、Ｃ１２（カップリング容量）の一端がプ
ルアップ駆動信号線ＲＥＳ（リストア駆動信号線）に接
続されている。トランジスタＮ１６はキャパシタＣ１１
の他端にゲートが接続され、ソースがデジット線ＢＬＴ
０に接続され、ドレインがセンスアンプハイ側駆動線Ｓ
ＡＰに接続されている。同様にトランジスタＮ１４はキ
ャパシタＣ１２の他端にゲートが接続され、ソースがデ
ジット線ＢＬＮ０に接続され、ドレインがセンスアンプ
ハイ側駆動線ＳＡＰに接続されている。また、キャパシ
タＣ１１とトランジスタＮ１６との間に節点Ｃ０が設け
られ、キャパシタＣ１２とトランジスタＮ１４との間に
節点Ｄ０が設けられている。
【００７１】トランジスタＮ１７はソースが節点Ｃ０に
接続され、ドレインが節点Ａ０に接続され、ゲートが電
源電圧線２２に接続されている。同様にトランジスタＮ
１５はソースが節点Ｄ０に接続され、ドレインが節点Ｂ
０に接続され、ゲートが電源電圧線２２に接続されてい
る。電源電圧線２２にはＶｃｃが印加されている。
【００７２】次に、本実施例の動作について説明する。
先ず、動作開始前、第１の実施例と同様に節点Ａ０、Ｂ
０及びデジット線ＢＬＴ０、ＢＬＮ０の電位は１／２Ｖ
ｃｃにプリチャージされている。動作開始時、デジット
線プリチャージ信号線ＰＤＬＬの電位をロウレベル（Ｇ
ＮＤレベル）にし、デジット線プリチャージを停止す
る。次に、センスアンプハイ側駆動線ＳＡＰ及びセンス
アンプロウ側駆動線ＳＡＮの電位をＶｃｃレベルにし、
デジット線接続信号線ＴＧＲも電位をロウレベル（ＧＮ
Ｄレベル）にし、デジット線接続信号線ＴＧＬの電位を
ＶＢＯＯＴレベルにする。センスアンプ信号線ＴＧＭの
電位をロウレベル（ＧＮＤレベル）としてトランジスタ
Ｎ５、６を非導通にし、センスアンプ内プリチャージ信
号線ＰＳＡの電位をハイレベル（ＶＢＯＯＴレベル）と
し、トランジスタＮ７、８、９を導通させることによ
り、トランジスタＮ１、２を介してデジット線ＢＬＴ
０、ＢＬＮ０へ電流が等しく流れる。
【００７３】そして、ワード線ＷＬの電位をハイレベル
（ＶＢＯＯＴレベル）にし、センスアンプ内プリチャー
ジ信号線ＰＳＡの電位をロウレベルにし、プリチャージ
回路１４ａをオフにしてメモリセルからデジット線ＢＬ
Ｔ０、ＢＬＮ０へデータ転送を行う。そして、メモリセ
ルからのデータにより、デジット線デジット線ＢＬＴ
０、ＢＬＮ０間に電位差が生じ、節点Ａ０、Ｂ０からデ
ジット線デジット線ＢＬＴ０、ＢＬＮ０へ流れる電流に
差が生じる。トランジスタＮ１、２からなる電流差増幅
回路１０は、上述の如く、この電流差を利用して節点Ａ
０、Ｂ０に大きな電圧差を発生させる。
【００７４】このように節点Ａ０、Ｂ０間に大きな電位
差が発生した後、センスアンプロウ側駆動線ＳＡＮの電
位をロウレベルにし、電圧差増幅回路１５のｎチャンネ
ルフリップフロップ１２を動作させて節点Ａ０、Ｂ０の
電位差を増幅し、節点Ａ０の電位をＶｃｃ、節点Ｂ０の
電位をＧＮＤにする。そして、節点Ａ０、Ｂ０の電位は
トランジスタＮ１７、１５を介して節点Ｃ０、Ｄ０にそ
れぞれ伝達される。
【００７５】ここで、トランジスタＮ１７、Ｎ１５のゲ
ートに入力される電圧Ｖｃｃ１は１／２Ｖｃｃ＋ＶＴ?
Ｖｃｃ１?Ｖｃｃ内の範囲の固定電圧でよい。なお、Ｖ
ＴはトランジスタＮ１７、１５の閾値電圧である。節点
Ａ０の電位がＶｃｃよりも少し低めの電圧で節点Ｂ０が
ＧＮＤに増幅されている場合、節点Ｃ０の電位はＶｃｃ
１−ＶＴ位であり、節点Ｄ０の電位はＧＮＤレベルとな
っている。そして、プルアップ駆動信号線ＲＥＳの電位
をハイ（Ｖｃｃレベル）にすると、キャパシタＣ１１、
Ｃ１２を介して節点Ｃ０、Ｄ０の電位が引き上げられ
る。すると、トランジスタＮ１５が完全に導通され、節
点Ｄ０の電位はＧＮＤレベルに固定されたままになる。
一方、トランジスタＮ１７がほぼ非導通状態であるた
め、節点Ｃ０の電位は少なくともＶｃｃ＋ＶＴ以上の電
位に達し、トランジスタＮ１６を導通させる。これによ
り、デジット線ＢＬＴ０がハイレベルにチャージが開始
される。この場合、センスアンプ接続信号線ＴＧＭの電
位をハイにしたときに、接点Ｃ０の電位がデジット線Ｂ
ＬＴ０へ抜けてしまわないように、センスアンプ接続信
号線ＴＧＭの電位をロウにしたまま、デジット線ＢＬＴ
０をハイに十分チャージする。
【００７６】その後、センスアンプ接続信号線ＴＧＭの
電位をハイ（ＶＢＯＯＴレベル）にして、各デジット線
ＢＬＴ０、ＢＬＮ０にデータを書き込み、各デジット線
ＢＬＴ０、ＢＬＮ０の増幅を行う。動作終了時には、ワ
ード線ＷＬの電位をロウレベル、センスアンプハイ側駆
動線ＳＡＰ及びセンスアンプロウ側駆動線ＳＡＮの電位
を１／２Ｖｃｃ並びにセンスアンプ接続信号線ＴＧＭ、
デジット線接続信号線ＴＧＬ及びＴＧＲの電位をＶｃｃ
レベル、そして、プルアップ駆動信号線ＲＥＳの電位を
ＧＮＤレベルとして各部を１／２Ｖｃｃの電位にプリチ
ャージする。
【００７７】本実施例のセンスアンプ回路は、電流差増
幅回路１０等の基本動作は第１の実施例と同じである
が、電圧差増幅回路１５を全てｎチャンネルトランジス
タ及びキャパシタで構成し、動作させていることが大き
な特徴である。即ち、本実施例のセンスアンプ回路は、
ｐチャンネルトランジスタを使わないため、ｎウェルの
分離領域が必要なくなり、センスアンプ部の面積を縮小
することができる。
【００７８】図１２は本実施例の半導体メモリ装置の他
の動作を示すタイミングチャートである。本実施例にお
いては、上述の動作以外にも節点Ｃ０、Ｄ０の電位が確
定した後、第２の実施例と同様にして、センスアンプ接
続信号線ＴＧＭの電位をＶｃｃに引き上げ、デジット線
ＢＬＴ０、ＢＬＮ０のロウ側の電荷を引き抜きつつデジ
ット線ＢＬＴ０、ＢＬＮ０をハイに十分チャージしてか
ら、センスアンプ接続信号線ＴＧＭの電位をハイ（ＶＢ
ＯＯＴレベル）にし、各デジット線ＢＬＴ０、ＢＬＮ０
の電位を増幅してもよい。
【００７９】なお、本発明は、フォールディッド（ｆｏ
ｌｄｅｄ）型デジット線構成に適用したが、オープン
（ｏｐｅｎ）型デジット線構成にも容易に適用できる。
また、上述のいずれの実施例も半導体メモリ装置（ＤＲ
ＡＭ）のセンスアンプに適用しているが、本発明はこれ
に限定されるものではなく、一般の相補データ線を使用
したデータ増幅回路にも適用可能である。
【００８０】
【発明の効果】以上詳述したように本願請求項１に係る
本発明によれば、相補データ線に流れる電流の差を電圧
差に変換し、この電圧差を論理レベルに増幅した後、相
補データ線にハイ又はロウレベルの電位を印加してデー
タを書き戻すことにより、半導体メモリ装置の動作電圧
が低下しデータ線のデータ信号量が小さくなっても、十
分なデータ信号量を得ることができる。
【００８１】また、本願請求項２に係る発明によれば、
プリチャージ回路により、データの信号差を有する相補
データ線へ電流を流し、相補データ線に流れる電流の差
を利用して電流差増幅回路により、相補データ線の電位
差を増幅し節点に大きな電位差を発生させる。そして、
この電位差を電圧差増幅回路により更に論理レベルに増
幅した後、センスアンプ接続回路により節点と相補デー
タ線とを導通させ、相補データ線に電位を印加しハイ又
はロウのデータを書き込む。このため、半導体メモリ装
置の電源電圧が低下し、相補データ線の信号差が小さく
なっても節点に十分なデータ信号量を発生させることが
でき、相補データ線の電位差を高速に増幅することがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るセンスアンプ回路
が組み込まれた半導体メモリ装置を示す回路図である。
【図２】第１の実施例のセンスアンプを示すブロック図
である。
【図３】本実施例の半導体メモリ装置の動作を示すタイ
ミングチャートである。
【図４】本発明の第２の実施例に係るセンスアンプ回路
が組み込まれた半導体メモリ装置を示す回路図である。
【図５】本実施例の半導体メモリ装置の動作を示すタイ
ミングチャートである。
【図６】本発明の第１の実施例のセンスアンプ回路のプ
リチャージ回路の変形例を示す回路図である。
【図７】本発明の第１の実施例に係るセンスアンプ回路
のセンスアンプ接続回路の変形例を示す回路図である。
【図８】本発明の第３の実施例に係るセンスアンプ回路
が組み込まれた半導体メモリ装置を示す回路図である。
【図９】本実施例の半導体メモリ装置の動作を示すタイ
ミングチャートである。
【図１０】本発明の第４の実施例に係るセンスアンプ回
路が組み込まれた半導体メモリ装置を示す回路図であ
る。
【図１１】本実施例の半導体メモリ装置の動作を示すタ
イミングチャートである。
【図１２】本実施例の半導体メモリ装置の他の動作を示
すタイミングチャートである。
【図１３】（ａ）は従来例１のセンスアンプ回路を示す
回路図、（ｂ）は（ａ）のブロック図である。
【図１４】従来例１のセンスアンプ回路の動作を示すタ
イミングチャートである。
【図１５】（ａ）は従来例２のセンスアンプ回路を示す
回路図、（ｂ）は（ａ）のブロック図である。
【図１６】従来例２のセンスアンプ回路の動作を示すタ
イミングチャートである。
【符号の説明】
１、２、３、４、５、６、７、８、１００；トランジス
タ １０；電流差増幅回路 １１；センスアンプ接続回路 １２、１２４；ｎチャンネルフリップフロップ １３、１２３；ｐチャンネルフリップフロップ １３ａ；リストア回路 １４、１４ａ、１３０；プリチャージ回路 １５；電圧差増幅回路 ２０；プリチャージ線 ２１、２２；電源電圧線 １１１；プリチャージ回路 ＷＬ；ワード線 ＢＬＴ０、ＢＬＴ１、Ｄ５；デジット線 ＢＬＮ０、ＢＬＮ１、Ｄ６；相補のデジット線 ＹＳＷ；カラム選択線 ＳＡＰ；センスアンプハイ側駆動線 ＳＡＮ；センスアンプロウ側駆動線 ＩＯＴ、ＩＯＮ；データ転送線 ＰＤＬＬ、ＰＤＬＲ、ＢＲＥＱ０、ＢＲＥＱ１；デジッ
ト線プリチャージ信号線 ＴＧＬ、ＴＧＲ、ＳＧ０、ＳＧ１；デジット線接続信号
線 ＰＳＡ；センスアンプ内プリチャージ信号線 ＴＧＭ、ＴＧＭＬ、ＴＧＭＲ；センスアンプ接続信号線 ＲＥＳ；プルアップ駆動信号線 Ｖ１；センスアンププリチャージ信号線 Ｖ２；センスアンプ内電位プルアップ信号線 Ｖ３；デジット線プルアップ信号線 Ｖ４；デジット線プルダウン信号線 Ｖ５；センスアンプ駆動線 Ａ０、Ｂ０、Ｃ０、Ｄ０、Ｄ１、Ｄ２、Ｅ０、Ｅ１；節
点 Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７；ｎチャン
ネルトランジスタ Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７；ｎチャン
ネルトランジスタ Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７；ｐチャン
ネルトランジスタ Ｃ１１、Ｃ１２、Ｃ１、９、１０１；キャパシタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年３月１日（２００１．３．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】トランジスタＴ５及びＴ６のゲートに夫々
キャパシタＣ１を介してセンスアンプ内電位プルアップ
信号線Ｖ２が接続されている。節点Ｄ２はトランジスタ
Ｔ４及びトランジスタＴ６の間に設けられ、この間にト
ランジスタＴ２のソースが接続されている。トランジス
タＴ２はドレインに端子１０２が設けられており、この
端子１０２にはセンスアンプ駆動電位（以下、ＶＩとい
う）が印加される。同様に、節点Ｄ１はトランジスタＴ
３及びトランジスタＴ５の間に設けられ、この間にトラ
ンジスタＴ１のソースが接続されている。トランジスタ
Ｔ１はドレインに端子１０２が設けられており、この端
子１０２にはＶＩが印加される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、デジット線Ｄ６には１個のトランジ
スタ１００と１個のキャパシタ１０１とからなるメモリ
セルが接続され、このメモリセルにはワード線ＷＬが接
続されている。このセンスアンプ回路はＤＲＡＭに組み
込まれており、左右対称な回路構成である。トランジス
タＴ５のドレインにデジット線Ｄ５が接続され、このデ
ジット線Ｄ５に接続されるトランジスタＴ７及びＴ９並
びにメモリセルの構成はデジット線Ｄ６に接続されてい
るものと同じ構成なのでその説明は省略する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】次に、従来例１の動作について説明する。
図１４に示すように、動作開始時、デジット線Ｄ５、Ｄ
６はトランジスタＴ１、Ｔ２及びＴ５、Ｔ６を介してＧ
ＮＤからＶＩ−Ｖｔｈ（トランジスタ閾値電位）へプリ
チャージされる。ワード線ＷＬの電位がハイレベルにな
ると、節点Ｄ１、Ｄ２には電荷転送により、大きい電位
差が発生する。なお、ＶＩ−Ｖｔｈは約ＶＨ/２であ
る。即ち、デジット線Ｄ５、Ｄ６の方が節点Ｄ１、Ｄ２
よりも容量が大きい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】デジット線ＢＬＴ０に１個のトランジスタ
１２７と１個のキャパシタ１２８とからなるメモリセル
が接続されている。このトランジスタ１２７のゲートに
はワード線ＷＬが接続されている。デジット線ＢＬＴ０
に対向して相補の関係にあるデジット線ＢＬＮ０が設け
られている。このデジット線ＢＬＮ０には、デジット線
ＢＬＴ０と同様にメモリセル（図示せず）が設けられて
いる。また、デジット線ＢＬＴ０が伸びる方向にデジッ
ト線ＢＬＴ１が設けられている。このデジット線ＢＬＴ
１に対向して相補の関係にあるデジット線ＢＬＮ１が設
けられている。このデジット線ＢＬＴ０、ＢＬＴ１の間
にはデータ転送線ＩＯＴ、ＩＯＮが設けられている。こ
のデータ転送線ＩＯＴとデジット線ＢＬＴ０とはトラン
ジスタ１２５を介して接続され、データ転送線ＩＯＮと
デジット線ＢＬＮ０とはトランジスタ１２６を介して接
続されている。トランジスタ１２５、１２６のゲートに
はカラム選択線ＹＳＷが接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】更に、デジット線ＢＬＴ０とデジット線Ｂ
ＬＮ０との間には、ｐチャンネルフリップフロップ１２
３が設けられ、デジット線ＢＬＴ０、ＢＬＮ０に接続さ
れている。このフリップフロップ１２３は電源電圧線１
３４に接続されている。トランジスタＴ１３、Ｔ１４の
ドレインがデジット線ＢＬＴ０、ＢＬＮ０に接続されて
いる。トランジスタＴ１３、Ｔ１４のソースに内部電源
電圧線１３２が接続されている。また、トランジスタＴ
１３、Ｔ１４のゲートはセンスアンププリチャージ線１
３３が接続されている。また、デジット線ＢＬＴ０とデ
ジット線ＢＬＮ０との間にｎチャンネルフリップフロッ
プ１２４が設けられている。このフリップフロップ１２
４は接地電位線ＧＮＤに接続されており、また、節点Ｅ
０、Ｅ１が設けられている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【発明が解決しようとする課題】しかしながら、従来例
１は、上述の如く、デジット線Ｄ５、Ｄ６をトランジス
タＴ５、Ｔ６を介してＶＩ-Ｖｔｈ付近にプリチャージ
させてから（センスアンプ内ＶＩプリチャージ）、デジ
ット線信号量を発生させている。このため、トランジス
タＴ５、Ｔ６はどちらかが導通又は非導通に近い状態で
データ増幅を開始する。このように、従来例１では、１
／２Ｖｃｃプリチャージ方式を使用していないので、動
作時に、デジット線Ｄ５、Ｄ６をＧＮＤからＶＨレベル
まで引き上げるので消費電流が大きくなる。また、デジ
ット線Ｄ５、Ｄ６のプリチャージ動作又は電荷転送によ
りプリ増幅するプリアンプ動作が長いこと及びデータハ
イ側を充電してからデータロウ側をセンス増幅すること
等により、データ読み出しが遅くなるという問題点があ
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】本実施例においては、デジット線ＢＬＴ０
に１個のトランジスタ８と１個のキャパシタ９とからな
るメモリセルが接続されている。このトランジスタ８は
ゲートにワード線ＷＬが接続されている。デジット線Ｂ
ＬＴ０に対向して相補関係にある相補のデジット線ＢＬ
Ｎ０が設けられている。このデジット線ＢＬＮ０には、
デジット線ＢＬＴ０と同様にメモリセル（図示せず）が
設けられている。また、デジット線ＢＬＴ０が伸びる方
向にデジット線ＢＬＴ１が設けられている。このデジッ
ト線ＢＬＴ１に対向して相補の関係にある相補のデジッ
ト線ＢＬＮ１が設けられている。このデジット線ＢＬＴ
０、ＢＬＴ１の間にはデータ転送線ＩＯＴ、ＩＯＮが設
けられている。このデータ転送線ＩＯＴとデジット線Ｂ
ＬＴ０とはトランジスタ６を介して接続され、データ転
送線ＩＯＮとデジット線ＢＬＮ０とはトランジスタ７を
介して接続されている。トランジスタ６、７のゲートに
はカラム選択線ＹＳＷが接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】次に、本実施例の動作について説明する。
動作開始時、デジット線プリチャージ信号線ＰＤＬＬの
電位をロウレベル（ＧＮＤレベル）にし、デジット線プ
リチャージを停止する。センスアンプハイ側駆動線ＳＡ
Ｐ及びセンスアンプロウ側駆動線ＳＡＮの電位をＶｃｃ
レベルにし、デジット線接続信号線ＴＧＲも電位をロウ
レベル（ＧＮＤレベル）にし、デジット線接続信号線Ｔ
ＧＬの電位を昇圧電位（以下、ＶＢＯＯＴという）レベ
ルにする。センスアンプ信号線ＴＧＭの電位をロウレベ
ル（ＧＮＤレベル）にしてトランジスタＮ５、Ｎ６を非
導通にし、センスアンプ内プリチャージ信号線ＰＳＡの
電位をロウレベル（ＧＮＤレベル）にしてトランジスタ
Ｐ３、Ｐ４、Ｐ５を導通させることにより、トランジス
タＮ１、Ｎ２を介してデジット線ＢＬＴ０、ＢＬＮ０へ
電流が等しく流れる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】また、フリップフロップ１２、１３におい
て、トランジスタＮ３、Ｎ４及びトランジスタＰ１、Ｐ
２の閾値電圧Ｖｔｈにばらつきが生じていても、節点Ａ
０、Ｂ０にはプリアンプ動作により大きな電位差が生じ
ているので十分なセンスマージンを確保できる。更に、
トランジスタＮ１、Ｎ２から流れる電流値が揃えば、特
にデジット線ＢＬＴ０、ＢＬＮ０の電位レベルをＶｃｃ
−Ｖｔｈレベル付近まで充電する必要がない。このた
め、電流差増幅回路１０でのプリアンプ動作にかかる時
間を短くすることができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】本実施例においては、基本動作は第１の実
施例と同様である。但し、第１の実施例では電圧差増幅
回路１５からデジット線ＢＬＴ０、ＢＬＮ０へのデータ
書き込みは、センスアンプ接続信号線ＴＧＭＲ、ＴＧＭ
Ｌ及びデジット線接続信号線ＴＧＬ、ＴＧＲの電位をハ
イレベルにし、トランジスタＮ５、Ｎ６及びトランジス
タ４、５を導通させてトランスファーゲートの２段を介
して行われている。しかし、本実施例ではトランスファ
ーゲートとして、デジット線接続信号線ＴＧＬ、ＴＧＲ
の電位により制御されるトランジスタ４、５の他にセン
スアンプ接続信号線ＴＧＭＬの電位により制御されるセ
ンスアンプ接続回路１１であるトランスファーゲートを
設けることにより、電圧差増幅回路１５からデジット線
ＢＬＴ０、ＢＬＮ０へのデータ書き込みを１段のみのト
ランスファーゲートを介して行えるようにしている。こ
れにより、データの書き込みを更に速くすることができ
る。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】次に、本実施例の動作について説明する。
先ず、動作開始前、第１の実施例と同様に節点Ａ０、Ｂ
０及びデジット線ＢＬＴ０、ＢＬＮ０の電位は１／２Ｖ
ｃｃにプリチャージされている。動作開始時、デジット
線プリチャージ信号線ＰＤＬＬの電位をロウレベル（Ｇ
ＮＤレベル）にし、デジット線プリチャージを停止す
る。次に、センスアンプハイ側駆動線ＳＡＰ及びセンス
アンプロウ側駆動線ＳＡＮの電位をＶｃｃレベルにし、
デジット線接続信号線ＴＧＲも電位をロウレベル（ＧＮ
Ｄレベル）にし、デジット線接続信号線ＴＧＬの電位を
ＶＢＯＯＴレベルにする。センスアンプ信号線ＴＧＭの
電位をロウレベル（ＧＮＤレベル）としてトランジスタ
Ｎ５、Ｎ６を非導通にし、センスアンプ内プリチャージ
信号線ＰＳＡの電位をハイレベル（ＶＢＯＯＴレベル）
とし、トランジスタＮ７、Ｎ８、Ｎ９を導通させること
により、トランジスタＮ１、Ｎ２を介してデジット線Ｂ
ＬＴ０、ＢＬＮ０へ電流が等しく流れる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】このように節点Ａ０、Ｂ０間に大きな電位
差が発生した後、センスアンプロウ側駆動線ＳＡＮの電
位をロウレベルにし、電圧差増幅回路１５のｎチャンネ
ルフリップフロップ１２を動作させて節点Ａ０、Ｂ０の
電位差を増幅し、節点Ａ０の電位をＶｃｃ、節点Ｂ０の
電位をＧＮＤにする。そして、節点Ａ０、Ｂ０の電位は
トランジスタＮ１７、Ｎ１５を介して節点Ｃ０、Ｄ０に
それぞれ伝達される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正内容】
【００７５】この場合、トランジスタＮ１７、Ｎ１５の
ゲートに入力される電圧Ｖｃｃ１は１／２Ｖｃｃ＋ＶＴ
≦Ｖｃｃ１≦Ｖｃｃ内の範囲の固定電圧でよい。なお、
ＶＴはトランジスタＮ１７、Ｎ１５の閾値電圧である。
節点Ａ０の電位がＶｃｃよりも少し低めの電圧で節点Ｂ
０がＧＮＤに増幅されている場合、節点Ｃ０の電位はＶ
ｃｃ１−ＶＴ位であり、節点Ｄ０の電位はＧＮＤレベル
となっている。そして、プルアップ駆動信号線ＲＥＳの
電位をハイ（Ｖｃｃレベル）にすると、キャパシタＣ１
１、Ｃ１２を介して節点Ｃ０、Ｄ０の電位が引き上げら
れる。すると、トランジスタＮ１５が完全に導通され、
節点Ｄ０の電位はＧＮＤレベルに固定されたままにな
る。一方、トランジスタＮ１７がほぼ非導通状態である
ため、節点Ｃ０の電位は少なくともＶｃｃ＋ＶＴ以上の
電位に達し、トランジスタＮ１６を導通させる。これに
より、デジット線ＢＬＴ０がハイレベルにチャージが開
始される。この場合、センスアンプ接続信号線ＴＧＭの
電位をハイにしたときに、接点Ｃ０の電位がデジット線
ＢＬＴ０へ抜けてしまわないように、センスアンプ接続
信号線ＴＧＭの電位をロウにしたまま、デジット線ＢＬ
Ｔ０をハイに十分チャージする。
【手続補正書】
【提出日】平成１３年５月２２日（２００１．５．２
２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】従来例２のセンスアンプ回路は、ＣＭＯＳ
構成であり、２つのＰチャンネルフリップフロップ１２
３、１つのｎチャンネルフリップフロップ１２４、セン
スアンプ（以下、ＳＡともいう）部プリチャージトラン
ジスタＴ１３、Ｔ１４及びデジット線-ＳＡ分離トラン
ジスタＴ１１、Ｔ１２を有している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】デジット線ＢＬＴ０に１個のトランジスタ
１２７と１個のキャパシタ１２８とからなるメモリセル
が接続されている。このトランジスタ１２７のゲートに
はワード線ＷＬが接続されている。デジット線ＢＬＴ０
に対向して相補の関係にあるデジット線ＢＬＮ０が設け
られている。このデジット線ＢＬＮ０には、デジット線
ＢＬＴ０と同様にメモリセル（図示せず）が設けられて
いる。また、デジット線ＢＬＴ０が伸びる方向にデジッ
ト線ＢＬＴ１が設けられている。このデジット線ＢＬＴ
１に対向して相補の関係にあるデジット線ＢＬＮ１が設
けられている。このデジット線ＢＬＴ０、ＢＬＮ０の間
にはデータ転送線ＩＯＴ、ＩＯＮが設けられている。こ
のデータ転送線ＩＯＴとデジット線ＢＬＴ０とはトラン
ジスタ１２５を介して接続され、データ転送線ＩＯＮと
デジット線ＢＬＮ０とはトランジスタ１２６を介して接
続されている。トランジスタ１２５、１２６のゲートに
はカラム選択線ＹＳＷが接続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】また、前記センスアンプ接続回路は、前記
電圧差増幅回路により、前記節点の電位差を論理レベル
に増幅した後、前記相補データ線のうち、電位が低い側
の相補データ線の電位をロウレベルにして電位が高い側
の相補データ線の電位を更に増幅させて前記節点と導通
させることができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】更に、前記センスアンプ接続回路は、前記
電圧差増幅回路により、前記節点の電位差を論理レベル
に増幅した後、一方の前記節点と一方の前記相補データ
線とを導通させ、その後、他方の前記節点と他方の前記
相補データ線とを導通させることが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】本実施例においては、デジット線ＢＬＴ０
に１個のトランジスタ８と１個のキャパシタ９とからな
るメモリセルが接続されている。このトランジスタ８は
ゲートにワード線ＷＬが接続されている。デジット線Ｂ
ＬＴ０に対向して相補関係にある相補のデジット線ＢＬ
Ｎ０が設けられている。このデジット線ＢＬＮ０には、
デジット線ＢＬＴ０と同様にメモリセル（図示せず）が
設けられている。また、デジット線ＢＬＴ０が伸びる方
向にデジット線ＢＬＴ１が設けられている。このデジッ
ト線ＢＬＴ１に対向して相補の関係にある相補のデジッ
ト線ＢＬＮ１が設けられている。このデジット線ＢＬＴ
０、ＢＬＮ０の間にはデータ転送線ＩＯＴ、ＩＯＮが設
けられている。このデータ転送線ＩＯＴとデジット線Ｂ
ＬＴ０とはトランジスタ６を介して接続され、データ転
送線ＩＯＮとデジット線ＢＬＮ０とはトランジスタ７を
介して接続されている。トランジスタ６、７のゲートに
はカラム選択線ＹＳＷが接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】メモリセルに隣接してトランジスタ１及び
トランジスタ２の各ソースがデジット線ＢＬＴ０、ＢＬ
Ｎ０に接続され、これに隣接してトランジスタ３がデジ
ット線ＢＬＴ０、ＢＬＮ０に接続されている。トランジ
スタ１、２、３のゲートはデジット線プリチャージ信号
線ＰＤＬＬが接続されている。トランジスタ１、２は電
位が１／２Ｖｃｃであるプリチャージ線２０が接続され
ている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】この電流差増幅回路１０に隣接してトラン
ジスタＮ３、Ｎ４からなるｎチャンネルフリップフロッ
プ１２（センスアンプロウ側増幅回路）が設けられてい
る。フリップフロップ１２においては、トランジスタＮ
３は節点Ａ０にドレインが接続され、センスアンプロウ
側駆動線ＳＡＮにソースが接続され、節点Ｂ０にゲート
が接続されており、同様にトランジスタＮ４は節点Ｂ０
にドレインが接続され、センスアンプロウ側駆動線ＳＡ
Ｎにソースが接続され、節点Ａ０にゲートが接続されて
いる。即ち、ｎチャンネルフリップフロップ１２は電流
差増幅回路１０に接続されている。また、このフリップ
フロップ１２は節点Ａ０、Ｂ０に夫々センスアンプ接続
回路１１を介してデジット線ＢＬＴ０、ＢＬＮ０に接続
されている。このセンスアンプ接続回路１１はトランジ
スタＮ５、Ｎ６からなる。そして、トランジスタＮ５、
Ｎ６の各ゲートにはセンスアンプ接続信号線ＴＧＭが接
続されている。このセンスアンプ接続信号線ＴＧＭの電
位がハイになると、センスアンプ接続回路１１により節
点Ａ０、Ｂ０はデジット線ＢＬＴ０、ＢＬＮ０に導通さ
れる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】このプリチャージ回路１４に隣接してｐチ
ャンネルフリップフロップ１３（センスアンプハイ側増
幅回路）が設けられている。このフリップフロップ１３
はトランジスタＰ１、Ｐ２からなり、トランジスタＰ１
はドレインが節点Ａ０に接続され、ソースがセンスアン
プハイ側駆動線ＳＡＰに接続され、ゲートが節点Ｂ０に
接続されており、同様にトランジスタＰ２はドレインが
節点Ｂ０に接続され、ソースがセンスアンプハイ側駆動
線ＳＡＰに接続され、ゲートが節点Ａ０に接続されてい
る。これらのｎチャンネルフリップフロップ１２及びｐ
チャンネルフリップフロップ１３から電圧差増幅回路１
５が構成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】次に、本実施例の動作について説明する。
動作開始時、デジット線プリチャージ信号線ＰＤＬＬの
電位をロウレベル（ＧＮＤレベル）にし、デジット線プ
リチャージを停止する。センスアンプハイ側駆動線ＳＡ
Ｐ及びセンスアンプロウ側駆動線ＳＡＮの電位をＶｃｃ
レベルにし、デジット線接続信号線ＴＧＲも電位をロウ
レベル（ＧＮＤレベル）にし、デジット線接続信号線Ｔ
ＧＬの電位を昇圧電位（以下、ＶＢＯＯＴという）レベ
ルにする。センスアンプ接続信号線ＴＧＭの電位をロウ
レベル（ＧＮＤレベル）にしてトランジスタＮ５、Ｎ６
を非導通にし、センスアンプ内プリチャージ信号線ＰＳ
Ａの電位をロウレベル（ＧＮＤレベル）にしてトランジ
スタＰ３、Ｐ４、Ｐ５を導通させることにより、トラン
ジスタＮ１、Ｎ２を介してデジット線ＢＬＴ０、ＢＬＮ
０へ電流が等しく流れる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】次に、本実施例の動作について説明する。
先ず、動作開始前、第１の実施例と同様に節点Ａ０、Ｂ
０及びデジット線ＢＬＴ０、ＢＬＮ０の電位は１／２Ｖ
ｃｃにプリチャージされている。動作開始時、デジット
線プリチャージ信号線ＰＤＬＬの電位をロウレベル（Ｇ
ＮＤレベル）にし、デジット線プリチャージを停止す
る。次に、センスアンプハイ側駆動線ＳＡＰ及びセンス
アンプロウ側駆動線ＳＡＮの電位をＶｃｃレベルにし、
デジット線接続信号線ＴＧＲも電位をロウレベル（ＧＮ
Ｄレベル）にし、デジット線接続信号線ＴＧＬの電位を
ＶＢＯＯＴレベルにする。センスアンプ接続信号線ＴＧ
Ｍの電位をロウレベル（ＧＮＤレベル）としてトランジ
スタＮ５、Ｎ６を非導通にし、センスアンプ内プリチャ
ージ信号線ＰＳＡの電位をハイレベル（ＶＢＯＯＴレベ
ル）とし、トランジスタＮ７、Ｎ８、Ｎ９を導通させる
ことにより、トランジスタＮ１、Ｎ２を介してデジット
線ＢＬＴ０、ＢＬＮ０へ電流が等しく流れる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】そして、ワード線ＷＬの電位をハイレベル
（ＶＢＯＯＴレベル）にし、センスアンプ内プリチャー
ジ信号線ＰＳＡの電位をロウレベルにし、プリチャージ
回路１４ａをオフにしてメモリセルからデジット線ＢＬ
Ｔ０、ＢＬＮ０へデータ転送を行う。そして、メモリセ
ルからのデータにより、デジット線ＢＬＴ０、ＢＬＮ０
間に電位差が生じ、節点Ａ０、Ｂ０からデジット線ＢＬ
Ｔ０、ＢＬＮ０へ流れる電流に差が生じる。トランジス
タＮ１、２からなる電流差増幅回路１０は、上述の如
く、この電流差を利用して節点Ａ０、Ｂ０に大きな電圧
差を発生させる。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置の相補データ線の信号
    差を増幅するセンスアンプ回路において、前記相補デー
    タ線に流れる電流の差を電圧差に変換し、この電圧差を
    論理レベルに増幅し、前記相補データ線へ前記論理レベ
    ルを書き戻すことを特徴とするセンスアンプ回路。
  2. 【請求項２】 半導体メモリ装置の相補データ線の信号
    差を増幅するセンスアンプ回路において、前記相補デー
    タ線の電位差による前記相補データ線へ流れる電流の差
    を利用して相補データ線の電位差を増幅する電流差増幅
    回路と、前記電流差増幅回路に接続され、増幅された電
    位差が出力される１対の節点と、前記節点に接続され前
    記節点の電位差を論理レベルに増幅する電圧差増幅回路
    と、前記節点に接続され前記電流差増幅回路から前記相
    補データ線に電流を流すプリチャージ回路と、前記節点
    と前記相補データ線とに接続され前記節点と前記相補デ
    ータ線とを導通又は非導通させるセンスアンプ接続回路
    とを有することを特徴とするセンスアンプ回路。
  3. 【請求項３】 前記電流差増幅回路は、前記相補データ
    線の一方にソースが接続され前記節点の一方にドレイン
    が接続され前記節点の他方にゲートが接続された第１ト
    ランジスタと、前記相補データ線の他方にソースが接続
    され前記節点の他方にドレインが接続され前記節点の一
    方にゲートが接続された第２トランジスタとを有し、前
    記プリチャージ回路は、前記節点の一方にドレインが接
    続され前記節点のプリチャージ電源線にソースが接続さ
    れプリチャージ活性化信号が入力される活性化信号線に
    ゲートが接続された第３トランジスタと、前記節点の他
    方にドレインが接続され前記節点のプリチャージ電源線
    にソースが接続されプリチャージ活性化信号が入力され
    る活性化信号線にゲートが接続された第４トランジスタ
    と、前記各節点にソース又はドレインが接続されプリチ
    ャージ活性化信号が入力される活性化信号線にゲートが
    接続された第５トランジスタとを有し、前記電圧差増幅
    回路は、前記節点の一方にドレインが接続されセンスア
    ンプロウ側駆動線にソースが接続され前記節点の他方に
    ゲートが接続された第６トランジスタと、前記節点の他
    方にドレインが接続され前記センスアンプロウ側駆動線
    にソースが接続され前記節点の一方にゲートが接続され
    た第７トランジスタとを有するセンスアンプロウ側増幅
    回路と、前記節点の一方にドレインが接続されセンスア
    ンプハイ側駆動線にソースが接続され前記節点の他方に
    ゲートが接続された第８トランジスタと、前記節点の他
    方にドレインが接続され前記センスアンプハイ側駆動線
    にソースが接続され前記節点の一方にゲートが接続され
    た第９トランジスタとを有するセンスアンプハイ側増幅
    回路とを有し、前記センスアンプ接続回路は前記相補デ
    ータ線と前記節点とを接続又は非接続させる第１０トラ
    ンジスタ及び第１１トランジスタを有することを特徴と
    する請求項２に記載のセンスアンプ回路。
  4. 【請求項４】 前記電流差増幅回路は、前記相補データ
    線の一方にソースが接続され前記節点の一方にドレイン
    が接続され前記節点の他方にゲートが接続された第１ト
    ランジスタと、前記相補データ線の他方にソースが接続
    され前記節点の他方にドレインが接続され前記節点の一
    方にゲートが接続された第２トランジスタとを有し、前
    記プリチャージ回路は、前記節点の一方にドレインが接
    続され前記節点のプリチャージ電源線にソースが接続さ
    れプリチャージ活性化信号が入力される活性化信号線に
    ゲートが接続された第３トランジスタと、前記節点の他
    方にドレインが接続され前記節点のプリチャージ電源線
    にソースが接続されプリチャージ活性化信号が入力され
    る活性化信号線にゲートが接続された第４トランジスタ
    と、前記各節点にソース又はドレインが接続されプリチ
    ャージ活性化信号が入力される活性化信号線にゲートが
    接続された第５トランジスタとを有し、前記電圧差増幅
    回路は、前記節点の一方にドレインが接続され、センス
    アンプロウ側駆動線にソースが接続され前記節点の他方
    にゲートが接続された第１２トランジスタと、前記節点
    の他方にドレインが接続され前記センスアンプロウ側駆
    動線にソースが接続され前記節点の一方にゲートが接続
    された第１３トランジスタとを有するセンスアンプロウ
    側増幅回路と、一端がリストア駆動信号線に接続された
    第１及び第２カップリング容量と、前記節点の一方にド
    レインが接続され前記第１カップリング容量の他端にソ
    ースが接続されゲートに電源電圧線が接続された第１４
    トランジスタと、前記節点の他方にドレインが接続され
    前記第２カップリング容量の他端にソースが接続されゲ
    ートに前記電源電圧線が接続された第１５トランジスタ
    と、センスアンプハイ側駆動線にドレインが接続され前
    記相補データ線の一方にソースが接続され前記第１カッ
    プリング容量の他端にゲートが接続された第１６トラン
    ジスタと、前記センスアンプハイ側駆動線にドレインが
    接続され前記相補データ線の他方にソースが接続され前
    記第２カップリング容量の他端にゲートが接続された第
    １７トランジスタとを有するリストア回路とを有し、前
    記センスアンプ接続回路は前記相補データ線と前記節点
    とを接続又は非接続させる第１０トランジスタ及び第１
    １トランジスタを有することを特徴とする請求項２に記
    載のセンスアンプ回路。
  5. 【請求項５】 前記センスアンプ接続回路は、前記電圧
    差増幅回路により、前記節点の電位差を論理レベルに増
    幅した後、前記相補データ線と前記節点とを導通させる
    ことを特徴とする請求項２乃至４のいずれか１項に記載
    のセンスアンプ回路。
  6. 【請求項６】 前記センスアンプ接続回路は、前記電圧
    差増幅回路により、前記節点の電位を論理レベルに増幅
    した後、前記相補データ線のうち、電位が低い側の相補
    データ線の電位をロウレベルにして電位が高い側の相補
    データ線の電位を更に増幅させて前記節点と導通させる
    ことを特徴とする請求項２乃至４のいずれか１項に記載
    のセンスアンプ回路。
  7. 【請求項７】 前記センスアンプ接続回路は、前記電圧
    差増幅回路により、前記節点の電位を論理レベルに増幅
    した後、一方の前記節点と一方の前記相補データ線とを
    導通させ、その後、他方の前記節点と他方の前記相補デ
    ータ線とを導通させることを特徴とする請求項２乃至４
    のいずれか１項に記載のセンスアンプ回路。
  8. 【請求項８】 前記半導体メモリ装置の電源電圧の半分
    の電位に前記相補データ線を昇圧させる昇圧回路を有す
    ることを特徴とする請求項１乃至７のいずれか１項に記
    載のセンスアンプ回路。
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