JP2000149567A

JP2000149567A - 半導体記憶装置

Info

Publication number: JP2000149567A
Application number: JP31734198A
Authority: JP
Inventors: Satoshi Tanoi; 聡田野井; Atsuhiko Okada; 敦彦岡田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-11-09
Filing date: 1998-11-09
Publication date: 2000-05-30
Anticipated expiration: 2018-11-09
Also published as: US6104655A; JP4531150B2

Abstract

(57)【要約】【課題】低消費電力が低減され，安定的に動作し，さ
らに製造が容易で，かつ，高集積化が可能な半導体記憶
装置を提供する。【解決手段】ＤＲＡＭ１００を構成するセンス回路部
ＳＳ１００は，ビット線プリチャージ手段ＢＰＣ１０
０，プリアンプ部ＰＳＡ１００，およびメインアンプ部
ＭＳＡ１００から構成されている。プリアンプ部は，ス
イッチ手段ＴＧＳ１００，増幅手段ＰＣＡ１００を備え
ている。スイッチ手段は，入出力端子Ｐｉｎとプリセン
スノードＰＳ１００との間に設けられたスイッチ素子Ｓ
Ｗ１０２と，入出力端子ＰｉｎｂとプリセンスノードＰ
Ｓ１０１との間に設けられたスイッチ素子ＳＷ１０３と
で構成されている。増幅手段は，ＭＯＳトランジスタＮ
１００，Ｎ１０１，スイッチ素子ＳＷ１０４，ＳＷ１０
５から構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，半導体記憶装置に
関するものである。

【０００２】

【従来の技術】ＤＲＡＭ等の半導体記憶装置は，データ
を格納するメモリセルがマトリクス状に配列されて成る
メモリセルアレイ部，および，ビット線対に接続され，
メモリセルから読み出されたデータを検知，増幅するセ
ンスアンプ部を備えている。かかるＤＲＡＭにおいて，
ロウアドレス（行アドレス）信号によって一のワード線
が選択され，選択されたワード線に接続されているメモ
リセルに格納されているデータがビット線対に読み出さ
れる。ビット線対に読み出されたデータは，センスアン
プ部で検知，増幅された後，カラムスイッチ回路を介し
てデータバスへ出力されることになる。

【０００３】

【発明が解決しようとする課題】従来のＤＲＡＭ等の半
導体記憶装置には，以下の解決すべき課題があった。

【０００４】アクセスサイクル毎に，選択されたメモリ
セルアレイにかかるすべてのビット線対の電位差を最大
（この，最大電位差を以下，「アレイ動作電圧」とい
う。）とするため，ビット線対の一方が０Ｖに，他方が
アレイ動作電圧ＶＤＤａｒｒａｙに充放電される。ＤＲ
ＡＭの消費電力を低減させるためには，アレイ動作電圧
ＶＤＤａｒｒａｙを低く抑えることが望ましいが，確実
な読み出し動作のためには，ビット線対に生じる読み出
し電位差ΔＶを十分な値とすることが必要があった。以
上のように，従来のＤＲＡＭにおいて，読み出し動作の
安定化と省電力化を両立させることは困難であった。

【０００５】上記の課題を解決すべく，センスアンプ部
にプリアンプおよびメインアンプを備えたＤＲＡＭが開
発されている。このプリアンプは，通常，ゲートに所定
の電位がバイアスされることによってビット線対とメイ
ンアンプとを飽和領域のオフ状態に近い動作点で導通さ
せるトランジスタ対で構成されており，ビット線対間に
生じる読み出し電位差ΔＶを増幅しメインアンプに転送
する機能を有するものである。

【０００６】しかし，プリアンプを備えたＤＲＡＭにお
いても解決すべき課題があった。プリアンプを構成する
トランジスタ対のゲートに与えるべき電位の許容範囲が
数十ｍＶと狭く，安定な動作を得るためには製造品質を
高いレベルに維持する必要があり，製造コストに影響が
およぶ場合があった。

【０００７】また，従来のＤＲＡＭの場合，メインアン
プによるビット線対の電位差増幅に先だって行われるプ
リアンプによるビット線対の電位差増幅，いわゆるプリ
センス動作に１００ｎｓ程度の時間が必要とされてい
た。このため，読み出し動作サイクルが５０ｎｓ以下と
なっている最近のＤＲＡＭにおいては，１００ｎｓの時
間を要するプリセンス動作は意味を失いつつあった。

【０００８】また，メインアンプによるビット線対の電
位差増幅，いわゆるメインセンス動作の開始時，ビット
線対において，充電電流に先行して放電電流が生じる場
合があり，これに伴うノイズによってＤＲＡＭが誤動作
するおそれがあった。

【０００９】さらに，プリアンプを構成するには，通
常，ＰＭＯＳトランジスタとＮＭＯＳトランジスタとい
った異なるタイプのトランジスタが必要であり，このよ
うに異なるタイプのトランジスタをウェハ上にレイアウ
トする場合，同タイプのトランジスタをレイアウトする
場合と比較して，トランジスタのラッチアップを防止す
るためのスペースが広くなってしまっていた。かかるス
ペースは，ＤＲＡＭの集積化を阻害する一因となってい
た。

【００１０】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，低消費電力が低減さ
れ，安定的に動作し，さらに製造が容易で，かつ，高集
積化が可能な半導体記憶装置を提供することにある。

【００１１】

【課題を解決するための手段】上記課題を解決するため
に，複数のワード線と複数のビット線対との交差部に形
成されたメモリセルがマトリクス状に配列されて成るメ
モリセルアレイ部と，ビット線対に接続され，メモリセ
ルからの読み出しデータを検出，増幅するセンス回路部
とを備えた半導体記憶装置が提供される。そして，この
半導体記憶装置に備えられたセンス回路部は，請求項１
に記載のように，ビット線対の電位差を増幅するプリア
ンプ部と，プリアンプ部によって増幅された電位差をさ
らに増幅するメインアンプ部とを含み，プリアンプおよ
びメインアンプは，以下の特徴を備えている。

【００１２】プリアンプ部は，ビット線対の一方のビッ
ト線を電気的に遮断することが可能な第１のスイッチ手
段と，ビット線対の他方のビット線を電気的に遮断する
ことが可能な第２のスイッチ手段と，第１のスイッチ手
段に直列に接続され，一方のビット線を電気的に遮断す
ることが可能な第３のスイッチ手段と，第２のスイッチ
手段に直列に接続され，他方のビット線を電気的に遮断
することが可能な第４のスイッチ手段と，一方の電極が
第３のスイッチ手段の一方の端子に接続され，他方の電
極が第３のスイッチ手段の他方の端子に接続され，制御
電極が第４のスイッチ手段の一方の端子に接続された第
１のトランジスタと，一方の電極が第４のスイッチ手段
の一方の端子に接続され，他方の電極が第４のスイッチ
手段の他方の端子に接続され，制御電極が第３のスイッ
チ手段の一方の端子に接続された第２のトランジスタと
を備えたことを特徴としている。

【００１３】メインアンプ部は，ソースが第１の電源電
位の供給ラインに接続され，ドレインが一方のビット線
に接続され，ゲートが他方のビット線に接続された第１
のＰチャネル型トランジスタと，ソースが第１の電源電
位の供給ラインに接続され，ドレインが他方のビット線
に接続され，ゲートが一方のビット線に接続された第２
のＰチャネル型トランジスタと，ソースが第５のスイッ
チ手段を介して第２の電源電位の供給ラインに接続さ
れ，ドレインが一方のビット線に接続され，ゲートが他
方のビット線に接続された第１のＮチャネル型トランジ
スタと，ソースが第５のスイッチ手段を介して第２の電
源電位の供給ラインに接続され，ドレインが他方のビッ
ト線に接続され，ゲートが一方のビット線に接続された
第２のＮチャネル型トランジスタとを備えたことを特徴
としている。

【００１４】かかる構成によれば，第１のスイッチ手段
および第２のスイッチ手段をオン／オフ制御することに
よってプリセンス動作を行うことが可能となる。すなわ
ち，プリアンプ部に対して高精度に調整された電位を与
えることなく，半導体記憶装置の動作を安定化させるこ
とが可能となる。また，第１のトランジスタと第２のト
ランジスタは，相互に正帰還がかかるように構成されて
いるため，プリセンス動作に要する時間が短縮される。

【００１５】請求項２に記載のように，第１のスイッチ
手段，第２のスイッチ手段，第３のスイッチ手段，およ
び第４のスイッチ手段を，第１のトランジスタおよび第
２のトランジスタと同じ伝導型のトランジスタで構成す
ることによって，センス回路部に要する面積が減少し，
結果的に半導体記憶装置の小型化が可能となる。

【００１６】さらに，請求項３に記載のように，センス
回路部に対して，第３のトランジスタおよび第４のトラ
ンジスタから構成されビット線対をプリチャージ電位に
プリチャージする機能を有するビット線プリチャージ手
段を備えるようにしてもよい。かかる構成によれば，ビ
ット線対は，ビット線プリチャージ手段によって予め所
定の電位にプリチャージされるため，センス動作時のノ
イズの発生を抑制することが可能となる。そして，第３
のトランジスタおよび第４のトランジスタを，第１のト
ランジスタおよび第２のトランジスタと同じ伝導型とす
ることによって，ビット線プリチャージ手段にかかる回
路面積を最小限に抑えることが可能となる。

【００１７】また，請求項４に記載のように，プリチャ
ージ電位を第１の電源電位の１／２以下とすることによ
って，センス回路部の省電力化が実現する。

【００１８】請求項５に記載のように，センス回路部に
対して，第１のスイッチ手段と第３のスイッチ手段との
接続ノードの電位，および，第２のスイッチ手段と第４
のスイッチ手段との接続ノードの電位を等化するイコラ
イズ手段を備えるようにしてもよい。かかる構成によれ
ば，半導体記憶装置の製造ばらつき等にともない，トラ
ンジスタ間にスレショルド電位の差が生じた場合であっ
ても，イコライズ手段によって，かかるスレショルド電
位差を吸収することが可能となる。

【００１９】また，請求項６によれば，第３のスイッチ
手段と第１のトランジスタは，第１の不純物拡散領域に
形成され，第４のスイッチ手段と第２のトランジスタ
は，第２の不純物拡散領域に形成され，第３のスイッチ
手段を構成するトランジスタの制御電極は，ワード線に
沿って形成された一の制御信号供給ラインに接続され，
第４のスイッチ手段を構成するトランジスタの制御電極
は，ワード線に沿って形成された他の制御信号供給ライ
ンに接続されたことを特徴とする半導体記憶装置が提供
される。例えば，第１の不純物拡散領域と第２の不純物
拡散領域をビット線方向に列べてレイアウトすることに
よって，請求項１，２，３，４，５に記載の半導体記憶
装置を最小の面積で構成することが可能となる。

【００２０】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体記憶装置の好適な実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能および構成を有する構成要素については，同一
符号を付することにより，重複説明を省略することにす
る。

【００２１】（第１の実施の形態）本発明の第１の実施
の形態にかかるＤＲＡＭ１００を図１に示す。このＤＲ
ＡＭ１００は，アレイ部Ａ１００およびセンス回路部Ｓ
Ｓ１００を備えるものである。

【００２２】アレイ部Ａ１００は，複数のワード線ＷＬ
０，ＷＬ１，・・・，および，複数のビット線対ＢＬ，
ＢＬｂ，・・・を備えており，各ワード線と各ビット線
対の交差部には，メモリセルＭＣが交互配置されてい
る。メモリセルＭＣは，ＭＯＳトランジスタＴとストレ
ージ容量Ｃｓから構成されており，トランジスタＴのゲ
ートは，各ワード線に接続され，ソースは，ストレージ
容量Ｃｓの一端に接続され，ドレインは，各ビット線に
接続されている。また，ストレージ容量Ｃｓの他端は，
電位供給端子ＶＣＰに接続されている。なお，電位供給
端子ＶＣＰは，ＤＲＡＭ１００の動作期間，所定の電位
にバイアスされる。

【００２３】各ビット線対ＢＬ，ＢＬｂに接続されてい
るセンス回路部ＳＳ１００は，ビット線プリチャージ手
段ＢＰＣ１００，プリアンプ部ＰＳＡ１００，およびメ
インアンプ部ＭＳＡ１００から構成されている。

【００２４】ビット線プリチャージ手段ＢＰＣ１００
は，ビット線ＢＬとプリチャージ電位ＶＢＬの供給ライ
ンとの間に備えられたスイッチ素子ＳＷ１１０，およ
び，ビット線ＢＬｂとプリチャージ電位ＶＢＬの供給ラ
インとの間に備えられたスイッチ素子ＳＷ１１１から構
成されており，ビット線対ＢＬ，ＢＬｂをプリチャージ
電位ＶＢＬにプリチャージする機能を有するものであ
る。

【００２５】プリアンプ部ＰＳＡ１００は，各ビット線
対ＢＬ，ＢＬｂが接続される入出力端子対Ｐｉｎ，Ｐｉ
ｎｂ，および，メインアンプ部ＭＳＡ１００が接続され
る入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂを備えている。そ
して，入出力端子対Ｐｉｎ，Ｐｉｎｂとプリセンス回路
部内部ノード対（以下，「プリセンスノード対」とい
う。）ＰＳ１００，ＰＳ１０１との間には，スイッチ手
段ＴＧＳ１００が備えられ，プリセンスノード対ＰＳ１
００，ＰＳ１０１と入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂ
との間には増幅手段ＰＣＡ１００が備えられている。ス
イッチ手段ＴＧＳ１００は，入出力端子Ｐｉｎとプリセ
ンスノードＰＳ１００との間に設けられた第１のスイッ
チ手段としてのスイッチ素子ＳＷ１０２と，入出力端子
ＰｉｎｂとプリセンスノードＰＳ１０１との間に設けら
れた第２のスイッチ手段としてのスイッチ素子ＳＷ１０
３とで構成されている。また，増幅手段ＰＣＡ１００
は，ゲートとドレインが互いに交差接続された第１，２
のトランジスタとしてのＮチャネル型ＭＯＳトランジス
タ（以下，「ＮＭＯＳトランジスタ」という。）Ｎ１０
０，Ｎ１０１，および，第３，４のスイッチ手段として
のスイッチ素子ＳＷ１０４，ＳＷ１０５から構成されて
いる。ＮＭＯＳトランジスタＮ１００のソースは，プリ
センスノードＰＳ１００に接続され，ゲートは，入出力
端子Ｐｏｕｔｂに接続され，ドレインは，入出力端子Ｐ
ｏｕｔに接続されている。ＮＭＯＳトランジスタＮ１０
１のソースは，プリセンスノードＰＳ１０１に接続さ
れ，ゲートは，入出力端子Ｐｏｕｔに接続され，ドレイ
ンは入出力端子Ｐｏｕｔｂに接続されている。スイッチ
素子ＳＷ１０４は，プリセンスノードＰＳ１００と入出
力端子Ｐｏｕｔとの間に備えられ，スイッチ素子ＳＷ１
０５は，プリセンスノードＰＳ１０１と入出力端子Ｐｏ
ｕｔｂとの間に備えられている。以上のように構成され
たプリアンプ部ＰＳＡ１００は，ビット線対ＢＬ，ＢＬ
ｂの電位差を部分的に増幅し，増幅した電位差をメイン
アンプ部ＭＳＡ１００に伝達する機能を有するものであ
る。

【００２６】メインアンプ部ＭＳＡ１００は，プリアン
プ部ＰＳＡ１００によって増幅されたビット線対ＢＬ，
ＢＬｂの電位差をさらに増幅するものである。このメイ
ンアンプ部ＭＳＡ１００には，プリアンプ部ＰＳＡ１０
０の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂに接続された入
出力端子対ＭＮ１０，ＭＮ１０ｂが設けられている。入
出力端子ＭＮ１０は，メインセンスノードＭＳ１１０を
介して入出力端子ＭＮ１１に対してフィードスルー的に
接続されており，入出力端子ＭＮ１０ｂは，メインセン
スノードＭＳ１１１を介して入出力端子ＭＮ１１ｂに対
してフィードスルー的に接続されている。

【００２７】メインセンスノードＭＳ１１０，ＭＳ１１
１には，センスラッチ手段ＳＬ１００，メインセンスノ
ード用プリチャージ手段ＭＰＣ１００，およびデータ転
送手段ＲＷ１００が並列に接続されている。

【００２８】センスラッチ手段ＳＬ１００は，ゲートと
ドレインが互いに交差接続された第１，２のＮチャネル
型トランジスタとしてのＮＭＯＳトランジスタＮ１２
０，Ｎ１２１，ゲートとドレインが互いに交差接続され
た第１，２のＰチャネル型トランジスタとしてのＰチャ
ネル型ＭＯＳトランジスタ（以下，「ＰＭＯＳトランジ
スタ」という。）Ｐ１２０，Ｐ１２１，およびセンスラ
ッチ手段ＳＬ１００をオン／オフ制御する第５のスイッ
チ手段としてのＮＭＯＳトランジスタＮ１２２から構成
されている。ＮＭＯＳトランジスタＮ１２０，Ｎ１２１
のソースは，ＮＭＯＳトランジスタＮ１２２のドレイン
に接続されている。ＮＭＯＳトランジスタＮ１２２のゲ
ートは，制御信号ＳＬＮＧの供給ラインに接続され，ソ
ースは，第２の電源電位としての電源電位ＶＳＳ（＝０
Ｖ）に接続されている。ＰＭＯＳトランジスタＰ１２
０，Ｐ１２１のソースは，第１の電源電位としての電源
電位ＳＡＶＤＤの供給ラインに接続されている。

【００２９】メインセンスノード用プリチャージ手段Ｍ
ＰＣ１００は，メインセンスノードＭＳ１１０とプリチ
ャージ電位ＰＣＶＤＤの供給ラインの間に備えられたス
イッチ素子ＳＷ１３０，および，メインセンスノードＭ
Ｓ１１１とプリチャージ電位ＰＣＶＤＤの供給ラインと
の間に備えられたスイッチ素子ＳＷ１３１から構成され
ている。ここで，プリチャージ電位供給ラインによって
供給されるプリチャージ電位ＰＣＶＤＤは，電源電位Ｓ
ＡＶＤＤより十分に高くなるように調整される。

【００３０】データ転送手段ＲＷ１００は，メインセン
スノードＭＳ１１０，ＭＳ１１１とデータバス線対ＤＢ
との間に設けられたＮＭＯＳトランジスタＮ１４０，Ｎ
１４１で構成されている。

【００３１】なお，以上のように構成された第１の実施
の形態にかかるＤＲＡＭ１００は，図１に示すように，
アレイ部Ａ１００とセンス回路部ＳＳ１００が一対一で
設けられた構成とされているが，図２に示すように構成
することによって，隣接する複数のアレイ部に対して一
のセンス回路部を共有させることが可能となる。

【００３２】この場合，センス回路部は，第１のビット
線プリチャージ手段ＢＰＣ１００，第２のビット線プリ
チャージ手段ＢＰＣ１０１，第１のプリアンプ部ＰＳＡ
１００，第２のプリアンプ部ＰＳＡ１０１，およびメイ
ンアンプ部ＭＳＡ１００から構成される。ここで，第１
のビット線プリチャージ手段ＢＰＣ１００，および，第
２のビット線プリチャージ手段ＢＰＣ１０１の内部回路
は，略同一に構成されている。同様に，第１のプリアン
プ部ＰＳＡ１００，および，第２のプリアンプ部ＰＳＡ
１０１の内部回路は，略同一に構成されている。

【００３３】ビット線対ＢＬｌ，ＢＬｌｂは，第１のビ
ット線プリチャージ手段ＢＰＣ１００の入出力端子対，
および，第１のプリアンプ部ＰＳＡ１００の入出力端子
対Ｐｉｎ，Ｐｉｎｂに接続されている。第１のプリアン
プ部ＰＳＡ１００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂ
は，メインアンプ部ＭＳＡ１００の入出力端子対ＭＮ１
０，ＭＮ１０ｂに接続されている。メインアンプ部ＭＳ
Ａ１００の入出力端子対ＭＮ１１，ＭＮ１１ｂは，第２
のプリアンプ部ＰＳＡ１０１の入出力端子対Ｐｏｕｔ，
Ｐｏｕｔｂに接続されている。第２のプリアンプ部ＰＳ
Ａ１０１の入出力端子対Ｐｉｎ，Ｐｉｎｂは，第２のビ
ット線プリチャージ手段ＢＰＣ１０１の入出力端子対，
および，ビット線対ＢＬｒ，ＢＬｒｂに接続されてい
る。かかる構成によって，一のセンス回路部は，隣接す
るアレイ部に共有されることになる。

【００３４】以上のように構成された第１の実施の形態
にかかるＤＲＡＭ１００の動作について図３を用いて説
明する。図３は，このＤＲＡＭ１００の読み出し動作お
よび書き込み動作を示すタイミングチャートである。な
お，本実施の形態にかかるＤＲＡＭ１００に対して，ア
レイ動作電圧ＶＤＤａｒｒａｙとして電源電位ＳＡＶＤ
Ｄが用いられている。

【００３５】読み出し動作の初期状態（時刻ｔ０）で
は，各ワード線ＷＬ０，ＷＬ１，・・・は，０Ｖにバイ
アスされている。ビット線プリチャージ手段ＢＰＣ１０
０に備えられたスイッチ素子ＳＷ１１０，ＳＷ１１１
は，オン状態とされており，ビット線対ＢＬ，ＢＬｂ
は，ビット線プリチャージ手段ＢＰＣ１００によってプ
リチャージ電位ＶＢＬにバイアスされている。ここで，
プリチャージ電位ＶＢＬは，電源電位ＳＡＶＤＤの１／
２となるように設定されている。また，スイッチ手段Ｔ
ＧＳ１００に備えられたスイッチ素子ＳＷ１０２，ＳＷ
１０３，および，増幅手段ＰＣＡ１００に備えられたス
イッチ素子ＳＷ１０４，ＳＷ１０５は，オフ状態とさ
れ，メインセンスノード用プリチャージ手段ＭＰＣ１０
０に備えられたスイッチ素子ＳＷ１３０，ＳＷ１３１
は，オン状態とされている。さらに，センスラッチ手段
ＳＬ１００に供給される制御信号ＳＬＮＧは０Ｖとされ
ている。この結果，メインセンスノード対ＭＳ１１０，
ＭＳ１１１は，プリチャージ電位ＰＣＶＤＤにプリチャ
ージされ，プリセンスノード対ＰＳ１００，ＰＳ１０１
は，プリチャージ電位ＶＰＳＰＣ（＞ＳＡＶＤＤ／２）
にプリチャージされ，増幅手段ＰＣＡ１００，および，
センスラッチ手段ＳＬ１００は，いずれもオフ状態とさ
れる。ここで，プリチャージ電位ＶＰＳＰＣは，スイッ
チ素子ＳＷ１０４，ＳＷ１０５がＮＭＯＳトランジスタ
で構成されている場合，ＰＣＶＤＤ−ＶＴＮ（ＶＴＮ：
ＮＭＯＳトランジスタのスレショルド電位）となる。

【００３６】次に，アレイ部Ａ１００，および，センス
回路部ＳＳ１００の活性化の手順を説明する。時刻ｔ１
で，外部からアドレス信号が入力されると，一のアレイ
部としてアレイ部Ａ１００が選択され，対応するビット
線プリチャージ手段ＢＰＣ１００に備えられたスイッチ
素子ＳＷ１１０，ＳＷ１１１，および，メインセンスノ
ード用プリチャージ手段ＭＰＣ１００に備えられたスイ
ッチ素子ＳＷ１３０，ＳＷ１３１がオフ状態となる。

【００３７】時刻ｔ２において，入力されたアドレスに
基づくワード線ＷＬ０は，電位ＶＰＰ（＞電源電位ＶＤ
Ｄ＋スレショルド電位ＶＴＮ）までドライブされ，ビッ
ト線対ＢＬ，ＢＬｂの間，および，プリセンスノード対
ＰＳ１００，ＰＳ１０１の間に読み出し電位差ΔＶが生
じる。図３は，メモリセルＭＣにデータ”１”が格納さ
れている場合の動作を示しいる。そして，ビット線ＢＬ
の電位は，読み出し電位差ΔＶ＋ＳＡＶＤＤ／２とさ
れ，ビット線ＢＬｂの電位は，ＳＡＶＤＤ／２とされて
いる。

【００３８】時刻ｔ３において，プリアンプ部ＰＳＡ１
００が活性化され，プリセンス動作が開始される。スイ
ッチ手段ＴＧＳ１００に備えられたスイッチ素子ＳＷ１
０２，ＳＷ１０３がオン状態とされ，ビット線対ＢＬ，
ＢＬｂの間の電位差がプリセンスノード対ＰＳ１００，
ＰＳ１０１に転送される。

【００３９】一般に，接続される素子数の関係から，プ
リセンスノードの容量は，ビット線の容量に比べ十分小
さくすることが可能である。このため，プリセンスノー
ド対ＰＳ１００，ＰＳ１０１の電位は，対応するビット
線ＢＬ，ＢＬｂの電位にほぼ等しくなる。そして，プリ
センスノードＰＳ１００の電位ＶＰＳは，プリチャージ
電位ＶＰＳＰＣからΔＶ＋ＳＡＶＤＤ／２に低下し，プ
リセンスノードＰＳ１０１の電位ＶＰＳｂは，プリチャ
ージ電位ＶＰＳＰＣからＳＡＶＤＤ／２に急速に低下す
る。

【００４０】プリセンスノードＰＳ１００，ＰＳ１０１
の電位ＶＳＰ，ＶＳＰｂが低下し始めると，増幅手段Ｐ
ＣＡ１００に備えられたＮＭＯＳトランジスタＮ１０
０，Ｎ１０１は，オン状態となる。このとき，ＮＭＯＳ
トランジスタＮ１００，Ｎ１０１のゲート・ソース間電
圧は，ＰＣＶＤＤ−ＳＡＶＤＤ／２（＞＞ＶＴＮ）近く
になるため，オン抵抗は，ともに十分小さいものとな
る。

【００４１】また，プリセンスノードＰＳ１００に対し
て電位の低いプリセンスノードＰＳ１０１に接続されて
いるＮＭＯＳトランジスタＮ１０１は，先にオン状態と
され，ＮＭＯＳトランジスタＮ１０１を流れる電流は，
ＮＭＯＳトランジスタＮ１００を流れる電流より大きく
なる。この結果，プリアンプ部ＰＳＡ１００の入出力端
子Ｐｏｕｔの電位，すなわちメインセンスノードＭＳ１
１０の電位は，あまり変化しないのに対して，入出力端
子Ｐｏｕｔｂの電位，すなわちメインセンスノードＭＳ
１１１の電位は，プリセンスノードＰＳ１０１の電位ま
で急速に低下する。

【００４２】以上のように，メインセンスノード対ＭＳ
１１０，ＭＳ１１１からプリセンスノード対ＰＳ１０
０，ＰＳ１０１を介してビット線対ＢＬ，ＢＬｂへ電荷
が移動し，プリセンスノード対ＰＳ１００，ＰＳ１０１
とビット線対ＢＬ，ＢＬｂの電位が上昇し始める。プリ
センスノード対ＰＳ１００，ＰＳ１０１とビット線対Ｂ
Ｌ，ＢＬｂの容量の合計（ただし，ビット線対ＢＬ，Ｂ
Ｌｂの容量は，プリセンスノード対ＰＳ１００，ＰＳ１
０１の容量に対して十分大きいため，これらの合計は，
ほぼビット線対ＢＬ，ＢＬｂの容量ＣＢに等しいと考え
てよい。）は，メインセンスノード対ＭＳ１１０，ＭＳ
１１１の容量ＣＳＡより十分大きいため，プリセンスノ
ード対ＰＳ１００，ＰＳ１０１とビット線対ＢＬ，ＢＬ
ｂの電位の上昇分は，メインセンスノード対ＭＳ１１
０，ＭＳ１１１の電位の降下分より小さくなる。

【００４３】ＮＭＯＳトランジスタＮ１０１のソースに
接続されているプリセンスノードＰＳ１０１の電位上昇
分は小さく，ゲートに接続される入出力端子Ｐｏｕｔの
電位の低下もゆるやかであるため，このＮＭＯＳトラン
ジスタＮ１０１のオン抵抗が大きく変化することはな
い。その結果，入出力端子Ｐｏｕｔｂの電位（メインセ
ンスノードＭＳ１１１の電位）は，プリセンスノードＰ
Ｓ１０１の電位と等しくなるまで低下し続ける。一方，
ＮＭＯＳトランジスタＮ１００のソースに接続されるプ
リセンスノードＰＳ１００の電位上昇分は小さいもの
の，ゲートに接続される入出力端子Ｐｏｕｔｂの電位が
急速に低下するため，このＮＭＯＳトランジスタＮ１０
０は，オン抵抗が急速に大きくなりオフ状態となる。こ
の結果，入出力端子Ｐｏｕｔの電位（メインセンスノー
ドＭＳ１１０の電位）は高い値で維持される。そして，
メインセンスノード対ＭＳ１１０，ＭＳ１１１におい
て，増幅された読み出し電位差ΔＶＳＡ（＞＞ΔＶ）が
得られ，プリセンス動作が終了する。

【００４４】このとき，ＮＭＯＳトランジスタＮ１０１
は，オン状態を維持しており，入出力端子Ｐｏｕｔの電
位は，プリセンスノードＰＳ１０１の電位とスレショル
ド電位ＶＴＮの和以上の高い状態となる。結果的に読み
出し電位差ΔＶＳＡは，スレショルド電位ＶＴＮより高
くなる（ΔＶＳＡ＞ＶＴＮ）。

【００４５】以上のように，第１の実施の形態にかかる
ＤＲＡＭ１００によれば，高精度に調整された電位を与
えることなく，内部に備えられたスイッチ素子のオン／
オフ制御によって，大きなノイズの発生を伴うビット線
の充放電より先にビット線対ＢＬ，ＢＬｂに生じた読み
出し電位差ΔＶを増幅しメインアンプ部ＭＳＡ１００へ
転送することが可能となる。

【００４６】また，第１の実施の形態にかかるＤＲＡＭ
１００によれば，プリセンス動作が開始する際，増幅手
段ＰＣＡ１００に備えられたＮＭＯＳトランジスタＮ１
００，Ｎ１０１のオン抵抗は小さく，さらに，これらＮ
ＭＯＳトランジスタＮ１００，Ｎ１０１のドレイン電流
の初期差分が互いのゲートへ正帰還されセンス動作を加
速させるため，数ｎｓ以内にプリセンス動作を終了させ
ることが可能となる。そして，このＮＭＯＳトランジス
タＮ１００，Ｎ１０１の正帰還動作によって，メインセ
ンスノード対ＭＳ１１０，ＭＳ１１１のプリチャージ電
位ＰＣＶＤＤを特に高電位に設定することなく，大きな
読み出し電位差ΔＶＳＡを得ることが可能となる。ま
た，メインセンスノード対ＭＳ１１０，ＭＳ１１１の高
電位側ノードの電位は，ＰＣＶＤＤ−δｖとされ，低電
位側ノードの電位は，ＰＣＶＤＤ−ΔＶＳＡ−δｖ（δ
ｖ＜＜ΔＶＳＡ）とされている。

【００４７】時刻ｔ４において，メインアンプ部ＭＳＡ
１００が活性化される。すなわち，センスラッチ手段Ｓ
Ｌ１００に供給される制御信号ＳＬＮＧが高電位（例え
ば，電源電位ＳＡＶＤＤ）とされ，センスラッチ手段Ｓ
Ｌ１００に備えられたＮＭＯＳトランジスタＮ１２０，
Ｎ１２１によってセンス動作が開始される。この結果，
メインセンスノード対ＭＳ１１０，ＭＳ１１１のうち電
位の低い方のノード（ＭＳ１１１）の電位がさらに低下
する。この電位がＳＡＶＤＤ−ＶＴＰ（ＶＴＰ：ＰＭＯ
Ｓトランジスタのスレショルド電位の絶対値）以下に達
すると，センスラッチ手段ＳＬ１００に備えられたＰＭ
ＯＳトランジスタＰ１２０，Ｐ１２１もセンスラッチと
して機能し，高電位側のノード（ＭＳ１１０）は，電源
電位ＳＡＶＤＤにプルアップされることになる。また，
高電位側のノード（ＭＳ１１０）の電位は，低電位側の
ノード（ＭＳ１１１）の電位に対して，スレショルド電
位ＶＴＮだけ高いため，低電位側のビット線ＢＬｂから
センスラッチ手段ＳＬ１００に対して，ＮＭＯＳトラン
ジスタＮ１２１を介して電流が流れ，ビット線ＢＬｂの
電荷は，電源電位ＶＳＳ（＝０Ｖ）に放電される。した
がって，センス動作におけるＮＭＯＳトランジスタＮ１
２１の電流の極性は，プリセンス動作時に対して反転す
ることになる。

【００４８】時刻ｔ６において，プリアンプ部ＰＳＡ１
００に備えられたスイッチ素子ＳＷ１０４，ＳＷ１０５
は，オン状態とされる。この結果，センスラッチ手段Ｓ
Ｌ１００から高電位側のビット線ＢＬに対して，スイッ
チ素子ＳＷ１０４を介して電流が流れ，ビット線ＢＬの
電荷は，電源電位ＳＡＶＤＤに放電される。そして，メ
モリセルＭＣへデータがリストアされ，アレイ動作電圧
ＶＤＤａｒｒａｙは，電源電位ＳＡＶＤＤと等しくな
る。

【００４９】次に，第１の実施の形態にかかるＤＲＡＭ
１００の書き込み動作の説明をする。

【００５０】書き込み動作においては，予めデータバス
ＤＢに所定の書き込みデータが印加されている。時刻ｔ
６において，カラム線ＣＬが高電位（ＶＤＤ）とされ，
データバスＤＢ上のデータがセンスラッチ手段ＳＬ１０
０に転送される。このとき，書き込みデータがセンスラ
ッチ手段ＳＬ１００の保持データと異なる場合，図３に
示したように，センスラッチ手段ＳＬ１００の状態，す
なわちメインセンスノード対ＭＳ１１０，ＭＳ１１１の
電位が反転する。センスラッチ手段ＳＬ１００のデータ
は，プリアンプ部ＰＳＡ１００に備えられたスイッチ素
子ＳＷ１０４，ＳＷ１０５を介してビット線対ＢＬ，Ｂ
Ｌｂに転送され，メモリセルへの書き込みが終了する。
データ転送終了後，カラム線ＣＬは，低電位（＝０Ｖ）
に戻される。

【００５１】次に，アレイ部Ａ１００，および，センス
回路部ＳＳ１００の非活性化の動作について説明する。

【００５２】時刻ｔ７において，ワード線ＷＬ０が非活
性化される。

【００５３】時刻ｔ８において，プリアンプ部ＰＳＡ１
００に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３
がオフされ，さらに，制御信号ＳＬＮＧが０Ｖとされ，
これによって，センスラッチ手段ＳＬ１００が非活性化
されることになる。

【００５４】時刻ｔ９において，ビット線プリチャージ
手段ＢＰＣ１００に備えられたスイッチ素子ＳＷ１１
０，ＳＷ１１１，および，メインセンスノード用プリチ
ャージ手段ＭＰＣ１００に備えられたスイッチ素子ＳＷ
１３０，ＳＷ１３１がオン状態とされ，ビット線対Ｂ
Ｌ，ＢＬｂは，ＳＡＶＤＤ／２にプリチャージされ，メ
インセンスノード対ＭＳ１１０，ＭＳ１１１は，プリチ
ャージ電位ＰＣＶＤＤにプリチャージされる。この結
果，プリセンスノード対ＰＳ１００，ＰＳ１０１は，所
定の電位にプリチャージされる。なお，このプリチャー
ジされる電位は，スイッチ素子ＳＷ１０４，ＳＷ１０５
がＮＭＯＳトランジスタであるため，ＶＰＰ−ＶＴＮと
なる。ただし，ＳＡＶＤＤ＞ＶＰＰ−ＶＴＮである場合
は，電源電位ＳＡＶＤＤである。

【００５５】その後，プリアンプ部ＰＳＡ１００に備え
られたスイッチ素子ＳＷ１０４，ＳＷ１０５はオフ状態
とされ，ＤＲＡＭ１００における各ノードは，初期状態
と同電位にプリチャージされる。なお，ビット線プリチ
ャージ手段ＢＰＣ１００をオンするタイミングは，時刻
ｔ８以降であれば，例えば，時刻ｔ９以前であってもよ
い。

【００５６】以上のように，本発明の第１の実施の形態
にかかるＤＲＡＭ１００によれば，ビット線対ＢＬ，Ｂ
Ｌｂが予めアレイ動作電圧ＶＤＤａｒｒａｙの１／２に
プリチャージされ，その後，かかるビット線対ＢＬ，Ｂ
Ｌｂに対して充放電がなされるため，センス動作時のノ
イズの発生を抑制することが可能となる。

【００５７】そして，ノイズの発生を伴うビット線対Ｂ
Ｌ，ＢＬｂの充放電以前にプリセンス動作が行われ，ビ
ット線対ＢＬ，ＢＬｂの読み出し電位差ΔＶが増幅され
るため，読み出し電位ΔＶが低い場合であっても安定し
たセンス動作が実現される。しかも，上述の通り，ノイ
ズの発生が抑制されているため，アレイ動作電圧ＶＤＤ
ａｒｒａｙを低くすることが可能である。

【００５８】また，プリセンス動作終了時，メインセン
スノード対ＭＳ１１０，ＭＳ１１１の高電位側ノード
は，ＰＣＶＤＤ−δｖとされ，低電位側ノードは，ＰＣ
ＶＤＤ−ΔＶＳＡ−δｖ（δｖ＜＜ΔＶＳＡ）とされ
る。すなわち，メインセンスノード対ＭＳ１１０，ＭＳ
１１１には，増幅された読み出し電位差ΔＶＳＡが出力
される。したがって，プリチャージ電位ＰＣＶＤＤを電
源電位ＳＡＶＤＤに対して高く設定することにより，セ
ンスラッチ手段ＳＬ１００の動作条件，ＰＣＶＤＤ−δ
ｖ＞ＰＣＶＤＤ−ΔＶＳＡ−δｖ＞ＶＴＮを満足させつ
つ，電源電位ＳＡＶＤＤを低減させることが可能とな
る。

【００５９】さらに，本発明の第１の実施の形態にかか
るＤＲＡＭ１００によれば，スイッチ手段ＴＧＳ１００
に備えられたスイッチ素子ＳＷ１０２，ＳＷ１０３のオ
ン／オフ制御するだけでプリセンス動作を実行すること
が可能となる。すなわち，プリアンプ部ＰＳＡ１００に
対して高精度に調整された電位を与えることなく，製造
バラツキが生じた場合であっても，安定した動作が実現
される。

【００６０】ところで，増幅手段ＰＣＡ１００を構成す
るＮＭＯＳトランジスタＮ１００，Ｎ１０１のオン抵抗
は小さく，また，これらＮＭＯＳトランジスタＮ１０
０，Ｎ１０１には相互に正帰還がかかるように構成され
ている。このため，ＤＲＡＭ１００のプリセンス動作が
数ｎｓ以内に終了することになる。

【００６１】また，上述のように，ＮＭＯＳトランジス
タＮ１００，Ｎ１０１による正帰還増幅が行われるた
め，メインセンスノード対ＭＳ１１０，ＭＳ１１１に対
するプリチャージ電位ＰＣＶＤＤを特に高く設定するこ
となく高い読み出し電位差ΔＶＳＡを得ることが可能と
なる。

【００６２】また，ＮＭＯＳトランジスタＮ１２０，Ｎ
１２１，および，ＰＭＯＳトランジスタＰ１２０，Ｐ１
２１を含むセンスラッチ手段ＳＬ１００が接続されるメ
インセンスノード対ＭＳ１１０，ＭＳ１１１において，
プリセンス動作終了時，十分な電位差が得られる。この
ため，一方のトランジスタ対（例えば，ＰＭＯＳトラン
ジスタＰ１２０，Ｐ１２１）を活性化するタイミングを
他方のトランジスタ対（例えば，ＮＭＯＳトランジスタ
Ｎ１２０，Ｎ１２１）の活性化に対して遅らせる必要が
ない。本発明の実施の形態にかかるＤＲＡＭ１００によ
れば，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１は，メ
インセンスノード対ＭＳ１１０，ＭＳ１１１の電位低下
に応じて自ずと活性化される。したがって，メインセン
ス動作開始時におけるセンスラッチ手段ＳＬ１００と電
源電位ＳＡＶＤＤとの間の充電電流と放電電流の不平衡
を抑制することが可能となる。

【００６３】（第２の実施の形態）本発明の第２の実施
の形態にかかるＤＲＡＭについて説明する。この第２の
実施の形態にかかるＤＲＡＭは，第１の実施の形態にか
かるＤＲＡＭ１００に対して，センス回路部ＳＳ１００
がセンス回路部ＳＳ４００に置き換えられた構成を有す
るものである。このセンス回路部ＳＳ４００の構成を図
４に示す。

【００６４】ビット線対ＢＬ，ＢＬｂに接続されるセン
ス回路部ＳＳ４００は，ビット線対ＢＬ，ＢＬｂをプリ
チャージ電位ＶＢＬにプリチャージするビット線プリチ
ャージ手段ＢＰＣ４００，ビット線対ＢＬ，ＢＬｂの電
位差を部分的に増幅しメインアンプ部ＭＳＡ４００に転
送するプリアンプ部ＰＳＡ４００，およびプリアンプ部
ＰＳＡ４００にて増幅された電位差をさらに増幅するメ
インアンプ部ＭＳＡ４００で構成されている。

【００６５】このビット線プリチャージ手段ＢＰＣ４０
０は，第１の実施の形態にかかるＤＲＡＭ１００を構成
するビット線プリチャージ手段ＢＰＣ１００に対応する
ものであり，第３，４のトランジスタとしてのＮＭＯＳ
トランジスタＮ１１０，Ｎ１１１から構成されている。
ビット線プリチャージ手段ＢＰＣ４００におけるＮＭＯ
ＳトランジスタＮ１１０は，ビット線プリチャージ手段
ＢＰＣ１００におけるスイッチ素子ＳＷ１１０に対応
し，ＮＭＯＳトランジスタＮ１１１は，スイッチ素子Ｓ
Ｗ１１１に対応している。これらＮＭＯＳトランジスタ
Ｎ１１０，Ｎ１１１のゲートは，制御信号ＥＱＡの供給
ラインに接続されている。

【００６６】プリアンプ部ＰＳＡ４００には，ビット線
対ＢＬ，ＢＬｂが接続される入出力端子対Ｐｉｎ，Ｐｉ
ｎｂ，および，メインアンプ部ＭＳＡ４００が接続され
る入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂが設けられてい
る。入出力端子対Ｐｉｎ，Ｐｉｎｂとプリセンスノード
対ＰＳ４００，ＰＳ４０１との間にはスイッチ手段ＴＧ
Ｓ４００が設けられており，プリセンスノード対ＰＳ４
００，ＰＳ４０１と入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂ
との間には増幅手段ＰＣＡ４００が設けられている。

【００６７】スイッチ手段ＴＧＳ４００は，第１の実施
の形態にかかるＤＲＡＭ１００を構成するスイッチ手段
ＴＧＳ１００に対応するものであり，ＮＭＯＳトランジ
スタＮ１０２，Ｎ１０３から構成されている。スイッチ
手段ＴＧＳ４００におけるＮＭＯＳトランジスタＮ１０
２は，スイッチ手段ＴＧＳ１００におけるＳＷ１０２に
対応し，ＮＭＯＳトランジスタＮ１０３は，スイッチ素
子ＳＷ１０３に対応している。これらＮＭＯＳトランジ
スタＮ１０２，Ｎ１０３のゲートは，制御信号ＴＧの供
給ラインに接続されている。

【００６８】増幅手段ＰＣＡ４００は，第１の実施の形
態にかかるＤＲＡＭ１００を構成する増幅手段ＰＣＡ１
００に対応するものであり，ＮＭＯＳトランジスタＮ１
００，Ｎ１０１，Ｎ１０４，Ｎ１０５から構成されてい
る。増幅手段ＰＣＡ４００におけるＮＭＯＳトランジス
タＮ１０４は，増幅手段ＰＣＡ１００におけるＳＷ１０
４に対応し，ＮＭＯＳトランジスタＮ１０５は，スイッ
チ素子ＳＷ１０５に対応している。これらＮＭＯＳトラ
ンジスタＮ１０４，Ｎ１０５のゲートは，制御信号ＷＴ
の供給ラインに接続されている。

【００６９】メインアンプ部ＭＳＡ４００は，プリアン
プ部ＰＳＡ４００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂ
が接続される入出力端子対ＭＮ４０，ＭＮ４０ｂを備え
ている。入出力端子ＭＮ４０は，メインセンスノードＭ
Ｓ４１０を介して入出力端子ＭＮ４１に対してフィード
スルー的に接続され，入出力端子ＭＮ４０ｂは，メイン
センスノードＭＳ４１１を介して入出力端子ＭＮ４１ｂ
に対してフィードスルー的に接続されている。

【００７０】メインセンスノード対ＭＳ４１０，ＭＳ４
１１には，センスラッチ手段ＳＬ４００，メインセンス
ノード用プリチャージ手段ＭＰＣ４００，およびデータ
転送手段ＲＷ１００が並列に接続されている。

【００７１】メインセンスノード用プリチャージ手段Ｍ
ＰＣ４００は，第１の実施の形態にかかるＤＲＡＭ１０
０を構成するメインセンスノード用プリチャージ手段Ｍ
ＰＣ１００に対応するものであり，ＰＭＯＳトランジス
タＰ１３０，Ｐ１３１から構成されている。メインセン
スノード用プリチャージ手段ＭＰＣ４００におけるＰＭ
ＯＳトランジスタＰ１３０は，メインセンスノード用プ
リチャージ手段ＭＰＣ１００におけるＳＷ１３０に対応
し，ＰＭＯＳトランジスタＰ１３１は，スイッチ素子Ｓ
Ｗ１３１に対応している。これらＰＭＯＳトランジスタ
Ｐ１３０，Ｐ１３１のゲートは，制御信号ＰＣの供給ラ
インに接続されており，サブストレートゲートは，プリ
チャージ電位ＰＣＶＤＤの供給ラインに接続されてい
る。

【００７２】センスラッチ手段ＳＬ４００は，第１の実
施の形態にかかるＤＲＡＭ１００を構成するセンスラッ
チ手段ＳＬ１００に対応するものである。センスラッチ
手段ＳＬ４００は，センスラッチ手段ＳＬ１００と同様
に，ＰＭＯＳトランジスタＰ１２０，Ｐ１２１，ＮＭＯ
ＳトランジスタＮ１２０，Ｎ１２１，Ｎ１２２から構成
されており，回路構成も略同一である。ただし，センス
ラッチ手段ＳＬ１００と異なり，センスラッチ手段ＳＬ
４００に備えられたＰＭＯＳトランジスタＰ１２０，Ｐ
１２１のサブストレートゲートは，プリチャージ電位Ｐ
ＣＶＤＤの供給ラインに接続されている。

【００７３】ここでプリチャージ電位ＰＣＶＤＤは，電
源電位ＳＡＶＤＤより高電位（ＰＣＶＤＤ＞＞ＳＡＶＤ
Ｄ）とされている。また，データ転送手段ＲＷ１００
は，第１の実施の形態にかかるＤＲＡＭ１００に備えら
れたものと略同一である。

【００７４】なお，以上のセンス回路部ＳＳ４００は，
図５に示すように構成することによって，隣接する複数
のアレイ部に対してセンス回路部の一部（メインアンプ
部ＭＳＡ４００）を共有させることが可能となる。かか
る回路構成は，第１の実施の形態にかかるＤＲＡＭ１０
０について，隣接するアレイ部（図示せず。）に対して
メインアンプ部ＭＳＡ１００を共有させた回路構成と略
同一である（図２参照）。

【００７５】この場合のセンス回路部は，第１のビット
線プリチャージ手段ＢＰＣ４００，第２のビット線プリ
チャージ手段ＢＰＣ４０１，第１のプリアンプ部ＰＳＡ
４００，第２のプリアンプ部ＰＳＡ４０１，およびメイ
ンアンプ部ＭＳＡ４００から構成される。第１のビット
線プリチャージ手段ＢＰＣ４００，および，第２のビッ
ト線プリチャージ手段ＢＰＣ４０１の内部回路は，略同
一に構成されている。同様に，第１のプリアンプ部ＰＳ
Ａ４００，および，第２のプリアンプ部ＰＳＡ４０１の
内部回路は，略同一に構成されている。

【００７６】ビット線対ＢＬｌ，ＢＬｌｂは，第１のビ
ット線プリチャージ手段ＢＰＣ４００の入出力端子対，
および，第１のプリアンプ部ＰＳＡ４００の入出力端子
対Ｐｉｎ，Ｐｉｎｂに接続されている。第１のプリアン
プ部ＰＳＡ４００の入出力端子対Ｐｏｕｔ，Ｐｏｕｔｂ
は，メインアンプ部ＭＳＡ４００の入出力端子対ＭＮ４
０，ＭＮ４０ｂに接続されている。メインアンプ部ＭＳ
Ａ４００の入出力端子対ＭＮ４１，ＭＮ４１ｂは，第２
のプリアンプ部ＰＳＡ４０１の入出力端子対Ｐｏｕｔ，
Ｐｏｕｔｂに接続されている。第２のプリアンプ部ＰＳ
Ａ４０１の入出力端子対Ｐｉｎ，Ｐｉｎｂは，第２のビ
ット線プリチャージ手段ＢＰＣ４０１の入出力端子対と
ビット線対ＢＬｒ，ＢＬｒｂに接続されている。かかる
構成によれば，一のセンス回路部が隣接するアレイ部に
共有されることになり，ＤＲＡＭの小規模化が実現され
る。

【００７７】また，第１のプリアンプ部ＰＳＡ４００お
よび第２のプリアンプ部ＰＳＡ４０１は，同タイプのト
ランジスタ，例えばＮＭＯＳトランジスタのみで構成さ
れているため，センス回路部は，小さいスペースにレイ
アウト可能となり，結果的にＤＲＡＭの一層の小規模化
が可能となる。

【００７８】以上のように構成された第２の実施の形態
にかかるＤＲＡＭの動作について図６を用いて説明す
る。図６は，第２の実施の形態にかかるＤＲＡＭの読み
出し動作および書き込み動作を示すタイミングチャート
である。なお，第２の実施の形態にかかるＤＲＡＭの動
作は，第１の実施の形態にかかるＤＲＡＭ１００と基本
的に同様である。

【００７９】読み出し動作の初期状態（時刻ｔ０）にお
いて，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされ，
ビット線プリチャージ手段ＢＰＣ４００を構成するＮＭ
ＯＳトランジスタＮ１１０，Ｎ１１１は，オン状態とさ
れている。

【００８０】制御信号ＴＧは，電源電位ＶＳＳ（＝０
Ｖ）とされており，スイッチ手段ＴＧＳ４００を構成す
るＮＭＯＳトランジスタＮ１０２，Ｎ１０３は，オフ状
態とされている。

【００８１】制御信号ＷＴは，電源電位ＶＳＳ（＝０
Ｖ）とされており，増幅手段ＰＣＡ４００に備えられた
ＮＭＯＳトランジスタＮ１０４，Ｎ１０５は，オフ状態
とされている。

【００８２】制御信号ＰＣは，電源電位ＶＳＳ（＝０
Ｖ）とされており，メインセンスノード用プリチャージ
手段ＭＰＣ４００を構成するＰＭＯＳトランジスタＰ１
３０，Ｐ１３１は，オン状態とされている。

【００８３】なお，メインアンプ部ＭＳＡ４００に備え
られたセンスラッチ手段ＳＬ４００は，時刻ｔ０におい
て非活性化されている。

【００８４】時刻ｔ１において，制御信号ＥＱＡは，電
源電位ＶＳＳ（＝０Ｖ）とされ，制御信号ＰＣは，プリ
チャージ電位ＰＣＶＤＤとされる。これによって，ビッ
ト線プリチャージ手段ＢＰＣ４００を構成するＮＭＯＳ
トランジスタＮ１１０，Ｎ１１１，および，メインセン
スノード用プリチャージ手段ＭＰＣ４００を構成するＰ
ＭＯＳトランジスタＰ１３０，Ｐ１３１は，オフ状態と
される。

【００８５】時刻ｔ２において，ワード線（図示せ
ず。）が活性化された後，時刻ｔ３において，制御信号
ＴＧが電位ＶＰＰ（＞ＳＡＶＤＤ）とされ，プリセンス
動作が開始される。まず，スイッチ手段ＴＧＳ４００に
備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０３は
オン状態とされ，ビット線対ＢＬ，ＢＬｂの間の電位差
がプリセンスノード対ＰＳ４００，ＰＳ４０１に転送さ
れる。この電位差は，増幅手段ＰＣＡ４００に備えられ
たＮＭＯＳトランジスタＮ１００，Ｎ１０１の正帰還作
用によって増幅され，その結果，メインセンスノード対
ＭＳ４１０，ＭＳ４１１に大きな読み出し電位差ΔＶＳ
Ａ（＞＞ΔＶ）が得られることになる。そして，以上の
プリセンス動作は，数ｎｓ以内に終了する。

【００８６】時刻ｔ４において，メインアンプ部ＭＳＡ
４００が活性化される。そして，時刻ｔ５において，制
御信号ＷＴは電位ＶＰＰとされ，プリアンプ部ＰＳＡ４
００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１
０５はオン状態とされる。この結果，ビット線対ＢＬ，
ＢＬｂの電位は，読み出しデータに基づき復元されるこ
とになる。なお，書き込み動作は，第１の実施の形態に
かかるＤＲＡＭ１００と略同一である。

【００８７】次に，アレイ部（図示せず。），および，
センス回路部ＳＳ４００の非活性化の動作について説明
する。

【００８８】時刻ｔ７において，ワード線ＷＬ０が非活
性化される。

【００８９】時刻ｔ８において，制御信号ＴＧは，電源
電位ＶＳＳ（＝０Ｖ）とされ，プリアンプ部ＰＳＡ４０
０に備えられたＮＭＯＳトランジスタＮ１０２，Ｎ１０
３はオフ状態とされる。そして，制御信号ＳＬＮＧは０
Ｖとされ，メインアンプ部ＭＳＡ４００は，非活性化さ
れることになる。

【００９０】時刻ｔ９において，制御信号ＥＱＡは，電
源電位ＳＡＶＤＤとされ，制御信号ＰＣは，電源電位Ｖ
ＳＳ（＝０Ｖ）とされる。これによって，ビット線プリ
チャージ手段ＢＰＣ４００を構成するＮＭＯＳトランジ
スタＮ１１０，Ｎ１１１，および，メインセンスノード
用プリチャージ手段ＭＰＣ４００を構成するＰＭＯＳト
ランジスタＰ１３０，Ｐ１３１は，オン状態とされ，ビ
ット線対ＢＬ，ＢＬｂ，メインセンスノード対ＭＳ４１
０，ＭＳ４１１,およびプリセンスノード対ＰＳ４０
０，ＰＳ４０１はプリチャージされることになる。その
後，制御信号ＷＴは，電源電位ＶＳＳ（＝０Ｖ）とさ
れ，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳト
ランジスタＮ１０４，Ｎ１０５はオフ状態とされる。

【００９１】以上のように，本発明の第２の実施の形態
にかかるＤＲＡＭによれば，第１の実施の形態にかかる
ＤＲＡＭ１００と同様に，高速な動作を維持しつつアレ
イ動作電圧ＶＤＤａｒｒａｙを低く設計することが可能
となる。

【００９２】また，第２の実施の形態にかかるＤＲＡＭ
によれば，上述の通り，図５に示すように構成すること
によって，隣接する複数のアレイ部に対して一のセンス
回路部を共有させることが可能となる。しかも，隣接す
るアレイ部に対して必要となる第１のプリアンプ部ＰＳ
Ａ４００および第２のプリアンプ部ＰＳＡ４０１は，同
タイプのトランジスタ，例えばＮＭＯＳトランジスタの
みで構成可能である。したがって，素子間隔を狭くレイ
アウトすることが可能となり，結果的に，より小面積
化，低消費電力化が実現される。

【００９３】（第３の実施の形態）本発明の第３の実施
の形態にかかるＤＲＡＭについて説明する。この第３の
実施の形態にかかるＤＲＡＭは，第２の実施の形態にか
かるＤＲＡＭに対して，センス回路部ＳＳ４００がセン
ス回路部ＳＳ５００に置き換えられた構成を有するもの
である。このセンス回路部ＳＳ５００の構成を図７に示
す。

【００９４】センス回路部ＳＳ５００は，センス回路部
ＳＳ４００に対してプリアンプ部ＰＳＡ４００がプリア
ンプ部ＰＳＡ５００に置き換えられ，メインアンプ部Ｍ
ＳＡ４００がメインアンプ部ＭＳＡ５００に置き換えら
れた構成を有するものである。

【００９５】プリアンプ部ＰＳＡ５００は，プリアンプ
部ＰＳＡ４００に対して，イコライズ手段ＥＱＰ５００
が追加されており，メインアンプ部ＭＳＡ５００は，メ
インアンプ部ＭＳＡ４００に対して，イコライズ手段Ｅ
ＱＭ５００が追加されたものである。

【００９６】以下，第３の実施の形態にかかるＤＲＡＭ
に備えられたセンス回路部ＳＳ５００の構成について詳
述する。

【００９７】このセンス回路部ＳＳ５００は，ビット線
対ＢＬ，ＢＬｂをプリチャージ電位ＶＢＬにプリチャー
ジするビット線プリチャージ手段ＢＰＣ４００，ビット
線対ＢＬ，ＢＬｂの電位差を部分的に増幅しメインアン
プ部ＭＳＡ５００に転送するプリアンプ部ＰＳＡ５０
０，およびプリアンプ部ＰＳＡ５００にて増幅された電
位差をさらに増幅するメインアンプ部ＭＳＡ５００で構
成されている。

【００９８】上述のように，プリアンプ部ＰＳＡ５００
は，イコライズ手段ＥＱＰ５００を備えており，メイン
アンプ部ＭＳＡ５００は，イコライズ手段ＥＱＭ５００
を備えている。イコライズ手段ＥＱＰ５００は，ドレイ
ンがプリセンスノードＰＳ４００に接続され，ソースが
プリセンスノードＰＳ４０１に接続され，ゲートが制御
信号ＥＱＰＡの供給ラインに接続されたＮＭＯＳトラン
ジスタＮ５５０で構成されている。また，イコライズ手
段ＥＱＭ５００は，ドレインがメインセンスノードＭＳ
４１０に接続され，ソースがメインセンスノードＭＳ４
１１に接続され，ゲートが制御信号ＥＱＭＡの供給ライ
ンに接続されたＮＭＯＳトランジスタＮ５５１で構成さ
れている。

【００９９】以上のように構成された第３の実施の形態
にかかるＤＲＡＭの動作について図８を用いて説明す
る。図８は，第３の実施の形態にかかるＤＲＡＭの読み
出し動作および書き込み動作を示すタイミングチャート
である。なお，第３の実施の形態にかかるＤＲＡＭの動
作は，第２の実施の形態にかかるＤＲＡＭと基本的に同
様である。以下，第２の実施の形態にかかるＤＲＡＭの
動作との相違点を中心に説明する。

【０１００】読み出し動作の初期状態（時刻ｔ０）にお
いて，制御信号ＥＱＡは，電源電位ＳＡＶＤＤとされて
おり，制御信号ＴＧ，制御信号ＷＴ，制御信号ＰＣ，制
御信号ＳＬＮＧ，制御信号ＥＱＰＡ，および制御信号Ｅ
ＱＭは，すべて電源電位ＶＳＳ（＝０Ｖ）とされてい
る。これによって，ビット線プリチャージ手段ＢＰＣ４
００とメインセンスノード用プリチャージ手段ＭＰＣ４
００は，オン状態とされる。そして，プリアンプ部ＰＳ
Ａ５００に備えられたスイッチ手段ＴＧＳ４００，およ
び増幅手段ＰＣＡ４００に備えられたＮＭＯＳトランジ
スタＮ１０４，Ｎ１０５は，オフ状態とされている。ま
た，センスラッチ手段ＳＬ４００は，非活性状態とされ
ており，イコライズ手段ＥＱＰ５００，ＥＱＭ５００
は，ともにオフ状態とされている。

【０１０１】時刻ｔ１において，制御信号ＥＱＡは，電
源電位ＶＳＳ（＝０Ｖ）とされ，制御信号ＰＣは，プリ
チャージ電位ＰＣＶＤＤとされる。これによって，ビッ
ト線プリチャージ手段ＢＰＣ４００，および，メインセ
ンスノード用プリチャージ手段ＭＰＣ４００は，ともに
オフ状態とされる。

【０１０２】時刻ｔ２において，制御信号ＥＱＰＡは，
高電位（ＰＣＶＤＤ−ＶＴＮ以上）とされる。これによ
って，プリアンプ部ＰＳＡ５００に備えられたＮＭＯＳ
トランジスタＮ１００，Ｎ１０１の製造ばらつきによる
トランジスタ間のスレショルド電位の差εｖｔ（以下，
「ＶＴスキュー」という。）が低減されることになる。
なお，このＶＴスキューを低減させる動作（以下，「Ｖ
Ｔスキュー補償動作」という。）の詳細については後述
する。

【０１０３】時刻ｔ３において，制御信号ＥＱＰＡは，
電源電位ＶＳＳ（＝０Ｖ）とされる。なお，ＶＴスキュ
ー補償動作の間に，所定のワード線を活性化するように
してもよい。

【０１０４】ビット線対ＢＬ，ＢＬｂに読み出し電位差
が得られた時点（時刻ｔ４）で，制御信号ＴＧは，電位
ＶＰＰ（＞ＳＡＶＤＤ）とされ，プリセンス動作が開始
される。

【０１０５】時刻ｔ５において，メインアンプ部ＭＳＡ
５００が活性化される。そして，時刻ｔ６において，制
御信号ＷＴは電位ＶＰＰとされ，プリアンプ部ＰＳＡ５
００に備えられたＮＭＯＳトランジスタＮ１０４，Ｎ１
０５はオン状態とされる。この結果，ビット線対ＢＬ，
ＢＬｂの電位は，読み出しデータに基づき復元されるこ
とになる。

【０１０６】次に，アレイ部（図示せず。），および，
センス回路部ＳＳ５００の非活性化の動作について説明
する。

【０１０７】時刻ｔ７において，ワード線が非活性化さ
れ，制御信号ＴＧと制御信号ＷＴは，電源電位ＶＳＳ
（＝０Ｖ）とされる。

【０１０８】時刻ｔ８において，制御信号ＳＬＮＧは０
Ｖとされ，メインアンプ部ＭＳＡ５００は非活性化され
る。

【０１０９】時刻ｔ９において，制御信号ＥＱＰＡと制
御信号ＥＱＭＡは，高電位（電源電位ＳＡＶＤＤ以上）
とされ，プリセンスノード対ＰＳ４００，ＰＳ４０１
と，メインセンスノード対ＭＳ４１０，ＭＳ４１１は，
それぞれイコライズされることになる。かかるイコライ
ズの目的は，プリセンスノード対ＰＳ４００，ＰＳ４０
１を電源電位ＳＡＶＤＤ以下に調整し，後のプリチャー
ジ動作において，電荷の移動がプリセンスノードＰＳ４
００，プリセンスノードＰＳ４０１のいずれに対しても
行われるようにすることにある。

【０１１０】時刻ｔ１０において，制御信号ＥＱＰＡと
制御信号ＥＱＭＡは，電源電位ＶＳＳ（＝０Ｖ）とされ
る。その後，制御信号ＰＣは，電源電位ＶＳＳ（＝０
Ｖ）とされ，メインセンスノード用プリチャージ手段Ｍ
ＰＣ４００はオン状態とされる。また，メインセンスノ
ード対ＭＳ４１０，ＭＳ４１１，および，プリセンスノ
ード対ＰＳ４００，ＰＳ４０１は，プリチャージされ
る。なお，ビット線プリチャージ手段ＢＰＣ４００をオ
ンするタイミングは，時刻ｔ７以降であれば，例えば，
時刻ｔ８以前であってもよい。

【０１１１】次に，ＶＴスキュー補償動作について説明
する。ここで，ＮＭＯＳトランジスタＮ１００のスレシ
ョルド電位ＶＴＮ１００は，ＶＴＮ１００＝ＶＴ０＋εｖｔ／２（Ｖ）であり，ＮＭＯＳトランジスタＮ１０１のＶＴＮ１０１
は，ＶＴＮ１０１＝ＶＴ０−εｖｔ／２（Ｖ）であると仮定する。これによって，ＶＴスキューは，｜ＶＴＮ１００−ＶＴＮ１０１｜＝εｖｔ（Ｖ）となる。

【０１１２】この場合，プリセンスノードＰＳ４００
は，ＰＣＶＤＤ−（ＶＴ０＋εｖｔ／２）（Ｖ）にプリチャージされ，プリセンスノードＰＳ４０１は，ＰＣＶＤＤ−（ＶＴ０−εｖｔ／２）（Ｖ）にプリチャージされる。

【０１１３】また，メインセンスノードＭＳ４１０，お
よび，メインセンスノードＭＳ４１１の電位は，ともに
プリチャージ電位ＰＣＶＤＤとされている。制御信号Ｅ
ＱＰＡを電源電位ＳＡＶＤＤとしてＶＴスキュー補償動
作が開始されると，各ノード電位は以下のように変化す
る。

【０１１４】プリセンスノード対ＰＳ４００，ＰＳ４０
１は，イコライズされ，その電位は，ともにＰＣＶＤＤ
−ＶＴ０（Ｖ）とされる。このとき，メインセンスノー
ド対ＭＳ４１０，ＭＳ４１１に接続されているトランジ
スタは，全てオフ状態とされており，メインセンスノー
ド対ＭＳ４１０，４１１は，高インピーダンス状態とな
る。そして，メインセンスノード対ＭＳ４１０，ＭＳ４
１１は，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のゲ
ート容量を介して，プリセンスノード対ＰＳ４００，Ｐ
Ｓ４０１の電位変化の影響を受ける。これによって，メ
インセンスノード対ＭＳ４１０，ＭＳ４１１の電位は変
化することになる。

【０１１５】ＮＭＯＳトランジスタＮ１００，Ｎ１０１
のゲート容量をともにＣｇとし，メインセンスノードＭ
Ｓ４１０，ＭＳ４１１の容量をともにＣＭＳＡとする
と，メインセンスノード対ＭＳ４１０，ＭＳ４１１の電
位は，以下のように変化する。

【０１１６】プリセンスノードＰＳ４００の電位がεｖ
ｔ／２（Ｖ）上昇することによって，メインセンスノー
ドＭＳ４１１の電位ＶＭ１は，ＶＭ１＝ＰＣＶＤＤ＋εｖｔＣｇ／｛２（Ｃｇ＋ＣＭＳ
Ａ）｝（Ｖ）となる。

【０１１７】一方，プリセンスノードＰＳ４０１の電位
がεｖｔ／２（Ｖ）下降したことによって，メインセン
スノードＭＳ４１０の電位ＶＭ０は，ＶＭ０＝ＰＣＶＤＤ−εｖｔＣｇ／｛２（Ｃｇ＋ＣＭＳ
Ａ）｝（Ｖ）となる。

【０１１８】ここで説明の容易化のため，Ｃｇ＝ＣＭＳ
Ａとすると，メインセンスノードＭＳ４１１の電位ＶＭ
１，および，メインセンスノードＭＳ４１０の電位ＶＭ
０は，それぞれ，ＶＭ１＝ＰＣＶＤＤ＋εｖｔ／４ＶＭ０＝ＰＣＶＤＤ−εｖｔ／４となる。

【０１１９】ＶＴスキュー補償動作が終了した時点で，
スレショルド電位がεｖ／２高いＮＭＯＳトランジスタ
Ｎ１００のゲート・ソース電圧ＶＧＳ１００は，ＶＧＳ１００＝ＶＴ０＋εｖｔ／４となり，スレショルド電位がεｖ／２低いＮＭＯＳトラ
ンジスタＮ１０１のゲート・ソース電圧ＶＧＳ１０１
は，ＶＧＳ１０１＝ＶＴ０−εｖｔ／４となる。

【０１２０】ところで，ＶＴスキュー補償動作が行われ
ない場合，ＮＭＯＳトランジスタＮ１００のゲート・ソ
ース電圧ＶＧＳ１００，および，ＮＭＯＳトランジスタ
Ｎ１０１のゲート・ソース電圧ＶＧＳ１０１をＶＴスキ
ュー補償動作が行われる場合の値と同等とするために
は，ＮＭＯＳトランジスタＮ１００のスレショルド電位
ＶＴＮ１００がＶＴＮ１００＝ＶＴ０＋εｖｔ／４（Ｖ）であり，ＮＭＯＳトランジスタＮ１０１のスレショルド
電位ＶＴＮ１０１がＶＴＮ１０１＝ＶＴ０−εｖｔ／４（Ｖ）である必要がある。すなわち，ＶＴスキュー補償動作に
よって，ＶＴスキューが実質的にεｖｔ／２（Ｖ）まで
低減されたことになる。

【０１２１】また，プリセンス動作が開始された直後の
プリセンスノード対ＰＳ４００，ＰＳ４０１の電位差
は，ビット線対ＢＬ，ＢＬｂの読み出し電位差ΔＶと略
同一とされる。すなわち，第３の実施の形態にかかるＤ
ＲＡＭによれば，センスミスを防ぐための読み出し電位
差ΔＶの条件は，ΔＶ＞εｖｔ／２とされる。したがっ
て，第３の実施の形態にかかるＤＲＡＭによれば，従来
のＤＲＡＭに対して読み出し電位差を１／２としても読
み出し動作が可能となり，結果的に，製造ばらつきや動
作ノイズが生じた場合であっても安定した動作が実現さ
れる。

【０１２２】上述のように，第３の実施の形態にかかる
ＤＲＡＭは，メインセンスノード対ＭＳ４１０，ＭＳ４
１１，および，プリセンスノード対ＰＳ４００，ＰＳ４
０１それぞれに対してイコライズ手段ＥＱＰ５００，Ｅ
ＱＭ５００が接続された構成を有するものであるが，イ
コライズ手段ＥＱＭ５００は，センス回路部ＳＳ５００
を非活性化させる際，イコライズ手段ＥＱＰ５００の動
作を補助するためのものであり，省略可能な構成要素で
ある。イコライズ手段ＥＱＭ５００が省略された場合，
時刻ｔ８から時刻ｔ９におけるイコライズ動作におい
て，プリセンスノード対ＰＳ４００，ＰＳ４０１は，電
位ＳＡＶＤＤ／２よりやや低い電位にイコライズされ
る。また，メインセンスノード対ＭＳ４１０，ＭＳ４１
１のうち低電位側ノードは，電位ＳＡＶＤＤ／２まで上
昇し，高電位側ノードは，電位ＳＡＶＤＤ／２に保持さ
れる。かかるメインセンスノード対ＭＳ４１０，ＭＳ４
１１の電位の変化は，イコライズ動作の期間中，ＮＭＯ
ＳトランジスタＮ１００，Ｎ１０１の一方がオン状態と
され，他方がオフ状態とされていることに起因するもの
である。その後，イコライズ手段ＥＱＭ５００が備えら
れた場合と同様に，メインセンスノード対ＭＳ４１０，
ＭＳ４１１，および，プリセンスノード対ＰＳ４００，
ＰＳ４０１へのプリチャージが実施される。

【０１２３】以上のように，本発明の第３の実施の形態
にかかるＤＲＡＭによれば，プリセンスノード対ＰＳ４
００，ＰＳ４０１に対してイコライズ手段ＥＱＰ５００
が接続され，ＶＴスキュー補償動作が実施されるため，
第１，２の実施の形態にかかるＤＲＡＭが有する効果に
加えて以下の効果が得られる。

【０１２４】ビット線の読み出し電位差ΔＶが小さく，
例えば，プリアンプ部ＰＳＡ５００に備えられたＮＭＯ
ＳトランジスタＮ１００とＮＭＯＳトランジスタＮ１０
１の間のＶＴスキューの１／２程度であっても，センス
ミスのない動作が可能となる。換言すれば，製造ばらつ
きによってＮＭＯＳトランジスタＮ１００とＮＭＯＳト
ランジスタＮ１０１の間のＶＴスキューが大きくなった
場合であっても，安定的な動作が実現されることにな
る。

【０１２５】また，読み出し電位差ΔＶが小さい場合で
あってもセンスミスが防止されるため，アレイ部（図示
せず。）の動作に必要な電源電位ＳＡＶＤＤを低下させ
ることが可能となる。

【０１２６】さらに，ＶＴスキュー補償動作は，１つの
ＮＭＯＳトランジスタＮ５５０によって構成されたイコ
ライズ手段ＥＱＰ５００を追加することによって実現さ
れる。したがって，素子レイアウトに対する影響を最小
限におさえつつ，動作の安定化を阻害する原因となり得
る製造ばらつきを吸収することが可能となる。

【０１２７】（第４の実施の形態）本発明の第４の実施
の形態にかかるＤＲＡＭについて説明する。この第４の
実施の形態にかかるＤＲＡＭは，図９に示すように，第
２の実施の形態にかかるＤＲＡＭと同様に，センス回路
部ＳＳ４００を備え，さらに，かかるセンス回路部ＳＳ
４００に接続されたドライバＤＶＴＧ，ＤＶＷＴ，ＤＶ
ＰＣを備えるものである。

【０１２８】第４の実施の形態にかかるＤＲＡＭを構成
するセンス回路部ＳＳ４００の外部との接続内容は，第
２の実施の形態にかかるＤＲＡＭに対して以下の点にお
いて異なる。

【０１２９】まず，メインアンプ部ＭＳＡ４００に関し
ては，メインセンスノード用プリチャージ手段ＭＰＣ４
００に備えられたＰＭＯＳトランジスタＰ１３０，Ｐ１
３１のソースとサブストレートゲート，および，センス
ラッチ手段ＳＬ４００に備えられたＰＭＯＳトランジス
タＰ１２０，Ｐ１２１のソースとサブストレートゲート
が電源電位ＶＤＤに接続されている。

【０１３０】また，制御信号ＴＧ，ＷＴ，ＰＣの各供給
ラインには，ドライバＤＶＴＧ，ＤＶＷＴ，ＤＶＰＣが
接続されており，これによって，制御信号ＴＧ，ＷＴ，
ＰＣは，電源電位ＶＤＤと０Ｖの間で振幅することにな
る。

【０１３１】各ワード線（図示せず。）は，電源電圧Ｖ
ＤＤと０Ｖの間で振幅する所定のドライバで駆動され
る。また，プリチャージ電位ＶＢＬは，（ＶＤＤ−ＶＴＮ）／２と等しくなるように設定される。

【０１３２】以上のように構成された第４の実施の形態
にかかるＤＲＡＭの動作について，第２の実施の形態に
かかるＤＲＡＭの動作を示す図６を用いて説明する。な
お，第４の実施の形態にかかるＤＲＡＭの動作は，図６
において，プリチャージ電位ＰＣＶＤＤおよび電位ＶＰ
Ｐを電源電位ＶＤＤに置き換え，また，電位ＶＤＤ／２
を電位（ＶＤＤ−ＶＴＮ）／２に置き換えることによっ
て説明される。

【０１３３】まず，第４の実施の形態にかかるＤＲＡＭ
におけるアレイ動作電圧ＶＤＤａｒｒａｙについて説明
する。メインアンプ部ＭＳＡ４００が活性化された状態
において，メインセンスノード対ＭＳ４１０，ＭＳ４１
１のうち高電位側ノードは，電源電位ＶＤＤとされ，低
電位側ノードは，０Ｖとされる。各電位は，プリアンプ
部ＰＳＡ４００に備えられたＮＭＯＳトランジスタＮ１
０２，Ｎ１０４，および，ＮＭＯＳトランジスタＮ１０
３，Ｎ１０５を介してビット線対ＢＬ，ＢＬｂに与えら
れる。このとき，ＮＭＯＳトランジスタＮ１０２，Ｎ１
０４，Ｎ１０３，Ｎ１０５の各ゲートは，電源電位ＶＤ
Ｄとされる。したがって，低電位となるべきビット線
は，０Ｖまで低下するが，高電位となるべきビット線
は，電位ＶＤＤ−ＶＴＮまでしか上昇せず，結果的にア
レイ動作電圧ＶＤＤａｒｒａｙは，ＶＤＤ−ＶＴＮ
（Ｖ）とされる。

【０１３４】その後，アレイ部（図示せず。）を非活性
化する際，ビット線対ＢＬ，ＢＬｂはイコライズされる
ため，ビット線対ＢＬ，ＢＬｂのプリチャージ電位は，
（ＶＤＤ−ＶＴＮ）／２（Ｖ）とされる。また，メイン
センスノード対ＭＳ４１０，ＭＳ４１１のプリチャージ
電位は，ＶＤＤ（Ｖ）とされ，プリセンスノード対ＰＳ
４００，ＰＳ４０１のプリチャージ電位は，ＶＤＤ−Ｖ
ＴＮ（Ｖ）とされる。

【０１３５】ところで，プリセンス動作を開始するため
には，プリアンプ部ＰＳＡ４００に備えられたＮＭＯＳ
トランジスタＮ１００，Ｎ１０１がオンする必要があ
る。また，ビット線対ＢＬ，ＢＬｂの読みだし電位差を
ΔＶとすると，プリセンス動作開始時のビット線ＢＬ，
ＢＬｂの電位は，ΔＶ＋（ＶＤＤ−ＶＴＮ）／２（Ｖ）
以下である。したがって，第４の実施の形態にかかるＤ
ＲＡＭにおいて，プリセンス動作が安定的に行われるた
めには，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のス
レショルド電位ＶＴＮが，ＶＴＮ＜ＶＤＤ−（ΔＶ＋（ＶＤＤ−ＶＴＮ）／２）すなわち，ＶＴＮ＜ＶＤＤ−２ΔＶを満足すればよいことになる。かかる条件は，通常の半
導体装置の製造によって達成可能なものであり，特別な
設計手段・製造工程を導入する必要がなくなる。

【０１３６】また，プリセンス動作を完全に終了させる
ためには，メインセンスノード対ＭＳ４１０，ＭＳ４１
１のうちの高電位側ノードの電位低下がδｖであるとし
て，ＮＭＯＳトランジスタＮ１００，Ｎ１０１のスレシ
ョルド電位ＶＴＮが，ＶＤＤ−δｖ＞ＶＴＮ＋（ＶＤＤ−ＶＴＮ）／２すなわち，ＶＴＮ＜ＶＤＤ−２δｖを満足すればよいことになる。

【０１３７】上述のように，メインセンスノードＭＳ４
１０，ＭＳ４１１のうちの高電位側ノードから，対応す
るプリセンスノードへの放電は，低電位側ノードの電位
低下によって速やかに停止することになる。したがっ
て，第４の実施の形態にかかるＤＲＡＭによれば，電位
低下δｖを小さく設計することが可能となり，ＶＴＮ＜ＶＤＤ−２δｖの条件を容易に満足させることが可能となる。

【０１３８】以上のように，第４の実施の形態にかかる
ＤＲＡＭによれば，第１，２，３の実施の形態にかかる
ＤＲＡＭと同様の効果の他，以下の効果が得られる。

【０１３９】プリアンプ部ＰＳＡ４００が備えられてい
るため，ビット線対ＢＬ，ＢＬｂのプリチャージ電位と
各センスノードのプリチャージ電位が一致していないこ
とによる問題が生じることはなく，アレイ動作電圧ＶＤ
Ｄａｒｒａｙをメインセンスノード対ＭＳ４１０，ＭＳ
４１１のプリチャージ電位に対し低く設定することが可
能となる。具体的には，ビット線対ＢＬ，ＢＬｂのプリ
チャージ電位をセンスラッチ手段ＳＬ４００の電源電位
ＶＤＤの１／２より低く設定することが可能となる。し
たがって，従来必要とされていた各種の昇圧回路が削除
可能となり，回路規模の縮小化および省電力化が実現さ
れることになる。

【０１４０】さらに，ビット線対ＢＬ，ＢＬｂのプリチ
ャージ電位は，イコライズされることによって得られる
ため，ビット線対ＢＬ，ＢＬｂにおける放電と充電の不
平衡に起因するノイズが生じることはなく，ＤＲＡＭの
安定した動作が実現される。

【０１４１】（第５の実施の形態）以上の第１，２，
３，４の実施の形態にかかるＤＲＡＭに備えられたセン
ス回路部ＳＳ１００，ＳＳ４００，ＳＳ５００の回路レ
イアウトについて，図１０を用いて説明する。なお，こ
こでは，第３の実施の形態にかかるＤＲＡＭに備えられ
たセンス回路部ＳＳ５００を構成するプリアンプ部ＰＳ
Ａ５００を代表的に説明する。

【０１４２】図１０において，破線に囲まれている部分
は，不純物拡散領域を示し，白抜きの丸印は，第１配線
層と不純物拡散領域との接続箇所を示し，黒い丸印は，
第２配線層と不純物拡散領域またはゲート電極との接続
箇所を示している。

【０１４３】また，ビット線プリチャージ手段ＢＰＣ４
００は，第１配線層Ｐｏ１，Ｐｏ２によって形成された
ビット線対ＢＬ，ＢＬｂを介してセルアレイ部（図示せ
ず。）に接続されている。さらに，ビット線対ＢＬ，Ｂ
Ｌｂに対してワード線（図示せず。）が交差配置されて
いる（図１参照）。

【０１４４】ビット線プリチャージ手段ＢＰＣ４００に
備えられたＮＭＯＳトランジスタＮ１１０，Ｎ１１１
は，不純物拡散領域Ｄ１およびワード線（図面縦）方向
に形成されたゲート電極ＧＥＱＡによって構成される。

【０１４５】プリアンプ部ＰＳＡ４００に備えられたス
イッチ手段ＴＧＳ４００を構成するＮＭＯＳトランジス
タＮ１０２，Ｎ１０３は，不純物拡散領域Ｄ１およびワ
ード線方向に形成されたゲート電極ＧＴＧによって構成
される。

【０１４６】イコライズ手段ＥＱＰ５００を構成するＮ
ＭＯＳトランジスタＮ５５０は，不純物拡散領域Ｄ１お
よびワード線方向に形成されたゲート電極ＧＥＱＰＡに
よって構成される。

【０１４７】プリアンプ部ＰＳＡ５００に備えられた増
幅手段ＰＣＡ４００は，以下のようにパターンレイアウ
トされる。

【０１４８】ＮＭＯＳトランジスタＮ１００，および，
このＮＭＯＳトランジスタＮ１００に対して並列に接続
されるＮＭＯＳトランジスタＮ１０４は，Ｔ字形の第１
の不純物拡散領域としての不純物拡散領域Ｄ２に形成さ
れる。ＮＭＯＳトランジスタＮ１００に交差接続された
ＮＭＯＳトランジスタＮ１０１，および，このＮＭＯＳ
トランジスタＮ１０１に対して並列に接続されるＮＭＯ
ＳトランジスタＮ１０５は，Ｔ字形の第２の不純物拡散
領域としての不純物拡散領域Ｄ３に形成される。

【０１４９】ＮＭＯＳトランジスタＮ１０４のゲート
は，ワード線方向に形成された一の制御信号供給ライン
としてのゲート電極ＧＷＴ０に接続され，ＮＭＯＳトラ
ンジスタＮ１０５のゲートは，同じくワード線方向に形
成された他の制御信号供給ラインとしてのゲート電極Ｇ
ＷＴ１に接続される。

【０１５０】ＤＲＡＭは，通常，プリアンプ部ＰＳＡ５
００を含むセンス回路部を複数備えており，各センス回
路部は，ワード線方向に繰り返し配列される。そして，
各センス回路部は，ワード線方向に形成された複数の電
極によって所定の信号および電位が供給される。

【０１５１】図１０に示すように，不純物拡散領域Ｄ１
の一部は，ワード線方向に伸びており，各プリアンプ部
ＰＳＡ５００に備えられている不純物拡散領域Ｄ１は，
プリチャージ電位ＶＢＬとされている。

【０１５２】また，ワード線方向に伸びているゲート電
極ＧＥＱＡは，制御信号ＥＱＡが供給され，電極ＧＴＧ
は，制御信号ＴＧが供給され，ゲート電極ＧＥＱＰＡ
は，制御信号ＥＱＰＡが供給されている。ゲート電極Ｇ
ＷＴ０およびゲート電極ＧＷＴ１は，センス回路部の配
列の外側において，制御信号ＷＴが供給されている。

【０１５３】次に，プリアンプ部ＰＳＡ５００の内部接
続について説明する。

【０１５４】第１配線層Ｐｏ１によって形成されたビッ
ト線ＢＬは，不純物拡散領域Ｄ１に形成されたＮＭＯＳ
トランジスタＮ１１０およびＮＭＯＳトランジスタＮ１
０２の共有部分に接続され，第１配線層Ｐｏ２によって
形成されたビット線ＢＬｂは，不純物拡散領域Ｄ１に形
成されたＮＭＯＳトランジスタＮ１１１およびＮＭＯＳ
トランジスタＮ１０３の共有部分に接続される。

【０１５５】第１配線層Ｐｏ３によって形成されたプリ
センスノードＰＳ４００には，不純物拡散領域Ｄ１に形
成されたＮＭＯＳトランジスタＮ１０２およびＮＭＯＳ
トランジスタＮ５５０の共有部分，並びに，不純物拡散
領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０４の
ソースおよびＮＭＯＳトランジスタＮ１００のソースが
接続される。

【０１５６】第１配線層Ｐｏ４によって形成されたプリ
センスノードＰＳ４０１には，不純物拡散領域Ｄ１に形
成されたＮＭＯＳトランジスタＮ１０３およびＮＭＯＳ
トランジスタＮ５５０の共有部分，並びに，不純物拡散
領域Ｄ２に形成されたＮＭＯＳトランジスタＮ１０５の
ソースおよびＮＭＯＳトランジスタＮ１０１のソースが
接続される。

【０１５７】第２配線層Ｍｅ１によって形成されたメイ
ンセンスノードＭＳ４１０は不純物拡散領域Ｄ２に形成
されたＮＭＯＳトランジスタＮ１００のゲート，並び
に，不純物拡散領域Ｄ３に形成されたＮＭＯＳトランジ
スタＮ１０５およびＮＭＯＳトランジスタＮ１０１の共
有部分に接続される。なお，第２配線層Ｍｅ１は，メイ
ンアンプ部ＭＳＡ４００（図示せず。）へと延びてい
る。

【０１５８】第２配線層Ｍｅ２によって形成されたメイ
ンセンスノードＭＳ４１１は，不純物拡散領域Ｄ２に形
成されたＮＭＯＳトランジスタＮ１０４およびＮＭＯＳ
トランジスタＮ１００の共有部分，並びに，不純物拡散
領域Ｄ３に形成されたＮＭＯＳトランジスタＮ１０１の
ゲートに接続される。なお，第２配線層Ｍｅ２は，第１
配線層Ｍｅ２と同様に，メインアンプ部ＭＳＡ４００へ
と延びている。

【０１５９】以上のように，プリアンプ部ＰＳＡ５００
に備えられた増幅手段ＰＣＡ４００を構成するＮＭＯＳ
トランジスタＮ１００，Ｎ１０１，Ｎ１０４，Ｎ１０５
は，２つの分離された不純物拡散領域Ｄ２，Ｄ３に配置
されている。そして，各ＮＭＯＳトランジスタＮ１０
０，Ｎ１０１，Ｎ１０４，Ｎ１０５は，２本のゲート電
極ＧＷＴ０，ＧＷＴ１から制御信号ＷＴが共通して供給
されるように構成されている。また，図１０に示すよう
に，ビット線方向に形成される配線の本数は，センス回
路部ＳＳ５００における第１配線層Ｐｏ１，Ｐｏ２，Ｐ
ｏ３，Ｐｏ４，第２配線層Ｍｅ１，Ｍｅ２ごとに２本ず
つとされている。すなわち，各センス回路部に接続され
るビット線対ＢＬ，ＢＬｂの配線本数に等しくなる。さ
らに，各配線と各素子の接続箇所もワード線方向の同一
直線上に２個までとされている。したがって，第５の実
施の形態にかかるＤＲＡＭは，従来のＤＲＡＭと同等の
配線密度で形成されることになり，微細パターンの形成
等，特別な工程を要することなく製造可能である。

【０１６０】以上，添付図面を参照しながら本発明の好
適な実施の形態について説明したが，本発明はかかる例
に限定されない。当業者であれば，特許請求の範囲に記
載された技術的思想の範疇内において各種の変更例また
は修正例に想到し得ることは明らかであり，それらにつ
いても当然に本発明の技術的範囲に属するものと了解さ
れる。

【０１６１】アレイ部については，図１に示したアレイ
部Ａ１００に限定されず，センス回路部ＳＳ１００，Ｓ
Ｓ４００，ＳＳ５００に備えられた一対の入出力端子対
Ｐｉｎ，Ｐｉｎｂの一方から読み出し電位が与えられ，
他方から参照電位が与えられる構成を有するものであれ
ばよい。例えば，メモリセルＭＣがＮＡＮＤ型に接続さ
れてなるアレイ部であってもよい。

【０１６２】また，ビット線プリチャージ手段ＢＰＣ１
００は，イコライズ用トランジスタを含む構成としても
よい。

【０１６３】また，本発明は，各種電位を以下のように
設定した場合であっても適用可能である。プリチャージ
電位ＰＣＶＤＤと電位ＶＰＰは，等しくなるよう外部入
力される電源電位ＥＶＤＤから昇圧され生成されるよう
にしてもよい（ＰＣＶＤＤ＝ＶＰＰ＞ＥＶＤＤ）。この
場合，電源電位ＳＡＶＤＤは，ＳＡＶＤＤ＜ＰＣＶＤＤ＝ＶＰＰを満足していれば，電源電位ＥＶＤＤと等しくてもよ
く，あるいは，電源電位ＥＶＤＤを降圧させることによ
って得られたものであってもよい。

【０１６４】また，電源電位ＥＶＤＤを昇圧させること
によってプリチャージ電位ＰＣＶＤＤを生成し（ＰＣＶ
ＤＤ＞ＥＶＤＤ），電源電圧ＥＶＤＤから，直接，電位
ＶＰＰおよび電源電位ＳＡＶＤＤを生成するようにして
もよい。このとき，アレイ動作電圧ＶＤＤａｒｒａｙ
は，ＶＤＤａｒｒａｙ＝ＥＶＤＤ−ＶＴＮとされ，プリチャージ電位ＶＢＬは，ＶＢＬ＝（ＥＶＤＤ−ＶＴＮ）／２とされる。

【０１６５】このように各種電位を設定することによっ
て，昇圧回路の負担が低減されるため，昇圧回路にかか
る面積を縮小することが可能となる。また，昇圧回路が
消費していた分の電力が低減されることになる。

【０１６６】

【発明の効果】以上説明したように，本発明にかかる半
導体記憶装置によれば，センス動作時のノイズの発生が
抑制され，製造ばらつきがあった場合であっても動作が
安定化される。

【０１６７】また，高速動作を維持しつつアレイ動作電
圧を低く設計することが可能となるとともに，素子間隔
を狭くレイアウトすることが可能となり，結果的に，よ
り小面積化，低消費電力化が実現される。

【０１６８】さらに，微細パターンの形成等，特別な工
程を要することなく製造することが可能となる。

【０１６９】なお，本発明にかかる半導体記憶装置によ
れば，アレイ動作電圧を従来と同様とする場合であって
も，従来に対して小さな読み出し電位差でセンスミスな
く動作させることが可能化されるため，歩留りが向上す
ることになる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。

【図２】図１に示したセンス回路部を複数のアレイ部に
共有させた場合のブロック図である。

【図３】図１に示したＤＲＡＭの動作を説明するタイミ
ングチャートである。

【図４】本発明の第２の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。

【図５】図４に示したセンス回路部を複数のアレイ部に
共有させた場合のブロック図である。

【図６】図４に示したＤＲＡＭの動作を説明するタイミ
ングチャートである。

【図７】本発明の第３の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。

【図８】図７に示したＤＲＡＭの動作を説明するタイミ
ングチャートである。

【図９】本発明の第４の実施の形態にかかるＤＲＡＭの
構成を示す回路図である。

【図１０】本発明の第５の実施の形態にかかるＤＲＡＭ
のレイアウトを説明する平面図である。

【符号の説明】

１００ＤＲＡＭＡ１００アレイ部ＢＬ，ＢＬｂビット線対ＢＰＣ１００ビット線プリチャージ手段Ｄ１不純物拡散領域Ｄ２不純物拡散領域ＥＱＭ５００イコライズ手段ＥＱＰ５００イコライズ手段ＭＰＣ１００メインセンスノード用プリチャージ手
段ＭＳ１１０，ＭＳ１１１メインセンスノード対ＭＳＡ１００メインアンプ部Ｍｅ１第２配線層Ｍｅ２第２配線層ＰＣＡ１００増幅手段ＰＳ１００，ＰＳ１０１プリセンスノード対ＰＳＡ１００プリアンプ部Ｐｏ１，Ｐｏ２，Ｐｏ３，Ｐｏ４第１配線層ＳＬ１００センスラッチ手段ＳＳ１００センス回路部ＴＧＳ１００スイッチ手段ＷＬ０ワード線

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Claims

【特許請求の範囲】

【請求項１】複数のワード線と複数のビット線対との
交差部に形成されたメモリセルがマトリクス状に配列さ
れて成るメモリセルアレイ部と，前記ビット線対に接続
され，前記メモリセルからの読み出しデータを検出，増
幅するセンス回路部と，を備えた半導体記憶装置であっ
て，前記センス回路部は，前記ビット線対の電位差を増
幅するプリアンプ部と，前記プリアンプ部によって増幅
された電位差をさらに増幅するメインアンプ部とを含
み，前記プリアンプ部は，前記ビット線対の一方のビッ
ト線を電気的に遮断することが可能な第１のスイッチ手
段と，前記ビット線対の他方のビット線を電気的に遮断
することが可能な第２のスイッチ手段と，前記第１のス
イッチ手段に直列に接続され，前記一方のビット線を電
気的に遮断することが可能な第３のスイッチ手段と，前
記第２のスイッチ手段に直列に接続され，前記他方のビ
ット線を電気的に遮断することが可能な第４のスイッチ
手段と，一方の電極が前記第３のスイッチ手段の一方の
端子に接続され，他方の電極が前記第３のスイッチ手段
の他方の端子に接続され，制御電極が前記第４のスイッ
チ手段の一方の端子に接続された第１のトランジスタ
と，一方の電極が前記第４のスイッチ手段の一方の端子
に接続され，他方の電極が前記第４のスイッチ手段の他
方の端子に接続され，制御電極が前記第３のスイッチ手
段の一方の端子に接続された第２のトランジスタと，を
備え，前記メインアンプ部は，ソースが第１の電源電位
の供給ラインに接続され，ドレインが前記一方のビット
線に接続され，ゲートが前記他方のビット線に接続され
た第１のＰチャネル型トランジスタと，ソースが前記第
１の電源電位の供給ラインに接続され，ドレインが前記
他方のビット線に接続され，ゲートが前記一方のビット
線に接続された第２のＰチャネル型トランジスタと，ソ
ースが第５のスイッチ手段を介して第２の電源電位の供
給ラインに接続され，ドレインが前記一方のビット線に
接続され，ゲートが前記他方のビット線に接続された第
１のＮチャネル型トランジスタと，ソースが前記第５の
スイッチ手段を介して前記第２の電源電位の供給ライン
に接続され，ドレインが前記他方のビット線に接続さ
れ，ゲートが前記一方のビット線に接続された第２のＮ
チャネル型トランジスタと，を備えたことを特徴とする
半導体記憶装置。
【請求項２】前記第１のスイッチ手段，前記第２のス
イッチ手段，前記第３のスイッチ手段，および前記第４
のスイッチ手段は，前記第１のトランジスタおよび前記
第２のトランジスタと同じ伝導型のトランジスタで構成
されたことを特徴とする請求項１に記載の半導体記憶装
置。
【請求項３】さらに，前記センス回路部は，第３のト
ランジスタおよび第４のトランジスタから構成され前記
ビット線対をプリチャージ電位にプリチャージする機能
を有するビット線プリチャージ手段を備え，第３のトラ
ンジスタおよび第４のトランジスタは，前記第１のトラ
ンジスタおよび前記第２のトランジスタと同じ伝導型で
あることを特徴とする請求項１または２に記載の半導体
記憶装置。
【請求項４】前記プリチャージ電位は，前記第１の電
源電位の１／２以下であることを特徴とする請求項３に
記載の半導体記憶装置。
【請求項５】前記センス回路部は，前記第１のスイッ
チ手段と前記第３のスイッチ手段との接続ノードの電位
と前記第２のスイッチ手段と前記第４のスイッチ手段と
の接続ノードの電位とを等化するイコライズ手段を備え
たことを特徴とする請求項１，２，３，または４のいず
れかに記載の半導体記憶装置。
【請求項６】前記第３のスイッチ手段と前記第１のト
ランジスタは，第１の不純物拡散領域に形成され，前記
前記第４のスイッチ手段と前記第２のトランジスタは，
第２の不純物拡散領域に形成され，前記第３のスイッチ
手段を構成するトランジスタの制御電極は，前記ワード
線に沿って形成された一の制御信号供給ラインに接続さ
れ，前記第４のスイッチ手段を構成するトランジスタの
制御電極は，前記ワード線に沿って形成された他の制御
信号供給ラインに接続されたことを特徴とする請求項
１，２，３，４，または５のいずれかに記載の半導体記
憶装置。