JPS6159689A - センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は絶縁ゲート型電界効果トランジスタを用いたセ
ンスアンプに関するものである。

（従来の技術） 大容量のＭＯＳメモリ集積回路を実現する１トランジス
タ型ＭＯ８−几ＡＭは大容量化に伴ない、ピント線のを
生容量が増大する一方、メモリセル容量は著しく小さく
なシ、ビット線に出力されるメモリセル情報は増々微小
化している。ところが、センスアンプの動作時に発生す
るアレイノイズ量は記は容量の増大と共に増加している
ため、とノド線上の実効的信号はノイズにより更に小さ
くなり、場合によってはノイズ量が信号量を上回る事も
考えられる。この様な場合には、センスアンプ感度をい
くら高めても無駄であり、ノイズそのものを防止しなけ
ればならない。

アレイノイズはセンスアンプ動作によって発生し、ビッ
ト線を介してセンスアンプに伝達される。

このタメ、ビット線とセンスアンプ間に制御トランジス
タを挿入し、ノイズ伝達を阻止する方法が知られている
。第３図にその従来例を示す。Ｑ１〜Ｑ８　はＮチャネ
ルＭＯ８）ランジスタ（以下、トランジスタという。）
、Ｂ、Ｂはビット線、ＣＩはメモリセル容量、Ｃ２はダ
ミーセル容量、Ｎｌ。

Ｎ２はセンスアンプの内部節点、φＷ、φＤ、φＴ、φ
８゜φ几は各種のクロック信号を示す。

第十図の動作波形図を用いてこのセンスアンプの動作説
明を行なう。ワード線信号φＷ及びダミーワード線信号
φＤが高電位に上昇する前のリセット期間中に、ビット
線Ｂ、■及びセンスアンプの各節点は電源電圧にプリチ
ャージされている。

またこの間にダミーセルリセット信号φＲにより、ダミ
ーセル容量Ｃ２は放電させられている。次にφＷ、φＤ
が上昇するとメモリセル容量Ｃ１，ダミーセル容量Ｃ２
の情報がビット線にそれぞれ出力される。この時伝達用
トランジスタＱ　３．Ｑ４制御信号（以下、制御信号と
いう。）φ丁は電源以上の電位を持つため、トランジス
タＱ３．Ｑ４のスレッショルドの影響を受けずにビット
線の情報はセンスアンプ内部にトランジスタＱ３．　Ｑ
４を通じて伝達される。次にセンスアンプ活性化信号（
以下、活性化信号という。）φＳが上昇する前に制御信
号φ丁は低電位に下がシ、ビット線とセンスアンプとの
接続を遮断し、その後活性化信号φ８によってセンス増
幅が行なわれる。第４図の動作波形図ではメモリセルに
低レベル情報が蓄積されている場合を示し、節点Ｎ１が
低レベルになっている。ここで、センスアンプ内部での
増幅は終了したが、トランジスタＱ３．Ｑ４が閉じてい
るため、ピッド線の信号は全く増幅されていない。そこ
で再び制御信号φ〒を上昇させ、センスアンプによって
ピット線信号を増幅している。

以上述べた様に、センスアンプ動作中は伝達用トランジ
スタＱａ、Ｑ４が閉じているため、ビット線を介しての
アレイノイズは伝達されず、センスアンプ感度を悪化さ
せることはない。しかしながら、最終的にビット線信号
を増幅するために、再度制御信号φ丁を上昇させる必要
があるため、増幅の終了までに時間が余計に必要となシ
、センス速度の遅い欠点があった。

（発明の目的） 本発明の目的は、上記欠点を除去することにより、アレ
イノイズの伝達を阻止し、しかもセンス速度の低下しな
いセンスアンプを提供することにある。

（発明の構成） 本発明のセンスアンプは、ドレインとゲートが互いに交
叉接続され、ソースが゛共通接続された第１及び第２の
トランジスタよ構成る７リツプフロツプと、前記第１の
トランジスタのドレインと一対のビット線の一方との間
に接続された伝達用の第３のトランジスタと、前記第２
のトランジスタのドレインと前記一対のビット線の他方
との間に接続された伝達用の第４のトランジスタと、前
記第３のトランジスタと並列に接続されそのゲートが前
記第２のトランジスタのドレインと接続された第５のト
ランジスタと、前記第４のトランジスタと′並列に接続
されそのゲートが前記第１のトランジスタのドレインに
接続された第６のトランジスタとを含むことから構成さ
れる。

（作用） 本発明によれば、前記第５及び第６のトランジスタの動
作により、アレイノイズを阻止しクク、かつセンスアン
プの動作中にビット線の増幅が可能なため、センス速度
の速いセンスアンプを実現することができる。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示す回路図、第２図はその
動作波形図である。なお第１図にはメモリセル回路及び
ダミーメモリセル回路も併せ示し、である。

本実施例は、ドレインとゲートが互いに交叉接続されソ
ースが共通接続されたトランジスタＱｌｌＱ２　よ構成
るフリップフロップと、トランジスタＱｌのドレインと
ピント線Ｂとの間に接続された伝達用ｍｈトランジスタ
３と、トランジスタＱ２のドレインとビット線■との間
に接続された伝達用トランジスタＱ４　と、トランジス
タＱ３と並列に接続されそのゲートがトランジスタＱ２
のドレインと接続されたトランジスタＱ９　ト、　　）
２ンジスタＱ４と並列に接続されそのゲートがトランジ
スタＱ１のドレインに接続されたトランジスタＱｒｏと
を含むことから構成される。

すなわち、本実施例は第３図の従来例の回路において、
伝達用トランジスタＱ３．Ｑ４に並列にトランジスタＱ
９　、　ＱＩＯを接続することから成っている。

次に第２図の動作波形図を１照して本実施例の動作を説
明する。

本実施例の動作は上記構成から明らかなように、活性化
信号φ８が上昇しセンス増幅が開始されてからにある。

実施例では従来例に対し、トランジスタＱ９．ＱｌＯが
新たに加わっている。このため、増幅が開始され節点Ｎ
１の電位が低下して行くと、節点Ｎ１にゲートが接続さ
れているトランジスタＱＩＧは遮断されてしまう。トラ
ンジスタＱＩＯと並列のトランジスタＱ４は制御信号φ
丁によってあらかじめ遮断されているため、この時点で
ビット線■との接続は断たれ、ピント線Ｉを介してのノ
イズも同時に遮断される。一方、節点Ｎ２は高電位を保
っているため、節点Ｎ２にゲートの接続されているトラ
ンジスタＱ９は開いている。従って、増幅の進行と共に
ビット線Ｂの電位は節点Ｎｌ　と共に低下し、制御信号
φ丁が低レベルであってもビット線信号の増幅は完了し
、従来例の如く、再び制御信号φ丁の上昇を待つ必要が
ないため、高速でセンス増幅を完了することが出来る。

ここでビット＠Ｂとセンスアンプとはセンス動作中も遮
断されていないことになるが、アレイノイズの伝達は問
題のないことを説明する。アレイノイズとは上記の如く
センスアンプの増幅動作によって発生するが、センスア
ンプの増幅動作とは、高電位にプリチャージされていた
ビット線の一方の電位を低下させることである。つまり
、発生するアレイノイズとは電位を低下させる方向に働
くのである。従って、この場合ピッ）１Ｂ及び節点Ｎ１
は電位を低下させる方向に増幅を行なっているから、ア
レイノイズはノイズとしてではなく、増幅を助ける方向
に働くため問題とならないのである。

なお、これまでの説明にはトランジスタとしてＮチャネ
ルＭＯ８）ランジスタを用いたが、ＰチャネルＭＯＳト
ランジスタ又は０ＭＯ８）ランジスタを用いても全く同
様である。又ＭＯＳトランジスタとしては一般的に絶縁
ゲート型電界効果トランジスタ（ＭＩＳ）ランジスタ）
に適用されることは言うまでもない。

（発明の効果） 以上、詳細説明したように、本発明によれば、上記の構
成により、アレイノイズによるセンス感度の低下を防ぎ
、しかもセンス速度を低下させない高速のセンスアンプ
が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はその
動作波形図、第３図は従来のセンスアンプの一例を示す
回路図、第４図はその動作波形図である。 Ｂ、　　Ｂ・・・・・・ピッ）線、ＣＩ・・・・・・メ
モリセル容量、Ｃ２・・・・・・ダミーセル容量、Ｎｌ
、Ｎ２・・・・・・節点、Ｑ１〜Ｑ１ｏ　・・・・・・
ＮチャネルＭＯ，Ｓ）ランジスタ、φＤ・・・・・・ダ
ミーワード線信号、φａ・・・・・・ダミーセルリセッ
ト信号、φＢ・・・・・・センスアンプ活性化信号、φ
Ｔ・・・・・・伝達用トランジスタ制御信号、　娠、。 ・・・ツーＩｒ：線信易。 、′−ｒ−、２′・ 代理人　弁理士　　内　原　　　日！　　・マ

Claims (1)

【特許請求の範囲】
1. 　ドレインとゲートとが互いに交叉接続され、ソースが
   共通接続された第１及び第２のトランジスタより成るフ
   リップフロップと、前記第１のトランジスタのドレイン
   と一対のビット線の一方との間に接続された伝達用の第
   ３のトランジスタと、前記第２のトランジスタのドレイ
   ンと前記一対のビット線の他方との間に接続された伝達
   用の第４のトランジスタと、前記第３のトランジスタと
   並列に接続されそのゲートが前記第２のトランジスタの
   ドレインと接続された第５のトランジスタと、前記第４
   のトランジスタと並列に接続されそのゲートが前記第１
   のトランジスタのドレインに接続された第６のトランジ
   スタとを含むことを特徴とするセンスアンプ。