JPH023158A - 高い雑音余裕度を有する高速ｄｒａｍセンス増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 り皇」１日り１九１ 本発明は一般に半導体メモリに関し、より詳細にはダイ
ナミック・ランダム・アクセス・メモリ用の分離センス
増幅器を提供する方法及び＠置に関する。

従来技術 ダイナミック・メモリ・デバイスはセンス増幅器を使用
するが、これは、メモリ・セルが接続されているビット
線の電圧の小さな変化を検出することによりメモリ・セ
ルに蓄積された電荷量を感知するものである。非常に多
くのセルが各ビット線に接続されているため、またメモ
リ・ヒルのサイズは蓄積容量が増加するにつれて縮小さ
れてきたので、メモリ・セルに蓄積された電荷に帰因す
るビット線の電圧変化は非常に小さい。従って、ビット
線上のＭ音が検出動作に影響を及ぼさないようにするた
めに、センス増幅器は読み出し動作中ビット線から分離
しなければならない。

従来より開発されているセンス増幅器はＮチャネル・ト
ランジスタを用いてビット線をセンス暦幅器から分離す
る。このＮブ・ヤネル・トランジスタをオン、オフに切
替えるのに用いるＩＴ信号１はランダム雑音を生じ、そ
れによりセンス増幅器の均衡が崩れてしまう。ゆえに、
センス増幅器をビット線から分離するこの方法は追加の
ランダム雑音の一因となる。

ランダム雑音に加えて、このビット線はまた高静電容重
をセンス増幅器に結びつけ、それにより検出速度を落と
してしまう。従って、センス増幅器が適切な信号でロッ
クしたとたんにセンス増幅器をビット線から離すことが
望ましい。従来より開発ξれているセンスＪ１１幅器回
路は自動的に増幅器を分離することができず、従って、
検出速度を抑制してしまう。

従って、いったん適切なデータ値がセンス増幅器により
ラッチされたら、センス増幅器をダイナミック・メモリ
・アレイのビット線から完全に分離するセンス増幅器回
路の必要性が生じてぎた。

を　　するための 本発明に従って、従来のセンス増幅器にＩＩＩ達する不
利及び問題を実質的に除去或いは防ぐセンス増幅器を提
供する。

本発明のセンス増幅器によりセンス増幅器のラッチング
回路とメモリ・セルが接続されているビット線との間に
分離回路を提供する。この分離回路は、電圧がラッチさ
れている間、自動的にビット線をラッチング回路から分
離覆る。これにより提供される利点は、雑音が検出動作
中に自動的にラッチング回路から分離され、それにより
ビット線に帰因するＮ音及び静電８葎が減少するという
ことである。

本発明の他の様態において、この分子ｆｉ回路はラッチ
ング回路とビット線との間に接続されたＰチャネル・ト
ランジスタを含み、各Ｐチャネル・トランジスタのゲー
トは接地または他の電圧に接続されている。どちらか一
方のＰチャネル・トランジスタのソースが引下げられる
と、Ｐチャネル・トランジスタは、ターン・オフし、そ
れによってビット線がラッチング回路から分離されるこ
とになる。

さて、添付の図面に関連して次の説明を参照することに
より、本発明及びその利点をより完全に理解することが
できるであろう。

実施例 本発明の好ましい実施例は第１図乃至第３図を参照する
ことにより最も理解されるが、同図において同一番号は
種々の図面の類似、相当部分に用いられている。

第１図は本発明のセンス増＠器の回Ｗｉ図を示すもので
ある。このセンス増幅器は通して参照番号１０で示され
、ビット線１２と逆ビット線１４とに接続されている。

ビット線１２はＮチャネル・トランジスタ１８を介して
メモリ・セル１６に接続されている。Ｎチ１νネル・ト
ランジスタ１８のゲート２０はワード［１２２に接続さ
れている。逆ビット線１４はＮチャネル・トランジスタ
２６を介してダミー・メモリ・セル２４に接続されてい
る。Ｎチャネル・トランジスタ２６のゲート２８も同様
にワード線２２に接続されている。

ビット線１２はＮチャネル・トランジスタ３０を通して
逆ビット！ｆｊ１４に接続されており、Ｎチャネル・ト
ランジスタ３０のゲート３２は等価信号（Ｅ）に接続さ
れている。ビット線１２はＮチャネル・トランジスタ３
６及びＰチャネル・トランジスタ３８を介してセンス・
ノード３４に接続されている。Ｎチャネル・トランジス
タ３６のゲート４０はｒＴＪ信号に接続され、Ｐチャネ
ル・トランジスタ３８のゲート４２は接地または他の適
切な電圧に接続されている。逆ビット線１４はＮチャネ
ル・トランジスタ４６及びＰチャネル・トランジスタ４
８を介してセンス・ノード４４に接続されている。Ｎチ
ャネル・トランジスタ４６のゲート５０はｒＴＪ信号に
接続され、Ｐチャネル・トランジスタ４８のゲート５２
は接地に接続されている。

ノード３４はＮチャネル・トランジスタ５６のゲート５
４とＰｙ−ｔネル・トランジスタ６ｏのゲート５８とに
接続されている。ノード４４はＮチャネル・トランジス
タ６２のゲート６１とＰチャネル・トランジスタ６６の
ゲート６４とに接続されている。Ｎチャネル・トランジ
スタ５６はノード４４を選択ノーマル信号（ＳＮ）と接
続する。

このＳＮ信号はインバータ６９を通してワード線２２に
接続されているか、または代わりにクロック信号に接続
されている。Ｐチャネル・トランジスタ６Ｑはノード４
４を選択補数信号（ＳＣ）と接続する。Ｐチャネル・ト
ランジスタ６６はノード３４をＳＣ信号と接続し、Ｎチ
ャネル・トランジスタ６２はノード３４をＳＮ信号と接
続する。

信号ＷＬ、ＳＮ、ＳＣ及び下はクロック信号（図示せず
）に依存する。

アレイ中のセンス増幅器の配置は、ここに参照として本
願に組込まれる米国特許第４，０８１゜７０１号に詳細
に説明されている。

センス増幅器の動作は第２ａ図−第２ｂ図と関連して最
もよく説明される。最初の状態では、Ｔ信号は高であり
、Ｗｌ−信号は低であり、ＳＮ信号は高であり、ＳＣ信
号は低またはｖｃＣ／２レベルであり、そしてＥ信号は
高である。Ｅ信号を用いて、ビット線１２及び逆ビット
線１４の電圧をほぼ■。ｃ／２の電圧と等しくする。い
ったんこれが達成されると、ビットｌ１ｌ１２を逆ビッ
ト線１４から離すために、信号は引下げられてＮチャネ
ル・トランジスタ３０がターン・オフされる。Ｔ信号が
作動して、ビット線をＮチャネル・トランジスタ３６を
介してノード３４に接続し、また逆ビット線１４をＮチ
ャネル・トランジスタ４６を介してノード４４に接続す
る。この時点では、ビット線１２及び逆ビット１１４上
の信号がＰチャネル・トランジスタ４２及び４８を介し
てそれぞれノード３４及び４４に伝えられ得るので、Ｔ
信号の実際の値は重要でない。ビット線１２及び逆ビッ
ト線１４はＶＣｏ／２の電圧を有するので、ノード３４
及び４４も同様に、第２ｂ図に示すように、ｖｃｏ／２
の電圧を有する。時刻１ｏでＴ信号及びＥ信号が引下げ
られ、従ってＮチャネル・トランジスタ３０．３６及び
４６は非導電状態に置かれる。Ｔ信号及びＥ信号を同時
に引下げることや、またそれらを引下げる順序はセンス
増幅器１ｏの動作にとってＩ’ｆｆではない。

時刻ｔ１でＷＬ倍信号引き上げられ、従ってメモリ・セ
ル１６がビット線１２に接続され、ダミー・メモリ・セ
ル２４が逆ビット線１４に接続される。Ｎチャネル・ト
ランジスタ１８及び２６をターン・オンする影響は、ビ
ット線１２と逆ビット線１４との間に不均衡を生じるこ
とである。もし論理「１」の１（αがメモリ・セル１６
に記憶された場合、ビット線１２の電圧は約１００ミリ
ボルト増加する。一方、論理ｒＯＪがメモリ・セル１６
に記憶された場合は、ビット線１２の電圧は約１００ミ
リポル］−減少する。ダミー・セルはあらかじめ定めた
電圧レベルまで活性周期（ａｃｔｉｖｅｃｙｃｌｅ　）
ごとの前にあらかじめ充電され、活性周期中常に逆ビッ
ト線１４をビット線１２の論理［−１」と論理ｒＯＪの
間に置く。

時ａｌｌ　ｔ　２でＳＮ信号が引下げられる。Ｎチャネ
ル・トランジスタ５６及び６２はラッチとして働き、ビ
ット線１２と逆ビット線１４との不均衡を増幅する。例
えば、ノード３４の電圧がノード４４の電圧よりも高い
場合、Ｎチャネル・トランジスタ５６はＮチャネル・ト
ランジスタ６２よりもずっと強くターン・オンされる。

ゆえに、Ｎチャネル・トランジスタ５６はノード４４か
ら接地（ＳＮが接地にある）に導電し、それにより接点
４４の電圧を接地まで減少させる。ノード４４の電圧が
減少すると、Ｎチャネル・トランジスタ６２のゲート６
１の電圧が対応して減少し、ゆえにＮチャネル・トラン
ジスタ６２をターン・オフする。Ｎチャネル・トランジ
スタ６２がターン・オフされるので、ノード３４の電圧
は約■。ｏ／２のままである。

センス増幅器の「低サイド」のビット線とノード（本例
ではノード４４とビット線１４）が引下げられると、Ｐ
チャネル・トランジスタ４８または３８のＶ、５（Ｖ（
ＩｓＧよトランジスタのゲートとソースの間の電圧であ
る）がそのｖｔレベルに達すると関連するＰチャネル・
トランジスタ４８または３８が完全にターン・オフされ
るその点まで、Ｐチャネル・トランジスタ４８または３
８のｖ（ｌ。

が対応して減少させられる。これには二つの効果がある
。第一の効果は、データがＮチャネル・トランジスタ５
６及び６２によりラッチされるとすぐに、センス増幅３
１０を低サイドと関連するビット線１２または１４から
分離することである。

第二の効果は、対応するＮチャネル・トランジスタ３６
または４６が高いＴ信号によってターン・オンされるま
で、低サイドと関連するビット線１２または１４が引下
げられないようにすることである。

時刻ｔ３でＳＣ信号が引上げられる。この時刻より前に
ＳＣ信号は低であったので、Ｐチャネル・トランジスタ
６０及び６６は共にターン・オフされていた。ＳＣ信号
が引上げられると、ゲート５８または６４が低り°イド
のノード３４または４４に接続されているＰチャネル・
トランジスタ６０または６６がターン・オンされ、その
相補Ｐチャネル・トランジスタがターン・オフされる。

従って、ノード３４が高サイドのノードであり、ノード
４４が低サイドのノードである上記の例では、Ｐチャネ
ル・トランジスタ６６がターン・オンされ、Ｐチ１ｐネ
ル・トランジスタ６０がターン・オフされる。ゆえに、
Ｐチャネル・トランジスタ６６は高サイドのノード３４
をＳＣ信号に接続し、高サイドのノード３４は約Ｖ。Ｃ
の電圧まで引上げられる。Ｐチャネル・トランジスタ３
８はまだターン・オンされているので、ビット線１２も
同様に■。０に引上げられる。

時刻ｔ４でＴ信号が引上げられ、Ｎチャネル・トランジ
スタ３６及び４６をターン・オンする。

これにより、低り′イドのノードの電圧がその関連する
ビット線に接続されることが可能になる。本例では、ノ
ード４４は接地電圧にあり、逆ピット線１４に接続され
る。この時点で、ビット１１２及び１４は共に適当な電
圧になり、メモリ・セル１６の電圧が再び蓄積される。

続いて、ＷＬ倍信号引下げられて、メモリ・セル１６及
びダミー・メモリ・セル２４をビット＄１１２及び１４
から離し、そして、ＳＮ信号及びＳＣ信号をそれぞれ引
上げ及び引下げ（または■ｃｃ／２にし）、トランジス
タ５６．６０．６２及び６６をターン・オフすることが
できる。Ｅ信号を引上げて、もう−度ビット線１２及び
１４をＶ、。／２にあらかじめ充電する。

従来より開発されているセンス増幅器では、Ｎチャネル
・トランジスタ３６及び４６が、ビット線１２及び１４
をノード３４及び４４から分離する唯一の手段であった
。■信号が引上げられてＮチャネル・トランジスタ３６
及び４６をターン・オフさぜると、丁信号のＶＪ換えに
よって雑音が発生し、それによりセンス増幅器の均衡が
崩され得た。本発明では、データがラッチされると、低
サイドのノード３４及び４４は自動釣にその関連するビ
ット線１２または１４から離される。

代わりの実施例において、Ｎチャネル・トランジスタ３
６及び４６は第１図の回路から除去して、回路をＰチャ
ネル・トランジスタ４２及び４８に接続させ、それらの
ゲートを時刻ｔ４で負の電圧に引張り、低サイドのノー
ドをそのそれぞれのビット線に接続する。

従って、本発明により提供される技術的利点は、データ
がラップされたとたんに、ビット線１２または１４がセ
ンス増幅器から離されるということである。これは、雑
音が検出動作に影響を及ぼすのを除去し、データが検出
される速度を増加する。

第３図によりオープン構造のセンス増幅器のアレイを説
明するが、同図ではビット線１２は逆ビット線１４の向
かい側にある。このオープン構造では、ビット線１２の
データが隣接の線に関連するセンス増幅１１０にフィー
ド・バックすることが可能である。この影響は、多数の
ビット線が高くまたは低くなる一方で、少数のみが反対
方向に引張られる場合に増加する。

本発明のセンス増幅器１０は、データがロック・インさ
れたとたんにビット線１２及び１４から分離されるので
、上述の影響が最少となる。従って１本発明により、オ
ープン構造において効果的なセンス増幅器の分離を提供
する技術利点が提供される。

以上に本発明の詳細な説明したが、添付の特許請求の範
囲で定めるような本発明の精神及び範囲から離れること
なく、種々の変化、置換え、変更をこれになすことがで
きるということを理解されたい。

以上の説明に関連して、更に下記の項を開示する。

（１）　　第一及び第二のノード間の電圧不均衡を検出
する半導体メ七り・デバイス用のセンス増幅器であって
、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 前記ビット線に作動的に接続されているメモリ・セルと
、 第一及び第二のノードに接続されて、センス・ノード間
の°電圧不均衡の方向に対応して第一及び第二のノード
を所定の高電圧及び低電圧の方に引張るラッチング回路
と、 前記ビット線の一木をそのそれぞれのノードから、前記
ラッチング回路によるそのノードの電圧変化に応答して
、自動的に分離する分離回路とを含右センス増幅器。

（２）　　第（１）項に記載したセンス増幅器において
、前記分離回路が前記ラッチング回路によって前記所定
の低電圧に引き下げられたノードに接続されるビット線
を分離する回路を含むセンス増幅ｉ５゜（３）　　第（
１）項に記載したセンス増幅器において、前記所定の低
電圧が接地であって、前記所定の高電圧がＶＣｃである
センス増幅器。

（４）　　第（１）項に記載したセンス増幅器において
、前記分離回路が前記ノードとそれぞれのビット線との
間に接続されたＰ′ｆ−ヤネル・トランジスタを含むセ
ンス増幅器。

（５）　　第（１）項に記載したセンス増幅器であって
更に、検出動作が完了した後に前記ビット線を前記ノー
ドに接続する接続回路を含むセンス増幅器。

（６）　　第（５）項に記載したセンス増幅器において
、前記接続回路が、Ｐチャネル・トランジスタのゲート
を前記所定の低電圧よりも下に引下げて、前記センス・
ノードを前記それぞれのビット線に接続する回路を含む
センス増幅器。

（１）　　第（５）項に記載したセンス増幅器において
、前記接続回路が、前記Ｐチャネル・トランジスタに並
列に接続され、ゲートがクロック信号に接続されている
Ｎチャネル・トランジスタを含むセンス増幅器。

（８）　　第（１）項に記載したセンス増幅器において
、前記ラッチング回路が前記第一及び第二のノードを検
出信号に応答して前記所定の高電圧及び低電圧の方に引
張るセンス増幅器。

（９）　　第（８）項に記載したセンス増幅器であって
更に、前記メモリ・セルを前記ビット線に作動的に接続
するワード線を含むセンス増幅器。

（１０）第（１）項に記載したセンス増幅器であって更
に、検出より前に前記第一及び第二のノードの電圧を等
しくする等価回路を含むセンス増幅器。

（１１）第一及び第二のノード間の電圧不均衡を検出す
る半導体メモリ・デバイス用のセンス増幅器であって、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 論理値に対応する電荷を保持する、前記ビット線に作動
的に接続されているメモリ・セルと、検出より前にノー
ドの電圧を等しくするべく作動可能な等価回路と、 選択されたメモリ・セルを前記ビット線の１本に接続し
て前記ビット線間に電圧の不均衡を生じ、前記不均衡の
方向が前記選択されたメモリ・セルに蓄積された論理値
に依存するべく作動可能なワード線回路と、 第一及び第二のノードに接続され、前記ビット線間の電
圧の不均衡により生じたノード間の電圧の不均衡に応答
してノードの電圧をロックするラッチング回路と、 ソース／ドレイン領域がノードと前記それぞれのビット
線との間に接続され、ゲートが所定の電圧に接続されて
、前記ラッチング回路によって生じたノードの電圧の変
化に応答してノードを前記それぞれのビット線から分離
するＰチャネル・トランジスタと、 前記Ｐチャネル・トランジスタと並列に接続されて、検
出後にノードをビット線と接続するＮチャネル・トラン
ジスタとを含むセンス増幅器。

（１２）　　第（１１）項に記載したセンス増幅器にお
いて、Ｐチャネル・トランジスタのゲートに接続された
前記所定の電圧が接地電圧であるセンス増幅器。

（１３）それぞれのビット線に接続されている半導体メ
モリ・セルの第一及び第二のノード間の電圧の不均衡を
検出する方法であって、 ノードとそれぞれのビット線との間の電圧を等しくする
段階と、 選択されたメモリ・セルをビット線の１木に接続してノ
ード間の電圧の不均衡を生じる段階と、電圧の不均衡に
応答してノードの電圧を所定の高電圧レベル及び低電圧
レベルにラッチングする段階と、 前記ラッチング段階中のノードの電圧変化に応答して前
記ビット線の１本をそのそれぞれのノードから自動的に
分離する段階と、 ノードが前記所定の電圧レベルに達した後にノードを前
記ビット線に接続する段階とを含む方法。

（１４）第（１３）項に記載した方法において、前記分
離する段階がノードの電圧に応答してトランジスタを通
して導電することを禁止する段階を含む方法。

（１５）第（１４）項に記載した方法において、前記導
電することを禁止する段階がノードとそれぞれのビット
線との間にＰチャネル・トランジスタを提供する段階を
含む方法。

（１６）第（１５）項に記載した方法において、前記Ｐ
チャネル・トランジスタのゲートが所定の電圧に接続さ
れている方法。

（１７）第（１５）項に記載した方法において、ノード
を前記ビット線に接続する前記段階がＮチャネル・トラ
ンジスタを前記Ｐブヤネル・トランジスタと並列に提供
して前記Ｎチャネル・トランジスタのゲートをクロック
信号に接続する段階を含む方法。

（１８）　　第（１５）項に記載した方法において、ノ
ードを前記ビット線に接続する前記段階がＰチャネル・
トランジスタのゲートを前記所定の低電圧よりも下の電
圧に引下げることを含む方法。

（１９）　　センス増幅器１ｏには、センス増幅器の第
一及び第二のノード３４．４４とそれぞれのビット線１
２．１４との間に接続されたＰチャネル・トランジスタ
３８．４８がある。Ｐチャネル・トランジスタ３８．４
８のゲート４２．５２は接地に接続されている。１個の
ノード３４または４４の電圧が検出動作中に接地電圧に
近付くと、ビット線１２．１４はセンス増幅器１０から
完全に離され、それによって検出速度が増加し、一方ビ
ット線とノードの間の雑音が減少する。

【図面の簡単な説明】

第１図は本発明のセンス増幅器の回路図である。 第２ａ図−第２ｂ図はセンス増幅器に加えられた信号の
タイミング図である。 第３図はオープン構造のセンス増幅器の７レイのブロッ
ク図である。 主な符号の説明 １０：センス増幅器 １２．１４：ビット線 １６：メモリ・セル ２４：ダミー・メモリ・セル ３４．４４：センス・ノード ３８．４８：Ｐチャネル・トランジスタ代即人　浅　村 皓

Claims (1)

【特許請求の範囲】
1. （１）第一及び第二のノード間の電圧不均衡を検出する
   半導体メモリ・デバイス用のセンス増幅器であつて、 第一及び第二のノードに接続されているそれぞれのビッ
   ト線と、 前記ビット線に作動的に接続されているメモリ・セルと
   、 第一及び第二のノードに接続されて、センス・ノード間
   の電圧不均衡の方向に対応して第一及び第二のノードを
   所定の高電圧及び低電圧の方に引張るラッチング回路と
   、 前記ビット線の一本をそのそれぞれのノードから、前記
   ラッチング回路によるそのノードの電圧変化に応答して
   、自動的に分離する分離回路とを含むセンス増幅器。