JPS58189898A - ダイナミツク記憶装置 - Google Patents
ダイナミツク記憶装置Info
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- JPS58189898A JPS58189898A JP57073070A JP7307082A JPS58189898A JP S58189898 A JPS58189898 A JP S58189898A JP 57073070 A JP57073070 A JP 57073070A JP 7307082 A JP7307082 A JP 7307082A JP S58189898 A JPS58189898 A JP S58189898A
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- Japan
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- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 22
- 230000003247 decreasing effect Effects 0.000 abstract 3
- 238000007599 discharging Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 1
- 230000036772 blood pressure Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のメモリセルと、これら各メモリセルを接
続するビット線と、このビット線をセンスするセンス回
路とを備え、前記ビット線を介し又前記メモリセルをリ
フレッシュするダイナミック記ｔｉ１装置に関する。
続するビット線と、このビット線をセンスするセンス回
路とを備え、前記ビット線を介し又前記メモリセルをリ
フレッシュするダイナミック記ｔｉ１装置に関する。
〔発明の技悄的背景とそのｌｔｊｍ点〕従来のダイナミ
ック記憶装置を第１図（−）にボす。
ック記憶装置を第１図（−）にボす。
メモリセルＭＯおよびダミーセルＤＣはそれぞれ１つの
トランジスタＱｔ＋ＱｓとキャパシタＣ１＋（！２トか
らなシデータＮｄｔ＋ｄｔに接続されている。データｉ
ａｔ＋ａ、をセンスするのがセンス回４８Ａである。こ
のセンス回路はセンス用トランジスタＱ１Ｑ４および負
荷トランジスタＱｓ−Ｑｅとからなっている。またリフ
レッシュ動作においてデーターｄ、。
トランジスタＱｔ＋ＱｓとキャパシタＣ１＋（！２トか
らなシデータＮｄｔ＋ｄｔに接続されている。データｉ
ａｔ＋ａ、をセンスするのがセンス回４８Ａである。こ
のセンス回路はセンス用トランジスタＱ１Ｑ４および負
荷トランジスタＱｓ−Ｑｅとからなっている。またリフ
レッシュ動作においてデーターｄ、。
ｄ２をプリチャージするためにプリチャー−、／補助ト
ランジスタＱ？、Ｑ１１がもうけられている。なお第１
図（、）では選択されたセルのみが図示されている。
ランジスタＱ？、Ｑ１１がもうけられている。なお第１
図（、）では選択されたセルのみが図示されている。
次に第１図へ）は制御信号のタイムチャートである。こ
れに従い従来のダイナミ・ツクＨｔｔｊ１’Ａ Ｗの動
作を説明する。
れに従い従来のダイナミ・ツクＨｔｔｊ１’Ａ Ｗの動
作を説明する。
まずプリチャージ信号′ｌＩＦを低電圧ＶｓＳ としピ
ッ） 巌ｄｔ＋ ６２のプリチャージが行なわれる。プ
リチャージ信号〜を高電圧”ＤＤにしプリチャージが終
了する。続いてワード＃ｖ Ｉｌｓ ダミーワード線
ＤＷＬが低電圧ｖｓｓ’に−なり、メモリ用キャパシタ
ａ１．Ｃ１をビット線ｄ工＋Ｌｉ＠ＩＩＣ電気的に接続
する。
ッ） 巌ｄｔ＋ ６２のプリチャージが行なわれる。プ
リチャージ信号〜を高電圧”ＤＤにしプリチャージが終
了する。続いてワード＃ｖ Ｉｌｓ ダミーワード線
ＤＷＬが低電圧ｖｓｓ’に−なり、メモリ用キャパシタ
ａ１．Ｃ１をビット線ｄ工＋Ｌｉ＠ＩＩＣ電気的に接続
する。
キャパシタＣ１には″′１″レベルすなわち尚血圧ＶＤ
Ｄの電荷が、キャパシタＣ１には０”レベル−「なワチ
（ｖ８８ ＋ ｖＴ２） なる電圧の電荷が蓄えられ
ていたとしよう。ただし”ＴｇはトランジスタＱ、の閾
値電圧の絶対値である。次にセンス粗信号φ８人が低電
圧ＶＳ３に下がると、キャパシタｃ１が接続されている
ビット線ｄ□の電位は高電圧ＶＤＤのまま変化しないが
、キャパシタＯ１が接続されているビット線ｄ、の電圧
は低電圧ＶＳＳにまで下がる。そのためキャパシタＣ１
には高市１ｖＤＤがキャパシタｃ１には（ｖｓｓ十ｖＴ
２）なる電圧が再び書き込まれる事になり、ダイナミッ
ク記憶装置特有のリフレッシュが完了する。
Ｄの電荷が、キャパシタＣ１には０”レベル−「なワチ
（ｖ８８ ＋ ｖＴ２） なる電圧の電荷が蓄えられ
ていたとしよう。ただし”ＴｇはトランジスタＱ、の閾
値電圧の絶対値である。次にセンス粗信号φ８人が低電
圧ＶＳ３に下がると、キャパシタｃ１が接続されている
ビット線ｄ□の電位は高電圧ＶＤＤのまま変化しないが
、キャパシタＯ１が接続されているビット線ｄ、の電圧
は低電圧ＶＳＳにまで下がる。そのためキャパシタＣ１
には高市１ｖＤＤがキャパシタｃ１には（ｖｓｓ十ｖＴ
２）なる電圧が再び書き込まれる事になり、ダイナミッ
ク記憶装置特有のリフレッシュが完了する。
この−合ビット線ｄｇの電位が低電圧ＶＳＳまで下カッ
テモキャパシタ０雪に蓄えられるのはトランジスタＱ、
の直圧降下のため（ｖｓｓ ＋ＶＴ２） なる電圧の
電作ｆである。したがってこの電圧（Ｖｓｓ ＋ＶＴｇ
）と低電圧ＶＳＳとの差の電圧ｖ’ｒｓｔは無駄となる
。すなわちビット＃５Ｉａ、の電位を（Ｖｓｓ ＋ Ｖ
Ｔｇ ）以下に下げることはその分のビット線ｄ、の容
量の充放電分のエネルギーを全く無駄にしている事にな
る。
テモキャパシタ０雪に蓄えられるのはトランジスタＱ、
の直圧降下のため（ｖｓｓ ＋ＶＴ２） なる電圧の
電作ｆである。したがってこの電圧（Ｖｓｓ ＋ＶＴｇ
）と低電圧ＶＳＳとの差の電圧ｖ’ｒｓｔは無駄となる
。すなわちビット＃５Ｉａ、の電位を（Ｖｓｓ ＋ Ｖ
Ｔｇ ）以下に下げることはその分のビット線ｄ、の容
量の充放電分のエネルギーを全く無駄にしている事にな
る。
この事は特に多数のダイナミック記憶装置を使用したシ
ステムを考える場合、容關し難い泊費寛力の無駄となる
。
ステムを考える場合、容關し難い泊費寛力の無駄となる
。
本発明は上記事情を考慮してなされたもので、ビット線
の充放電エネルギーの低減をはかるととＫよって低消費
電力のダイナミック記憶製蓋を提供することを目的とす
る。
の充放電エネルギーの低減をはかるととＫよって低消費
電力のダイナミック記憶製蓋を提供することを目的とす
る。
上記目的を達成するために本発明によるダイナミック記
憶装置は、ビット線とセンス回路との間に少なくともひ
とつのレベルシフト用半導体素子ｔ−挿入することとし
、ビット線のリフレッシュ時の電位変化の範囲を制限し
充放電エネルギーの低減をはかることを特徴とするもの
である。
憶装置は、ビット線とセンス回路との間に少なくともひ
とつのレベルシフト用半導体素子ｔ−挿入することとし
、ビット線のリフレッシュ時の電位変化の範囲を制限し
充放電エネルギーの低減をはかることを特徴とするもの
である。
本発明の一実一例によるダイナミック記ｊ装置を第２図
（りに示す。まずその構成を説明する。
（りに示す。まずその構成を説明する。
メモリセルＭＣ１ダミーメモリセルＤｏは共にトランジ
スタＱ１＋Ｑ＠とキャパシタａ、、 Ｃ，とて構成すｔ
’Ｌ、ヒフ ） ｄｉ ａ、、 ａ、によシ接続されて
いる。そしてそれぞれのピッ） ４１ｉ！ａ１ ＋ ｄ
、にはプリチャージ用トランジスタＱ？１Ｑ８が接続さ
れている。センス１「】１路ＳＡは一対のセンス用トラ
ンジスタＱ１１．Ｑ４および負荷トランジスタＱｓ、Ｑ
ｅとで構成される。１本実施例の場合は更にセンス回路
ＳＡとビット線ｄ０゜ｄ、トの間にはトランスファゲー
ト甲トランジスタＱｇ＋ Ｑｔｏが挿入されている。
スタＱ１＋Ｑ＠とキャパシタａ、、 Ｃ，とて構成すｔ
’Ｌ、ヒフ ） ｄｉ ａ、、 ａ、によシ接続されて
いる。そしてそれぞれのピッ） ４１ｉ！ａ１ ＋ ｄ
、にはプリチャージ用トランジスタＱ？１Ｑ８が接続さ
れている。センス１「】１路ＳＡは一対のセンス用トラ
ンジスタＱ１１．Ｑ４および負荷トランジスタＱｓ、Ｑ
ｅとで構成される。１本実施例の場合は更にセンス回路
ＳＡとビット線ｄ０゜ｄ、トの間にはトランスファゲー
ト甲トランジスタＱｇ＋ Ｑｔｏが挿入されている。
次に第２図（ｂ）に示す制御信号のタイムチャートに従
って動作を説明する。
って動作を説明する。
従来例と同様Ｋまずプリチャージ信号ＣＰが低電圧ＶＳ
Ｓから筒電圧ｖＤＤになりビット線（Ｌｌ、ｄ、のプリ
チャージが完了する。
Ｓから筒電圧ｖＤＤになりビット線（Ｌｌ、ｄ、のプリ
チャージが完了する。
キャパシタＣ１にはｆ−１、、ｉレベル、キャパシタＣ
１には（イ）」レベルが−き込まれていたとすると、チ
ャバシタｃ１は篩篭圧■ＤＤ ｓキャパシタｃ、は電圧
（Ｖｓｓ＋ｖＴｎ）である。
１には（イ）」レベルが−き込まれていたとすると、チ
ャバシタｃ１は篩篭圧■ＤＤ ｓキャパシタｃ、は電圧
（Ｖｓｓ＋ｖＴｎ）である。
軟いてワード巌ＷＬ、ダミーワード株Ｄ Ｗ Ｌが低電
圧ＶｓＳになりメモリ用キャパシタＵｔ、ｃｓｔ’ピッ
） ｍ ｄｌ ＋ ｄｇに電気的に接続する。次にセン
ス用１ｄ月φ８Ａが低電圧ｖｓｓ に下がるとキャパ
シタＣ工が接続されているピッ）［ｄｔの電位は高電圧
ｖＤＤのまま変化しないが、ピッ） ＠ ａ、の電位は
下がる。
圧ＶｓＳになりメモリ用キャパシタＵｔ、ｃｓｔ’ピッ
） ｍ ｄｌ ＋ ｄｇに電気的に接続する。次にセン
ス用１ｄ月φ８Ａが低電圧ｖｓｓ に下がるとキャパ
シタＣ工が接続されているピッ）［ｄｔの電位は高電圧
ｖＤＤのまま変化しないが、ピッ） ＠ ａ、の電位は
下がる。
しかしセンス回路ＳＡの出力が低電圧ＶＳＳになっても
、トランスファゲート用トランジスタＱ０゜がセンス回
路８人とビットｍａ、との間に介在するため、ピッ）
ｌ ｄｉはトランスファゲート用トランジスタＱＩＯの
閾値電圧”ｒ ｔｅが関与しＣｖｓｓ 十ｖＴＩＯ）ま
でＫしか低下しない、ビット線ｄ１の電位は高電圧ＶＤ
Ｄであるためキャパシタｃ１には高電圧ＶＤＤが書き込
まれる。一方ビッ） ｍ ａ、Ｊの電位は（ＶＳｓ ＋
ＶＴｔ。）なる電位であるためキャパシタ０９に書き込
まれる電位は、ＶＴＢ＜ ＶＴ ｓｏ であれば（Ｖ
ＳＳ＋ ＶＴＩＧ ）なる電位となり、”Ｔｌｌ≧’Ｖ
Ｔｔｏ であれば（Ｖｓｓ＋ＶＴ２）なる電位となる
０以上でリフレッシュ動作が完了する。
、トランスファゲート用トランジスタＱ０゜がセンス回
路８人とビットｍａ、との間に介在するため、ピッ）
ｌ ｄｉはトランスファゲート用トランジスタＱＩＯの
閾値電圧”ｒ ｔｅが関与しＣｖｓｓ 十ｖＴＩＯ）ま
でＫしか低下しない、ビット線ｄ１の電位は高電圧ＶＤ
Ｄであるためキャパシタｃ１には高電圧ＶＤＤが書き込
まれる。一方ビッ） ｍ ａ、Ｊの電位は（ＶＳｓ ＋
ＶＴｔ。）なる電位であるためキャパシタ０９に書き込
まれる電位は、ＶＴＢ＜ ＶＴ ｓｏ であれば（Ｖ
ＳＳ＋ ＶＴＩＧ ）なる電位となり、”Ｔｌｌ≧’Ｖ
Ｔｔｏ であれば（Ｖｓｓ＋ＶＴ２）なる電位となる
０以上でリフレッシュ動作が完了する。
このように不実−例では従来例のようにビット線ｄ２の
電位が低イ、比ＶＳＳまで下がることをよなく、ビット
巌ｄ、の充放電エネルギをその分無駿（こすることがな
い。もつとも理想的にはｖＴＺ−”Ｔｔｏ であるこ
と、／、ｉ７ましい。すなわち”Ｔ２ ＝ ＶＴ＋ｏで
りれば配澹特性を低下させることなく光放電エネルギの
誤差を考慮すると次式程度であることが望ましい。
電位が低イ、比ＶＳＳまで下がることをよなく、ビット
巌ｄ、の充放電エネルギをその分無駿（こすることがな
い。もつとも理想的にはｖＴＺ−”Ｔｔｏ であるこ
と、／、ｉ７ましい。すなわち”Ｔ２ ＝ ＶＴ＋ｏで
りれば配澹特性を低下させることなく光放電エネルギの
誤差を考慮すると次式程度であることが望ましい。
ＴＶＴＢ≦”ＴＩＯ≦ｖ’ｒｓ
本実施例による充放電エネルギーの消費量を従来例のも
のと具体的に比較してみる。従来例においてはピッｔ４
ｉ１ａ、が高電圧ＶＤＤにまで引き上げられ低゛−′圧
ｖｓｓＫ−まで引き下げられて、１回の充放電エネルギ
ーＥ１は Ｅｔ ＝ ＣＢ （ＶＤＤ ＶＳＳ）”となる。ａＢ
はビット、ｉ＠ａ、のキャパシタンスである。しかるに
本実施例においては電圧（ｖｓＢ十■Ｔｌ０）までしか
引き下げられないため１回の充放′由エネルギーＥ２は ’４ｑ ＝ ０ｎ（ＶＤＤＶＳＳ ＶＴＩＯ）（ＶＤ
Ｄ Ｖｓｓ）となる。光Ｗ’ＷエネルギーＥ１とＥｔ
との比ＰＩＳ＋はとなる。ＭＯ８）ランジスタにおける
典型的な値であるＶＤｐ＝５Ｖ 、 ＶＢｓ＝ＯＶ、
ＶＴＩＯ＝ （Ｊ、 ８Ｖ（Ｄ”ｉＡ台、上式に代
入するとｐ、、＝Ｑ、８４となる。すなわち１６％の消
費電力の削減となる０通常ビット線の光放電、による消
費電力が全消費電力の４０％であることを考慮すると全
消費電力の６．４％の節約が実現できる。
のと具体的に比較してみる。従来例においてはピッｔ４
ｉ１ａ、が高電圧ＶＤＤにまで引き上げられ低゛−′圧
ｖｓｓＫ−まで引き下げられて、１回の充放電エネルギ
ーＥ１は Ｅｔ ＝ ＣＢ （ＶＤＤ ＶＳＳ）”となる。ａＢ
はビット、ｉ＠ａ、のキャパシタンスである。しかるに
本実施例においては電圧（ｖｓＢ十■Ｔｌ０）までしか
引き下げられないため１回の充放′由エネルギーＥ２は ’４ｑ ＝ ０ｎ（ＶＤＤＶＳＳ ＶＴＩＯ）（ＶＤ
Ｄ Ｖｓｓ）となる。光Ｗ’ＷエネルギーＥ１とＥｔ
との比ＰＩＳ＋はとなる。ＭＯ８）ランジスタにおける
典型的な値であるＶＤｐ＝５Ｖ 、 ＶＢｓ＝ＯＶ、
ＶＴＩＯ＝ （Ｊ、 ８Ｖ（Ｄ”ｉＡ台、上式に代
入するとｐ、、＝Ｑ、８４となる。すなわち１６％の消
費電力の削減となる０通常ビット線の光放電、による消
費電力が全消費電力の４０％であることを考慮すると全
消費電力の６．４％の節約が実現できる。
′ｉｇ３図（ａ’ｌけ本発明の第２の実施例によるダイ
ナミック配信装置である。第２図（◆）の実施例の各ト
ランジスタの導電型を逆の導電型にしたものである。制
御信号のタイムチャートは第３：メ１（ｂ）に示すよう
になりそれぞれ極性が反対となる。し、たがってプリチ
ャージは低レベルで行なわれるか、＋１１１Ｉノ作は第
１の実施例と同様である。
ナミック配信装置である。第２図（◆）の実施例の各ト
ランジスタの導電型を逆の導電型にしたものである。制
御信号のタイムチャートは第３：メ１（ｂ）に示すよう
になりそれぞれ極性が反対となる。し、たがってプリチ
ャージは低レベルで行なわれるか、＋１１１Ｉノ作は第
１の実施例と同様である。
なおＦＡＩおよび第２の実施例においてはメモリセルは
ｌＭＯＳトランジスタセル万式で方式が、３ Ｍ ＯＳ
トランジスタカ式等のセル方式のものでも同様である
。またトランジスタはｕｏｓｇ−ｒなくとも同様の効果
がある。
ｌＭＯＳトランジスタセル万式で方式が、３ Ｍ ＯＳ
トランジスタカ式等のセル方式のものでも同様である
。またトランジスタはｕｏｓｇ−ｒなくとも同様の効果
がある。
更にビットｍとセンス回路との間に押入される半導体系
子はレベルシフトさせるものであ７−Ｌばトランジスタ
以外のもの、例えばダイオードでもよい。
子はレベルシフトさせるものであ７−Ｌばトランジスタ
以外のもの、例えばダイオードでもよい。
以上述べたところから明らかなように、本発明によれば
センス回路とビット肩との間（Ｃレベルシフト甲半導体
≠子を挿入するだけでリフレッシュ時のビット線の充放
電エネルギーを簡単て低減させることができる。その−
ヒこのレベルシフト用半導体素子を増刷に凛択すれば弓
己憶特性を低下させることは全くない。
センス回路とビット肩との間（Ｃレベルシフト甲半導体
≠子を挿入するだけでリフレッシュ時のビット線の充放
電エネルギーを簡単て低減させることができる。その−
ヒこのレベルシフト用半導体素子を増刷に凛択すれば弓
己憶特性を低下させることは全くない。
第１１Ａ（ａ）、よ従来のダイナミックｂ己憶装鈑の回
路図、第１図（ｂＭ同装酋における制御物号のタイムチ
ャート、ｍ２図（ａ）は本発明の第１の央旭例によるダ
イナミック配置、り装置の回路区］、第２図（ｂ）は同
装置しこお・ける由り−ｆ６号のタイムチャート、−３
３区（、）は本冗明の第２の芙厖例によるダイナミック
記遣鉄直の回路図、第３図（ｂ）は同装置における市１
」丁呻情号のタイムチャートである。 ＭＯ・・・／’ モ’Ｊセル、Ｄｏ・・・ダミーメモリ
セルＱｌ、Ｑ＊・・・トランジスタｓｃｌ＋”ｌ・・・
キャパシタ。 Ｑｌｌ Ｑ４・・・センス用トランジスタＩＱＲｅＱ、
６・・・負荷トランジスタ、Ｑ７１Ｑ８・・・プリチャ
ージ補助トランジスタｓ ％＋ Ｑｔｏ・・・トラン
スファゲート用トランジスタ１ｄｌｌｄ９・・・ビット
線、ＶｔＬ・・・ワードＬ Ｉ）ＷＬ ・・・ダミー
ワードｉＪ、 ＳＡ・・・センス回路。 出願人代理人 渚 股 清
路図、第１図（ｂＭ同装酋における制御物号のタイムチ
ャート、ｍ２図（ａ）は本発明の第１の央旭例によるダ
イナミック配置、り装置の回路区］、第２図（ｂ）は同
装置しこお・ける由り−ｆ６号のタイムチャート、−３
３区（、）は本冗明の第２の芙厖例によるダイナミック
記遣鉄直の回路図、第３図（ｂ）は同装置における市１
」丁呻情号のタイムチャートである。 ＭＯ・・・／’ モ’Ｊセル、Ｄｏ・・・ダミーメモリ
セルＱｌ、Ｑ＊・・・トランジスタｓｃｌ＋”ｌ・・・
キャパシタ。 Ｑｌｌ Ｑ４・・・センス用トランジスタＩＱＲｅＱ、
６・・・負荷トランジスタ、Ｑ７１Ｑ８・・・プリチャ
ージ補助トランジスタｓ ％＋ Ｑｔｏ・・・トラン
スファゲート用トランジスタ１ｄｌｌｄ９・・・ビット
線、ＶｔＬ・・・ワードＬ Ｉ）ＷＬ ・・・ダミー
ワードｉＪ、 ＳＡ・・・センス回路。 出願人代理人 渚 股 清
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルと、これら各メモリセルを接続す
るビット線と、このピッ°ト線をセンスするセンス回路
とを備え、前記ビット線を介して前記メモリセルをリフ
レッシュするダイナミック記憶装置において、 少なくともひとつのレベルシフト用半導体素子を前記セ
ンス回路と前記ビット線との間に挿入し、前記ピッ）１
のリフレッシュ時の電圧変化範囲を制限することを特徴
とするダイナイックｂ己ｊ装置。 ２、特許請求の範囲第１項記載の装置において、前記レ
ベルシフト用半導体素子はトランジスタであるダイナミ
ック記憶装置。 ３、％許請求の範囲第１項又は＃Ｉ４２項記載の装置に
おいて、Ａｉｌ記メ子メモリセルトランジスタセル方式
であるダイナミック記憶装置。 ４、特許請求の範囲第３項記載の装置において、前記ト
ランジスタはその間値電圧が前記メモリセルのトランジ
スタの閾値電圧以下であるグイ４！置において、前記ト
ランジスタは前記メモリセルを構成するトランジスタと
同じ導電型のトランジスタであるダイナミック記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073070A JPS58189898A (ja) | 1982-04-30 | 1982-04-30 | ダイナミツク記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57073070A JPS58189898A (ja) | 1982-04-30 | 1982-04-30 | ダイナミツク記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58189898A true JPS58189898A (ja) | 1983-11-05 |
Family
ID=13507702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57073070A Pending JPS58189898A (ja) | 1982-04-30 | 1982-04-30 | ダイナミツク記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58189898A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140457A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 半導体装置 |
| US4679172A (en) * | 1985-05-28 | 1987-07-07 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic memory with increased data retention time |
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
| JPH023158A (ja) * | 1987-11-25 | 1990-01-08 | Texas Instr Inc <Ti> | 高い雑音余裕度を有する高速ｄｒａｍセンス増幅器 |
| US4931992A (en) * | 1986-01-17 | 1990-06-05 | Kabushiki Kaisha Toshiba | Semiconductor memory having barrier transistors connected between sense and restore circuits |
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| EP0997911A1 (en) * | 1998-10-30 | 2000-05-03 | STMicroelectronics, Inc. | Voltage clamping method and apparatus for dynamic random access memory devices |
-
1982
- 1982-04-30 JP JP57073070A patent/JPS58189898A/ja active Pending
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