JPS63276781A - ２進データを格納する半導体メモリ - Google Patents

２進データを格納する半導体メモリ

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JPS63276781A
JPS63276781A JP63016013A JP1601388A JPS63276781A JP S63276781 A JPS63276781 A JP S63276781A JP 63016013 A JP63016013 A JP 63016013A JP 1601388 A JP1601388 A JP 1601388A JP S63276781 A JPS63276781 A JP S63276781A
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differential bit
semiconductor memory
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bit line
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ケネス・イー・ヤング
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２進データを検出および決定するために差動デ
ータ線を利用する半導体メモリ装置、とくに半導体メモ
リ装置からの読出し、および半導体メモリ装置への書込
みに含まれる素子に関するものである。
〔従来の技術〕
差動データ（ビット）線を用いる従来の半導体メモリは
差動ビット線の間にメモリセルの列を通常含む。各メモ
リセルは両方のビット線へ結合され、各差動ビット線へ
結合されているセンス増幅器が、差動ビット線の間に配
置されているメモリセルの列の一方のメモリセルの２進
状態を検出する（たとえば第１図参照）０ 半導体チップ上に配置され、占有するチップ面積を小さ
くするために小さくされているよシ多くのメモリセルで
各メモリセル列はますます多く充されつつある。それら
の小さいメモリセルが格納する電荷は小さくなるが、そ
れらの電荷はセンス増幅器により検出される電圧の振れ
をビット線および反撃ビット線上に発生せねばならない
。通常は、特定のメモリセルに結合されている語線に読
出し信号を与えることにより、全メモリセル列中の１個
のメモリセルが読出しのために選択される。
その読出し信号はメモリセルを両方のビット線に結合さ
せ、それら両方のビット線における電圧の差がセンス増
幅器により比較される。その電、圧差は、選択されて読
出されたメモリセルの２進論理状態を表すセンス増幅器
からの出力を決定する。
メモリセルが超小型になるにつれてメモリセルに格納さ
れる電荷が小さくなるが、その電荷は差動ビット線に電
圧の振れを生じなければならない。
更に、大きいアレイではビット線の寄生容量（とくに半
導体基板から絶縁された長いビット線により生じさせら
れる容量）が大きくなるために、小さい電荷を格納して
いる小さいメモリセルにより寄生容量負荷を充電および
放電するために要する時間が長くなる。
この問題は、ビット線をある特定の値、通常は２進論理
状態の端の状態を表す・電圧レベルの中間の値に予め充
電することにより解決されていた。
したがって、たとえば、２進１をｆ−＋す高レベルが５
ボルトで、２進Ｏを表す低レベルがＯボルトであるとす
ると、特定のメモリセルが各差動ビット線を適切な向き
に２．５ボルトだけ駆動しなければならないように、ビ
ット線の予充電は各ビット線に２．５ボルトを印加する
ことである。
ある従来技術はメモリセルを実際に読出す前に回復パル
スを使用する。メモリセルの読出し中は回復パルスは生
じない。そのような従来技術の装置の一例が第１図に示
されている。この図には半導体メモリの一部が示されて
いる。この半導体メモリは２進データを格納する複数の
メモリセルを含む。それらのメモリセルは列に配置され
る。第１図には２列のメモリセル列が示されている。２
列に配置されスいる一対の差動ビット線がメモリセルの
各列を囲む。したがって、一方の差動ビット線２２（ビ
ット）にそれの反転された他方の差動ビット線２３（ビ
ット）が組合わされる。各メモリセル２１は第１の出力
端子１２と第２の出力端子１３を有する。それらの出力
端子は差動ビット線０間のメモリセルを結合して、メモ
リセルに格納されている２進データに対応する信号を、
そのメモリセルを読出した時に供給する。もちろん、そ
れらの差動ビット線１２，１３は、メモリセルへ書込む
時に２進状態に対応する信号を供給する。
周知のように差動入力端子を有するセンス増幅器も各差
動ビット線対の間に結合される。行に配置されている語
８２７．２８が８１図に示すようにメモリセルへ結合さ
れる。したがって、たとえば、語線２８は各メモリセル
２１へ結合され、そのメモリセルは出力端子１２．１３
を介してビット線２２と反転ビット線２３へ結合される
。メモリセルへの書込みを行わせるための書込み信号、
またはメモリセルからの読出しを行わせるだめの読出し
信号を語線を通じてメモリセルに供給するために１読出
し／書込みクロック手段が語線へ通常結合される。
一対の差動ビット線の間にはＭＯ８電界効実装置Ｍ２０
が結合される。そのＭＯＳ’ｉ４界効実装置のゲートヘ
クロック１（ＣＬＫｌ）信号が加えられる。その電界効
果装置Ｍ２０は、メモリセルの実際の胱出しと前に生ず
る回復パルスが持続している間に差動ビット線の電圧を
等しくするように機能する。
第１図に示されているこの従来のメモリセルの典型的な
動作を回復パルスに関連して説明する。攬出しサイク／
Ｌ／（ビット線２２と２３の闇の左下のメモリセル２１
を読出すためのサイクル）が終ったとすると、ビット縁
２２はほぼ５ボルトの爾レベルにあシ、ビット線２３は
ほぼ０ポルトの低レベルにある。メモリセル２１の次の
読出しの前に、クロック信号ＣＬＫｌを発生するクロッ
ク手段へ結合されている電界効果装置Ｍ２０のゲートへ
結合されている電界効果装置Ｍ２０のゲートへクロック
信号ＣＬＫｊを加えることにより、回復パルスが発生さ
れる。第１図に示されているメモリにおいては、回復パ
ルスが持続している間はクロック信号ＣＬＫ１は高レベ
ル（たとえば５ボルト）である。
その高レベルのクロック信号ＣＬＫは′電界装置装置Ｍ
２０を導通状態にして、一対の差動ビット線の間に電流
路を生じさせる。その電流路のためにそれら一対の差動
ビット線の電圧がほぼ等しい値にされる。この特定の例
においては、クロック信号ＣＬＫ１は一対の差動ビット
線をたとえば２，５ボルトの電圧に等しくする。その値
の電圧は２迎データに割当てられた′１圧範囲の端の値
の中間の値である。回復パルスが終った時に一対の差動
ビット線における電圧がほぼ等しくなるように定められ
た時間だけ回復パルスは持続する。そのような時間を定
めるために、電界効実装ｆｉＭ２０のような装置のゲー
ト幅は、かなシの大きさの電流を流すことができるほど
大きくされるのが普通である。
回復パルスに続いて、適切な語線をアサートすることに
よりメモリセルが読出しのために選択される。したがっ
て、たとえば、読出し信号が語線２８へ与えられて、第
１図に示されている両方のメモリセル列のメモリセル２
１をセンス増幅器１１により読出すために起動させる。
メモリセル２１は出力端子１２．１２に出力を生ずる。
ビット線２２と２３の間の左下のメモリセル２１からの
出力が、ここで説明している例においては、ビット線２
１を高レベル（約５ボルト）に駆動し、ビット線２３を
約Ｏボルトに駆動する。
回復パルスを与えたとしても差動ビット線に大きい電圧
の振れが生ずることがわかる。を主容量負荷の存在と、
メモリセルが小さいことのために、それらの差動ビット
線における電圧を大きく振らせるためには時間がかかる
。回復パルスを用いない、すなわち、差動ビット線を予
充電しないと、更に大きい電圧の振れが差動ビット線に
生じ、そのために寄生容量負荷の充電と放電に一層長い
時間を要する。回復パルスを使用するか否かに応じて、
大きい電圧の振れが電源線に、通常は電源電圧であるＶ
ｓｓ（たとえば５ボルト）と、しばしばアース電圧であ
る第２の電源電圧Ｖｃｃのようなスパイクを生じさせる
。この明細書において述べる電圧は通常はアースに対す
る電圧である。更に、この明細書においては正（５ボル
ト）論理について述べる。
〔解決すべき課題〕
本発明の目的は、メモリ装置において読出し動作中はア
ナログ電圧の振れを小さく保つことである。本発明の別
の目的は、大き々電圧の撮れを生じさせる電源線に生ず
るスパイクを避けることである。本発明の更に別の目的
は、メモリ装置を胱出す時のアクセス時間が短い半導体
メモリ装置を得ることである。
〔発明の概要〕
本発明は、一対の差動ビット線の間に結合されている半
導体メモリ装置に格納されている２進データに対応する
信号を受ける前記一対の差動ビット線をり２ンプするこ
とにより、よシ短いアクセス時間を有する半導体メモリ
を提供するものである。このメモリは一対の差動ビット
線を含む。それら一対の差動ビット線の間に電流路を形
成するように構成された半導体クランプ装置がそれら一
対の差動ビット線の間に結合される。その電流路の一端
と他端の間を流れる電流を制御する制御素子によりその
電流路は制御される。電流路の一端は一方の差動ビット
線へ結合され、電流路の他端は他方の差動ビット線へ結
合されて、それらの差動ビット線の間に電流路を設ける
。差動ビット線の間に結合されている半導体メモリ装置
を読出す時には常に電流路が設けられる。クロック手段
がクロック信号を半導体クランプ装置の制御素子へ与え
る。そのクロック信号は各読出しサイクル中に、通常は
全読出しサイクル中に現われる。したがって、読出しサ
イクル中は差動ビット線の間に電流路が設けられる。そ
の電流路は、差動ビット線の間の電圧差を半導体クラン
プ装置の電流路の抵抗値に依存する値まで小さくする。
実際には、１つの２進状態にあるセンス増幅器が、電流
路（半導体クランプ装置により訛けられる）の一方の側
が高レベルであシ、他方の側が低レベルであることを検
出し、別の２進状態にあるセンス増幅器が、電流路の別
の側が高レベルにあシ、一方の側が低レベルにあること
を検出する０ 本発明を完全に理解できるようにするために、以下の駅
明においては、本発明に関する特定の事項の詳細につい
て数多く述べであるｏしかし、本発明を不必要に詳しく
説明して本発明をあいまいにしないようにするために、
半導体メモリの周知の回路および全体的なアーキテクチ
ャについてはブロック図で示し、かつ全体的に説明する
ことにする。
半導体メモリの全体的なアーキテクチャはその分野にお
いて周知であって、各種の文献および特許を参照するこ
とにより探すことができる。たとえば、それらの文献に
は次のものが含まれる。エヌ・ウェスト（Ｎ＠Ｗｅｓｔ
ｅ）、ケー・エシュラギアン（Ｋ　ｍ　Ｅｓｈｒａｇｈ
ｉ　ａｎ　）著「プリンシプル・オブ・シーエムオーニ
ス・ブイニルニスアイ争テサイン（Ｐｒｉｎｃｉｐｌｅ
　ｏｆ　０ＭＯ８ＶＬＳＩ　Ｄｅｓｉｇｎ　）　Ｊ、１
９８５年アジソンーウエスレイ（Ａｄｄｉｓｏｎ−Ｗｅ
ｓｌｅｙ　）発行、およびシー・ミード（Ｃ，Ｍｅａｄ
）およびエル・コンウェイ（Ｌ、　Ｃｏｎｗｅｙ　）著
「イントロダクション・ツー・フィニルニスアイ・シス
テムス（Ｉｎｔｒｏｄｕｃｔｉｏｎｔｏ　ＶＬＳＩ　Ｓ
ｙｓｔｅｍｓ）玉　１９８０年、アジンシーウエスレイ
発行。上記のように、半導体メモリの全体的なアーキテ
クチャは第１図に示されているような種類の半導体メモ
リに類似しており、メモリセルの列が一対の差動ビット
線（すなわち、ビット線と、反転ビット線）の間に設け
られる。センス増幅器１１も、ビット線２２と反転ビッ
ト線２３により構成されている差動ビット線の間に通常
結合される。通常はセンス増幅器は各メモリセル列ごと
に設けられ、各センス増幅器からの出力（メモリセル列
中の１つのセル中に２進データの値を反映している）が
他の回路へ与えられる。それらの他の回路はメモリセル
から検索したデータを用いる。書込みサイクル中に２進
データはメモリセルに書込まれ、それらの２進データは
読出しサイクル中にメモリセルから読出される。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
第２ａ図は本発明の半導体メモリの一実施例を示す。一
対の差動ビット線（ビット線２２と反転ビット線２３）
が２列に配置され、語線２７がそれら２列のビット線に
垂直に配置される。その語線は一対の差動ビット線の間
に配置されているメモリセル２１へ結合される。一対の
差動ビット線により形成された２つの列の間の列に構成
された複数のメモリセル（第２ａ図には示されていない
）が存在する場合に本発明が用いられるのが普通で、セ
ンス増幅器１１もそれらの差動ビット線の間に結合され
ることがわかるであろう。半導体クランプ装置Ｍ１が一
対の差動ビット線の間に結合される第２ａ図に示すよう
に、半導体クランプ装ｊｔＭ１はエンハンスメント形Ｍ
ＯＳ電界効実装置であって、ゲートとソースおよびドレ
インを有する。
その半導体クランプ装置Ｍ１のソースとドレインは被制
御電流路を形成する０その被制御電流路は、被制御電流
路の一端と他端の間を流れる電流を制御する制御素子と
して機能する電界効実装ｅＭ１のゲートにより制御され
る０第２ａ図に示すように、回路点３０が被制御電流路
の一端に含まれ、回路点３１がその電流路の他端に含ま
れる。
クロック信号ＣＬＫ２を発生するためにクロック手段が
含まれる。そのクロック信号ＣＬＫ２は制御素子へ与え
られる。第２ａ図に示されている実施例の場合には、各
読出しサイクル中はクロック信号ＣＬＫ２は高しベＡ／
（たとえば５ポルト）になる。
クロック信号ＣＬＫ２を発生するクロック手段はこの技
術分野において周知のものである。たとえば、クロック
信号ＣＬＫ２を発生するクロック手段は、語線へ結合さ
れて、種々のメモリセルをアクセスするために用いられ
るｄ出し信号および♀〕・込み信号を発生する読出し／
書込みクロック手段に類似のものとすることができる。
電界効果装置Ｍ１のゲートへ結合されてクロック信号Ｃ
ＬＫ２を発生するクロック手段は各読出しサイクル中に
電圧レベルの変化を示すのが普通である。第３図の１番
上の波形囚はその電圧レベルの変化を示すものである。
読出しサイクル中は、電界効果装置Ｍ１のゲートに現わ
れるクロック信号ＣＬＫ２は高レベルを保って電界効果
装置Ｍ１のソースとドレインの間に電流を流させる。そ
うすると電界効実装ｆＭ１のソースとドレインにより形
成された電流路が開かれる。１°込みサイクル中はクロ
ック信号ＣＬＫ２が低レベルであるから電界効果装置Ｍ
１は導通状態にならず、そのために電界効果装置Ｍ１の
電流路は閉じられる。すなわち、書込みサイクル中は回
路点３０と３１の間を十分な電流が流れない。
書込みサイクル中はビット線と反転ビット線が適切に充
電され（たとえば、ビット線が高レベルに、反転ビット
線が低レベルに、またはそれの逆に）、それから書込み
信号が語線２７のような語線へ与えられる。そのために
メモリセル２１は、書込みサイクル中にビット線と反転
ビット線に充電された電荷を受けることができる。した
がって、たとえば、ピッ）＆！２２が高レベルであると
すると反転ビット線２３は低レベルであって、メモリセ
ル２１を読出す時にビット線２２に高レベルの値が現わ
れ、反転ビット線２３に低レベルの値が現われるように
、メモリセル２１はビット線と反転ビット線におけるレ
ベルに従った値を格納する。
第２ａ図に示されているメモリセル２１の読出しは次の
ようにして行われる。語線２７へ結合されている読出し
／書込みクロック手段が読出し信号を語線を通じてメモ
リセル２１へ与える。そうするとそのメモリセルはそれ
に格納している差動論理状態を出力端子１２．１３に発
生することができるようＫされる。したがって、たとえ
ば、ビット線２２が高レベル状態で、反転ビット線２３
が低レベル状態にあったとすると、メモリセル２１は読
出された時にビット線２２に高レベル信号を発生し、反
転ビットｉ！ｉ！２３に低レベル信号を発生することに
なる。読出し／璽ト込みクロック手段が読出し信号を語
線２７を通じてメモリセルへ与えるのとほぼ同時に、ク
ロック手段がクロック信号ＣＬＫ２を電界効果装置Ｍ１
のゲートへ与えてその電界効果装置Ｍ１を導通状態にし
、回路点３０と３１の間の電流路が開かれるようにする
。したがって、読出し時の一対の差動ビット線の間の電
圧差は電界効実装ｆｆＦＭ１のソースとドレインの間の
抵抗値（すなわち、開かれている時の被制御電流路の抵
抗値）にほぼ依存する。したがって、ビット線２２が高
レベルで、反転ビット線２３が低レベルの時は、回路点
３０は高レベルで、回路点３１は低レベルであシ、それ
らの回路点の電圧差は電界効果装置Ｍ１が導通状態の時
（すなわち、その電界効果装置のソースとドレインの間
を十分な電流が流れている時）のその電界効果装置の抵
抗値により決定される。メモリセル２１の読出しサイク
ル中はクロック信号ＣＬＫ２は電界効果装置Ｍ１のゲー
トに通常存在し、それにより一対の差動ビット線が、電
界効果装置Ｍ１を十分な電流が流れている時のその電界
効果装置の抵抗値に依存する・電圧差を超える電圧の振
れを持つことを阻止する。
実際には、センス増幅器は回路点３０と３１のいずれが
高レベルであるかを検出することがわかるであろう。
電界効果装置Ｍ１の寸法が一対の差動ビット線の間の最
大希望電圧差を基にしているから、電界効果装置Ｍ１は
従来の電界効果装置Ｍ２０より小さい（ゲート幅におい
て）装置である。従来の電界効果装置Ｍ２０は、それの
ソースとドレインの間の抵抗値が非常に低くて、差動ビ
ット線をほぼ等しい電圧にできるように、広いゲート幅
を有する寸法に作られていた。一対の差動ビット線の間
の最高電圧差を電界効果装置Ｍ１の寸法が必ず決定する
から、電界効果装置Ｍ１により果される目的は異なるこ
とがわかる。ビット線の間の電圧差は、電界効果装置Ｍ
１の寸法対トランジスタの寸法（メモリセルを読出す時
に十分に導通状態になるそのメモリセル中のトランジス
タの寸法）の関数である。たとえば、第２ｂ図に示され
ているメモリセル２１を読出して差動ビット線２２が高
レベルにされ、反転差動ビット線２３が低レベルにされ
ると、導通状態になるトランジスタはＭ３とＭ４である
。したがって、ビット線２２と反転ビット線２３の間の
電圧差はＭ３ＸＭ４とＭ２の比に依存する。トランジス
タＭ２．Ｍ３．Ｍ４に用いられる値はゲート幅である（
ソースからドレインまでの多数キャリヤの移動距離であ
るゲート長、しばしばチャネル長と呼ばれるものではな
い）０前掲「プリンシプルス・オブ・シーエムオーニス
・ブイエルニスアイ・デザイン」の４０ページ参照）０
実際には、メモリセルトランジスタの寸法は一定に保た
れ、一対の差動ビット線の間の最高電圧差を調節するた
めに、半導体クランプ装置Ｍ１゜Ｍｌのような半導体ク
ランプ装置の寸法を変える〇第２ａ図に示す好適な実施
例においては、Ｍｌは０．７ボルトのしきい値を有する
エンハンスメント形ＭＯ８’４界効実装置である。この
電界効果装置のゲート長は通常は一定に保たれるが、メ
モリセルを読出す時にビット線と反転ビット線の間に最
大希望゛電圧差を得るためにゲート幅は変化できる。
電界効果装置Ｍ１の寸法の例はゲート幅が１０μｍであ
シ、第２ｂ図に示されている電界効果装置Ｍ３のような
パストランジスタのゲート幅は、１．４μｍである。そ
のような構成ではビット線と反転ビット線の間の電圧差
は約２００ミリボルトである。
ビット線と反転ビット線の間の電圧差を大きくするため
には、電界効実装ｆＭ１またはＭｌのような半導体クラ
ンプ装置の寸法（ゲート幅）を小さくできる。すなわち
、ゲート幅が狭いとそれを流れる電流が小さくなって、
ビット線と反転ビット線の間の電圧差が大きくなる０多
数キヤリヤがチャネル領域内を移動しなければならない
ソースとドレインの間の距離であるゲート長を変えるこ
ともできる。ゲート長が短くなるとソース＝ドレイン間
抵抗値が低くなるから、電界効果装置Ｍ１とＭｌのゲー
ト長を短くすることにより一対の差動論理状態の間の電
圧差を小さくできる０本発明の半導体メモリ（Ｍｌまた
はＭｌのような半導体クランプ装置を用いる）に使用す
るために選択されたセンス増幅器は、一対の差動ビット
線間の電圧差を検出するために十分高感度でなければな
らない。それらのセンス増幅器はこの分野において周知
のものであって、入手できる（たとえば、米国特許第４
．０８１．７０１号明細書参照）０本発明の半導体メモ
リの別の実施例を第２ｂ図に示す。この実施例において
は、半導体クランプ装置Ｍ２としてＰチャネルエンハン
スメント形ＭＯ８電界効実装置を用いる０その半導体ク
ランプ装置Ｍ２は差動ビット線の回路点３０と３１の間
に結合される。反転されたクロック信号ＣＬＫ２が半導
体クランプ装ｆｔＭ２のゲートへ与えられる。
その反転されたクロック信号ＣＬＫ２は読出し信号の間
は低レベルであって、書込みサイクル中は高レベルであ
るように、その反転されたクロック信号ＣＬＫ２は低レ
ベルである。第２ｂ図はメモリセル２１の例も示す。そ
のメモリセル２１は、図示の実施例においては０ＭＯ８
（相補金属−酸化物一半導体）技術で構成された６トラ
ンジスタ・スタチック会ランダムアクセスメモリ（ＳＲ
ＡＭ）である。半導体メモリセル２１として多くの種類
の半導体メモリ装置利用できることがわかるであろう。
第２ｂ図に示されている半導体メモリ装置の特定の実施
例は２つの差動出力端子１２．１３を有し、一方の出力
端子が他方の出力端子の２進の反転されたものである双
安定半導体メモリ回路（たとえばフリップフロップ）で
ある。
次に第２ａ図と竿３図を参照して本発明の半導体メモリ
の動作を訝明する。第３図Ａ、Ｂ、Ｃ，Ｄは４種類の電
圧と時間の関係を示すグラフである。
グラフＡは電界効果装置Ｍ１のゲートにおける電圧（ク
ロック信号ＣＬＫ２）と時間の関係を示し、グ？７Ｂは
電界効果装置Ｍ２０のゲー）Ｋおけるクロック信号ＣＬ
Ｋ１と時間の関係（従来技術）を示す。グラフＣは本発
明の半導体メモリからのデータ出力を示し、グラフＤは
、電界効実装１１Ｍ２０のゲートにおけるクロック信号
ＣＬＫ１を基にした従来の半導体メモリからのデータ出
力を示すグラフである。
本発明においては、書込みサイクル中はクロック信号Ｃ
ＬＫ２は低レベル（たとえば約０ボルト）であって、そ
れによりミ昇動実装置Ｍ１は非導通状態にされるから、
電界効果装置Ｍ１には電流は流れない。そのために、第
２ａ図に示されているビット線２２と反転ビット線２３
は、２進論理状態に関連する範囲の限度までできるだけ
充電できる。したがって、典型的な例においては、ビッ
ト線２２は５ボルトの近くまで充電され、反転ビット線
２３はＯボルト近くまで充電されて、後でメモリ装置が
読出される時にビット線２２が高レベル（約５ボルト）
に充電され、反転ビット線２３が低レベル（約Ｏボルト
）になるようにメモリ装置を充電させる。メモリセル２
１への書込み中は、語線２７がアサートされて、書込み
中に差動ビット線に存在する信号をメモリセルが受ける
ことができるようにする。メモリセルの読出し中は、メ
モリセルが差動ビット線を駆動できるようにする読出し
信号を語線が受ける。それと同時に、クロック信号ＣＬ
Ｋ２は高レベルとなって′電界効果装置Ｍ１のゲートに
与えられて、その電界効果装置のソースとドレインによ
り形成されている被制御電流路を導通状態にして（開く
）、一対の差動ビット線２２と２３の間の最大電圧差を
クランプする。
ビット線２２は高レベルであったから回路点３０は回路
点３１よシ高レベルで、センス増幅器は、回復パルスを
用いる従来のメモリよシも速く送圧差を検出する。した
がって、第３図のグラフＣに示すように、本発明を用い
ると妥当なデータが、グラフＤに示す従来のデータ出力
よシ速く現われる。従来の電昇動実装ｆｔＭ２Ｏは読出
しサイクルと読出しサイクルの間、または書込みサイク
ルが終った時のみ導通状態となるが、半導体メモリ装置
２１の実際の胱出し中は導通状態にならない。
回復パルスを使用しない時、したがって、ビット線の間
に電界効果装置Ｍ２０が結合されない時は、妥当なデー
タがメモリから読出されるのに、回復パルスを用いる従
来のメモリより長い時間がかかる０
【図面の簡単な説明】
第１図は行と列に配置された従来の半導体メモリのブロ
ック回路図、第２ａ図は本発明の半導体メモリの一実施
例のブロック回路図、第２ｂ図はメモリセル装置の例を
示す本発明の半導体メモリの別の実施例のブロック回路
図、第３図は本発明と従来技術との比較の参考にする、
メモリ装置における４種類の電圧と時間の関係を示すグ
ラフである。 １１・・・ｅセンス増幅器、１２　、１３・・・・メモ
リセル２１の出力端子、２１・・・・メモリセル、２２
１１・ｅ・ビット線、２３・・・・反転ビット線、２７
ｅ・・・語線、Ｍｌ、Ｍ２・・・・半導体クランプ装置
。 特許出願人：サイプレス・セミコンダクター・コーポレ
ーション代理人二山　川　政　樹　（ほか２名）ｒＩＪ
ｌｌの浄書（内容に変更なし） ＦＩＧ、　５ 位グ 手続補正書こオ欠） 特許庁長官殿　　　　　　　昭和年Ｍ　　　Ｓ６３．５
．２６ １、事件の表示 昭和６３年特　　許願第１ｇｏ１３号 ３、補正をする者 事件との関係　　　　特　　　　許出願人名称（氏名）
−リ”イ２ルＸ−ｔζコニタ゛りり−・コーなレー融し
氏名　　（６４６２１弁理士　山　川　政　樹　　ｈ）
こ、ノ

Claims (11)

    【特許請求の範囲】
  1. （１）２進データに対応する信号を受ける一対の差動ビ
    ット線と、 ２進データを格納する半導体メモリであつて、前記一対
    の差動ビット線の間に結合されて、読出しサイクル中に
    前記半導体メモリを読出す時に、２進データに対応する
    前記信号を与える半導体メモリと、 前記読出しサイクル中にクロック信号を供給するクロッ
    ク手段と、 前記一対の差動ビット線の間に結合されて、前記一対の
    差動ビット線の間に電流路を選択的に設ける半導体装置
    であつて、前記電流路を開閉できるように前記電流路を
    制御する制御素子を有する前記半導体装置と を備え、前記半導体メモリ装置を読出している時に前記
    電流路が開かれるように、前記クロツク信号を受けるた
    めに前記制御素子は前記クロック手段へ結合され、それ
    により、前記読出しサイクル中に前記一対の差動ビット
    線の間の電圧差が前記電流路により小さくされることを
    特徴とする２進データを格納する半導体メモリ。
  2. （２）請求項１記載の半導体メモリにおいて、書込みサ
    イクル中に前記２進データは前記半導体メモリ装置に書
    込まれ、かつ前記読出しサイクル中に前記２進データは
    前記半導体メモリ装置から受けられることを特徴とする
    半導体メモリ。
  3. （３）請求項１記載の半導体メモリにおいて、前記読出
    しサイクル全体を通じて前記電流路は開かれることを特
    徴とする半導体メモリ。
  4. （４）請求項３記載の半導体メモリにおいて、前記半導
    体メモリ装置は第１の出力端子と第２の出力端子を有す
    るＭＯＳスタチツクメモリセルであり、前記第１の出力
    端子は前記一対の差動ビット線の一方の差動ビット線へ
    選択的に結合され、前記第２の出力端子は前記一対の差
    動ビット線の他方の差動ビット線へ選択的に結合され、
    前記第１の出力端子は前記第２の出力端子の２進の反転
    されたものであることを特徴とする半導体メモリ。
  5. （５）請求項４記載の半導体メモリにおいて、書込みサ
    イクル中に前記２進データは前記半導体メモリ装置へ書
    込まれ、書込まれた２進データは、前記読出しサイクル
    中に前記半導体メモリ装置から検索され、前記読出しサ
    イクル中に読出し信号を供給し、各書込みサイクル中に
    書込み信号を供給する読出し／書込みクロック手段を更
    に備え、この読出し／書込みクロック手段は、前記読出
    しサイクル中および前記書込みサイクル中に、前記第１
    の出力端子を一方の差動ビット線へ結合させ、かつ前記
    第２の出力端子を他方の差動ビット線へ結合させるため
    に前記半導体装置へ結合されることを特徴とする半導体
    メモリ。
  6. （６）書込みサイクル中に書込まれ、読出しサイクル中
    に読出される２進論理状態を格納する半導体メモリにお
    いて、 前記読出しサイクル中に２進論理状態に対応する信号を
    受け、前記書込みサイクル中に２進論理状態に対応する
    信号を供給する一対の差動ビット線と、 前記一対の差動ビット線の一方の差動ビット線へ選択的
    に結合される第１の出力端子と、前記一対の差動ビット
    線の他方の差動ビット線へ選択的に結合される第２の出
    力端子とを有し、２進論理状態を格納する半導体メモリ
    セルと、前記読出しサイクル中および前記書込みサイク
    ル中に、前記第１の出力端子を一方の差動ビット線へ結
    合させ、かつ前記第２の出力端子を他方の差動ビット線
    へ結合させるために前記半導体メモリセルヘ結合され、
    各読出しサイクル中に読出し信号を供給し、各書込みサ
    イクル中に書込み信号を供給する読出し／書込みクロッ
    ク手段と、 各読出しサイクル中にクロック信号を供給するクロック
    手段と、 被制御電流路と、この被制御電流路を開放または閉じる
    ことができるように、前記被制御電流路の一端と前記被
    制御電流路の他端の間を流れる電流を制御する制御素子
    とを有する半導体クランプ装置と を備え、前記被制御電流路の一端は一方の差動ビット線
    へ結合され、前記被制御電流路の他端は他方の差動ビッ
    ト線へ結合され、各読出しサイクル中に前記クロック信
    号を受けるために前記制御素子は前記クロック手段へ結
    合され、前記一対の差動ビット線の間に十分な電流を流
    すために前記被制御電流路は読出しサイクル中は開かれ
    、特定の読出しサイクル中に前記半導体メモリセルから
    検索された２進論理状態は、前記特定の読出しサイクル
    中の前記一対の差動ビット線の間の電圧差に対応し、前
    記特定の読出しサイクル中の前記電圧差は前記被制御電
    流路により、開かれている時の前記被制御電流路の抵抗
    値に依存する値に制限され、したがつて一対の差動ビッ
    ト線における電圧の振れは前記半導体クランプ装置によ
    り制限されることを特徴とする２進論理状態を格納する
    半導体メモリ。
  7. （７）書込みサイクル中に書込まれ、読出しサイクル中
    に読出される２進論理状態を格納するＭＯＳスタチツク
    メモリにおいて、 前記読出しサイクル中に２進論理状態に対応する信号を
    受け、前記書込みサイクル中に２進論理状態に対応する
    信号を供給する一対の差動ビット線と、 前記一対の差動ビット線の一方の差動ビット線へ選択的
    に結合される第１の出力端子と、前記一対の差動ビット
    線の他方の差動ビット線へ選択的に結合され、前記第１
    の出力端子とは２進の反転されたものである第２の出力
    端子とを有し、２進論理状態を格納する双安定半導体メ
    モリ回路と、 前記読出しサイクル中および前記書込みサイクル中に、
    前記第１の出力端子を一方の差動ビット線へ結合させ、
    かつ前記第２の出力端子を他方の差動ビット線へ結合さ
    せるために前記双安定半導体メモリ回路へ結合され、各
    読出しサイクル中に読出し信号を供給し、各書込みサイ
    クル中に書込み信号を供給する読出し／書込みクロック
    手段と、 各読出しサイクル中に電圧レベルの変化を示し、かつ各
    読出しサイクル中にクロック信号を供給するクロック手
    段と、 ゲートと、ソースおよびドレインを有するＭＯＳ電界効
    果装置と を備え、前記ドレインと前記ソースの一方は一方の差動
    ビット線へ結合され、前記ドレインと前記ソースの他方
    は他方の差動ビット線へ結合されて前記一対の差動ビッ
    ト線の間に電流路を形成し、各読出しサイクル中に前記
    クロック信号を受けるために前記ゲートは前記クロック
    手段へ結合され、前記被制御電流路を開閉するために前
    記ゲートは前記被制御電流路を制御し、前記一対の差動
    ビット線の間に十分な電流を流させるために読出しサイ
    クル中は前記被制御電流路は開かれ、各読出しサイクル
    の全期間中は前記被制御電流路は開かれ、ある特定の読
    出しサイクル中に前記双安定半導体メモリ回路から検索
    された２進論理状態は前記特定の読出しサイクル中の前
    記一対の差動ビット線の間の電圧差に対応し、一対の差
    動ビット線における電圧の振れが前記ＭＯＳ電界効果装
    置により制限されることにより、一対の差動ビット線の
    間の小さい電圧の振れのために前記双安定半導体メモリ
    回路を読出すために要する時間が短くてすむように、前
    記特定の読出しサイクル中の前記電圧差は前記被制御電
    流路により、開かれている時の前記被制御電流路の抵抗
    値に依存する値に制限されることを特徴とする２進論理
    状態を格納するＭＯＳスタチツクメモリ。
  8. （８）請求項７記載のＭＯＳスタチツクメモリにおいて
    、 前記読出しサイクル中に前記双安定半導体メモリ回路の
    ２進論理状態を検出するセンス増幅器を更に備え、この
    センス増幅器は第１の入力端子と、第２の入力端子と、
    データ出力端子とを有し、前記第１の入力端子は一方の
    差動ビット線へ結合され、前記第２の入力端子は他方の
    差動ビット線へ結合され、前記特定の読出しサイクル中
    に前記データ出力端子における値は、前記双安定半導体
    メモリ回路から受けた２進論理状態に対応することを特
    徴とするＭＯＳスタチツクメモリ。
  9. （９）請求項８記載のＭＯＳスタチツクメモリにおいて
    、前記一方の差動ビット線は第１の列を形成し、前記他
    方の差動ビット線は第２の列を形成し、前記第１の列と
    前記第２の列は並列であつて、半導体基板上に配置され
    、複数の双安定半導体メモリ回路が配置されて前記第１
    の列と前記第２の列の間に第３の列を形成し、各前記複
    数の双安定半導体メモリ回路は前記一対の差動ビット線
    の間に選択的に結合されることを特徴とするＭＯＳスタ
    チツクメモリ。
  10. （１０）請求項９記載のＭＯＳスタチツクメモリにおい
    て、前記ＭＯＳ電界効果装置はｎチャネル装置であるこ
    とを特徴とするＭＯＳスタチツクメモリ。
  11. （１１）請求項１０記載のＭＯＳスタチツクメモリにお
    いて、前記書込みサイクル中は前記被制御電流路は閉じ
    られていることを特徴とするＭＯＳスタチツクメモリ。
JP63016013A 1987-01-28 1988-01-28 ２進データを格納する半導体メモリ Pending JPS63276781A (ja)

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