JPS595989B2 - スタティック型ランダムアクセスメモリ - Google Patents
スタティック型ランダムアクセスメモリInfo
- Publication number
- JPS595989B2 JPS595989B2 JP55018019A JP1801980A JPS595989B2 JP S595989 B2 JPS595989 B2 JP S595989B2 JP 55018019 A JP55018019 A JP 55018019A JP 1801980 A JP1801980 A JP 1801980A JP S595989 B2 JPS595989 B2 JP S595989B2
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- JP
- Japan
- Prior art keywords
- cell
- bit line
- transistors
- read
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、書込み直後にビット線を共通にする他のメモ
リセルから逆データを読出す際の読出し時間の遅れを短
縮できるスタティック型のランダムアクセスメモリ（Ｒ
ＡＭ）に関する。
リセルから逆データを読出す際の読出し時間の遅れを短
縮できるスタティック型のランダムアクセスメモリ（Ｒ
ＡＭ）に関する。
各一対のビット線間にそれぞれのワード線で選択される
スタティック型メモリセルを多数並列接続してなるスタ
ティックＲＡＭでは、読出し時間が直前のビット線電位
の影響を受けることがある。
スタティック型メモリセルを多数並列接続してなるスタ
ティックＲＡＭでは、読出し時間が直前のビット線電位
の影響を受けることがある。
例えばあるデータ例えば゛゛１’’を或るメモリセルＭ
ＣＩに書込んだ（これはビット線対の一方をＨ、他方を
Ｌにして行なう）直後に該セルとビット線対を共通にす
る他のセルＭＣ２から逆デーダ゛０’’を読出す速度は
、リード、リード・・・・・・・・・と読く場合例えば
セルＭＣＩからその記憶データを読出し、続いてセルＭ
Ｃ２から逆の記憶データを読出す場合より、遅い欠点が
ある。本発明はこの点を改善しようとするもので、各一
対のビット線間にそれぞれのワード線で選択されるスタ
ティック型メモリセルを多数並列接続してなるランダム
アクセスメモリにおいて、該各一対のビット線間と書込
および読出回路とを結ぶ一対のデータバスライン間の少
なくとも一方に、それぞれ常時オン状態であつて所要の
オン抵抗を示すトランジスタもしくは抵抗を接続してな
ることを特徴とするものであるが、以下図示の実施例を
参照しながらこれを詳細に説明する。
ＣＩに書込んだ（これはビット線対の一方をＨ、他方を
Ｌにして行なう）直後に該セルとビット線対を共通にす
る他のセルＭＣ２から逆デーダ゛０’’を読出す速度は
、リード、リード・・・・・・・・・と読く場合例えば
セルＭＣＩからその記憶データを読出し、続いてセルＭ
Ｃ２から逆の記憶データを読出す場合より、遅い欠点が
ある。本発明はこの点を改善しようとするもので、各一
対のビット線間にそれぞれのワード線で選択されるスタ
ティック型メモリセルを多数並列接続してなるランダム
アクセスメモリにおいて、該各一対のビット線間と書込
および読出回路とを結ぶ一対のデータバスライン間の少
なくとも一方に、それぞれ常時オン状態であつて所要の
オン抵抗を示すトランジスタもしくは抵抗を接続してな
ることを特徴とするものであるが、以下図示の実施例を
参照しながらこれを詳細に説明する。
第１図は本発明の一実施例であわ、ＢＬ、ＢＬＢはスタ
ティックＲＡＭの多数のビット線対の１つを示し、この
ビット線対の一端は負荷トランジスタＴｉ、Ｔ２を介し
て電源Ｖｃｃに接続される。
ティックＲＡＭの多数のビット線対の１つを示し、この
ビット線対の一端は負荷トランジスタＴｉ、Ｔ２を介し
て電源Ｖｃｃに接続される。
ビット線ＢＬ、ＢＬＢ間にはそれぞれワード線で選択さ
れる複数のスタティック型（フリップフロップ型）メモ
リセルが並列接続される。図中ＭＣはこのセルを代表す
るものであり、またＷＬはそれに対応するワード線であ
る。図示しないがＢＬ、ＢＬＢと同種の他のビット線対
の一端もＴｉ、Ｔ２と同種のトランジスタを介して電源
Ｖｃｃへ接続され、そして他端は４対など適当数ずつに
ブロック化されて補助データバスヘ、コラムコータの出
力で制御されるトランジスタを介して接続され、更にそ
の複数ブロックがデータバスヘ、ブロックセレクトデコ
ーダの出力で制御されるトランジスタを介して接続され
る。詳しくは本例のビット線ＢＬ）ＢＬＢは、コラムデ
コーダＣＤで制御されるトランジスタＴ９、Ｔｌｏを介
して補助データバスＢＳ’、ＢＳＢ’へ、更にブロック
セレクトデコーダＢＳＤで制御されるトランジスタＴｌ
ｌ、Ｔ１２を介してバスラインＢＳ，ＢＳＢへ接続され
る。このバスラインＢＳｓＢＳＢは、書込み回路ＷＣＴ
および読出し用のセンスアンプＳＡへ接続される。書込
み回路ＷＣＴはトランジスタＴ５〜Ｔ８からなり、図示
せぬデータインバツフアの出力であるデータＩＮがＨで
あればＴ５、Ｔ８がオンとなり線ＢＳＢ．ＢＳＢ′、Ｂ
ＬＢを接地電位ＧＮＤに引込む。この時データＩＮＢは
ＩＮ従つてＬであるからトランジスタＴ６、Ｔ７はオフ
であり、線ＢＬ．ＢＬ′、ＢＳはトランジスタＴ５によ
り引上げられてＨ（＝Ｖｃｃ−Ｖｔｈ）になる。なおこ
のデータバス対ＢＳ．ＢＳＢにはエンハンスメント型の
トランジスタＴｌ３、Ｔｌ５とデプレツシヨン型のトラ
ンジスタＴｌ４、Ｔｌ６の直列回路が接続されており、
これらはこれらがないとフローテイング状態となつてし
まうバスラインＢＳ（ＢＳＢ）をＶｃｃ−Ｖｔｈへ引上
げて電位安定化を行なう。第２図はビツト線対ＢＬ，．
ＢＬＢ間に接続されるメモリセルＭＣｌを具体的に示し
たもので、メモリセルＭＣ２はメモリセルＭＣｌと同様
に構成される。セルＭＣ，は一般的なスタテイツク型メ
モリセルで、交又接続してなるトランジスタＴｌ７、Ｔ
ｌ８および負荷抵抗Ｒ１、Ｒ２からなるフリツプフロツ
プとワード線ＷＬｌの電位で制御されるトランスフアー
ゲート用のトランジスタＴｌ，、Ｔ２Ｏ２からなる。こ
のセルＭＣｌでトランジスタＴｌ８がオフ、Ｔｌ７がオ
ン、従つて抵抗Ｒ１側の出力端Ｎ１がＬ、抵抗Ｒ，側の
出力端Ｎ２がＨの状態を情報Ｌまたは“０１の記憶状態
とし、その逆を情報Ｈまたは町１の記憶状態とし、セル
ＭＣ２も同様とする。そしてこ＼では最初セルＭＣ，、
ＭＣ２とも情報Ｌの記憶状態とし、か＼る状態でセルＭ
Ｃ，に情報Ｈを書込んだ後にセルＭＣ２から逆データＬ
を読出すことを考える。セルＭＣｌに情報Ｈを書込むた
めには第１図の３．ＩＮをＨ．ＩＮＢをＬとしてトラン
ジスタＴ５、Ｔ８をオンにし、ビツト線ＢＬをＨ．ＢＬ
ＢをＬに引込む。
れる複数のスタティック型（フリップフロップ型）メモ
リセルが並列接続される。図中ＭＣはこのセルを代表す
るものであり、またＷＬはそれに対応するワード線であ
る。図示しないがＢＬ、ＢＬＢと同種の他のビット線対
の一端もＴｉ、Ｔ２と同種のトランジスタを介して電源
Ｖｃｃへ接続され、そして他端は４対など適当数ずつに
ブロック化されて補助データバスヘ、コラムコータの出
力で制御されるトランジスタを介して接続され、更にそ
の複数ブロックがデータバスヘ、ブロックセレクトデコ
ーダの出力で制御されるトランジスタを介して接続され
る。詳しくは本例のビット線ＢＬ）ＢＬＢは、コラムデ
コーダＣＤで制御されるトランジスタＴ９、Ｔｌｏを介
して補助データバスＢＳ’、ＢＳＢ’へ、更にブロック
セレクトデコーダＢＳＤで制御されるトランジスタＴｌ
ｌ、Ｔ１２を介してバスラインＢＳ，ＢＳＢへ接続され
る。このバスラインＢＳｓＢＳＢは、書込み回路ＷＣＴ
および読出し用のセンスアンプＳＡへ接続される。書込
み回路ＷＣＴはトランジスタＴ５〜Ｔ８からなり、図示
せぬデータインバツフアの出力であるデータＩＮがＨで
あればＴ５、Ｔ８がオンとなり線ＢＳＢ．ＢＳＢ′、Ｂ
ＬＢを接地電位ＧＮＤに引込む。この時データＩＮＢは
ＩＮ従つてＬであるからトランジスタＴ６、Ｔ７はオフ
であり、線ＢＬ．ＢＬ′、ＢＳはトランジスタＴ５によ
り引上げられてＨ（＝Ｖｃｃ−Ｖｔｈ）になる。なおこ
のデータバス対ＢＳ．ＢＳＢにはエンハンスメント型の
トランジスタＴｌ３、Ｔｌ５とデプレツシヨン型のトラ
ンジスタＴｌ４、Ｔｌ６の直列回路が接続されており、
これらはこれらがないとフローテイング状態となつてし
まうバスラインＢＳ（ＢＳＢ）をＶｃｃ−Ｖｔｈへ引上
げて電位安定化を行なう。第２図はビツト線対ＢＬ，．
ＢＬＢ間に接続されるメモリセルＭＣｌを具体的に示し
たもので、メモリセルＭＣ２はメモリセルＭＣｌと同様
に構成される。セルＭＣ，は一般的なスタテイツク型メ
モリセルで、交又接続してなるトランジスタＴｌ７、Ｔ
ｌ８および負荷抵抗Ｒ１、Ｒ２からなるフリツプフロツ
プとワード線ＷＬｌの電位で制御されるトランスフアー
ゲート用のトランジスタＴｌ，、Ｔ２Ｏ２からなる。こ
のセルＭＣｌでトランジスタＴｌ８がオフ、Ｔｌ７がオ
ン、従つて抵抗Ｒ１側の出力端Ｎ１がＬ、抵抗Ｒ，側の
出力端Ｎ２がＨの状態を情報Ｌまたは“０１の記憶状態
とし、その逆を情報Ｈまたは町１の記憶状態とし、セル
ＭＣ２も同様とする。そしてこ＼では最初セルＭＣ，、
ＭＣ２とも情報Ｌの記憶状態とし、か＼る状態でセルＭ
Ｃ，に情報Ｈを書込んだ後にセルＭＣ２から逆データＬ
を読出すことを考える。セルＭＣｌに情報Ｈを書込むた
めには第１図の３．ＩＮをＨ．ＩＮＢをＬとしてトラン
ジスタＴ５、Ｔ８をオンにし、ビツト線ＢＬをＨ．ＢＬ
ＢをＬに引込む。
この結果セ′ＭＣ，のＮ２点は強制的にＬに引込まれる
のでトランジスタＴｌ７はオン状態を維持できず、Ｎ，
点電位が上昇する。Ｎ，点電位が上昇すると．トランジ
スタＴ，８がオンするので、Ｎ２点はＬに確定し、トラ
ンジスタＴｌ７はオフする。こうしてセルＭＣｌの記憶
情報はＬからＨに反転する。この書込み直後にワード線
ＷＬ２を選択してセルＭＣ２からの情報Ｌをセンスアン
プＳＡで速やかに読出すためには、ビツト線ＢＬが直ち
にＬ１そしてビツト線ＢＬＢが直ちにＨに変化する必要
がある。しかしビツト線ＢＬＢがＬからＨに上昇するに
はプルアツプ用のトランジスタＴｌ５、Ｔｌ６および負
荷トランジスタＴ２を介して電源Ｖｃｃより該ビツト線
ＢＬＢを充電する必要があり、これは速やかには行なわ
れない。一方、ビット線ＢＬのレベルは前回書込時にＶ
ｃｃ−Ｖｔｈまで充電され、その後は放電経路がないた
めにほぼその値を保持している。読出しは、線ＢＬＢが
ＬからＨに立上りそして線ＢＬがＨからＬに立下り、そ
のとき生じる交差点以後に卦いて可能であるから、線Ｂ
Ｌのレベルが高くそして線ＢＬＢの立上ｂには所定時間
が必要となると、読出し時間は遅くならざるを得ない。
第３図の破線曲線ＢＬ′、ＢＬＢ′はこの時のビツト線
ＢＬｓＢＬＢの電位変化を示したもので、その交点ｐ／
がアクセス時間を規定する。この交点ｐ／は前述のよう
に、セルＭＣｌが前回の書込み対象でなく読出し対象で
ある場合つまりセルＭＣｌから情報Ｈを読出し、次いで
セルＭＣ２から情報Ｌを読出す場合などより遅い。ビツ
ト線電位の交点Ｐ／が遅れれば当然センスアンプＳＡの
出力ＳＤ．ＳＤＢ（ＳＤＢ＝ＳＤ）の交点は更に遅れる
。第３図の破線曲線Ｓｄ．ＳＤＢ′はこれを示すもので
、Ｐ２′がその交点である。向、第３図に２点鎖線で示
す曲線はデータＩＮまたはＩＮＢのうちＨレベルの波形
であ＝わ、また実線で示すＷＥは書込読出指示信号（ラ
イトイネーブルの反転）である。
のでトランジスタＴｌ７はオン状態を維持できず、Ｎ，
点電位が上昇する。Ｎ，点電位が上昇すると．トランジ
スタＴ，８がオンするので、Ｎ２点はＬに確定し、トラ
ンジスタＴｌ７はオフする。こうしてセルＭＣｌの記憶
情報はＬからＨに反転する。この書込み直後にワード線
ＷＬ２を選択してセルＭＣ２からの情報Ｌをセンスアン
プＳＡで速やかに読出すためには、ビツト線ＢＬが直ち
にＬ１そしてビツト線ＢＬＢが直ちにＨに変化する必要
がある。しかしビツト線ＢＬＢがＬからＨに上昇するに
はプルアツプ用のトランジスタＴｌ５、Ｔｌ６および負
荷トランジスタＴ２を介して電源Ｖｃｃより該ビツト線
ＢＬＢを充電する必要があり、これは速やかには行なわ
れない。一方、ビット線ＢＬのレベルは前回書込時にＶ
ｃｃ−Ｖｔｈまで充電され、その後は放電経路がないた
めにほぼその値を保持している。読出しは、線ＢＬＢが
ＬからＨに立上りそして線ＢＬがＨからＬに立下り、そ
のとき生じる交差点以後に卦いて可能であるから、線Ｂ
Ｌのレベルが高くそして線ＢＬＢの立上ｂには所定時間
が必要となると、読出し時間は遅くならざるを得ない。
第３図の破線曲線ＢＬ′、ＢＬＢ′はこの時のビツト線
ＢＬｓＢＬＢの電位変化を示したもので、その交点ｐ／
がアクセス時間を規定する。この交点ｐ／は前述のよう
に、セルＭＣｌが前回の書込み対象でなく読出し対象で
ある場合つまりセルＭＣｌから情報Ｈを読出し、次いで
セルＭＣ２から情報Ｌを読出す場合などより遅い。ビツ
ト線電位の交点Ｐ／が遅れれば当然センスアンプＳＡの
出力ＳＤ．ＳＤＢ（ＳＤＢ＝ＳＤ）の交点は更に遅れる
。第３図の破線曲線Ｓｄ．ＳＤＢ′はこれを示すもので
、Ｐ２′がその交点である。向、第３図に２点鎖線で示
す曲線はデータＩＮまたはＩＮＢのうちＨレベルの波形
であ＝わ、また実線で示すＷＥは書込読出指示信号（ラ
イトイネーブルの反転）である。
この信号Ｗｂの位相は他の波形の位相より進んで卦り、
他の波形の書込み時のそれがＷＥの読取シ状態と一致し
ているように見えるがそうではなく、これは遅延による
ものである。なおこの信号ＷＬ（７）Ｌは書込み（Ｗ）
を、またＨは読出し（Ｒ）を指示する。本発明では上記
の点を改善するために、第１図に示すように一対のビツ
ト線ＢＬ，ＢＬＢ間に所要のオン抵抗を示すトランジス
タＴ３を、また一対のバスラインＢＳｓＢＳＢ間にも同
様のトランジスタＴ４を接続する。トランジスタＴ３、
Ｔ４はゲートに電源電位Ｖｃｃが印加されているので、
読出時および書込時共にオンである。従つて前述したよ
うにメモリセルＭＣｌに情報Ｈを書込んだ後にビツト線
ＢＬの電位がビツト線ＢＬＢより高ければ、両者の間に
電位差がなくなるまでトランジスタＴ３を通して電流１
１が流れる。トランジスタＴ４についても同様であり、
バスラインＢＳｌＢＳＢを同電位にする様に電流１２が
流れる。この結果、第２図で説明したようにセルＭＣｌ
に情報Ｈを書込み次いでセルＭＣ２から情報Ｌを読出す
際のビツト線ＢＬ，ＢＬＢ｝よびセンスアンプＳＡの出
力ＳＤ．ＳＤＢはそれぞれ第３図の実線曲線の様に変化
する。即ちビツト線ＢＬＢ側の電位変化はＢＬＢ′とほ
とんど変らないが（電流が流入するので若干高くなる）
、ビツト線ＢＬ側の電位変化は急激になり、先ず電流が
ビツト線ＢＬＢ側へ流出するから急激に下り、次いでプ
ルアツブ用トランジスタＴｌ３、Ｔｌ４により電流を供
給されて若干上昇し、更にセルＭＣ２の選択でＬレベル
へ落ちるという経過をとる。このため線ＢＬとＢＬＢの
電位の交点Ｐ，はトランジスタＴ３、Ｔ４を設けない場
合の交点Ｐ／よりｔ１だけ早まる。こうしてセンスアン
プの出力ＳＤ，．ＳＤＳの交点Ｐ２もＰ２′より早まる
。読出し時間は交点Ｐ２により規定されるから、該読出
時間はＴ２だけ短かくな虱セルＭＣ，から情報Ｈを読出
し次いでセルＭＣ２から情報Ｌを読出す等の場合の読出
し時間に近くなる。向、トランジスタＴ３、Ｔ４がＢＬ
．ＢＬＢ間およびＢＳ．ＢＳＢを完全に短絡することは
、読出動作および書込動作に支障をきたすので避けなけ
ればならない。
他の波形の書込み時のそれがＷＥの読取シ状態と一致し
ているように見えるがそうではなく、これは遅延による
ものである。なおこの信号ＷＬ（７）Ｌは書込み（Ｗ）
を、またＨは読出し（Ｒ）を指示する。本発明では上記
の点を改善するために、第１図に示すように一対のビツ
ト線ＢＬ，ＢＬＢ間に所要のオン抵抗を示すトランジス
タＴ３を、また一対のバスラインＢＳｓＢＳＢ間にも同
様のトランジスタＴ４を接続する。トランジスタＴ３、
Ｔ４はゲートに電源電位Ｖｃｃが印加されているので、
読出時および書込時共にオンである。従つて前述したよ
うにメモリセルＭＣｌに情報Ｈを書込んだ後にビツト線
ＢＬの電位がビツト線ＢＬＢより高ければ、両者の間に
電位差がなくなるまでトランジスタＴ３を通して電流１
１が流れる。トランジスタＴ４についても同様であり、
バスラインＢＳｌＢＳＢを同電位にする様に電流１２が
流れる。この結果、第２図で説明したようにセルＭＣｌ
に情報Ｈを書込み次いでセルＭＣ２から情報Ｌを読出す
際のビツト線ＢＬ，ＢＬＢ｝よびセンスアンプＳＡの出
力ＳＤ．ＳＤＢはそれぞれ第３図の実線曲線の様に変化
する。即ちビツト線ＢＬＢ側の電位変化はＢＬＢ′とほ
とんど変らないが（電流が流入するので若干高くなる）
、ビツト線ＢＬ側の電位変化は急激になり、先ず電流が
ビツト線ＢＬＢ側へ流出するから急激に下り、次いでプ
ルアツブ用トランジスタＴｌ３、Ｔｌ４により電流を供
給されて若干上昇し、更にセルＭＣ２の選択でＬレベル
へ落ちるという経過をとる。このため線ＢＬとＢＬＢの
電位の交点Ｐ，はトランジスタＴ３、Ｔ４を設けない場
合の交点Ｐ／よりｔ１だけ早まる。こうしてセンスアン
プの出力ＳＤ，．ＳＤＳの交点Ｐ２もＰ２′より早まる
。読出し時間は交点Ｐ２により規定されるから、該読出
時間はＴ２だけ短かくな虱セルＭＣ，から情報Ｈを読出
し次いでセルＭＣ２から情報Ｌを読出す等の場合の読出
し時間に近くなる。向、トランジスタＴ３、Ｔ４がＢＬ
．ＢＬＢ間およびＢＳ．ＢＳＢを完全に短絡することは
、読出動作および書込動作に支障をきたすので避けなけ
ればならない。
このためトランジスタＴ３、Ｔ４には所要のオン抵抗を
持たせるが、これは他の素子例えば抵抗に置き換えても
よい。なおトランジスタＴ３とＴ４は同じ機能を果すの
で、一方は省略してもよく，そしてトランジスタＴ３は
各ビツト線対に設けるので個数が多いからＴ３を省略し
てＴ４のみにするのが有利である。補助データバスへ短
絡トランジスタを設けることについても同様である。以
上述べたように本発明によれば、書込回路によつてビツ
ト線対のレベルをＨｓＬに設定するスタテイツクＲＡＭ
において、データを書込んだセルとビツト線対を共通に
する他のセルから書込直後に逆データを読出す際のアク
セスタイムの遅れを短縮できる利点がある。
持たせるが、これは他の素子例えば抵抗に置き換えても
よい。なおトランジスタＴ３とＴ４は同じ機能を果すの
で、一方は省略してもよく，そしてトランジスタＴ３は
各ビツト線対に設けるので個数が多いからＴ３を省略し
てＴ４のみにするのが有利である。補助データバスへ短
絡トランジスタを設けることについても同様である。以
上述べたように本発明によれば、書込回路によつてビツ
ト線対のレベルをＨｓＬに設定するスタテイツクＲＡＭ
において、データを書込んだセルとビツト線対を共通に
する他のセルから書込直後に逆データを読出す際のアク
セスタイムの遅れを短縮できる利点がある。
第１図は本発明の一実施例を示す回路図、第２図はスタ
テイツク型メモリセルの具体例を示す回路図、第３図は
第１図の動作波形図である。
テイツク型メモリセルの具体例を示す回路図、第３図は
第１図の動作波形図である。
Claims (1)
- １ 各一対のビット線間にそれぞれのワード線で選択さ
れるスタティック型メモリセルを多数並列接続してなる
ランダムアクセスメモリにおいて、該各一対のビット線
間と書込および読出回路とを結ぶ一対のデータバスライ
ン間の少なくとも一方に、それぞれ常時オン状態であつ
て所要のオン抵抗を示すトランジスタもしくは抵抗を接
続してなることを特徴とする、スタティック型ランダム
アクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55018019A JPS595989B2 (ja) | 1980-02-16 | 1980-02-16 | スタティック型ランダムアクセスメモリ |
| DE8181300600T DE3164042D1 (en) | 1980-02-16 | 1981-02-13 | A static random-access semiconductor memory circuit |
| EP81300600A EP0037625B1 (en) | 1980-02-16 | 1981-02-13 | A static random-access semiconductor memory circuit |
| IE294/81A IE50954B1 (en) | 1980-02-16 | 1981-02-13 | Semiconductor memory circuit |
| US06/234,716 US4402066A (en) | 1980-02-16 | 1981-02-17 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55018019A JPS595989B2 (ja) | 1980-02-16 | 1980-02-16 | スタティック型ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56117389A JPS56117389A (en) | 1981-09-14 |
| JPS595989B2 true JPS595989B2 (ja) | 1984-02-08 |
Family
ID=11959947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55018019A Expired JPS595989B2 (ja) | 1980-02-16 | 1980-02-16 | スタティック型ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4402066A (ja) |
| EP (1) | EP0037625B1 (ja) |
| JP (1) | JPS595989B2 (ja) |
| DE (1) | DE3164042D1 (ja) |
| IE (1) | IE50954B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196693A (ja) * | 1982-05-12 | 1983-11-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US4570243A (en) * | 1982-07-16 | 1986-02-11 | Inmos Corporation | Low power I/O scheme for semiconductor memories |
| JPH0690877B2 (ja) * | 1984-05-25 | 1994-11-14 | 株式会社東芝 | 半導体メモリ |
| JPS62145595A (ja) * | 1985-12-20 | 1987-06-29 | Toshiba Corp | 半導体記憶装置 |
| JPS62167698A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | 半導体記億装置 |
| JPS62231491A (ja) * | 1986-03-31 | 1987-10-12 | Fujitsu Ltd | 半導体記憶装置 |
| US4785427A (en) * | 1987-01-28 | 1988-11-15 | Cypress Semiconductor Corporation | Differential bit line clamp |
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