CN100401421C - 具有为读写放大器产生电压的电压产生电路的集成存储器 - Google Patents

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Abstract

一种集成存储器包含存储单元阵列，其具字线(WL0至WL2)及位线(BL0、BL1)，及亦具读出/写入放大器，其连接于该位线以进行存取及放大数据信号的目的。一种电压产生器电路(VG1、VG2)产生施用于该读出/写入放大器(SA)的供电电压，一种电位差使用不同供电电位被施用于该读出/写入放大器，该电压产生器电路在该读出/写入放大器(SA)的存取及放大操作期间增加施用于该读出/写入放大器的该电位差一段有限时间段(T)。电荷相依控制，根据此其可使用经订定量的电荷产生增加的电位差，被实施于该电压产生器电路。结果，使得一种存取及放大操作可在相当高的切换速度及低功率消耗进行。

Description

具有为读写放大器产生电压的电压产生电路的集成存储器
技术领域
本发明涉及具存储单元阵列的集成存储器，其具字线以选择存储单元及具位线以读取或写入数据信号，及亦具读出/写入放大器，读出/写入放大器连接于位线以进行存取及放大数据信号的目的。进一步提供电压产生器电路以产生施用于该读出/写入放大器的供电电压。
背景技术
一种集成存储器，例如以DRAM的型式，一般具包括字线及位线的存储单元阵列。在此情况下，该存储单元被排列于该位线及该字线的交叉点。该存储单元特别是由储存电容器及选择晶体管制造，该选择晶体管连接该个别储存电容器至该位线的其中一个，该个别选择晶体管的控制终端个别连接至该字线的其中一个以进行选择存储单元的目的。主动的字线个别地开启连接的选择晶体管。在相关字线已被选择后，沿该经选择字线的该存储单元的数据信号存在相对应位线。该经选择存储单元的数据信号在该存储单元阵列的读出/写入放大器被存取及放大。在读取存取期间，该经选择存储单元的数据信号被读取以进一步处理，及在写入存取期间，要被写入的该数据信号被写至该经选择存储单元。
在存储器存取期间，字线首先被激活，结果，沿该字线排列的该存储单元经由相关选择晶体管被个别传导地连接至位线，在此情况下，所储存电荷根据该存储单元电容及位线电容被分割，根据这两电容的比值(一般称的转换比率)，此导致位线电压的偏差。位于位线一端的读出/写入放大器存取此电压及放大该相当低的电位差直到该位线已达到储存逻辑1(对应于如正供电电位)的全信号电平或是逻辑0(对应于如参考电位)的信号电平，这些全信号电平由电压产生器电路提供，此电压产生器电路连接至该相关读出/写入放大器，
存储器的供应电压的值被固定地减少，特别是以可靠性及低能量消耗的持续增加需求的观点。在该减少过程中，现代集成存储器调节外部施用的供应电压至在该存储器内的较小供应电压。另一方面，存储器的较高处理速度及较高数据产出为需求的，特别是因为增加的存储器尺寸。然而，特别是关于集成存储器的读出/写入放大器的供电电压，为减少功率消耗的较小供应电压亦产生相关读出/写入放大器的切换速度的降低亦为真，若用于存取及放大操作的读出/写入放大器使用该较低供应电压激活。
发明内容
本发明基于一种集成存储器的目的，其中存取及放大操作由在相当高切换速度的读出/写入放大器进行，及其中，低功率消耗为可行。
此目的可借助根据本发明的集成存储器达到。
根据本发明的集成存储器包括：一种存储单元阵列，其具字线以选择存储单元及具位线以读取或写入数据信号；读出/写入放大器，其连接于该位线以进行存取及放大数据信号的目的；以及一电压产生器电路。其中，该电压产生器电路包括：第一电容；第一晶体管，具有连接于该第一电容的电极的一端，以及具有连接于第一供电电位的另一端；第二晶体管，具有连接于该第一电容的电极的一端，以及具有连接于该读出/写入放大器的第一端的另一端；以及脉冲成形器，其连接于该第一晶体管的控制端和该第二晶体管的控制端，并被设计为以下列方式控制该第一和第二晶体管：在该读出/写入放大器的存取和放大操作期间，在时间段内该第一晶体管用作开启开关，以及该第二晶体管用作闭合开关。
此外，该电压产生器电路包括：第二电容；第三晶体管，具有连接于该第二电容的电极的一端，以及具有连接于第二供电电位的另一端；第四晶体管，具有连接于该第二电容的电极的一端，以及具有连接于该读出/写入放大器的第二端的另一端；以及该脉冲成形器连接于该第三晶体管的控制端和该第四晶体管的控制端，并被设计为以下列方式控制该第三和第四晶体管：在该时间段内，该第三晶体管用作开启开关，以及该第四晶体管用作闭合开关。
根据本发明，所提及的集成存储器的电压产生器电路先产生应用于读出/写入放大器的供电电压，电位差使用不同供电电位被施用于该读出/写入放大器。在该读出/写入放大器的存取及放大操作期间，该电压产生器电路增加应用于该读出/写入放大器的电位差一段预定时间。根据本发明，应用于该读出/写入放大器的增加电位差因而使得对切换速度为关键性的该读出/写入放大器的存取及放大操作的部份为可进行的，且结果为可得到该读出/写入放大器的相当高切换速度。在同时，因对其余时间段所施用电位差为相当低的结果，该集成存储器的功率消耗被降低。
根据本发明的一个具体实施例，在该读出/写入放大器的存取及放大操作期间，该电压产生器电路增加在该读出/写入放大器的第一端点的第一供电电位及/或减少在该读出/写入放大器的第二端点的第二供电电位。
根据本发明，电荷相依控制，根据此其可使用经规定量的电荷产生增加的电位差，被实施于该电压产生器电路，此表示增加的电位差在相关的存取及放大操作前借助被充电的经规定电容以电荷控制方式被施用于读出/写入放大器，该电容接着在存取及放大操作期间被再次放电。
本发明的进一步有利设计及发展被规定于本案实施例。
附图说明
本发明参考图式更详细解释于下，这些图式表示用于本发明的示例具体实施例及被说明于图式中，其中：
图1显示根据本发明集成存储器的存储单元阵列的图标说明，
图2显示根据本发明读出/写入放大器的供电电压的电位数据，
图3显示具读出/写入放大器的电压产生器电路的具体实施例，与相关信号图，及
图4显示根据本发明具读出/写入放大器的电压产生器电路的具体实施例，及相关信号图。
具体实施方式
图1显示集成存储器M的存储单元阵列的图标说明，其中存储单元MC沿字线WL0、WL1、WL2及位线BL0、BL1排列，该存储单元MC被排列于该位线BL0、BL1及该字线WL0、WL1、WL2的交叉点。在本示例具体实施例中，因清晰缘故，仅有限数目的字线及位线被示出，但实际上集成存储器具许多字线及位线。每一个存储单元MC包括储存电容C，其经由选择晶体管AT被连接至该位线BL0、BL1的其中一个，为选择该存储单元MC的其中一个，个别选择晶体管AT由激活的字线WL0、WL1、WL2开启，结果为数据信号可经选择存储单元被读取，或是写至经选择存储单元。该经选择存储单元的数据信号存在于该相关位线BL0、BL1且在该说明的读出/写入放大器SA0、SA1的其中一个被存取及放大。
在自该存储单元的其中一个读取数据信号的操作期间，经储存电荷根据该存储单元电容及位线电容被分割，根据这两电容的比值，此导致该位线电压的偏差，该读出/写入放大器SA0、SA1存取此位线电压，及当读取该存储单元时，放大该相当低的电位差直到该相关位线已达到储存逻辑1(对应于如正供电电位V1)的全信号电平或是逻辑0(对应于如该供电电位V2)的信号电平，该供电电位V1及V2由电压产生器电路产生(未说明于图1)，且结果为相对应电位差存在于该读出/写入放大器SA0、SA1。
图2显示根据本发明原则，示于图1的读出/写入放大器SA0、SA 1的供电电压的电位数据。在存取及放大操作开始时，该供电电位V1＝Vb1h及V2＝gnd+V存在于该读出/写入放大器SA0、SA1。此在该供电电位V1及V2间的相当低的电位差使得该存储器的相当低功率消耗为可行。为在该读出/写入放大器的存取及放大操作期间增加切换速度，在瞬时t1及t2间的时间段T，增加的电位差被施用于示于图1的该相关读出/写入放大器SA0、SA1，在此实例，更精确地说于V1＝Vb1h+V及V2＝gnd。所以，在此情况下，在该读出/写入放大器SA0、SA1的存取及放大操作期间，在该相关读出/写入放大器的上方端点的供电电位V1被增加及在该相关读出/写入放大器的下方端点的供电电位V2被减少。
图3显示具读出/写入放大器SA的电压产生器电路的具体实施例，其中电路时间控制被实施，根据此，该电位差在规定时间段被增加。该电压产生器电路VG1(图3A)具脉冲成形器PF，其驱动PFET晶体管P1及NFET晶体管N1，该晶体管P1及N1分别连接至该供电电位Vb1h+V及gnd。该两晶体管P1、N1分别以信号/P及P驱动，其关于彼此为倒反。相反地，一PFET晶体管P2连接至该供电电位Vb1h及一NFET晶体管N2连接至该供电电位gnd+V。根据图3A所示的说明，该电压产生器电路VG1的两供应路径SP1、SP2被据此提供用于该读出/写入放大器SA，该供应路径具不同的电位差。
图3B说明信号图，示于图3A该电压产生器电路VG1根据此被操作。对该读出/写入放大器SA的存取及放大操作(开始于瞬时t1)，该脉冲成形器PF的控制信号SET被切换至该主动状态。结果，该脉冲成形器PF产生主动信号P，其开启该晶体管N1，该晶体管P1由倒反信号/P开启。具规定时间段T的控制脉冲P或/P据此在该读出/写入放大器SA的存取及放大操作开始时被产生，该控制脉冲驱动具该较高电位差的供应路径SP1。在存取及放大操作结束前，该控制脉冲P在瞬时t2被去激活及该控制信号NSET及PSET被激活以进行分别驱动该晶体管N2及P2的目的，且结果为该第二供应路径SP2的较低电位差存在于该读出/写入放大器SA。
图4A显示根据本发明具读出/写入放大器SA的电压产生器电路VG2的具体实施例，电荷相依控制，根据此其可使用经规定量的电荷于该读出/写入放大器SA产生增加的电位差，被实施于图4A所示的该电压产生器电路VG2。如同图3A所示的具体实施例，于图4A所示的该电压产生器电路VG2具用于该读出/写入放大器SA的两供应路径SP1、SP2，该供应路径可以不同的电位差操作。如同图3A所示的相对应供应路径，于图4A所示的供应路径SP1、SP2可以时间彼此交替地驱动及可连接至该读出/写入放大器SA。分别连接至该供电电位gnd及gnd+V的电容C1、C2被连接至该供应路径SP1，其意欲为该读出/写入放大器SA提供较高的电位差，该电容C1、C2可经由一PFET晶体管P4及一NFET晶体管N4分别连接至该读出/写入放大器SA。该晶体管P4及N4分别由该脉冲成形器PF的控制脉冲P或/P驱动。分别连接至该供电电位Vb1h+V及gnd的一PFET晶体管P3及一NFET晶体管N3被提供用于充电及放电该电容C1、C2的目的。该晶体管P3由控制脉冲P驱动及该晶体管N3由倒反控制脉冲/P驱动。该读出/写入放大器SA可经由该第二供应路径SP2的PFET晶体管P5连接至该供电电位Vb1h及经由该NFET晶体管N5连接至该供电电位gnd+V。
图4B显示信号图以操作示于图4A的该电压产生器电路VG2。在由该读取放大器SA的存取及放大操作开始，该控制信号SET在瞬时t1被激活以驱动该脉冲成形器PF。该电容C1、C2借助该脉冲信号P、/P在时间段T连接至该读出/写入放大器SA及在此状态被放电(C1)及充电(C2)。在该读出/写入放大器SA的存取及放大操作结束前，该控制脉冲P在瞬时t2被去激活及该晶体管P5及N5由该控制信号NSET、PSET开启。而且，该晶体管P3及N3被开启，结果为该电容C1、C2为下一个存取及放大操作被分别放电及充电。在由该读取放大器SA的下一个存取及放大操作的情况下，该电容接着由该脉冲成形器PF的新的控制脉冲P，/P在该存取及放大操作开始时被连接。结果，该增加的电位差由与一段经定的时间段的增加供应隔离的先前预充电电容提供，因该电容C1、C2的电荷仅使用相当低的电位差被倒反，该读取放大器SA的功率消耗被限制。
参考符号清单：
M    集成存储器
WL0、WL1、WL2    字线
BL0、BL1         位线
MC               存储单元
AT               选择晶体管
C                储存电容
SA0、SA1         读出/写入放大器
V1、V2           供电电位
Vb1h、Vb1h+V     供电电位
gnd、gnd+V       供电电位
t1、t2           瞬时
T                时间段
VG1、VG2         电压产生器电路
SP1、SP2         供应路径
PF               脉冲成形器
SA               读出/写入放大器
P1至P5           晶体管
N1至N5           晶体管
P、/P        控制脉冲
SET          控制信号
NSET、PSET   控制信号
C1、C2       电容

Claims (4)

1.一种集成存储器
Figure C2004100334430002C1
-具一种存储单元阵列，其具字线(WL0至WL2)以选择存储单元(MC)及具位线(BL0、BL1)以读取或写入数据信号，
-具读出/写入放大器(SA、SA0、SA1)，其连接于该位线(BL0、BL1)以进行存取及放大数据信号的目的，
-具一电压产生器电路(VG2)，该电压产生器电路(VG2)包括：
第一电容(C1)，
第一晶体管(P3)，具有连接于该第一电容(C1)的电极的一端，以及具有连接于第一供电电位(Vblh+V)的另一端，第二晶体管(P4)，具有连接于该第一电容(C1)的该电极的一端，以及具有连接于该读出/写入放大器(SA)的第一端的另一端，以及
脉冲成形器(PF)，其连接于该第一晶体管(P3)的控制端和该第二晶体管(P4)的控制端，并被设计为以下列方式控制该第一和第二晶体管(P3，P4)：在该读出/写入放大器(SA)的存取和放大操作期间，在时间段(T)内该第一晶体管(P3)用作开启开关，以及该第二晶体管(P4)用作闭合开关。
2.根据权利要求第1项的集成存储器，其中，
该电压产生器电路(VG2)包括：
第二电容(C2)，
第三晶体管(N3)，具有连接于该第二电容(C2)的电极的一端，以及具有连接于第二供电电位(gnd)的另一端，
第四晶体管(N4)，具有连接于该第二电容(C2)的该电极的一端，以及具有连接于该读出/写入放大器(SA)的第二端的另一端，以及
该脉冲成形器(PF)连接于该第三晶体管(N3)的控制端和该第四晶体管(N4)的控制端，并被设计为以下列方式控制该第三和第四晶体管(N3，N4)：在该时间段(T)内，该第三晶体管(N3)用作开启开关，以及该第四晶体管(N4)用作闭合开关。
3.根据权利要求第2项的集成存储器，其中
该电压产生器电路(VG2)具有第一和第二供应路径(SP1，SP2)，
该第一供应路径(SP1)包括该第一和第二电容(C1，C2)以及该第一、第二、第三和第四晶体管(P3，P4，N3，N4)，以及
该第二供应路径(SP2)包括第五晶体管(P5)和第六晶体管(N5)，该第五晶体管(P5)具有连接于该读出/写入放大器(SA)的第三端的一端以及具有连接于第三供电电位(Vblh)的另一端，该第六晶体管(N5)具有连接于该读出/写入放大器(SA)的第四端的一端以及具有连接于第四供电电位(gnd+V)的另一端，以及
其中，以该第五和第六晶体管(P5，N5)在该时间段(T)内用作开启开关的方式控制该第五和第六晶体管(P5，N5)。
4.根据权利要求第3项的集成存储器，其中
该第一供电电位(Vblh+V)和该第二供电电位(gnd)的差的绝对值大于该第三供电电位(Vblh)和该第四供电电位(gnd+V)的差的绝对值。
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