CN101329899B

CN101329899B - 使用多个电源电压的半导体器件

Info

Publication number: CN101329899B
Application number: CN2008101088207A
Authority: CN
Inventors: 高桥弘行; 中川敦
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-05-25
Filing date: 2008-05-26
Publication date: 2012-06-13
Anticipated expiration: 2028-05-26
Also published as: CN101329899A; JP2009009680A; JP2009193666A

Abstract

本发明涉及使用多个电源电压的半导体器件。所述半导体器件包括：第一存储器(2)；以及电压调整部(5)，其被配置为接收第一电压、比所述第一电压高的第二电压和比所述第二电压高的第三电压。所述第一存储器(2)包括：存储器单元(26)，其被配置为连接到字线和位线；字线驱动电路(21)，其被配置为驱动所述字线；以及读出放大器(SA)，其被配置为感测在所述存储器单元(26)中存储的信息。所述电压调整部(5)包括：电压修改电路(10)，其被配置为以预定模式降低或者升高所述第三电压，以产生比所述第二电压高的第四电压，并且向所述读出放大器(SA)或者所述字线驱动电路(21)供应所述第四电压。

Description

使用多个电源电压的半导体器件

技术领域

本发明涉及一种半导体器件，且更具体地，涉及一种使用多个电源电压的半导体器件。

背景技术

公知存在一种通过使用多种类型的内部电源电压而工作的半导体器件。所述半导体器件根据内部电路的类型而选择性地使用所述多个电源电压。图1是示出这种典型半导体器件的结构的一个示例的框图。该半导体器件接收从外部供应的电源电压VDD(例如1.5V)和地电压GND(例如0V)。半导体器件101包括存储器宏102、降压电路111、降压电路112、参考电源113、负泵(N泵)114和正泵(P泵)115。

存储器宏102是DRAM核，其包括用于存储数据的单元阵列核103和用于控制单元阵列核103的外围电路104。单元阵列核103包括多个排列成矩阵的单元、多个读出放大器、字线驱动电路、位线预充电电路和读出放大器驱动电路。外围电路104包括译码器和控制器。

降压电路111降低电源电压VDD以产生位线预充电晶体管的高侧(high-side)电源电压VPD(例如1.2V)，并且将其输出到单元阵列核103。降压电路112降低电源电压VDD以产生用于读出放大器SA的电源电压VSA(例如1.0V)，并且将其输出到单元阵列核103。参考电源113降低用于读出放大器SA的电源电压VSA以产生参考电压HVDD(例如0.5V)，并且将其输出到单元阵列核103。N泵114使电源电压VDD降低和反相以在驱动字线时产生低侧电压VKK(例如-0.4V)，且使电源电压VDD降低和反相以产生选择晶体管的衬底电势VBB(例如-0.4V)，并且将它们输出到单元阵列核103。P泵115将电源电压VDD升高以在驱动字线时产生高侧电压VPP(例如2.5V)，并且将其输出到单元阵列核103。

通常，被供应到半导体器件101的整个电路的电源电压VDD是与被供应用于读出放大器SA的电源电压VSA相同或者比其更高的电压。因此，电源电压VSA从电源电压VDD直接产生或者通过降低电源电压VDD而产生。具体地，在通用的DRAM中，位线的数量较少，并且负载电容大。这样，读出放大器SA的工作电流Isa大。因此，当将其与字线电流Iword相比较时，发现关系“Iword＜Isa”。因而，必须从具有足够的电流供应能力的VDD电源产生工作电流Isa。当产生其他电压时，同样存在所发现的相同的趋势。近来，也存在从外部供应电源电压VPP的情况，因为当从电源电压VDD产生用于驱动字线的电源电压VPP时电流效率差。

作为通过使用多种类型的电源电压而工作的半导体器件的一个示例，日本特许公开专利申请JP-A-Heisei 11-213667公开了一种半导体存储器器件。该半导体存储器器件包括输入电路、外围电路、存储器阵列部、第一内部降压电路和第二内部降压电路。所述存储器阵列部包括排列成矩阵的存储器单元。第一内部降压电路降低从输出电路和外部终端供应的电源电压，以产生第一内部电压。第二内部降压电路降低从外部终端供应的电源电压，并且产生具有比第一内部电压绝对大的电压值的第二内部电压。当所述半导体存储器以第一电源方案——其中从外部终端供应的电源电压被设置为具有比第二内部电压绝对大的电压值——工作时，第一内部降压电路所产生的第一内部电压被供应到存储器阵列部，第二内部降压电路所产生的第二内部电压被供应到输入电路和外围电路，并且电源电压被供应到输出电路。同时，当半导体存储器器件以第二电源方案——其中从外部终端供应的电源电压被设置为具有与第二内部电压相等的电压值——工作时，由第一内部降压电路产生的第一内部电压被供应到存储器阵列部，第二内部降压电路的输出与输入电路以及外围电路隔离，电源电压被供应到输入电路、外围电路和输出电路。

目前，我们已经发现下面的事实。近来，已经使得在逻辑电路中的晶体管的栅极氧化膜的厚度变得更薄，以便实现高速工作/低电流。在这种情况下，在图1的情况下的逻辑电路的电源电压VDD被降低到1.0V或者更少。同时，因为读出放大器的工作极限电压(operation limitvoltage)，所以必须将用于读出放大器SA的电源电压VSA设置为大约1.0V。一般地，对于电源电压VDD容许±10％的电压波动。当将要从在其电压值上具有明显降低的电源电压VDD产生电源电压VSA时，则变成必须在由于电压的波动而降低电源电压VDD时升高用于产生电源电压VSA的电压。在通过升压而从电源电压VDD产生电源电压VSA的这种情况下，产生电压的效率大大变差。同时，如果不升压而产生电源电压VSA，则读出放大器的工作速度就变慢。因此，期望实现一种技术，其可以在不使得读出放大器的工作速度变慢的情况下和不受工作极限电压的影响的情况下有效地供应电源电压。

发明内容

本发明试图解决上述问题的一个或多个，或者至少部分地改善那些问题。在一个实施例中，一种半导体器件包括：第一存储器；以及电压调整部，其被配置为接收第一电压、比第一电压高的第二电压和比第二电压高的第三电压。所述第一存储器包括：存储器单元，其被配置为连接到字线和位线；字线驱动电路，其被配置为驱动字线；以及读出放大器，其被配置为感测在存储器单元中存储的信息。所述电压调整部包括：电压修改电路，其被配置为以预定模式降低或者升高第三电压以产生比第二电压高的第四电压，并且向所述读出放大器或者所述字线驱动电路供应所述第四电压。

在本发明中通过比第二电压高的第三电压——而不是被使得降低的第二电压——的降低和升高之一来产生所述第四电压。因此，即使第二电压波动到较低的电压侧，读出放大器也不被所述波动影响，并且可以进行高速操作。

在另一个实施例中，一种半导体器件包括：逻辑电路，其被配置为接收第一电压和比第一电压高的第二电压；以及存储器部，其被配置为接收第一电压、第二电压和比第二电压高的第三电压。所述存储器部包括：第一存储器、电压调整部和刷新控制电路。所述第一存储器包括：外围电路，其被配置为接收第一电压和第二电压；以及单元阵列核，其被配置为接收第一电压和第三电压。所述电压调整部接收第一电压和第三电压，并且以预定模式降低或者升高第三电压以产生均比第二电压高的第四电压和第五电压。第三电压、第四电压和第五电压之一被供应到单元阵列核中的读出放大器，并且其他之一被供应到单元阵列核中的字线驱动电路。所述刷新控制电路接收第三电压、第四电压和第五电压之一，并且当第二电压停止时对单元阵列核执行刷新操作。

在本发明中，单元阵列核和刷新控制电路通过使用从外部供应的第一和第三电压以及从第一和第三电压产生的第四和第五电压来执行刷新操作。即是说，第二电压对于单元阵列核的刷新操作是不必需的。因此，即使停止供应第二电压，也可以连续地执行单元阵列核的刷新操作。结果，即使当暂时停止供应第二电压——诸如其中暂时停止逻辑电路的操作的休眠模式或者等待模式——时，在存储器中存储的数据也不被擦除。因此，有可能通过停止供应第二电压而减小因为在半导体器件中的逻辑电路和外围电路中的泄漏电流而导致的功耗。

本发明使得有可能在不被读出放大器的工作极限电压影响的情况下有效地供应电源电压。

附图说明

通过下面结合附图对一定的优选实施例所进行的说明，本发明的上述和其他目的、优点以及特征将变得更明显，其中：

图1是示出典型半导体器件的结构的一个示例的框图；

图2是示出本发明的半导体器件的结构的框图；

图3是示出根据本发明第一实施例的半导体器件的框图；

图4是示出根据本发明第一实施例的半导体器件的单元阵列核的结构示例的示意图；

图5是示出根据本发明第一实施例的半导体器件的电源电压VPP、VDD、VPD和VSA之间的关系的曲线图；

图6是示出根据本发明第二实施例的半导体器件的另一种结构的框图；

图7是示出根据本发明第三实施例的半导体器件的又一种结构的框图；

图8是示出根据本发明第四实施例的半导体器件的结构的框图；

图9是示出本发明的第一到第三实施例的概要的表格；

图10是示出读出放大器的一个示例的电路框图；

图11是示出SRAM单元的一个示例的电路框图；

图12是示出根据本发明第五实施例的半导体器件的结构的框图；

图13是示出根据本发明第五实施例的半导体器件的电压调整部的结构的框图；

图14是示出根据本发明第六实施例的半导体器件的一种结构的框图；

图15是示出根据本发明第六实施例的半导体器件的另一种结构的框图；以及

图16是示出根据本发明第六实施例的半导体器件的又一种结构的框图。

具体实施方式

现在在此参考说明性实施例来说明本发明。本领域内的技术人员可以认识到，可以使用本发明的教导来实现许多可选实施例，并且本发明不限于为了解释性目的而示出的实施例。

以下，将参见附图来说明根据本发明的半导体器件的实施例。

(第一实施例)

图2是示出根据本发明第一实施例的半导体器件的结构的框图。半导体器件1包括使用多个电源电压的存储器，诸如嵌入式存储器LSI(大规模集成)。半导体器件1包括存储器20和逻辑电路30。半导体器件1接收从外部供应的电源电压VPP、电源电压VDD和地电压GND。所述存储器20通过使用电源电压VPP、电源电压VDD和地电压GND来工作。逻辑电路30通过使用电源电压VDD和地电压GND来工作。

图3是示出根据本发明第一实施例的半导体器件的框图。该半导体器件1接收从外部供应的用于升高字线WL的电压的电源电压VPP(例如2.5V)、用于逻辑电路的电源电压VDD(例如0.9V)和地电压GND(例如0V)。该半导体器件1包括存储器宏2和电压调整部5。

电压调整部5通过使用从外部供应的电源电压VPP、电源电压VDD和地电压GND来产生多个电源电压。电压调整部5向存储器宏2供应所述多个电源电压的每个。所述电压调整部5包括降压电路11、降压电路12、参考电源13和负泵(N泵)14。在此，注意降压电路11与降压电路12一起可以被称为电压修改电路10。降压电路11也可以被称为第一电压调整电路，同样，降压电路12也可以被称为第二电压调整电路。

降压电路11降低电源电压VPP以产生位线预充电晶体管的高侧电源电压VPD(例如1.2V)，并且将其输出到单元阵列核3。降压电路12降低电源电压VPP以产生用于读出放大器SA的电源电压VSA(例如1.0V)，并且将其输出到单元阵列核3。参考电源13减少用于读出放大器SA的电源电压VSA以产生参考电压HVDD(例如0.5V)，并且将其输出到单元阵列核3。N泵14使电源电压VPP降低和反相以产生驱动字线时的低侧电压VKK(例如-0.4V)和选择晶体管的衬底电势VBB(例如-0.4V)，并且将它们输出到单元阵列核3。

存储器宏2是诸如DRAM核的存储器电路。存储器宏2包括单元阵列核3和外围电路4。单元阵列核3存储数据，外围电路4控制单元阵列核3。单元阵列核3通过使用电源电压VPP、VDD、由电压调整部5产生的电源电压VPD、VSA、HVDD、VKK、VBB以及地电压GND来工作。单元阵列核3包括排列成矩阵的多个单元、多个读出放大器、字线驱动电路21、位线预充电驱动电路22、读出放大器驱动电路23和行译码器(未示出)。字线驱动电路21、位线预充电驱动电路22和行译码器被包括在字线驱动部WD中。外围电路4包括译码器和控制器，其都用于单元阵列核3的操作。在除单元阵列核3之外的存储器宏2中的、包括外围电路4的电路通过使用电源电压VDD和地电压GND来工作。

图4是示出根据本发明第一实施例的半导体器件的单元阵列核3的结构示例的示意图。单元阵列核3包括位线Bit(T)、Bit(N)、字线WL、预充电线PDL、读出放大器控制线SAP、SAN、存储器单元26、字线驱动电路21、位线预充电驱动电路22、读出放大器驱动电路23、读出放大器24和预充电电路27。

所述位线Bit(T)和Bit(N)在Y方向上延伸。通过外围电路4中的列译码器(未示出)来选择位线Bit(T)和Bit(N)。

所述字线WL在与Y方向正交的X方向上延伸，并且连接到字线驱动电路21。通过字线驱动部WD中的行译码器(未示出)来选择字线WL。

在位线Bit(T)、Bit(N)与字线WL之间的相交点处相应地提供存储器单元26。存储器单元26包括选择晶体管Qc和单元电容Cs。单元电容Cs累积电荷，并且其一端连接到供应参考电压HVDD的布线，而另一端连接到选择晶体管Qc。选择晶体管Qc的一个示例是NMOS晶体管。在选择晶体管Qc中，栅极连接到字线WL，源极/漏极之一连接到位线Bit(T)，并且源极/漏极的另一个连接到单元电容Cs。选择晶体管Qc的衬底电势是VBB(例如-0.4V)。

字线驱动电路21供应用于驱动存储器单元26的选择晶体管Qc的电压(信号)。即是说，在读出操作或者写入操作时，字线驱动电路21向字线WL供应电源电压VPP(例如2.5V)和电源电压VKK(例如-0.4V)，所述电源电压VPP用于将选择晶体管Qc的栅极驱动到高状态，所述电源电压VKK用于将选择晶体管Qc的栅极驱动到低状态。电源电压VKK向未选中的单元供应负的栅极电势，以在所述未选中的单元中建立更稳定的未选中(off)状态，以便抑制未选中的晶体管Qc的泄漏。

读出放大器控制线SAP和SAN在X方向上延伸，并且分别连接到读出放大器驱动电路23和读出放大器24。

读出放大器驱动电路23供应用于驱动读出放大器24的电压(信号)。即是说，在读出操作时，读出放大器驱动电路23经由读出放大器控制线SAP和SAN向读出放大器24分别供应高侧电源电压VSA(例如1.0V)和低侧地电压GND(例如0V)。

读出放大器24被提供在每对位线Bit(T)与Bit(N)之间。读出放大器24连接到读出放大器控制线SAP、SAN和位线Bit(T)、Bit(N)。在读出操作时，读出放大器24检测一对位线Bit(T)与Bit(N)之间的电压差，并且放大该差。根据被放大的电势差来读出存储器单元26中的数据。

图10是示出读出放大器的一个示例的电路框图。读出放大器24包括晶体管Tr11至Tr16。高侧电源电压VSA(例如1.0V)经由读出放大器控制线SAP被供应到Tr16(例如PMOS晶体管)的源极。而且，低侧地电压GND(例如0V)经由读出放大器控制线SAN被供应到Tr15(例如NMOS晶体管)的源极。用于控制读出放大器24的操作的信号φs和/φs被从读出放大器驱动电路23或者另一个控制电路供应到晶体管Tr16和Tr15的栅极。晶体管Tr11(例如NMOS晶体管)和晶体管Tr12(例如PMOS晶体管)串联连接，并且其栅极连接到Bit(N)和晶体管Tr13(例如NMOS晶体管)与晶体管Tr14(例如PMOS晶体管)之间的连接点，而Tr1的源极连接到晶体管Tr15的漏极，Tr12的源极连接到晶体管Tr16的漏极。晶体管Tr13和Tr14串联连接，并且其栅极连接到Bit(T)和晶体管Tr11与晶体管Tr12之间的连接点，而Tr13的源极连接到晶体管Tr15的漏极，晶体管Tr14的源极连接到晶体管Tr16的漏极。

如果由于变薄以提高逻辑电路的工作速度的薄栅极氧化膜而导致被降低到低电压的电源电压VDD按照原样被用于读出放大器24的电源电压VSA时，则读出放大器24的读出速度变差。即是说，降低的电源电压VDD的使用使得工作速度变慢。除电源电压VDD之外，本发明还使用由电压调整部设置为等于或者大于读出放大器24的工作极限电压的电源电压VSA。这使得有可能获得足够的电源电压VSA，并且实现高速读出操作，而不在电源电压VDD上施加负载。

参见图4，预充电线PDL在X方向上延伸，并且其分别连接到位线预充电驱动电路22和预充电电路27。

预充电电路27被提供在每对位线Bit(T)和Bit(N)之间。预充电电路27包括晶体管Tr1-Tr3(例如NMOS晶体管)。Tr1和Tr2串联连接，其栅极连接到预充电线PDL，Tr1的源极/漏极之一连接到位线Bit(T)，并且Tr2的源极/漏极之一连接到位线Bit(N)。Tr1的源极/漏极的另一个和Tr2的源极/漏极的另一个在晶体管Tr1与Tr2之间的连接点处彼此连接。所述连接点连接到共享参考电压HVDD(例如0.5V)的布线。在晶体管Tr3中，栅极连接到预充电线PDL，源极/漏极连接到位线Bit(T)和Bit(N)。当存储器单元26处于等待状态中时，预充电电路27将该对位线Bit(T)和Bit(N)预充电到参考电压HVDD。参考电压HVDD被设置到电源电压VSA的一半。预充电电路27的每个晶体管被相对地减小体积(micronize)，并且栅极氧化膜被形成得薄。因此，在高状态下，也可能使用比电源电压VPP较低的电源电压VDD来用于升高字线电压。

位线预充电驱动电路22供应用于驱动预充电电路27的电压(信号)。即是说，位线预充电驱动电路22向预充电线PDL供应用于将预充电电路27的晶体管Tr1-Tr3驱动到高状态的电源电压VPD(例如1.2V)和用于将其驱动到低状态的地电压GND(例如0V)。因为参考电压HVDD被供应到预充电电路27的晶体管Tr1/Tr2的源极/漏极，所以需要向连接到预充电线PDL的晶体管Tr1/Tr2的栅极供应比参考电压HVDD高门限值电压(例如0.7V)的量的电源电压VPD。

图5是示出根据本发明第一实施例的半导体器件的电源电压VPP、VDD、VPD和VSA之间的关系的曲线图。横轴示出了电源电压VDD。纵轴示出了电源电压VPP、VDD、VPD和VSA。从曲线图可以看出关于电源电压的相对关系。然而，其中每个电源电压的值均是示例。作为近来的趋势，外围电路中的晶体管的栅极氧化膜已经被形成为更薄，以便提高外围电路(逻辑电路)的工作速度。因此，外围电路的电源电压VDD被减小到大约1.0V。但是，因为存在对读出放大器进行设置以使其能够高速工作的工作极限电压，所以并不是优选使用等于或者小于特定电压的电源电压。在此是电源电压VDD为1.0V和电源电压VSA为1.0V的情况。

一般地，对于半导体器件的工作电压容许±10％的电压波动。因此，假定电源电压VDD是1.0V，则其波动范围是0.9V至1.1V。将要供应的电源电压VPP(2.5V)在所述波动范围内恒定不变。基于电源电压VPP产生的电源电压VSA(1.0V)基本恒定不变，并且直到电源电压VDD达到1.0V(VSA＞VDDmin)才不恒定。但是，当电源电压VDD达到1.0V或者更高时，电源电压VSA与电源电压VDD相等地升高。这是为了高VDD下的电介质强度和电流对策。可以通过在其波动范围内降低电源电压VDD来获得电源电压VSA。基于电源电压VPP产生的电源电压VPD(1.2V)也在波动范围内不变。

本发明的半导体器件1通过降低从外部供应的、用于升高字线WL的电压的高电源电压VPP而产生用于读出放大器24的低电源电压VSA。

像在典型的情况中那样，如果试图从电源电压VDD产生电源电压VSA，则当电源电压VDD在例如图5的情况下波动到0.9V时，变得必须将电源电压VDD升高0.1V或者更多。这是效率低的。同时，当该电压未被升高时，电源电压VSA变得低于所述工作极限电压。结果，读出放大器24的工作速度变慢。另一方面，在本发明中，不是从被降低到低电压用于提高逻辑电路的工作速度——使栅极氧化膜变薄——的电源电压VDD产生电源电压VSA，而是通过降低电源电压VPP而从其产生电源电压VSA。因此，即使电源电压VDD波动到低电压侧，也可能实现读出放大器24的高速工作。

如上所述，用于升高字线WL的电压的电源电压VPP是较高的电压，并且存在其字线电流Iword接近读出放大器24的工作电流Isa的产品。具体地，根据存储器宏2的类型(例如DRAM)，存在字线方向(图4中的X方向)变长并且位线方向(图4中的Y方向)变短的趋势。因此，存在其Iword达到甚至超过Isa的产品。即是说，因为Iword占据全部消耗的电流的比例增加，因此，对于存储器单元而言，具有从外部供应的电源电压VPP是极其有效的。

接下来，将说明根据本发明的半导体器件1的操作。

除了电源电压VDD和地电压GND，半导体器件1还接收从外部供应的第三电压(在这种情况下为电源电压VPP)。电压调整部5基于电源电压VDD、地电压GND和电源电压VPP来产生电源电压VPD、VKK/VBB、VSA和HVDD的每个，并且将它们输出到单元阵列核3。单元阵列核3基于电源电压VPP、VPD、VKK/VBB、VSA、HVDD和地电压GND的每个来工作。而且，外围电路4基于电源电压VDD和地电压GND来工作。

对于本发明，也可能通过下述方式产生电源电压VSA而不被电源电压VDD的波动所影响：从外部供应用于升高位线WL的电压的电源电压VPP，并且降低该电源电压VPP以产生用于读出放大器的电源电压VSA。由此可以有效地供应电源电压VSA，这使得有可能执行稳定且高速的操作。

(第二实施例)

图2是示出了根据本发明第二实施例的半导体器件的结构的框图。因为除了将存储器20替换为存储器20b之外结构与第一实施例中的相同，所以省略说明。

图6是示出了根据本发明第二实施例的半导体器件的另一种结构的框图。该附图具体示出了存储器20b的细节。本实施例与第一实施例的不同在于：从外部不是供应电源电压VPP，而是供应电源电压VPD。即是说，半导体器件1b接收从外部供应的用于位线预充电晶体管的高侧电源电压VPD(例如1.2V)、用于逻辑电路的电源电压VDD(例如0.9V)和地电压GND(例如0V)。这个半导体器件1b(存储器20b)包括存储器宏2和电压调整部5b。

电压调整部5b通过使用从外部供应的电源电压VPD、电源电压VDD和地电压GND来产生多个电源电压，并且向存储器宏2供应所述多个电源电压的每个。电压调整部5b包括升压电路11a、降压电路12、参考电源13和负泵(N泵)14。在此注意，升压电路11a与降压电路12一起也可以被称为电压修改电路10b。升压电路11a也可以被称为第一电压调整电路，同样，降压电路12也可以被称为第二电压调整电路。

升压电路11a升高电源电压VPD以产生用于将字线WL的电压升高的电源电压VPP(例如2.5V)，并且将其输出到单元阵列核3。降压电路12降低电源电压VPD以产生用于读出放大器SA的电源电压VSA(例如1.0V)，并且将其输出到单元阵列核3。参考电源13降低用于读出放大器SA的电源电压VSA以产生参考电压HVDD(例如0.5V)，并且将其输出到单元阵列核3。N泵14使电源电压VPD降低和反相以在驱动字线时产生低侧电压VKK(例如-0.4V)，且使电源电压VPD降低和反相以产生选择晶体管的衬底电势VBB(例如-0.4V)，并且将它们输出到单元阵列核3。

除了不是从电源电压VPP而是从电源电压VPD产生其他的电源电压的这一点之外，第二实施例与图3中所示的第一实施例相同。因此，将省略对其的说明。

接下来，将说明根据本发明的半导体器件1b的工作。

除了电源电压VDD和地电压GND之外，半导体器件1b还接收从外部供应的第三电压(在这种情况下是电源电压VPD)。电压调整部5b基于电源电压VDD、地电压GND和电源电压VPP来产生电源电压VPP、VKK/VBB、VSA和HVDD的每个，并且将它们输出到单元阵列核3。单元阵列核3基于电源电压VPP、VPD、VKK/VBB、VSA、HVDD和地电压GND的每个来工作。而且，外围电路4根据电源电压VDD和地电压GND来工作。

对于本发明，也可能通过下述方式产生电源电压VSA而不被电源电压VDD的波动所影响：从外部供应用于对位线预充电的电源电压VPD，并且降低该电源电压VPD以产生用于读出放大器的电源电压VSA。由此，可以有效地供应电源电压VSA，这使得有可能执行稳定且高速的工作。

(第三实施例)

图2是示出了根据本发明第三实施例的半导体器件的结构的框图。因为除了将存储器20替换为存储器20c之外结构与第一实施例中的相同，所以省略说明。

图7是示出了根据本发明第三实施例的半导体器件的又一种结构的框图。该附图具体示出了存储器20c的细节。该实施例与第一实施例的不同在于：从外部不是供应电源电压VPP，而是供应电源电压VSA。即是说，该半导体器件1c接收从外部供应的用于读出放大器的电源电压VSA(例如1.0V)、用于逻辑电路的电源电压VDD(例如0.9V)和地电压GND(例如0V)。该半导体器件1c(存储器20c)包括存储器宏2和电压调整部5c。

电压调整部5c通过使用从外部供应的电源电压VSA、电源电压VDD和地电压GND来产生多个电源电压，并且向存储器宏2供应所述多个电源电压的每个。电压调整部5c包括升压电路11a、升压电路12a、参考电源13和负泵(N泵)14。在此注意，升压电路11a与升压电路12a一起也可以被称为电压修改电路10c。升压电路11a也可以被称为第一电压调整电路，同样，升压电路12a也可以被称为第二电压调整电路。

升压电路11a升高电源电压VSA以产生用于位线预充电晶体管的高侧电源电压VPD(例如1.2V)，并且将其输出到单元阵列核3。升压电路12a升高电源电压VSA以产生用于升高字线WL的电压的电源电压VPP(例如2.5V)，并且将其输出到单元阵列核3。参考电源13降低电源电压VSA以产生参考电压HVDD(例如0.5V)，并且将其输出到单元阵列核3。N泵14使电源电压VSA降低并且反相以在驱动字线时产生低侧电压VKK(例如-0.4V)，且N泵14使电源电压VSA降低并且反相以产生选择晶体管的衬底电势VBB(例如-0.4V)，并且将它们输出到单元阵列核3。

除了不是从电源电压VPP而是从电源电压VSA产生其他的电源电压的这一点之外，第三实施例与图3中所示的第一实施例相同。因此，将省略对其的说明。

接下来，将说明根据本发明的半导体器件1c的工作。

除了电源电压VDD和地电压GND之外，半导体器件1c还接收从外部供应的第三电压(在这种情况下是电源电压VSA)。电压调整部5c基于电源电压VDD、地电压GND和电源电压VSA来产生电源电压VPP、VDD、VKK/VBB和HVDD的每个，并且将它们输出到单元阵列核3。单元阵列核3基于电源电压VPP、VPD、VKK/VBB、VSA、HVDD和地电压GND的每个来工作。而且，外围电路4基于电源电压VDD和地电压GND来工作。

对于本发明，也可能通过下述方式使用电源电压VSA而不被电源电压VDD的波动所影响：从外部供应和使用用于读出放大器的电源电压VSA。由此，可以有效地供应电源电压VSA，这使得有可能执行稳定且高速的工作。

(第四实施例)

图2是示出了根据本发明第四实施例的半导体器件的结构的框图。因为除了将存储器20替换为存储器20a之外本实施例的结构与第一实施例中的相同，所以省略说明。

图8是示出了根据本发明第四实施例的半导体器件的结构的框图。该附图具体示出了存储器20d的细节。这个半导体器件1a接收从外部供应的用于升高字线WL的电压的电源电压VPP(例如2.5V)、用于逻辑电路的电源电压VDD(例如0.9V)和地电压GND(例如0V)。该半导体器件1a包括DRAM宏2a、SRAM宏6和电压调整部5。

DRAM宏2a(包括单元阵列核3a)和电压调整部5与第一实施例的存储器宏2(包括单元阵列核3)和电压调整部5相同，因此省略对其的说明。

SRAM宏6是具有多个SRAM单元的存储器电路。SRAM宏6包括用于存储数据的SRAM单元阵列核7和用于控制SRAM单元阵列核7的外围电路8。外围电路8通过使用电源电压VDD和地电压GND来工作。外围电路8包括用于SRAM单元阵列核7的操作的译码器、控制器等。SRAM单元阵列核7通过使用电源电压VDD、与由电压调整部5产生的电源电压VSA相同的电源电压V_SRAM和地电压GND。SRAM单元阵列核7包括排列成矩阵的多个SRAM单元、多条位线和多条字线等。

第四实施例是从外部供应电源电压VPP的情况，因此VSA和V_SRAM经由电压调整部5被供应到SRAM单元阵列核7。但是，当像在第三实施例的情况中那样从外部供应电源电压VSA时，所输入的电源电压VSA可以不通过电压调整部5而被直接地输入到SRAM单元阵列核7来作为V_SRAM。

图11是示出了SRAM单元的一个示例的电路框图。SRAM单元包括晶体管Tr21到Tr24(例如NMOS晶体管)和晶体管Tr25到Tr26(例如PMOS晶体管)。电源电压V_SRAM被供应到晶体管Tr25和Tr26的源极。晶体管Tr25的漏极连接到晶体管Tr21的源极/漏极之一，并且既连接到晶体管Tr24的栅极又连接到晶体管Tr23的漏极。晶体管Tr25的栅极连接到晶体管Tr24的栅极。晶体管Tr26的漏极连接到晶体管Tr24的源极/漏极之一，并且既连接到晶体管Tr23的栅极又连接到晶体管Tr24的漏极。晶体管Tr26的栅极连接到晶体管Tr23的栅极。地电势GND被供应到晶体管Tr23和24的源极。晶体管Tr21的栅极连接到字线WL，并且其源极/漏极的剩下的一个连接到位线Bit(T)。Tr22的栅极连接到字线WL，其源极/漏极的剩下的一个连接到位线Bit(N)。

该SRAM单元具有与图10中所示的DRAM的读出放大器24相同的电路结构(触发器电路)。因此，像因为在电源电压上的降低而导致的DRAM单元阵列核3a的读出放大器24中存在工作极限那样，SRAM单元也受到更薄的栅极氧化膜所引起的电源电压VDD的降低的影响，所述更薄的氧化膜是用于对应于逻辑电路的高速工作而形成的。即是说，被降低到低电压的电源电压VDD的使用引起工作速度变慢的问题。对于SRAM单元，除了电源电压VDD之外，由电压调整部5设置为等于或者高于读出放大器24的工作极限电压的电源电压VSA也被供应作为用于驱动SRAM单元的电源电压V_SRAM。即是说，在图5的情况下，其被设置成对于“VDD＝0.9V”而有“VSA＝V_SRAM＝1.0”。这使得可能消除由电源电压VDD的降低而引起的对于SRAM单元的工作速度的影响。

因为被供应到单元阵列核3a的读出放大器24的任何电源电压VSA都可以被供应作为用于驱动SRAM单元的电源电压V_SRAM，所以上述的第二和第三实施例同样可适用于第四实施例。

本发明使得也可能不仅实现第一到第三实施例的效果，而且使得SRAM单元即使利用因为逻辑电路的微型化而被降低到低电压的电源电压VDD也能够执行稳定且高速的操作。

图9是示出了本发明第一到第三实施例的概要的表格。其示出了如何在外部输入的电源分别是VPP、VPD和VSA的情况下在内部产生VPP、VPD和VSA。例如，当定义外部输入的电源电压是VPP(第一实施例)时，从外部供应VPP。通过降低外部输入的VPP而分别在内部产生VPD和VSA。当定义外部输入的电源电压是VPD(第二实施例)时，从外部供应VPD。通过升高外部输入的VPP而在内部产生VPP，并且通过降低外部输入的VPD而产生VSA。当定义外部输入的电源电压是VSA(第三实施例)时，从外部供应VSA。通过升高外部输入的VSA而分别在内部产生VPP和VPD。第一到第三实施例的全部也适用于第四实施例。

(第五实施例)

图2是示出了根据本发明第五实施例的半导体器件的结构的框图。除了存储器20被替换为20d之外，该附图中所示的结构与第一实施例的相同。图12是示出了根据本发明第五实施例的半导体器件的结构的框图。该附图具体示出了存储器20d的细节。本实施例与第一到第三实施例的不同在于：从外部供应的电源电压不是特定的预定电源电压(例如VPP)，而是在制造半导体器件后所确定的电压。即是说，该半导体器件1d接收用于单元阵列核3的电源电压V0、用于逻辑电路的电源电压VDD(例如0.9V)和从外部供应的地电压GND(例如0V)。在此注意，电源电压V0选自用于升高字线WL的电源电压VPP(例如2.5V)、用于位线预充电晶体管的高侧电源电压VPD(例如1.2V)和用于读出放大器SA的电源电压VSA(例如1.0V)的电源电压中的一个。在制造半导体器件后以预定方法来设置电源电压V0的值。基于所述设置来确定是升高电源电压V0还是降低电源电压V0。该半导体器件1d(其存储器20d)包括存储器宏2和电压调整部5d。

图13是示出根据本发明第五实施例的半导体器件的电压调整部的结构的框图。电压调整部5d包括第一电压选择部16、升压电路12a、升压电路11a、降压电路11、降压电路12、第二电压选择部17、N泵14和参考电源13。

第一电压选择部16从升压电路12a、升压电路11a、降压电路12和降压电路11中选择两个电路。然后，第一电压选择部16向两个所选择的电路供应所供应的电源电压V0。

具体地，第一电压选择部16首先判定电源电压V0是电源电压VPP(例如2.5V)、电源电压VPD(例如1.2V)和电源电压VSA(例如1.0V)中的哪一个。为了进行所述判定，例如，考虑一种方法，其中，预先设置两个参考电压Vref1和Vref2(VSA＜Vref1＜VPD＜Vref2＜VPP)，并且将它们与电源电压V0相比较。或者，例如，考虑一种方法，其中，在从外部输入到存储器20d的控制信号S0中包括用于指示电源电压的类型的信号。

然后，第一电压选择部16基于所述判定来以下述方式输出电源电压V0。当电源电压V0是电源电压VPP时，像在第一实施例的情况中一样，电源电压V0被输出到降压电路11和降压电路12。当电源电压V0是电源电压VPD时，电源电压V0被输出到升压电路11a和降压电路12，就像在第二实施例的情况中一样。当电源电压V0是电源电压VSA时，电源电压V0被输出到升压电路11a和升压电路12a，就像在第三实施例的情况中一样。而且，第一电压选择部16直接向第二电压选择部17输出电源电压V0。

升压电路12a和升压电路11a使所供应的电源电压V0升高，并且将它们输出到第二电压选择部17。而且，降压电路12和降压电路11降低所供应的电源电压V0，并且将它们输出到第二电压选择部17。这些是与第一到第三实施例中所述的操作相同的操作。

第二电压选择部17以从较大者开始的顺序来向单元阵列核3输出从两个所选择的电路输出的两个电压以及从第一电压选择部16直接输出的电源电压V0来作为电源电压VPP、VPD和VSA。为了确定从较大者开始的顺序，有上面所述的、将电源电压与参考电压相比较的方法或者基于包括在用于指示电源电压的类型的控制信号S0中的信号来进行判定的方法。

第一电压选择部16和第二电压选择部17可以被设置成使得不能在半导体器件1d的制造后通过控制信号S0改变来自其的电压的输出目的地，或者可以被设置成使得稍后通过控制信号S0的输入来改变输出目的地。为了将那些设置为不可改变的，例如，考虑一种方法，其中，将所述设置编程到熔丝(fuse)或者非可重写的(non-rewritable)存储器。为了将那些设置为可改变的，考虑一种方法，其中，将所述设置编程到可重写的存储器。

N泵14使电源电压VPP降低和反相以在驱动字线时产生低侧电源电压VKK(例如-0.4V)，且N泵14使电源电压VPP降低和反相以产生选择晶体管的衬底电势VBB(例如-0.4V)，并且将它们输出到单元阵列核3。但是，可以将电源电压VPD和VSA当作输入。参考电源13降低电源电压VSA以产生参考电压HVDD(例如0.5V)，并且将其输出到单元阵列核3。

除了不是从电源电压VPP而是从电源电压V0产生其他电源电压之外，其他配置与图3中所示的第一实施例的情况相同。因此，将省略对其的说明。

接下来，将描述根据本发明的半导体器件1d的操作。

除了电源电压VDD和地电压GND之外，半导体器件1d还接收从外部供应的第三电压(在这种情况下是电源电压V0)。电压调整部5d参考电源电压V0的类型、幅度等，并且基于电源电压VDD、地电压GND和电源电压V0来产生电源电压VPP、VPD、VKK/VBB、VSA和HVDD的每个。具体地，第一电压选择部16通过参考电源电压V0的类型、幅度等来选择是升高还是降低电源电压V0。然后，基于那个选择，第一电压选择部16将电源电压V0输出到选自升压电路12a、11a和降压电路12、11中的两个电路。当向升压电路12a、11a供应电源电压V0时，那些电路使电源电压V0升高。当向降压电路12、11供应电源电压V0时，那些电路降低电源电压V0。第二电压选择部17从两个所选择的电路接收被升高/降低的电源电压V0，并且直接从第一电压选择部16接收电源电压V0。然后，第二电压选择部17参考那些电压的幅度等，并且向单元阵列核3输出最大电压作为电源电压VPP、输出中间电压作为电源电压VPD以及输出最小电压作为电源电压VSA。经由N泵14的电源电压VPP(也可以是VPD或者VSA)被输出到单元阵列核3作为VKK/VBB。经由参考电源13的电源电压VSA被输出到单元阵列核3作为HVDD。单元阵列核3基于电源电压VPP、VPD、VKK/VBB、VSA、HVDD和地电压GND的每个来工作。而且，外围电路4基于电源电压VDD和地电压GND来工作。

可以利用第五实施例来实现与第一到第三实施例的相同效果。另外，对于第五实施例，也能够在半导体器件的制造之后确定将要供应的电源电压V0的类型。这使得能够改进在半导体器件的使用方面的灵活性。

(第六实施例)

图2是示出了根据本发明第六实施例的半导体器件的结构的框图。除了存储器20被替换为20e之外，该附图中的结构与第一实施例的相同。因此将省略对其的说明。

图14是示出了根据本发明第六实施例的半导体器件的结构的框图。该附图具体示出了存储器20e的细节。该半导体器件1e接收从外部供应的用于升高字线WL的电源电压VPP(例如2.5V)、用于逻辑电路的电源电压VDD(例如0.9V)和地电压GND(例如0V)。半导体器件1e(其存储器20e)包括存储器宏2、电压调整部5、降压电路9和刷新控制电路40。

近来，在逻辑电路和存储器中使用的电源电压VDD上也已经越来越多地降低，以便满足对于实现低功耗的要求。这是因为这种在电源电压上的降低减小了在被激活的(被驱动的)晶体管中的流动的电流(有效电流)，这导致减小功耗。但是，电源电压VDD的减少也可能引起所述晶体管的性能上的变差(在工作速度上的变慢)。为了防止在性能上的变差，有效的是，减小晶体管的阈值电压。但是，阈值电压的减小引起泄漏电流(leakage current)的增大，结果这可增大功耗。为了抑制泄漏电流的增大，考虑当逻辑电路不工作时暂时停止电源电压VDD的供应。然而，如果在DRAM被用作存储器的情况下简单地暂时停止电源电压VDD的供应，则不能执行刷新操作。结果，所存储的数据被擦除。

该实施例能够连续地在单元阵列核3中执行刷新操作(自刷新操作)，并且同时暂时停止电源电压VDD。这使得也可能通过暂时停止电源电压VDD来减小由于逻辑电路30和外围电路4的晶体管中的泄漏电流而导致的功耗，并且同时通过执行刷新操作来防止存储器20e中存储的数据的擦除。

以下，将详细说明半导体器件1e(存储器20e)。

降压电路9降低用于升高字线WL的电压的电源电压VPP以产生用于电压调整部5的电源电压Vx。电压调整部5使用电源电压Vx替代电源电压VDD来工作。在此，可以仅当电源电压VDD的供应被停止(稍后将描述)时供应电源电压Vx。在这种情况下，当电压调整部5处于正常工作中时，向电压调整部5供应电源电压VDD。

该电压调整部5与第一实施例的相同，只是其使用电源电压Vx来工作。即是说，电压调整部5通过使用从外部供应的电源电压VPP、电源电压Vx和地电压GND来产生多个电源电压，并且向存储器宏2供应所述多个电源电压的每个。将省略其细节。

存储器宏2是诸如DRAM核的存储器电路。存储器宏2包括用于存储数据的单元阵列核3和用于控制单元阵列核3的外围电路4。

单元阵列核3通过使用由电压调整部5产生的电源电压VPP、电源电压VPD、VSA、HVDD、VKK和VBB以及地电压GND来操作。单元阵列核3包括单元阵列(Cell)51、字线驱动部(WD)52和读出放大器部(SA)53。单元阵列51包括多条字线WL、多条位线BL和多个单元26，所述多个单元26排列成矩阵，并且对应于所述多个字线WL与所述多个位线BL(Bit)之间的相交点而布置。所述字线驱动部52包括字线驱动电路21、位线预充电电路22和行译码器(未示出)。读出放大器部53包括多个读出放大器和读出放大器驱动电路23。

外围电路4包括用于单元阵列核3的工作的控制器61、列译码器62和I/O部63。在存储器宏2中，除了单元阵列核3之外的、包括外围电路4的电路通过使用电源电压VDD和地电压GND来工作。

在图4所示的单元阵列核3的结构、关于图5中所示的电源电压VPP、VDD、VPD和VSA的关系和图10中所示的读出放大器的结构的示例上，第五实施例与第一实施例的情况相同。因此，将省略对其的说明。

当停止电源电压VDD的供应时，刷新控制电路40执行单元阵列核3的刷新操作。刷新控制电路40通过使用由电压调整部5产生的电源电压VSA来工作。但是，其可以通过使用由电压调整部5产生的电源电压VPD来工作或者可以通过使用在附图中用虚线示出的电源电压VPP来工作。例如，在这种情况下，由刷新控制电路40所构成的器件的特性被设置成对应于将要使用的电源电压。刷新控制电路40包括定时器41、地址计数器42和寄存器43。

定时器41以预定周期向字线驱动部52输出用于请求刷新操作的信号。地址计数器42向字线驱动部52输出行地址，在所述行地址处将要执行刷新操作。字线驱动部52响应于在预定周期输出的来自定时器41的信号，对于与从地址计数器42发送的行地址相对应的行执行刷新操作。在对于一行完成刷新操作后，地址计数器42向字线驱动部52输出下一行地址，以备用于下一个刷新操作。

寄存器43存储用于指示用以执行所述刷新操作的单元阵列51的范围的信息。即是说，寄存器43存储用于指示用以执行刷新操作的行地址的范围的信息(例如xx行-yy行)。地址计数器42在刷新操作时输出在寄存器43中存储的信息中指示的范围(例如xx行-yy行)的行地址。结果，例如，当用于执行刷新操作的行地址的范围包括全部行的100％、50％或者25％时，在100％、50％或者25％的范围中在单元阵列51上执行刷新操作。如果将要一直在100％范围上执行刷新操作，则不必提供寄存器43。

在本实施例中，电压调整部5通过使用从外部供应的电源电压VPP和地电压GND来运行。因此，电压调整部5可以产生所述刷新操作所需要的其他电源电压VPD、VKK/VBB、VSA和HVDD，而不使用电源电压VDD。因此，对于供应用于单元阵列核3的刷新操作所需要的电源电压VPD、VKK/VBB、VSA和HVDD的每个来说，电源电压VDD变得不必需。另外，刷新控制电路40也通过使用从外部供应的电源电压VPP或者通过使用由电压调整部5产生的电源电压和地电压GND来工作。因此，对于刷新控制电路40的刷新操作来说，电源电压VDD变得不必需。因为这一点，对于本实施例，即使停止电源电压VDD的供应，也能够连续地执行单元阵列核3的刷新操作。结果，当存在诸如休眠模式或者等待模式——其中暂时停止逻辑电路30的工作——的不需要电源电压VDD的情况时，可以停止电源电压VDD的供应，而不丢失存储器20内存储的数据。因此，也可能通过停止供应电源电压VDD而减小由于半导体器件1e中的逻辑电路30和外围电路4中的泄漏电流而导致的功耗。

而且，通过使用寄存器43，可以将刷新操作的目标不是设置在整个单元阵列51上，而是设置在单元阵列51的一部分上。可以通过限制刷新操作在单元阵列51的一部分上执行来抑制刷新操作中的功耗。即是说，可以进一步减小半导体器件1e的功耗。

接下来，将说明根据本发明的半导体器件1e的工作。

当不使用逻辑电路30时，即，在休眠模式或者等待模式下，半导体器件1e停止电源电压VDD的供应。使用电源电压VDD来工作的逻辑电路30和外围电路4停止工作。因此，在其晶体管中没有泄漏电流流动，因此可以减小功耗。同时，电压调整部5接收电源电压VPP、地电压GND和从降压电路9供应的电源电压Vx。电压调整部5基于电源电压VPP、地电压GND和电源电压Vx来产生电源电压VPD、VKK/VBB、VSA和HVDD的每个。电源电压VPP、VPD、VKK/VBB、VSA、HVDD和地电压GND的每个被输出到单元阵列核3。单元阵列核3可以使用那些电源电压来工作。电源电压VPP、VPD和VSA之一被供应到刷新控制电路40。刷新控制电路40可以使用电源电压来工作。单元阵列核3对沿着字线WL提供的存储器单元26执行刷新操作，所述字线WL由下述行地址来指示，所述行地址以来自定时器41的信号的时序从地址计数器发送。

对于第五实施例，可以实现与第一实施例相同的效果。

另外，也可能通过暂时停止电源电压VDD的供应来减小由于逻辑电路和外围电路的晶体管中的泄漏电流而导致的功耗，同时通过执行刷新操作来防止存储器中存储的数据丢失。

像在第一实施例的情况中那样，图14中所示的半导体器件1e接收从外部供应的VPP作为电源电压。但是，可以从外部供应VPD作为电源电压，就像在第二实施例的情况中那样。图15中示出了这一点。图15是示出根据本发明第六实施例的半导体器件的另一种结构的框图。在图2中示出了其一般视图，存储器20被替换为存储器20f。除了从外部供应的电源电压是VPD之外，该半导体器件1f(包括存储器20f)与图14的半导体器件1e相同，电压调整部与第二实施例的电压调整部5b相同，并且降压电路9a从电源电压VPD产生电源电压Vx。因此，将省略对其的说明。对于这种情况，也可能实现与图14中所示的情况相同的效果。

像在第一实施例的情况中那样，图14中所示的半导体器件1e接收从外部供应的VPP作为电源电压。但是，可以从外部供应VSA作为电源电压，就像在第三实施例中那样。图16中示出了这一点。图16是示出根据本发明第六实施例的半导体器件的又一种结构的框图。在图2中示出了其一般视图，存储器20被替换为存储器20g。除了从外部供应的电源电压是VSA之外，该半导体器件1g(包括存储器20g)与图14的半导体器件1e相同，电压调整部与第二实施例的电压调整部5c相同，并且降压电路9b从电源电压VSA产生电源电压Vx。因此，将省略对其的说明。对于这种情况，也可能实现与图14中所示的情况相同的效果。

显然，本发明不限于上述实施例，而是可以在不脱离本发明的范围和精神的情况下被修改和改变。

Claims

1. 一种半导体器件，包括：

第一存储器；以及

电压调整部，其被配置为接收第一电压、比所述第一电压高的第二电压和比所述第二电压高的第三电压，

其中，所述第一存储器包括：

存储器单元，其被配置为连接到字线和位线，

字线驱动电路，其被配置为驱动所述字线，以及

读出放大器，其被配置为感测在所述存储器单元中存储的信息，

其中，所述电压调整部包括：

电压修改电路，其被配置为以预定模式降低或者升高所述第三电压以产生比所述第二电压高的第四电压，并且向所述读出放大器或者所述字线驱动电路供应所述第四电压。

2. 根据权利要求1所述的半导体器件，其中，所述第一存储器包括DRAM(动态随机存取存储器)。

3. 根据权利要求1所述的半导体器件，其中，所述电压修改电路包括：

第一电压调整电路，其被配置为降低所述第三电压以产生在所述第三电压与所述第四电压之间的第五电压，并且向用于对所述位线预充电的预充电电路供应所述第五电压，以及

第二电压调整电路，其被配置为降低所述第三电压以产生所述第四电压，并且向所述读出放大器供应所述第四电压。

4. 根据权利要求1所述的半导体器件，其中，所述电压修改电路包括：

第二电压调整电路，其被配置为降低所述第三电压以产生在所述第三电压与所述第二电压之间的第五电压，并且向所述读出放大器供应所述第五电压，以及

第一电压调整电路，其被配置为升高所述第三电压以产生所述第四电压，并且向所述字线驱动电路供应所述第四电压。

5. 根据权利要求1所述的半导体器件，其中，所述电压修改电路包括：

第一电压调整电路，其被配置为升高所述第三电压以产生在所述第三电压与所述第四电压之间的第五电压，并且向用于对所述位线预充电的预充电电路供应所述第五电压，以及

第二电压调整电路，其被配置为升高所述第三电压以产生所述第四电压，并且向所述字线驱动电路供应所述第四电压。

6. 根据权利要求3至5中的任一项所述的半导体器件，其中，所述电压调整部进一步包括：

选择部，其被配置为选择所述第三电压的升高和降低之一以产生所述第四电压，以及选择所述第三电压的升高和降低之一以产生所述第五电压。

7. 根据权利要求1所述的半导体器件，进一步包括：

第二存储器，其被配置为包括SRAM(静态随机存取存储器)，

其中，所述电压修改电路向所述SRAM中的读出放大器供应所述第四电压。

8. 根据权利要求1所述的半导体器件，进一步包括：

逻辑电路，

其中，所述逻辑电路通过使用所述第一电压和所述第二电压来工作。

9. 一种半导体器件，包括：

字线，连接到存储器芯片中的存储器单元；

字线驱动电路，驱动所述字线；

位线，连接到所述存储器单元；

读出放大器，感测在所述存储器单元中存储的信息；以及

电压调整部，

其中，所述电压调整部接收第一电压、比所述第一电压高的第二电压和比所述第二电压高的第三电压，并且

其中，所述电压调整部以预定模式降低或者升高所述第三电压以产生第四电压和第五电压，向所述读出放大器和所述字线驱动电路中的一个供应所述第四电压和所述第五电压中的一个，并且向所述读出放大器和所述字线驱动电路中的另一个供应所述第四电压和所述第五电压中的另一个。

10. 根据权利要求9所述的半导体器件，其中，所述电压调整部进一步包括：

11. 根据权利要求9所述的半导体器件，进一步包括：

逻辑电路，

12. 一种半导体器件，包括：

逻辑电路，其被配置为接收第一电压和比所述第一电压高的第二电压；以及，

存储器部，其被配置为接收所述第一电压、所述第二电压和比所述第二电压高的第三电压，

其中，所述存储器部包括：

第一存储器，

电压调整部，以及

刷新控制电路，

其中，所述第一存储器包括：

外围电路，其被配置为接收所述第一电压和所述第二电压；以及

单元阵列核，其被配置为接收所述第一电压和所述第三电压，

其中，所述电压调整部接收所述第一电压和所述第三电压，并且以预定模式降低或者升高所述第三电压以产生比所述第二电压高的第四电压和第五电压，

其中，所述第三电压、所述第四电压和所述第五电压之一被供应到所述单元阵列核中的读出放大器，并且其他之一被供应到所述单元阵列核中的字线驱动电路，

其中，所述刷新控制电路接收所述第三电压、所述第四电压和所述第五电压之一，并且当停止所述第二电压时对所述单元阵列核执行刷新操作。

13. 根据权利要求12所述的半导体器件，其中，所述刷新控制电路仅对所述单元阵列核的一部分执行所述刷新操作。