JP5988574B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、消費電力を低減する際に用いて好適な半導体記憶装置に関する。
近年、半導体記憶装置においても、消費電力の低減が大きな課題となっており、特にパワーダウン時の消費電力の低減が求められている。そのため、半導体記憶装置をパワーダウンモードとする際、半導体記憶装置への電源の供給を停止したり、クロックを停止することで、消費電力を低減させている。このパワーダウンモードには、半導体記憶装置におけるメモリセルアレイへの電源供給を停止させ、かつクロックも停止させるディープパワーダウン（Ｄｅｅｐ Ｐｏｗｅｒ Ｄｏｗｎ；ＤＰＤ）と呼ばれるモードがある。このディープパワーダウンモードでは、クロック及びクロックイネーブルを除くすべての入力バッファが停止される。また、このディープパワーダウンモードにおいて、半導体記憶装置がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合には、メモリセルアレイにおける各メモリセルに対するリフレッシュも停止される。したがって、半導体記憶装置がＤＲＡＭの場合、メモリセルアレイにおける各メモリセルのデータは、蓄積された電荷の放電のため保持されない。
ここで、図６を参照して、本発明の背景技術について具体的に説明する。図６は、本願出願人において作成した本発明の背景技術を説明するための半導体記憶装置の一例を示したブロック図である。図６（ａ）は、ＤＲＡＭセルアレイ内のメインＩＯ線（入出力線；以下、ＭＩＯ線と称する）とローカルＩＯ線（以下、ＬＩＯ線と称する）との関係を示すブロック図である。図６（ｂ）は、図６（ａ）に示した複数のメモリセル（すなわちＤＲＡＭセル）１０１からなるＤＲＡＭメモリセルアレイ５とその周辺及び電源回路の関係を示すブロック図である。そして、図６（ｃ）は、図６（ｂ）に示した電源制御回路Ａ８０１の構成例を示す回路図である。
図６（ａ）では、メモリセル１０１に接続されているデータが非反転（Ｔ）のローカルＩＯ線であるＬＯＣＡＬ−ＩＯ（Ｔ）９１及びデータが反転（Ｂ）のローカルＩＯ線であるＬＯＣＡＬ−ＩＯ（Ｂ）９２がトランジスタ（ｎチャネルＭＯＳ（金属酸化膜半導体）トランジスタ）Ｔ６及びＴ７を介して、データが非反転（Ｔ）のメインＩＯ線であるＭＡＩＮ−ＩＯ（Ｔ）８１及びデータが反転（Ｂ）のメインＩＯ線であるＭＡＩＮ−ＩＯ（Ｂ）８２に接続されている。トランジスタＴ６及びＴ７は、図示していないロウデコーダ（ＸＤＥＣ）から出力された制御信号ＬＭＩＯＳＷによってオン又はオフ状態に制御される。
また、図６（ｂ）では、内部電源回路６０１及び電源制御回路Ａ８０１に対して、外部電源５０１から電源が供給される。内部電源回路６０１は、外部電源５０１の出力を電源として、メモリセルアレイ５への供給電圧ＶＡＲＹと、プリチャージ用の電圧ｈＶｃｃを出力する。このプリチャージ用の電圧ｈＶｃｃは、例えば、電源電圧Ｖｃｃの１／２の大きさの電圧である。電源制御回路Ａ８０１は、外部電源５０１の出力する電圧を変換し、周辺回路への供給電圧ＶＰＥＲＩとして出力する。また、ディープパワーダウン（ＤＥＥＰ ＰＯＷＥＲ ＤＯＷＮ）信号が“Ｈ”レベルとなった場合（すなわち、ディープパワーダウンモード時に）、内部電源回路６０１は電圧ＶＡＲＹと電圧ｈＶｃｃをグランドＶｓｓレベルに低下させ（あるいは出力電流を遮断し）、電源制御回路Ａ８０１は電圧ＶＰＥＲＩをグランドＶｓｓレベルに低下させる（あるいは出力電流を遮断する）。
なお、電源電圧Ｖｃｃは、外部電源５０１とほぼ同一の電圧値を有し（挿入された保護素子や配線による電圧降下などはあるが）、外部電源５０１を電源として常時供給される電圧である。
メモリセルアレイ５は、図６（ａ）に示したメモリセル１０１を複数有して構成されている。周辺回路４０１は、カラムデコーダ（ＹＤＥＣ）、ロウデコーダ（ＸＤＥＣ）、種々のバッファ回路、コマンドデコーダやアドレスデコーダ等を有して構成されている。メモリセルアレイ５から周辺回路４０１へはＭＩＯ線対８等が配線されている。ここでＭＩＯ線対８は、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２から構成されている。
また、図６（ｂ）の電源制御回路Ａ８０１は、例えば、図６（ｃ）に単純化して示したように、直列に接続されているインバータＧ２１及びＧ２２と、ｐチャネルＭＯＳトランジスタＴ２１とから構成されている。インバータＧ２１の入力にはディープパワーダウン信号が入力され、インバータＧ２２の出力がトランジスタＴ２１のゲートに接続されている。トランジスタＴ２１のソースは電源Ｖｃｃに接続され、トランジスタＴ２１のドレインから周辺回路への供給電圧ＶＰＥＲＩが出力される。ディープパワーダウン信号が“Ｌ”レベルになると、トランジスタＴ２１がオンして電圧ＶＰＥＲＩが出力され、ディープパワーダウン信号が“Ｈ”レベルになると、トランジスタＴ２１がオフして電圧ＶＰＥＲＩの配線に対して、電源電圧Ｖｃｃの配線とが電気的に非接続となり、電源電圧Ｖｃｃの配線から電圧ＶＰＥＲＩの配線に対して電流が供給されなくなる。
図６（ｂ）に示した半導体記憶装置では、ディープパワーダウンモード時に、内部電源回路６０１及び電源制御回路Ａ８０１からのＶＡＲＹ（メモリセルアレイへの供給電圧）やｈＶｃｃ（プリチャージ用の電圧）、及びＶＰＥＲＩ（周辺回路への供給電圧）等が、図６（ｃ）の電圧ＶＰＥＲＩと同様な構成により供給されなくなる。
しかしながら、電源制御回路Ａ８０１は、図６（ｃ）に単純化して記載しているように、例えば、トランジスタからなるスイッチ素子（すなわちトランジスタＴ２１）が必要となる。このスイッチ素子は周辺回路全体として流すべき電流に応じて大きく形成されているため、これを無くすることによって、チップ面積を小さくしたいという要求もある。
特開２００２−１１７６７３号公報
上述したように、ディープパワーダウンモード時に、外部電源５０１あるいは内部電源回路６０１から、周辺回路４０１やＤＲＡＭセルアレイ５に対する電流の供給を制御する場合、制御のためのスイッチとしてトランジスタを用いる場合、サイズが比較的大きなトランジスタが必要となり、チップ面積が増加してしまうという問題がある。
上記課題を解決するため、本発明の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、メモリセルアレイと複数の入出力線によって接続された周辺回路と、通常動作時にメモリセルアレイ及び周辺回路にそれぞれ動作電圧を供給すると共にパワーダウンモード時には周辺回路への動作電圧の供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路とを備えることを特徴とする。
本発明によれば、制御回路によって、メモリセルアレイへの電源及びクロックの供給を停止するパワーダウンモード時に、メモリセルアレイへの動作電圧供給を停止しつつ周辺回路には動作電圧を供給し続けている。したがって、周辺回路へ供給される電圧をオン・オフ制御するための大きな電流を流すための制御回路を省略することができるので、チップ面積を低減することができる。
本発明の一実施形態としての半導体記憶装置１００の主要部の基本的な構成例を示すブロック図である。 本実施形態の半導体記憶装置１００において、ＬＩＯ線用プリチャージ回路を含めたメモリセルアレイと、周辺回路の基本的な構成例を示すブロック図である。 本実施形態の半導体記憶装置１００において、ディープパワーダウン時にＭＩＯ線８１及び８２を制御する回路の構成例を説明するためのブロック図である。 本実施形態の半導体記憶装置１００において、ＭＩＯ線対を“Ｈ”レベルにプリチャージする回路の構成例示すブロック図である。 本実施形態の半導体記憶装置１００における各動作と制御信号の変化を示すタイミング図である。 ディープパワーダウン時に制御される内部電源回路及び電源制御回路Ａを含む半導体記憶装置のブロック図である。 ＭＩＯ線対を“Ｈ”レベルにプリチャージする回路の構成例示すブロック図である。
［第１の実施形態］
以下、本発明の第１の実施形態について、図３を用いて説明する。
当該実施形態による半導体装置は、複数のメモリセルを含むＤＲＡＭセルアレイ５と、前記ＤＲＡＭセルアレイ５と複数のＭＡＩ−ＩＯ（Ｔ／Ｂ）８によって接続された周辺回路４０１と、通常動作時には前記ＤＲＡＭセルアレイ５及び周辺回路４０１にそれぞれ動作電圧ｈＶｃｃ，ＶＡＲＡＹ及びＶＰＥＲＩを供給すると共にパワーダウンモード時にはＤｅｅｐＰｏｗｅｒＤｏｗｎ信号によって周辺回路への電源供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路５０１，６０１とを備えたことを特徴とする。
この構成によって、周辺回路への電源供給をパワーダウンモードによって停止させる大きなトランジスタが不要となり、チップ面積を縮小することが可能となる。
さらに、本願発明者は以下について考察した。上述の第１の実施形態のような構成とした場合、すなわち、周辺回路４０１へ供給される電圧ＶＰＥＲＩをカットせず、常時供給されるようにした場合、ディープパワーダウンモード時のＭＩＯ線８１及び８２とＬＩＯ線９１及び９２との電位差によって、次のような課題も生じる。この課題を、半導体記憶装置におけるメモリセルアレイ及びその周辺回路の基本的な構成の一例を示すブロック図を示した図２を用いて説明する。
図２に示された半導体記憶装置１は、同一構成のメモリセルアレイ５を複数有して構成されている。これらの複数のメモリセルアレイ５は、周辺回路４０１内のロウデコーダ（ＸＤＥＣ）１２０、１２１、…やカラムデコーダ（ＹＤＥＣ）１３１等に接続されている。
各メモリセルアレイ５は、複数のメモリセル１０１と、複数のセンスアンプＳＡと、ｎチャネルＭＯＳトランジスタＴ１〜Ｔ７とを複数組有して構成されている。複数のメモリセル１０１は、ロウデコーダ（ＸＤＥＣ）１２０、１２１、…に対してワード線ＷＬを介して接続されている。複数のメモリセル１０１は、また、反転ビット線ＤＬ（Ｂ）１１２に接続されるとともに、センスアンプＳＡを介して非反転ビット線ＤＬ（Ｔ）１１１に接続されている。非反転ビット線ＤＬ（Ｔ）１１１及び反転ビット線ＤＴ（Ｂ）１１２は、スイッチングトランジスタＴ１及びＴ２を介して、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２に接続されている。トランジスタＴ１及びＴ２は、カラムデコーダ（ＹＤＥＣ）１３１によって駆動されるカラムアドレス選択線ＹＳＷによってオン・オフ制御される。ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２は、スイッチングトランジスタＴ６及びＴ７を介して、非反転ＭＩＯ線８１及び反転ＭＩＯ線８２に接続されている。トランジスタＴ６及びＴ７は、ロウデコーダ（ＸＤＥＣ）１２０、１２１、…によって駆動される制御信号ＬＭＩＯＳＷ０、１、…によってオン・オフ制御される。また、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２間には、トランジスタＴ３〜Ｔ５からなるイコライズ回路が接続されている。この場合、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２間にトランジスタＴ５のドレイン又はソースが接続され、ＬＯＣＡＬ−ＩＯ（Ｔ）９１にトランジスタＴ３のソースが接続され、そして、ＬＯＣＡＬ−ＩＯ（Ｂ）９２にトランジスタＴ４のソースが接続されている。トランジスタＴ３及びＴ４のドレインはプリチャージ用の電圧ｈＶｃｃに接続されている。トランジスタＴ３〜Ｔ５のゲートは、ロウデコーダ（ＸＤＥＣ）１２０、１２１、…によって駆動される制御信号ＤＬＥＱＢ０、ＤＬＷＱＢＥ１、…が接続されている。
図２に示すような構成において、ＭＩＯ線８１及び８２は、通常“Ｈ”レベル（電源電圧Ｖｃｃ）にプリチャージされており、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２はプリチャージ用電圧ｈＶｃｃによって１／２Ｖｃｃにプリチャージされている。ただし、ディープパワーダウンモード時には通常、ＬＩＯ線９１及び９２はグランド電圧Ｖｓｓになってしまう。そのため、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２がＶｃｃのままであると、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２とＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２との間に設けられたスイッチングトランジスタＴ６及びＴ７等を介して電源ＶｃｃとグランドＶｓｓ間に電流（トランジスタＴ６及びＴ７はオフ状態であるがリーク電流）が流れてしまう。このため、ディープパワーダウンモード時において、このリーク電流のために、消費電流の低減が制限されるという問題が起こる。
具体的には、メモリセルアレイ０においては、図２に示すように、メモリセル１０１がアクセスされていないときには、制御信号ＬＭＩＯＳＷ０は“Ｌ”レベル、ＹＳＷも“Ｌ”レベル、ＤＬＥＱＢ０は“Ｈ”レベル、ＭＩＯ線８１及び８２はＶｃｃ、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２は１／２Ｖｃｃ（ｈＶｃｃ）となっているが、このときディープパワーダウンモードになると、ｈＶｃｃはグランドＶｓｓに成るものの、ロウデコーダ（ＸＤＥＣ０）、カラムデコーダ（ＹＤＥＣ）１３１等の周辺回路１０４からの制御信号はそのまま維持される。そのため、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）線９２間に設けられているＬＩＯ用イコライズ回路を構成するトランジスタＴ３及びＴ４によってＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２は共にグランドＶＳＳとなってしまう。この状況は、メモリセルアレイ１０１のすべてのＭＩＯ線８１及び８２とＬＩＯ線９１及び９２の間で起るため、その電流値は非常に大きなものとなり、パワーダウンしているにもかかわらず、消費電力が減らないという問題が起こる。すなわち、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２が“Ｈ”レベルにプリチャージされている状態で、周辺回路４０１の電源をオフせずに、メモリセルアレイ５の電源をオフすると、ＭＡＩＮ−ＩＯ（Ｔ）線８１及びＭＡＩＮ−ＩＯ（Ｂ）８２とＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２の間でリーク電流が懸念されるという課題があった。
なお、ＭＩＯ線を“Ｈ”レベルにプリチャージする従来技術を開示する文献として特許文献１がある。
上述のように、通常動作時には、ＭＩＯ線を“Ｈ”レベルにプリチャージし、パワーダウンモード時には、ＭＩＯ線を“Ｌ”レベルにする回路の構成例について図７を参照して説明する。図７に示す回路には、ＭＡＩＮ−ＩＯ（Ｔ）線８１及びＭＡＩＮ−ＩＯ（Ｂ）８２と、ゲートＧ１〜Ｇ４、Ｇ６ａ、Ｇ７〜Ｇ８、Ｇ９ａ及びＧ１０と、メインアンプ回路７０１と、トランジスタＴ１１、Ｔ１２及びＴ１５〜Ｔ１７とが含まれている。図７に示す例では、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２が、メインアンプ回路７０１に接続されるとともに、トランジスタＴ１１、Ｔ１２及びＴ１５〜Ｔ１７が接続されている。この場合、ＭＡＩＮ−ＩＯ（Ｔ）８１は、ｐチャネルＭＯＳトランジスタＴ１１及びｎチャネルＭＯＳトランジスタＴ１５の各ドレインに接続されている。ＭＡＩＮ−ＩＯ（Ｔ）８２は、ｐチャネルＭＯＳトランジスタＴ１２及びｎチャネルＭＯＳトランジスタＴ１６の各ドレインに接続されている。ｐチャネルＭＯＳトランジスタＴ１１及びＴ１２の各ソースは電源Ｖｃｃに接続され、ｎチャネルＭＯＳトランジスタＴ１５及びＴ１６の各ソースはグランドＶｓｓに接続されている。また、ｐチャネルＭＯＳトランジスタＴ１７のドレイン及びソースが、ＭＡＩＮ−ＩＯ（Ｔ）８１又はＭＡＩＮ−ＩＯ（Ｂ）８２に接続されている。
トランジスタＴ１１のゲートはＯＲ（オア）−ＮＡＮＤ（ナンド）複合ゲートＧ６ａの負論理出力に接続されている。トランジスタＴ１５のゲートはＮＯＲ（ノア）ゲートＧ７の負論理出力に接続されている。トランジスタＴ１７のゲートはＮＡＮＤゲートＧ８の負論理出力に接続されている。トランジスタＴ１２のゲートはＯＲ−ＮＡＮＤ複合ゲートＧ９ａの負論理出力に接続されている。トランジスタＴ１６のゲートはＮＯＲゲートＧ１０の負論理出力に接続されている。
また、インバータＧ１にはライト時（書き込み時）に“Ｈ”レベルとなる制御信号ＷＡＥが入力される。インバータＧ１の出力は、ＮＯＲゲートＧ２の一方の入力と、複合ゲートＧ６ａの一方のＯＲ入力と、ＮＯＲゲートＧ７の一方の入力と、ＮＡＮＤゲートＧ８の一方の入力と、複合ゲートＧ９ａの一方のＯＲ入力と、ＮＯＲゲートＧ１０の一方の入力とに接続されている。
ＮＯＲゲートＧ２の他方の入力とインバータＧ３は、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２のプリチャージ時に“Ｈ”レベルとなる制御信号ＦＩＯが入力される。インバータＧ３の出力は、ＮＡＮＤゲートＧ８の他方の入力に接続されている。ＮＯＲゲートＧ２の出力は、複合ゲートＧ６ａのＡＮＤ入力と、複合ゲートＧ９ａのＡＮＤ入力とに接続されている。
また、書込み時に入力されたデータ、すなわち、リードライトバスＲＷＢＳ上のデータが、複合ゲートＧ６ａの他方のＯＲ入力と、ＮＯＲゲートＧ７の他方の入力と、インバータＧ４の入力とに入力される。インバータＧ４の出力が、複合ゲートＧ９ａの他方のＯＲ入力と、ＮＯＲゲートＧ１０の他方の入力とに接続されている。データ書込み時にはこのリードライトバスＲＷＢＳ上のデータに基づき、ＭＡＩＮ−ＩＯ（Ｔ／Ｂ）に相補の書き込みデータが生成される。
また、メインアンプを起動する制御信号ＤＡＥが、データ読み出し時にメインアンプ回路７０１に入力され、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２に読み出された相補のデータに基づいて、メインアンプからデータがリードライトバスＲＷＢＳに出力される。なお、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２は、ＭＡＩＮ−ＩＯプリチャージ信号がＬレベルのとき“Ｈ”レベル（電源電圧Ｖｃｃ）にプリチャージされている。
したがって、ディープパワーダウンモード時に、トランジスタＴ１１及びＴ１２がオンしＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２がＨレベルにプリチャージされた状態が維持され、一方、ＬＩＯ線９１及び９２がグランド電圧Ｖｓｓとされているため、オフ状態となっているトランジスタＴ６及びＴ７を介してリーク電流が流れ、このリーク電流のために、消費電流の低減が制限されないように改良する必要性がある。
［第２の実施形態］
以下、図面を参照して本発明の第２の実施形態としての半導体記憶装置について説明する。図１は、本発明の第２の実施形態としての半導体記憶装置１００の主要部の基本的な構成例を示すブロック図である。
図１に示した半導体記憶装置１００は、メモリマット１、複数のローカルアンプ２、ライトアンプ３及びメインアンプ４を含んでいる。メモリマット１は、複数のメモリセルアレイ５を有して構成されている。複数のメモリセルアレイ５は、複数のセンスアンプＳＡを有するセンスアンプ部６と、複数のメモリセルを有するメモリセルアレイ部７とを含んでいる。各メモリセルアレイ５には、複数のメモリセルアレイ５に対して共通に設けられているＭＩＯ線対８と、ＭＩＯ線対８に対して各メモリセルアレイ５内で接続及び配線されたＬＩＯ線対９とが設けられている。
複数のローカルアンプ２は、各ＭＩＯ線対８とコモンＩＯ線対（ＣＩＯ線対）１０との間に設けられていて、各ＭＩＯ線対８とコモンＩＯ線対１０間で入出力される信号を増幅する。ライトアンプ３は、メモリセルアレイ５への書込み用信号を増幅する。メインアンプ４は、コモンＩＯ線対１０に出力された読み出し信号を増幅する。
メモリセルアレイ部７から出力された信号はセンスアンプ部６で増幅され、ＬＩＯ線対９を介してＭＩＯ線対８に伝達され、対応するローカルアンプ２で増幅された後にコモンＩＯ線対１０を介してメインアンプ４に伝達され、そこで増幅された後に外部に出力される。また、外部から入力された書き込み信号は、ライトアンプ３で増幅された後にコモンＩＯ線対１０を介してローカルアンプ２に伝達され、そこで増幅された後に、ＭＩＯ線対８及びＬＩＯ線対９を介してメモリセルアレイ部７に伝達され、入力されたアドレスによって指定された所定のメモリセルに書き込まれる。
なお、本発明の実施の形態は、図１に示した構成に限定されず、例えば、複数のローカルアンプ２を省略して、ＭＩＯ線対８とＣＩＯ線対１０とを一体として構成したりすること等が可能である。
次に、図２を参照して、本実施形態の半導体記憶装置１００における、ＬＩＯ線用プリチャージ回路を含めた構成としてのメモリセルアレイ５と、周辺回路４０１の基本的な構成例について説明する。ただし、図２については、上記「背景技術」において説明しているので、ここでは図１に示した各構成と図２に示した各構成との関係について説明する。なお、図１及び図２で対応する構成には同一の符号を用いている。
図２には、図１に示した構成に加え、周辺回路４０１として、複数のメモリセルアレイ５に接続されるロウデコーダ（ＸＤＥＣ）１２０、１２１、…やカラムデコーダ（ＹＤＥＣ）１３１等の構成を示している。また、図２のＬＩＯ線９１及び９２の組が、図１のＬＩＯ線対９に対応する構成である。なお、図１のローカルアンプ２、ライトアンプ３及びメインアンプ４は、図２の周辺回路４０１に含まれる構成となる。
次に、図３を参照して、本実施形態の半導体記憶装置１００において、ディープパワーダウン時にＭＩＯ線対８のＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２を制御する回路の構成例について説明する。なお、図３において、図６に示したものと同一の構成には同一の符号を用いている。図３（ａ）は、メモリセルアレイ５内のＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２とＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２との関係を示すブロック図である。図３（ｂ）は、図３（ａ）に示した複数のメモリセル１０１からなるメモリセルアレイ５とその周辺回路４０１及び内部電源回路６０１の関係を示すブロック図である。そして、図３（ｃ）は、本実施形態が特徴とするディープパワーダウン時にＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２を制御する回路の構成例を示した回路図である。
図３（ａ）では、メモリセル１０１に接続されている非反転及び反転ＬＩＯ線９１及び９２がトランジスタＴ６及びＴ７を介して、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２に接続されている。トランジスタＴ６及びＴ７は、図２のロウデコーダ１２０、１２１、…等から出力された制御信号ＬＭＩＯＳＷ（すなわち図２のＬＭＩＯＳＷ０、ＬＭＩＯＳＷ１、…）によってオン・オフ制御される。
また、図３（ｂ）では、内部電源回路６０１に対して、外部電源５０１から電源が供給される。内部電源回路６０１は、外部電源５０１の出力を電源として、メモリセルアレイ５への供給電圧ＶＡＲＹと、プリチャージ用の電圧ｈＶｃｃを出力する。このプリチャージ用の電圧ｈＶｃｃは、例えば、電源電圧Ｖｃｃの１／２の大きさの電圧である。また、ディープパワーダウン信号が“Ｈ”レベルとなった場合、内部電源回路６０１は電圧ＶＡＲＹと電圧ｈＶｃｃをグランドＶｓｓレベルに低下させる（あるいは出力電流を遮断する）。また、本実施形態では、図６の電源制御回路Ａ８０１は省略され、外部電源５０１の出力が、そのまま電圧ＶＰＥＲＩとして周辺回路４０１へ入力される。
また、図３（ｂ）に示したように、本実施形態では、電源制御回路Ａ８０１が省略されている。そして、図３（ｃ）に示すように、新たに追加される構成として、ディープパワーダウン信号が“Ｈ”レベルとなった場合にＭＩＯ線対８をグランドＶｓｓのレベルに変化させる（及び維持する）１対のｎチャネルＭＯＳトランジスタＴ１３及びＴ１４が設けられている。ここで、トランジスタＴ１３は、ＭＡＩＮ−ＩＯ（Ｔ）線８１にドレインが接続され、グランドＶｓｓにソースが接続され、そして、ディープパワーダウン信号がゲートに入力されている。また、トランジスタＴ１４は、ＭＡＩＮ−ＩＯ（Ｂ）線８２にドレインが接続され、グランドＶｓｓにソースが接続され、そして、ディープパワーダウン信号がゲートに入力されている。これらのトランジスタＴ１３及びＴ１４は、例えば周辺回路４０１内に設けることができる。
なお、ＭＩＯ線対８には、ＭＩＯ線対８をプリチャージする際に、ＭＩＯ線対８を電源Ｖｃｃに接続する１対のｐチャネルＭＯＳトランジスタＴ１８及びＴ１９が接続されている。ここで、トランジスタＴ１８は、ＭＡＩＮ−ＩＯ（Ｔ）線８１にドレインが接続され、電源Ｖｃｃにソースが接続され、そして、ＭＩＯ線をプリチャージする際に“Ｌ”レベルとなる制御信号（ＭＡＩＮ−ＩＯプリチャージ信号）がゲートに入力されている。また、トランジスタＴ１９は、ＭＡＩＮ−ＩＯ（Ｂ）線８２にドレインが接続され、電源Ｖｃｃにソースが接続され、そして、ＭＩＯ線をプリチャージする際に“Ｌ”レベルとなる制御信号がゲートに入力されている。これらのトランジスタＴ１８及びＴ１９は、ディープパワーダウンモード時にはオフに制御され、ＭＩＯ線対９には電源Ｖｃｃが供給されない。
図３（ｂ）に示した半導体記憶装置１００では、ディープパワーダウンモード時に、内部電源回路６０１からのＶＡＲＹ（メモリセルアレイへの供給電圧）やｈＶｃｃ（プリチャージ用の電圧）がカットされＶｓｓとされる。また、ディープパワーダウンモード時に、ＬＩＯ線対９がグランドＶｓｓのレベルに制御される。
次に、図４を参照して、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２をプリチャージする回路の構成例について説明する。ただし、図４に示した例は、図１を参照して説明したローカルアンプ２とＣＩＯ線対１０とを省略した構成に対応させたものとしている。図４に示した回路は、図７を参照して説明した回路と比較して次の点が異なっている。また、図７の複合ゲートＧ６ａ及びＧ９ａに代えて、複合ゲートＧ６及びＧ９が設けられているとともに、ＭＡＩＮ−ＩＯ（Ｔ）及びＭＡＩＮ−ＩＯ（Ｂ）８２に図３（ｃ）を参照して説明したトランジスタＴ１３及びＴ１４が接続されている。図４に示す回路には、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２と、ゲートＧ１＝Ｇ１０と、メインアンプ回路７０１と、トランジスタＴ１１〜Ｔ１７とが含まれている。なお、図４に示した構成例では、トランジスタＴ１１、Ｔ１２及びＴ１７が、図３（ｃ）に示したトランジスタＴ１８及びＴ１９に対応する構成である。また、図４におけるゲートＧ６、Ｇ８及びＧ９の出力信号が、図３（ｃ）に示したＭＡＩＮ−ＩＯプリチャージ信号に対応する制御信号である。
すなわち、図３に示す例では、ＭＡＩＮ−ＩＯ（Ｔ）８１及びＭＡＩＮ−ＩＯ（Ｂ）８２には、メインアンプ回路７０１に接続されるとともに、トランジスタＴ１１〜Ｔ１７が接続されている。この場合、ＭＡＩＮ−ＩＯ（Ｔ）８１は、ｐチャネルＭＯＳトランジスタＴ１１及びｎチャネルＭＯＳトランジスタＴ１５の各ドレインに接続されている。ＭＡＩＮ−ＩＯ（Ｔ）８１は、さらに、ｎチャネルＭＯＳトランジスタＴ１３のドレインに接続されている。ＭＡＩＮ−ＩＯ（Ｂ）８２は、ｐチャネルＭＯＳトランジスタＴ１２及びｎチャネルＭＯＳトランジスタＴ１６の各ドレインに接続されている。ＭＡＩＮ−ＩＯ（Ｂ）８２は、さらに、ｎチャネルＭＯＳトランジスタＴ１４のドレインに接続されている。ｐチャネルＭＯＳトランジスタＴ１１及びＴ１２の各ソースは電源Ｖｃｃに接続され、ｎチャネルＭＯＳトランジスタＴ１５及びＴ１６の各ソースはグランドＶｓｓに接続されている。また、ｎチャネルＭＯＳトランジスタＴ１３及びＴ１４の各ソースはグランドＶｓｓに接続されている。また、ｐチャネルＭＯＳトランジスタＴ１７のドレイン及びソースが、ＭＡＩＮ−ＩＯ（Ｔ）８１又はＭＡＩＮ−ＩＯ（Ｂ）８２に接続されている。
トランジスタＴ１１のゲートはＯＲ−ＮＡＮＤ複合ゲートＧ６の負論理出力に接続されている。トランジスタＴ１５のゲートはＮＯＲゲートＧ７の負論理出力に接続されている。トランジスタＴ１７のゲートはＮＡＮＤゲートＧ８の負論理出力に接続されている。トランジスタＴ１２のゲートはＯＲ−ＮＡＮＤ複合ゲートＧ９の負論理出力に接続されている。トランジスタＴ１６のゲートはＮＯＲゲートＧ１０の負論理出力に接続されている。トランジスタＴ１３及びＴ１４のゲートには、ディープパワーダウン信号が入力される。
また、インバータＧ１にはライト時（書き込み時）に“Ｈ”レベルとなる制御信号ＷＡＥが入力される。インバータＧ１の出力は、ＮＯＲゲートＧ２の一方の入力と、複合ゲートＧ６の一方のＯＲ入力と、ＮＯＲゲートＧ７の一方の入力と、ＮＡＮＤゲートＧ８の一方の入力と、複合ゲートＧ９の一方のＯＲ入力と、ＮＯＲゲートＧ１０の一方の入力とに接続されている。
ＮＯＲゲートＧ２の他方の入力とインバータＧ３には、ＬＯＣＡＬ−ＩＯ（Ｔ）９１及びＬＯＣＡＬ−ＩＯ（Ｂ）９２のプリチャージ時に“Ｈ”レベルとなる制御信号ＦＩＯが入力される。インバータＧ３の出力は、ＮＡＮＤゲートＧ８の他方の入力に接続されている。ＮＯＲゲートＧ２の出力は、複合ゲートＧ６の一方のＡＮＤ入力と、複合ゲートＧ９の一方のＡＮＤ入力とに接続されている。
また、リードライトバスＲＷＢＳ上のデータが、複合ゲートＧ６の他方のＯＲ入力と、ＮＯＲゲートＧ７の他方の入力と、インバータＧ４の入力とに入力される。インバータＧ４の出力が、複合ゲートＧ９の他方のＯＲ入力と、ＮＯＲゲートＧ１０の他方の入力とに接続されている。データ書込み時にはリードライトバスＲＷＢＳ上のデータに基づき、相補の書込みデータが生成されＭＡＩＮ−ＩＯ（Ｔ／Ｂ）に出力され、詳述はしないがＬＯＣＡＬ−ＩＯを介してメモリにデータが書き込まれる。
また、インバータＧ５にはディープパワーダウンモード時に“Ｈ”レベルとなる制御信号ＤＰＤが入力される。インバータＧ５の出力は、複合ゲートＧ６の他方のＡＮＤ入力と、複合ゲートＧ９の他方のＡＮＤ入力とに接続されている。
また、メインアンプを起動する制御信号ＤＡＥが、メインアンプ回路７０１に入力され、メインアンプ回路７０１は、データ読み出し時にメモリセルからＬＯＣＡＬ−ＩＯ（Ｔ／Ｂ）を介してＭＡＩＮ−ＩＯ（Ｔ／Ｂ）に読み出されたデータを制御信号ＤＡＥに基づいて増幅し、増幅されたデータをリードライトバスＲＷＢＳに出力している。図４に示す回路によって、ＭＩＯ線８１及び８２は、制御信号ＦＩＯが“Ｌ”レベルのとき、“Ｈ”レベル（電源電圧Ｖｃｃ）にプリチャージされる。また、ディープパワーダウンモード時には、トランジスタＴ１３及びＴ１４がオンすることで、“Ｌ”レベル（Ｖｓｓレベル）に制御される。
ここで、図５を参照して、図１〜図４を参照して説明した本実施形態の半導体記憶装置１００の動作について説明する。図５は、横軸を時間の流れとして、４種類のコマンド、ライト（ＷＲＩＴＥ）、リード（ＲＥＡＤ）、プリチャージ（ＰＲＥ）及びディープパワーダウン（ＤＰＤ）が入力された場合の、内部クロック信号ＣＬＫ、外部入力コマンドＣＭＤ、ＭＩＯ線対８及び制御信号ＦＩＯ、ＷＡＥ、ＤＡＥ、ＲＷＢＳ及びＤＰＤの変化を模式的に表したタイミングチャートである。ただし、各コマンドが入力される前の状態は、ＭＩＯ線対８が“Ｈ”レベル（以下、“Ｈ”と表記する）で、他の制御信号が“Ｌ”レベル（以下、“Ｌ”と表記する）であるとしている。
ライト時（ＷＲＩＴＥ）には、ＷＲＩＴＥコマンドが入力されると、次のクロックＣＬＫの立ち上がりで、ＭＩＯ線対８が“Ｌ”に、制御信号ＦＩＯが“Ｈ”に、制御信号ＷＡＥが“Ｈ”に、制御信号ＲＷＢＳが“Ｈ”に、変化する。一方、制御信号ＤＡＥと、制御信号ＤＰＤは“Ｌ”のまま変化しない。また、次のクロックＣＬＫの立ち下がりで、ＭＩＯ線対８が“Ｈ”に、制御信号ＦＩＯが“Ｌ”に、制御信号ＷＡＥが“Ｌ”に、制御信号ＲＷＢＳが“Ｌ”に、変化する。
リード（ＲＥＡＤ）コマンドが入力されると、次のクロックＣＬＫの立ち上がりで、制御信号ＦＩＯが“Ｈ”に変化する。また、ＭＩＯ線対８上では、図示していない外部からのアドレス信号等に基づいて選択されたメモリセルの記憶値に応じた信号が徐々に発生する。また、これを受け、同クロックＣＬＫの立ち上がりから所定時間遅れた時刻で、制御信号ＤＡＥが“Ｈ”に、制御信号ＲＷＢＳが“Ｈ”に変化する。一方、制御信号ＷＡＥと制御信号ＤＰＤは“Ｌ”のまま変化しない。また、次のクロックＣＬＫの立ち下がりで、ＭＩＯ線対８が“Ｈ”に、制御信号ＦＩＯが“Ｌ”に、制御信号ＤＡＥが“Ｌ”に、制御信号ＲＷＢＳが“Ｌ”に、変化する。
次に、ＬＯＣＡＬ−ＩＯをプリチャージするためのプリチャージ（ＰＲＥ）コマンドが入力された場合は、ＭＩＯ線対８は“Ｈ”のまま変化せず、他の制御信号は“Ｌ”のまま変化しない。
ディープパワーダウン（ＤＰＤ）コマンドが入力されると、次のクロックＣＬＫの立ち上がりで、制御信号ＤＰＤが“Ｈ”に変化する。また、他の制御信号“Ｌ”のまま変化しない。このディープパワーダウン（ＤＰＤ）コマンドは、例えば、クロックイネーブル信号を“Ｌ”にするとともに、他の所定の制御信号を所定のレベルに設定することで、入力される。制御信号ＤＰＤが“Ｈ”に変化すると、図３（ｃ）及び図４に示すトランジスタＴ１３及びＴ１４がオンするので、ＭＩＯ線対８が“Ｌ”に変化する。なお、このとき、内部電源回路６０１から出力される電圧ｈＶｃｃと電圧ＶＡＲＹはグランド電圧Ｖｓｓのレベルとなっている。以降、ディープパワーダウン（ＤＰＤ）コマンドが終了するまで（例えばクロックイネーブル信号が“Ｈ”とされるまで）、各信号のレベルは維持される。
以上のように、本実施形態の半導体記憶装置１００によれば、ディープパワーダウン時にＭＩＯ線対８のプリチャージ用の回路がディープパワーダウン信号を受けてＭＩＯ線対８をグランドＶｓｓとする。したがって、ＭＩＯ線対８とＬＩＯ線対９間の電位差をほぼ零とすることができ、リーク電流による消費電流の発生を低減することができる。また、周辺回路４０１に周辺回路用の電圧ＶＰＥＲＩを供給及び遮断するためのスイッチ素子を省略することが可能となるので、チップ面積の低減を図ることもできる。
なお、本実施形態の半導体記憶装置１００では、ディープパワーダウンモード時にトランジスタＴ１３及びＴ１４をオンすることでＭＩＯ線対８をグランドＶｓｓとすることとしているが、他のパワーダウンモードではこの制御は行わない。他のパワーダウンモードとしては、例えば、アイドル状態からパワーダウンモードに移行するアクティブパワーダウンモードや、アクティブ状態からパワーダウンモードに移行するアイドルパワーダウンモードがある。これらのパワーダウンモードでは、メモリセルへは電源が供給された状態で、クロックも供給される。
１００ 半導体記憶装置
１０１ メモリセル
５ メモリセルアレイ
８ ＭＩＯ線対
８１ ＭＡＩＮ−ＩＯ（Ｔ）
８２ ＭＡＩＮ−ＩＯ（Ｂ）
９ ＬＩＯ線対
９１ ＬＯＣＡＬ−ＩＯ（Ｔ）
９２ ＬＯＣＡＬ−ＩＯ（Ｂ）
Ｔ１〜Ｔ１７ トランジスタ
ＲＷＢＳ リードライトバス

Claims (8)

  1. 複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイと複数の入出力線によって接続された周辺回路と、
    前記周辺回路に内部クロック信号を与えるクロック生成回路と、
    通常動作時に前記メモリセルアレイおよび前記周辺回路にそれぞれ動作電圧を供給すると共に、前記クロック生成回路によるクロック生成が止まるディープパワーダウンモード中には前記周辺回路への動作電圧の供給を停止することなく前記メモリセルアレイへの動作電圧供給を停止する電源回路と、を備えることを特徴とする半導体記憶装置。
  2. 前記周辺回路は、前記ディープパワーダウンモード中に前記入出力線を第１レベルにする制御回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記メモリセルアレイに設けられ、かつ、前記複数のメモリセルに所定のビット線を介して接続されている複数のローカル入出力線であって、前記入出力線と接続されたローカル入出力線と、
    前記ディープパワーダウンモード中に、前記入出力線を第１レベルに制御する制御回路と、を備えることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記メモリセルアレイに設けられ、かつ、前記複数のメモリセルに所定のビット線を介して接続されている複数のローカル入出力線であって、前記入出力線と接続されたローカル入出力線と、
    前記電源回路に接続された第１プリチャージ回路と、を備え、
    前記第１プリチャージ回路には、通常動作モード中は前記ローカル入出力線を中間電位へプリチャージするための電位が前記電源回路から供給され、ディープパワーダウンモード中は中間電位とは異なる第２電位が供給されることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記周辺回路は、前記ディープパワーダウンモード中に前記入出力線を前記第２電位と同じ電位に設定する制御回路を備えることを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記制御回路は、前記入出力線を構成する各メイン入出力線とグランドとの間を接続又は非接続状態を確立するよう構成されると共に前記ディープパワーダウンモード中は接続状態となるよう制御されるよう構成されたスイッチング要素の組を含むことを特徴とする請求項２に記載の半導体記憶装置。
  7. 前記電源回路は、前記ディープパワーダウンモード中に、前記ローカル入出力線に対するプリチャージ電圧の供給を停止する内部電源回路を含むことを特徴とする請求項３に記載の半導体記憶装置。
  8. 前記周辺回路は、リードコマンド又はライトコマンドの入力に対応して発生する制御信号が活性状態のときに入出力線のプリチャージを停止し、少なくとも前記リードコマンド及びライトコマンドが入力されていないときには入出力線のプリチャージを行なうプリチャージ回路をさらに備え、
    前記プリチャージ回路は、ディープパワーダウンモードを示すディープパワーダウンコマンドを受けると前記プリチャージ動作を停止することを特徴とする請求項１から７のいずれか記載の半導体記憶装置。
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