JP5980229B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、スタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体記憶装置におけるメモリセル電源電圧の制御技術に関するものである。
近年、半導体プロセスの微細化が進み、半導体記憶装置を構成するトランジスタの特性ばらつきが増加している。また、半導体記憶装置の電源電圧の低電圧化が進んでいる。
ある従来技術によれば、メモリセルのリーク電流を低減するように、ロウ毎にメモリセルの電源電圧を下げる。具体的には、非選択ロウのメモリセルの高電源電圧をＶＤＤレベルより低い電圧値に制御する（特許文献１参照）。
他の従来技術によれば、十分なスタティックノイズマージンを確保しつつメモリセルの書き込みマージンを大きくするように、カラム毎に、メモリセルの電源電圧を下げる。すなわち、データの書き込み時に選択されるカラムのメモリセルの高電源電圧をＶＤＤレベルより低い電圧値に制御する（特許文献２、３参照）。
更に他の従来技術によれば、データの書き込み時に選択されるカラムのメモリセルの低電源電圧をＶＳＳレベルより高い電圧値に制御する（特許文献４参照）。
特開２００６−７３１６５号公報 特開２００６−８５７８６号公報 特開２００７−１２２１４号公報 特開２００７−２３４１２６号公報
特許文献２の技術では、ライト動作時にメモリセル電源が低下した後は、メモリセル電源に対して電荷を供給する手段が存在しないため、メモリセル電源電圧がリーク電流によって徐々に低下してしまう。このため、ライト動作時に、メモリセル電源がメモリセルのリテンション電圧より低くなってしまい、メモリセル電源に接続している書き込み対象以外のメモリセルに記憶保持していたデータが破壊されてしまうといった問題が生じる。
特許文献３の技術では、電源と接地との間に直列に接続した２個のＰ型ＭＯＳトランジスタの分圧で、電源電圧よりも低い電圧の生成を行っている。しかし、ライト動作時に、両Ｐ型ＭＯＳトランジスタがいずれもオン状態になるため、メモリセル電源の生成部分で、電源から接地にかけて貫通電流が流れる。したがって、消費電力が大きくなってしまう。
したがって、本発明は、ライト動作時に、メモリセル電源を低下させてメモリセルの書き込み特性を改善する際に、メモリセル電源の生成部での消費電流を抑制し、更に、メモリセル電源がメモリセルのリテンション電圧よりも低下することがなく、メモリセルのデータ破壊を生じさせない半導体記憶装置を提供することを目的とする。
上記の点に鑑み、本発明の第１の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＰ型ＭＯＳトランジスタのゲート端子に入力される信号の論理反転となる信号が入力されており、前記第２のＰ型ＭＯＳトランジスタのしきい値電圧の絶対値は、前記メモリセルのロードトランジスタ及びドライブトランジスタのしきい値電圧の絶対値よりも高く設定されていることを特徴とするものである。
本発明の第２の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタとで構成され、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、前記第１のＰ型ＭＯＳトランジスタのゲート端子と前記第１のＮ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＮ型ＭＯＳトランジスタのドレイン端子が接続されていることを特徴とするものである。
本発明の第３の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号によらずライト制御信号に基づいた制御信号が入力され、前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記カラム選択信号と前記ライト制御信号とに基づいた制御信号が入力されていることを特徴とするものである。
本発明の第４の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、前記第１の電源と前記メモリセル電源との間に接続したＭＯＳトランジスタで構成されて、前記メモリセル電源が前記第１の電源よりも低い電位に制御されている期間中に前記メモリセル電源のリーク電流を補償するリーク電流補償回路を更に有し、前記リーク電流補償回路を構成するＭＯＳトランジスタのチャネル長は、前記メモリセルを構成するトランジスタのチャネル長と同等の大きさであることを特徴とするものである。
本発明の第５の半導体記憶装置は、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、前記第１の電源と前記メモリセル電源との間に接続したＭＯＳトランジスタで構成されて、前記メモリセル電源が前記第１の電源よりも低い電位に制御されている期間中に前記メモリセル電源のリーク電流を補償するリーク電流補償回路と、前記複数のビット線に接続した複数のビット線プリチャージ回路とを更に有し、前記複数のビット線プリチャージ回路は、前記複数のメモリセルを有して構成されたメモリセルアレイ領域と隣り合う位置に配置されており、前記リーク電流補償回路を構成するＭＯＳトランジスタは、前記ビット線プリチャージ回路の基板領域と同一基板領域内に配置されていることを特徴とするものである。
以上説明したように、本発明の半導体記憶装置によれば、ライト動作時におけるメモリセルの書き込み特性の改善を低消費電力で実現することが可能である。更に、従来と比較し、メモリセル電源がメモリセルのリテンション電圧よりも低下することがないため、メモリセルのデータ破壊を生じさせることがなく、メモリセルのデータを確実に記憶保持することが可能である。
本発明の実施形態１の半導体記憶装置の構成を示す回路図である。 図１中のビット線プリチャージ回路の詳細構成例を示す回路図である。 図１中のリーク電流補償回路の詳細構成例を示す回路図である。 図１の半導体記憶装置の動作を説明するためのタイミングチャートである。 図１の半導体記憶装置におけるライト制御信号の生成方法の一例を示す回路図である。 図１の半導体記憶装置の他の動作を説明するためのタイミングチャートである。 図１の半導体記憶装置の更に他の動作を説明するためのタイミングチャートである。 図１の半導体記憶装置におけるワード線とメモリセル電源を生成する制御回路の具体的な構成の一例を示す回路図である。 本発明の実施形態２の半導体記憶装置の構成を示す回路図である。 本発明の実施形態３の半導体記憶装置の構成を示す回路図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置の構成図である。図１に示す半導体記憶装置は、２つの記憶ノードＮ１〜２を有するようにアクセストランジスタＡ１〜２、ドライブトランジスタＤ１〜Ｄ２、及びロードトランジスタＬ１〜２で構成されたメモリセル１０と、ビット線プリチャージ回路１５と、Ｐ型ＭＯＳトランジスタＭＰ１〜２で構成されたメモリセル電源回路２０と、リーク電流補償回路２５と、電源電圧検知回路３０と、インバータ回路ＩＮＶ１と、ＮＡＮＤ回路ＮＡＮＤ１とを備える。ＷＬ０〜ｘはワード線、ＢＬ０〜１及び／ＢＬ０〜１はビット線、ＰＣＧはプリチャージ制御信号、ＶＤＤＭ０〜１はメモリセル電源、ＡＤ０〜１はカラムアドレス信号、ＷＥＮはライト制御信号、ＶＤＤは電源（第１の電源）を示す。ｘは１以上の整数であり、図１において、複数のワード線ＷＬ０〜ｘに接続するメモリセル１０が複数個存在することを表している。
各ワード線ＷＬ０〜ｘは、各メモリセル１０を構成するアクセストランジスタＡ１，Ａ２のゲート端子に各々接続されている。また、各ビット線ＢＬ０〜１，／ＢＬ０〜１は、各メモリセル１０を構成するアクセストランジスタＡ１，Ａ２のドレイン端子に各々接続されている。同一のビット線ＢＬ０，／ＢＬ０（或いはＢＬ１，／ＢＬ１）上に接続した各メモリセル１０のロードトランジスタＬ１，Ｌ２のソース端子には、同一のメモリセル電源（ＶＤＤＭ０或いはＶＤＤＭ１）が接続されている。
メモリセル１０は、ロードトランジスタＬ１とドライブトランジスタＤ１とにより、また、ロードトランジスタＬ２とドライブトランジスタＤ２とにより各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成している。このフリップフロップによりデータの記憶保持を行う。また、アクセストランジスタＡ１，Ａ２のゲート端子はワード線ＷＬ０〜ｘに接続され、そのドレイン端子はビット線ＢＬ０〜１，／ＢＬ０〜１に各々接続される。また、アクセストランジスタＡ１，Ａ２のソース端子は、前記インバータの入出力端子に各々接続されている。
メモリセル電源回路２０は、電源ＶＤＤと接地電源との間に直列に接続したＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２で構成され、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２の接点をメモリセル電源ＶＤＤＭ０〜１として出力している。メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のゲート端子には、カラムアドレス信号ＡＤ０（或いはＡＤ１）とライト制御信号ＷＥＮと電源電圧検知回路３０の出力とを入力とするＮＡＮＤ回路ＮＡＮＤ１の出力信号が接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子には、ＮＡＮＤ回路ＮＡＮＤ１の出力信号を入力とする、インバータ回路ＩＮＶ１の出力信号が接続されている。
図２は、図１中のビット線プリチャージ回路１５の詳細構成例を示す回路図である。ビット線プリチャージ回路１５は、各々プリチャージ制御信号ＰＣＧをゲート端子に受け取る３個のＰ型ＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５で構成され、電源ＶＤＤと各ビット線ＢＬ，／ＢＬとの間と、両ビット線ＢＬ，／ＢＬの間とに挿入されている。
図３は、図１中のリーク電流補償回路２５の詳細構成例を示す回路図である。図３において、ＭＰ６はＰ型ＭＯＳトランジスタ、ＭＮ１はＮ型ＭＯＳトランジスタを示す。Ｐ型ＭＯＳトランジスタＭＰ６のソース端子とゲート端子には電源ＶＤＤが接続され、ドレイン端子がメモリセル電源ＶＤＤＭに接続される。Ｎ型ＭＯＳトランジスタＭＮ１のソース端子には電源ＶＤＤが接続され、ゲート端子には接地電源が接続され、ドレイン端子がメモリセル電源ＶＤＤＭに接続される。図３のＰ型ＭＯＳトランジスタＭＰ６とＮ型ＭＯＳトランジスタＭＮ１とは、いずれもオフ状態である。
なお、図１では、カラムアドレス信号とライト制御信号とに基づいて、書き込み対象のメモリセル１０に接続したビット線に書き込みデータを転送するためのライト回路、また、メモリセル１０からのデータを読み出すためのリード回路は、説明を簡単にするため省略してある。ライト回路は、ビット線ＢＬ０，／ＢＬ０に書き込みデータを転送する場合、カラムアドレス信号ＡＤ０及びライト制御信号ＷＥＮに基づく信号で制御され、また、ビット線ＢＬ１，／ＢＬ１に書き込みデータを転送する場合、カラムアドレス信号ＡＤ１及びライト制御信号ＷＥＮに基づく信号で制御されているものとする。
以下、以上のように構成された本実施形態に係る半導体記憶装置の動作を説明する。
メモリセル１０へのデータの書き込みは、予め、ビット線プリチャージ回路１５によりＨレベルにプリチャージされたビット線ＢＬ，／ＢＬのうちの一方のビット線の電位を、ＨレベルからＬレベルにし、ワード線をＬレベルからＨレベルの状態（活性状態）にすることで実現される。メモリセル１０からのデータの読み出しは、予め、ビット線プリチャージ回路１５によりＨレベルにプリチャージされたビット線ＢＬ，／ＢＬの状態から、ワード線を活性状態にすることにより、メモリセル１０中のフリップフロップが記憶保持していた状態に基づいて、いずれか一方のビット線をＨレベルからＬレベルにすることで実現される。また、ワード線がＬレベル（非活性状態）の場合には、アクセストランジスタＡ１，Ａ２が共にオフするため、メモリセル電源ＶＤＤＭ０〜１が供給され続けている限り、フリップフロップに記憶されたデータは、外部からの影響を受けることなく、同一のデータを記憶保持し続ける。
次に、データ書き込み動作について詳細に説明する。ここでは、ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１の左上のメモリセル）に対して書き込みを行う場合を例にして説明する。また、メモリセル１０のアクセストランジスタＡ１のソース端子側がＨレベル（アクセストランジスタＡ２のソース端子側はＬレベル）となるデータを記憶しているとする。また、電源電圧検知回路３０の出力がＨレベルであるものとする。
まず、全てのワード線はＬレベル（非活性状態）で、全てのビット線はＨレベルにプリチャージされている。
次に、書き込み対象のメモリセル１０に接続したビット線ＢＬ０，／ＢＬ０のうちの一方のビット線をＨレベルからＬレベルにする。例えば、ＢＬ０側をＨレベルからＬレベルにする。この状態で、ワード線ＷＬｘをＬレベルからＨレベルの状態（活性状態）にする。
ワード線ＷＬｘがＨレベルになると、アクセストランジスタＡ１（Ａ２）がオンする。よって、ビット線ＢＬ０（／ＢＬ０）の電位状態が、アクセストランジスタＡ１（Ａ２）を介してメモリセル１０に伝達される。
ビット線ＢＬ０の電位状態がＬレベルであるため、メモリセル１０のアクセストランジスタＡ１のソース端子側は、ＨレベルからＬレベル側に電位が変化する。アクセストランジスタＡ１のソース端子は、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータの入力である。よって、アクセストランジスタＡ１のソース端子の電位が、このインバータのスイッチング電圧を越えると、メモリセル１０のデータが反転してデータの書き換えが完了する。
アクセストランジスタＡ１のソース端子側がＨレベルの時は、ロードトランジスタＬ１がオン、ドライブトランジスタＤ１がオフしている状態である。実際のアクセストランジスタＡ１のソース端子の電位は、アクセストランジスタＡ１とロードトランジスタＬ１との電流能力比で決定している。
メモリセル１０は、「アクセストランジスタの電流能力＞ロードトランジスタの電流能力」となるように設計される。よって、ビット線ＢＬ０側がＬレベルになれば、アクセストランジスタＡ１のソース端子側はＨレベルからＬレベル側に変化でき、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータのスイッチング電圧を超えられるため、メモリセル１０のデータの書き換えが可能である。
しかし、低い電源電圧が通常の電圧として供給される半導体記憶装置では、アクセストランジスタＡ１の電流能力が低下し、アクセストランジスタＡ１のソース端子側がＬレベルになりにくくなる。よって、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータのスイッチング電圧を超えることができなくなり、メモリセル１０のデータの書き換えができなくなる。
上記の問題を改善するためには、メモリセル１０のデータの書き換え時に、ロードトランジスタのソース電位（メモリセル電源）を低下させて、ロードトランジスタの能力を、通常状態（ロードトランジスタのソース端子に電源ＶＤＤレベルが印加されている状態）よりも低下させればよい。
ロードトランジスタＬ１のソース電位（メモリセル電源）が低下すれば、ロードトランジスタＬ１の能力が低下する。よって、ワード線ＷＬｘが活性状態でビット線ＢＬ０側がＬレベルの時、アクセストランジスタＡ１のソース端子側はＨレベルからＬレベル側に変化しやすくなり、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータのスイッチング電圧を越えやすくなるため、メモリセル１０のデータの書き換えが可能となる。
以上のとおり、書き込み動作時に、ロードトランジスタのソース電位（メモリセル電源）を低下させれば、メモリセル１０への書き込み特性が改善する。
メモリセル電源ＶＤＤＭ０，ＶＤＤＭ１を生成するメモリセル電源回路２０は、カラムアドレス信号ＡＤ０，ＡＤ１とライト制御信号ＷＥＮとに基づいた信号で制御されている。
ライト動作時以外は、ライト制御信号ＷＥＮはＬレベル（非活性状態）である。よって、カラムアドレス信号ＡＤ０，ＡＤ１の状態によらず、ＮＡＮＤ回路ＮＡＮＤ１はＨレベルを出力し、ＮＡＮＤ回路ＮＡＮＤ１の出力を入力とするインバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフするので、全てのメモリセル電源ＶＤＤＭ０，ＶＤＤＭ１は電源ＶＤＤレベルを出力する。
ライト動作時、ワード線が活性状態になる時に、ライト制御信号ＷＥＮはＨレベル（活性状態）になる。このとき、カラムアドレス信号ＡＤ０，ＡＤ１は、いずれかがＨレベルとなっている。ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１の左上のメモリセル）に対して書き込みを行う場合を例にすると、カラムアドレス信号ＡＤ０がＨレベル、ＡＤ１がＬレベルである。
よって、カラムアドレス信号ＡＤ０を入力とするＮＡＮＤ回路ＮＡＮＤ１はＬレベルを出力し、次段のインバータ回路ＩＮＶ１はＨレベルを出力する。メモリセル電源回路２０のＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｐ型ＭＯＳトランジスタＭＰ２がオンするので、メモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、Ｐ型ＭＯＳトランジスタＭＰ２はオフする。Ｐ型ＭＯＳトランジスタＭＰ１がオフ、更に、Ｐ型ＭＯＳトランジスタＭＰ２もオフするので、メモリセル電源回路２０を流れる電流はなくなる。
これに対して、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１は、カラムアドレス信号ＡＤ１がＬレベルであるため、電源ＶＤＤレベルを出力している。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源は、電源ＶＤＤレベルから低下させる必要はない。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源を電源ＶＤＤレベルから低下させても問題はないけれども、メモリセル電源に不要な充放電電流が発生する。よって、上記構成のように、カラムアドレス信号に基づく信号によって、メモリセル電源を電源ＶＤＤレベルに固定するように制御しておくべきである。
以上のとおり、ライト動作時に、書き込み対象のメモリセル１０のメモリセル電源が電源ＶＤＤレベルから低下するように構成されているため、メモリセル１０への書き込み特性が改善される。また、メモリセル電源を生成するメモリセル電源回路２０において、電源ＶＤＤから接地電源にかけて貫通電流が発生しない構成である。
しかし、上記構成の場合、書き込みを行うビット線ＢＬ０，／ＢＬ０上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ０の電位は、Ｐ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜まで低下する。このため、書き込みを行うビット線ＢＬ０，／ＢＬ０上に接続した書き込みを行わないメモリセル（ワード線ＷＬｘ以外の非活性なワード線に接続したメモリセル）のメモリセル電源ＶＤＤＭ０が、メモリセル１０のリテンション電圧より低くなってしまい、メモリセル１０に記憶保持していたデータが破壊されてしまうといった問題が生じる。
上記問題を解決するために、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２の基板端子にメモリセル電源より高い電圧を印加する。例えば、電源ＶＤＤを印加してもよいし、或いは、電源ＶＤＤ以上の電位を印加してもよい。Ｐ型ＭＯＳトランジスタＭＰ２の基板バイアス効果によって、しきい値電圧の絶対値がロードトランジスタのしきい値電圧の絶対値｜Ｖｔｐ｜より大きくなり、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
上記問題を解決する別の方法は、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のトランジスタのチャネル長を、メモリセル１０を構成するロードトランジスタ及びドライブトランジスタのチャネル長より大きくすることである。リテンション電圧は、ロードトランジスタ又はドライブトランジスタのしきい値電圧の絶対値で決定している。トランジスタのしきい値電圧は、トランジスタのチャネル長に依存し、チャネル長が小さいほど、しきい値電圧の絶対値は低くなる。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のトランジスタのチャネル長を、メモリセル１０を構成するロードトランジスタ又はドライブトランジスタのチャネル長より大きくすると、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値が｜Ｖｔｐ｜より大きくなる。よって、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
上記問題を解決する更に別の方法は、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２の拡散領域に注入する不純物濃度を、メモリセル１０を構成するロードトランジスタの拡散領域に注入する不純物濃度よりも高くすることである。トランジスタのしきい値電圧は、トランジスタの拡散領域に注入する不純物濃度に依存し、不純物濃度が高いほど、しきい値電圧の絶対値は高くなる。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２の拡散領域に注入する不純物濃度を、メモリセル１０を構成するロードトランジスタの拡散領域に注入する不純物濃度よりも高くすると、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値が｜Ｖｔｐ｜より大きくなる。よって、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
〈リーク電流補償回路〉
ここでは、リーク電流補償回路２５について説明する。図１の半導体記憶装置では、ライト動作時、書き込み対象のメモリセル１０と同一ビット線上（例えば、ビット線ＢＬ０，／ＢＬ０）に接続したメモリセル１０のメモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、メモリセル電源回路を構成するＰ型ＭＯＳトランジスタＭＰ２はオフする。このとき、Ｐ型ＭＯＳトランジスタＭＰ１もオフしているため、メモリセル電源ＶＤＤＭ０はハイインピーダンス状態となり、メモリセル電源ＶＤＤＭ０に対して電荷を供給する手段がなくなる。
メモリセル１０には微小なリーク電流が流れており、また、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２自体にもリーク電流が流れている。このため、メモリセル電源ＶＤＤＭ０の電位は、時間の経過とともに｜Ｖｔｐ｜から低下していく。よって、これらのリーク電流に相当する電流を供給すれば、メモリセル電源ＶＤＤＭ０のレベル低下が起きない。図３に示したリーク電流補償回路２５は、この微小なリーク電流に相当する電流を供給するための回路の一例である。
メモリセル１０は、ロードトランジスタＬ１とドライブトランジスタＤ１、また、ロードトランジスタＬ２とドライブトランジスタＤ２とにより各々インバータを構成し、各々のインバータの入出力端子を接続してフリップフロップを構成している。例えば、ロードトランジスタＬ１がオンでドライブトランジスタＤ１がオフの時は、ロードトランジスタＬ２がオフでドライブトランジスタＤ２がオンの状態となる。よって、メモリセル１０を流れるリーク電流は、オフ状態のロードトランジスタＬ２を流れるリーク電流とオフ状態のドライブトランジスタＤ１を流れるリーク電流の合計となる。
ロードトランジスタはＰ型ＭＯＳトランジスタで、ドライブトランジスタはＮ型ＭＯＳトランジスタである。よって、例えば、図３の構成のように、メモリセル１０のオフ状態のロードトランジスタ（Ｐ型ＭＯＳトランジスタ）とオフ状態のドライブトランジスタ（Ｎ型ＭＯＳトランジスタ）とを模倣した構成をメモリセル電源に接続する。更に、リーク電流補償回路２５を構成するＭＯＳトランジスタのチャネル幅やチャネル長、或いは、ＭＯＳトランジスタの数を調整することで、メモリセル１０が流すリーク電流に相当する電流を供給することが可能である。
このとき、リーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタＭＰ６の拡散領域に注入する不純物濃度は、メモリセル１０のロードトランジスタの不純物濃度と同等であることが望ましく、また、Ｎ型ＭＯＳトランジスタＭＮ１の拡散領域に注入する不純物濃度は、メモリセル１０のドライブトランジスタの不純物濃度と同等であることが望ましい。不純物濃度が同等であれば、温度や電源電圧の変化に対するリーク電流の変化に対して、追随性のよいリーク電流補償回路２５を構成することが可能となる。
同様に、リーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタＭＰ６のチャネル長は、メモリセル１０のロードトランジスタのチャネル長と同等であることが望ましく、また、Ｎ型ＭＯＳトランジスタＭＮ１のチャネル長は、メモリセル１０のドライブトランジスタのチャネル長と同等であることが望ましい。トランジスタのチャネル長が同等であれば、温度や電源電圧の変化に対するリーク電流の変化に対して、追随性のよいリーク電流補償回路２５を構成することが可能となる。
以上のとおり、リーク電流を補償する回路をメモリセル電源に接続すれば、メモリセル電源がメモリセル１０のリテンション電圧よりも低下することがなく、メモリセル１０のデータ破壊を生じさせない半導体記憶装置が可能となる。
リーク電流が、メモリセル１０のロードトランジスタのリーク電流でほぼ決定するような場合には、リーク電流補償回路２５をＰ型ＭＯＳトランジスタのみで構成すればよく、リーク電流が、メモリセル１０のドライブトランジスタのリーク電流でほぼ決定するような場合には、リーク電流補償回路２５をＮ型ＭＯＳトランジスタのみで構成すればよい。
また、リーク電流が、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２でほぼ決定するような場合には、リーク電流補償回路２５をＰ型ＭＯＳトランジスタで構成すればよく、このときには、電源ＶＤＤとメモリセル電源との間に挿入するＰ型ＭＯＳトランジスタをダイオード型にゲート接続する（ゲート端子にメモリセル電源を接続する）ように構成すれば、温度や電源電圧の変化に対するリーク電流の変化に対して、追随性のよいリーク電流補償回路２５を構成することが可能となる。このとき、更に、Ｐ型ＭＯＳトランジスタＭＰ２と同一のトランジスタ幅とトランジスタ長で構成すれば、温度や電源電圧の変化に対するリーク電流の変化に対して、更に追随性のよいリーク電流補償回路２５を構成することが可能となる。
図３のリーク電流補償回路２５を構成するＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタをそれぞれ１個ずつで構成した場合を例として示したが、各々を複数個並列或いは直列に接続した構成であってもよい。
また、図３のリーク電流補償回路２５を構成するＭＯＳトランジスタは、オフ状態で構成した場合を例として示したが、オン状態で構成してあってもよい。具体的には、Ｐ型ＭＯＳトランジスタＭＰ６のゲート端子に接地電源やメモリセル電源を接続した構成、或いは、Ｎ型ＭＯＳトランジスタＭＮ１のゲート端子に電源ＶＤＤやメモリセル電源を接続した構成である。
結局、リーク電流補償回路２５は、メモリセル１０のリーク電流に相当する電流分をメモリセル電源に供給できればよい。よって、ＶＤＤ電源とメモリセル電源との間に接続したＭＯＳトランジスタのチャネル長やチャネル幅を調節したり、ＶＤＤ電源とメモリセル電源との間に接続するＭＯＳトランジスタの数を増減させることで、メモリセル電源に供給する電流を調節すればよい。そして、最終的にメモリセル１０のリーク電流に相当する電流がメモリセル電源に供給されるように、リーク電流補償回路２５中のＭＯＳトランジスタを構成すればよい。
一般的な半導体記憶装置では、複数のメモリセル１０で構成されるメモリセルアレイ領域に隣接してビット線をＨレベル（電源ＶＤＤレベル）にプリチャージするためのビット線プリチャージ回路１５がレイアウト配置される。ビット線プリチャージ回路１５はビット線をＨレベル（電源ＶＤＤレベル）にプリチャージする動作を実施する必要があるため、電源ＶＤＤと各ビット線との間に挿入したＰ型ＭＯＳトランジスタＭＰ３〜５で構成される。よって、ビット線プリチャージ回路１５をレイアウトするための基板領域（Ｎウェル領域）と同一の基板領域内に、リーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタをレイアウト配置すれば、ビット線プリチャージ回路１５を構成するＰ型ＭＯＳトランジスタＭＰ３〜５とリーク電流補償回路２５を構成するＰ型ＭＯＳトランジスタＭＰ６とを別々の基板領域にレイアウトする場合と比較して、半導体記憶装置を小面積にレイアウトすることが可能である。
〈電源電圧検知回路〉
電源電圧検知回路３０は、半導体記憶装置や当該半導体記憶装置を含む半導体集積回路に印加される電源電圧の状態を判断する回路である。例えば、半導体記憶装置や当該半導体記憶装置を含む半導体集積回路に印加される電源電圧が１Ｖより高ければＬレベルを、電源電圧が１Ｖより低ければＨレベルを出力するように構成されている。
電源電圧検知回路３０がＬレベルを出力する場合は、ＮＡＮＤ回路ＮＡＮＤ１は、カラムアドレス信号ＡＤ０〜１とライト制御信号ＷＥＮとの状態によらず、Ｈレベルを出力し、インバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフするため、メモリセル電源ＶＤＤＭ０〜１は、常に電源ＶＤＤレベルを出力する。
メモリセル１０の書き込み特性は、半導体記憶装置の電源電圧が低いほど悪化する。つまり、ライト動作時に、メモリセル電源を低下させてメモリセル１０の書き込み特性を改善させる動作は、半導体記憶装置の電源電圧が低いとき（例えば、半導体記憶装置に印加される電源電圧が１Ｖより低いとき）だけ実施すればよい。
半導体記憶装置の電源電圧が高いとき（例えば、半導体記憶装置に印加される電源電圧が１Ｖより高いとき）、ライト動作時にメモリセル電源を低下させてメモリセル１０の書き込み特性を改善させても問題はないけれども、ライト動作時にメモリセル電源が変動するため、メモリセル電源に不必要な充放電電流が流れてしまう。
よって、本実施形態のように電源電圧検知回路３０を配置し、半導体記憶装置の電源電圧が特定の電圧より高くなると、メモリセル電源回路２０を構成するメモリセル電源を電源ＶＤＤレベルに固定する（メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２を常時オフする）ように制御できれば、半導体記憶装置の消費電力が抑制できる。
本実施形態では、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２を、電源電圧検知回路３０の出力信号に基づいた信号で、常時オフするように構成した場合を例に示したが、図１に示したＮＡＮＤ回路ＮＡＮＤ１を２入力ＮＡＮＤ回路に変更し、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２と接地電源との間に、更にＮ型ＭＯＳトランジスタを挿入し、このＮ型ＭＯＳトランジスタのゲート端子を電源電圧検知回路３０の出力信号に基づいた信号で制御しても、本実施形態と同等の動作及び効果が得られる。
なお、電源電圧検知回路３０は、図１のように半導体記憶装置の中に各々配置する必要はない。半導体集積回路中に複数個の半導体記憶装置が配置される場合には、半導体集積回路中に電源電圧検知回路３０を１個配置して、その出力信号を各半導体記憶装置にそれぞれ接続する。１つの電源電圧検知回路３０で、全ての半導体記憶装置を制御するように構成すれば、半導体集積回路をより小面積に構成することが可能となる。
〈第１のタイミングチャート〉
図４は、図１の半導体記憶装置の動作を説明するためのタイミングチャートである。図４において、ＣＬＫは半導体記憶装置に入力されるクロック信号、ＷＬｘはワード線、ＡＤ０はカラムアドレス信号、ＷＥＮはライト制御信号、ＶＤＤＭ０はメモリセル電源を示す。各信号名は、図１中に記載されている信号名にそれぞれ対応する。
図４に示すタイミングチャートは、ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１中の左上のメモリセル）に対して書き込みを行う場合の動作を示している。
半導体記憶装置は、クロック信号ＣＬＫに同期してワード線ＷＬ０〜ＷＬｘのいずれか１つのワード線を活性化するように制御される。よって、クロック信号ＣＬＫのＨレベルの期間とほぼ同等の時間、ワード線ＷＬｘは活性状態（Ｈレベル）となる。
クロック信号ＣＬＫがＬレベルからＨレベルになると、時刻Ｔ１でワード線ＷＬｘがＨレベル（活性状態）になり、同時に、ライト制御信号ＷＥＮもＨレベル（活性状態）になる。カラムアドレス信号ＡＤ０はクロック信号ＣＬＫのＨレベルの期間、電位が変化しないように構成され、この場合、クロック信号ＣＬＫのＨレベルの期間、カラムアドレス信号ＡＤ０はＨレベル状態（選択状態）になる。図４には図示していないが、カラムアドレス信号ＡＤ１はＬレベルの状態（非選択状態）である。
カラムアドレス信号ＡＤ０がＨレベル（選択状態）でライト制御信号ＷＥＮがＨレベル（活性状態）になると、メモリセル電源ＶＤＤＭ０は電圧ＶＤＤ（時刻Ｔ１）から、電圧Ｖ１（時刻Ｔ２）に変化していく。電圧Ｖ１は、図１におけるＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜より少し高い電位である。図１の構成の場合、メモリセル電源ＶＤＤＭ０の電位は、メモリセル１０に流れる微小なリーク電流によって、時間の経過とともに電圧Ｖ１から低下していく。
時刻Ｔ３でライト制御信号ＷＥＮがＨレベル（活性状態）からＬレベル（非活性状態）に変化するようにライト制御信号ＷＥＮのタイミングが設定されている場合、メモリセル電源ＶＤＤＭ０は、時刻Ｔ３で電圧Ｖ２より低い電位になっている。ここで、電圧Ｖ２はメモリセル１０のリテンション電圧である。よって、時刻Ｔ１から時刻Ｔ３の期間でライト制御信号ＷＥＮが活性状態となる場合には、メモリセル電源ＶＤＤＭ０の電位がメモリセル１０のリテンション電圧Ｖ２より低くなってしまい、その結果、メモリセル１０データの破壊が発生する。
そこで、図４に示すように、時刻Ｔ１から時刻Ｔ４の期間でライト制御信号ＷＥＮが活性状態となるようにライト制御信号ＷＥＮのタイミングを設定する。この場合、メモリセル電源ＶＤＤＭ０の電位はリテンション電圧Ｖ２以下にならない。よって、メモリセル１０のデータ破壊が発生しない半導体記憶装置が可能となる。
以上のとおり、ライト制御信号ＷＥＮの活性状態の期間に上限を持たせて、メモリセル電源がメモリセル１０のリーク電流によってメモリセル１０のリテンション電圧以下にならないように、ライト制御信号ＷＥＮのタイミングを設定してもよい。
図５は、ライト制御信号ＷＥＮの生成方法の一例を示した回路図である。図５に示す回路図は、バッファ回路ＢＵＦ１、インバータ回路ＩＮＶ２、ＡＮＤ回路ＡＮＤ１を備える。ＷＲＩＴＥはライト判定信号を示す。
ライト判定信号ＷＲＩＴＥは、半導体記憶装置に入力されるクロック信号ＣＬＫに同期した信号で、ライト動作時にクロック信号ＣＬＫのＨ期間と同等の時間だけ活性状態（Ｈレベル）となる信号である。また、バッファ回路ＢＵＦ１は、インバータ回路を偶数段接続して構成した回路で、バッファ回路ＢＵＦ１に入力した信号を一定時間遅延させて出力する回路である。
ライト制御信号ＷＥＮは、ライト判定信号ＷＲＩＴＥと、ライト判定信号ＷＲＩＴＥを一定時間遅延させた信号の反転信号との論理積で生成される信号である。よって、ライト制御信号ＷＥＮは、ライト判定信号ＷＲＩＴＥがＨレベルになるとライト制御信号ＷＥＮがＨレベル（活性状態）となり、複数のバッファ回路ＢＵＦ１とインバータ回路ＩＮＶ２とで決定する遅延時間後にＬレベル（非活性状態）となる信号である。よって、図５に示した回路構成で生成したライト制御信号ＷＥＮは、図４に示したタイミングチャートのライト制御信号ＷＥＮと同等な信号である。
図５に示した回路構成において、例えば、バッファ回路ＢＵＦ１の接続段数を増減させれば、ライト制御信号ＷＥＮの活性期間を容易に変更させることが可能である。
以上のとおり、図５に示した回路構成でライト制御信号ＷＥＮを生成すれば、ライト制御信号ＷＥＮの活性期間の調節が容易に実現可能である。よって、ライト制御信号ＷＥＮの活性状態の期間に上限を持たせて、メモリセル電源がメモリセル１０のリーク電流によってメモリセル１０のリテンション電圧以下にならないように、ライト制御信号ＷＥＮの活性期間のタイミングを設定するための手段として、図５に示した回路構成を用いればよい。
〈第２のタイミングチャート〉
図６は、図１の半導体記憶装置の他の動作を説明するためのタイミングチャートである。図６に示すタイミングチャートも、ワード線ＷＬｘとビット線ＢＬ０、／ＢＬ０とに接続したメモリセル１０（図１中の左上のメモリセル）に対して書き込みを行う場合の動作を示している。
半導体記憶装置は、クロック信号ＣＬＫに同期してワード線ＷＬ０〜ＷＬｘのいずれか１つのワード線を活性化するように制御され、更に、ライト制御信号ＷＥＮも、ライト動作時に、クロック信号ＣＬＫに同期して活性状態となるように制御される。よって、クロック信号ＣＬＫのＨレベルの期間とほぼ同等の時間、ワード線ＷＬｘは活性状態（Ｈレベル）となり、同様に、ライト動作時、クロック信号ＣＬＫのＨレベルの期間とほぼ同等の時間、ライト制御信号ＷＥＮも活性状態（Ｈレベル）となる。
クロック信号ＣＬＫがＬレベルからＨレベルになると、時刻Ｔ１でワード線ＷＬｘがＨレベル（活性状態）になり、同時に、ライト制御信号ＷＥＮもＨレベル（活性状態）になる。カラムアドレス信号ＡＤ０はクロック信号ＣＬＫのＨレベルの期間、電位が変化しないように構成され、この場合、クロック信号ＣＬＫのＨレベルの期間、カラムアドレス信号ＡＤ０はＨレベル状態（選択状態）になる。図示していないが、カラムアドレス信号ＡＤ１はＬレベルの状態（非選択状態）である。
カラムアドレス信号ＡＤ０がＨレベル（選択状態）でライト制御信号ＷＥＮがＨレベル（活性状態）になると、メモリセル電源ＶＤＤＭ０は電圧ＶＤＤ（時刻Ｔ１）から、電圧Ｖ１（時刻Ｔ２）に変化していく。電圧Ｖ１は、図１におけるＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜より少し高い電位である。図１の構成の場合、メモリセル電源ＶＤＤＭ０の電位は、メモリセル１０に流れる微小なリーク電流によって、時間の経過とともに電圧Ｖ１から低下していく。
クロック信号ＣＬＫがＨレベルからＬレベルになると、時刻Ｔ３でワード線ＷＬｘがＨレベル（活性状態）からＬレベル（非活性状態）になり、同時に、ライト制御信号ＷＥＮがＨレベル（活性状態）からＬレベル（非活性状態）に変化する。このとき、メモリセル電源ＶＤＤＭ０は、時刻Ｔ３で電圧Ｖ２より低い電位になっている。ここで、電圧Ｖ２はメモリセル１０のリテンション電圧である。よって、時刻Ｔ１から時刻Ｔ３の期間でライト制御信号ＷＥＮが活性状態となる場合には、メモリセル電源ＶＤＤＭ０の電位がメモリセル１０のリテンション電圧Ｖ２より低くなってしまい、その結果、メモリセルデータの破壊が発生する。
そこで、図６に示すように、時刻Ｔ１から時刻Ｔ４の期間でライト制御信号ＷＥＮが活性状態となるようにライト制御信号ＷＥＮのタイミングを設定する。本実施形態の半導体記憶装置の場合、クロック信号ＣＬＫに同期してライト制御信号ＷＥＮの活性状態の期間が設定されるため、クロック信号ＣＬＫのＨレベル期間を短くすることでライト制御信号ＷＥＮの活性状態の期間を変更することが可能である。
時刻Ｔ１から時刻Ｔ４の期間でライト制御信号ＷＥＮが活性状態となるよう、クロック信号ＣＬＫのＨレベル期間を設定すると、メモリセル電源ＶＤＤＭ０の電位はリテンション電圧Ｖ２以下にならない。よって、メモリセル１０のデータ破壊が発生しない半導体記憶装置が可能となる。
以上のとおり、半導体記憶装置に入力されるクロック信号ＣＬＫのＨレベル期間に上限を持たせることで、メモリセル電源がメモリセル１０のリーク電流によってメモリセル１０のリテンション電圧以下にならないように、クロック信号ＣＬＫに同期したライト制御信号ＷＥＮのタイミングを設定する必要がある。
本実施形態では、半導体記憶装置に入力されるクロック信号ＣＬＫがＨレベルの時にワード線が活性化する場合を例に説明したが、半導体記憶装置に入力されるクロック信号ＣＬＫがＬレベルの時にワード線が活性化するような半導体記憶装置の場合には、半導体記憶装置に入力されるクロック信号ＣＬＫのＬレベル期間に上限を持たせればよい。
〈第３のタイミングチャート〉
図７は、図１の半導体記憶装置の更に他の動作を説明するためのタイミングチャートである。図７において、メモリセル記憶ノードＮ１，Ｎ２は、具体的には、メモリセル１０を構成するアクセストランジスタＡ１，Ａ２のそれぞれのソース端子の状態を示す。
図７に示すタイミングチャートも、ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１中の左上のメモリセル）に対して書き込みを行う場合の動作を示している。
半導体記憶装置は、時刻Ｔ１でワード線ＷＬｘがＨレベル（活性状態）になり、同時に、ライト制御信号ＷＥＮもＨレベル（活性状態）になる。図７に図示していないが、カラムアドレス信号ＡＤ０はＨレベル状態（選択状態）、カラムアドレス信号ＡＤ１はＬレベルの状態（非選択状態）である。
カラムアドレス信号ＡＤ０がＨレベル（選択状態）でライト制御信号ＷＥＮがＨレベル（活性状態）になると、メモリセル電源ＶＤＤＭ０は電圧ＶＤＤ（時刻Ｔ１）から、電圧Ｖ１（時刻Ｔ２）に変化していく。電圧Ｖ１は、図１におけるＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜より少し高い電位である。
ライト動作前に、書き込み対象のメモリセル１０のアクセストランジスタＡ１のソース端子側にＨレベル、アクセストランジスタＡ２のソース端子側にＬレベルが記憶保持されていたとし、ライト動作時にビット線ＢＬ０側がＨレベルからＬレベルになるとする。
時刻Ｔ２付近で、メモリセル１０の書き換えが発生する。この場合、ビット線ＢＬ０側がＬレベルであるため、書き込み対象のメモリセル１０のアクセストランジスタＡ１のソース端子側は、ＨレベルからＬレベル側に電位が変化する。アクセストランジスタＡ１のソース端子は、ロードトランジスタＬ２とドライブトランジスタＤ２とで構成したインバータの入力である。よって、アクセストランジスタＡ１のソース端子の電位が、このインバータのスイッチング電圧を越えると、メモリセル１０のデータが反転してデータの書き換えが完了する。このとき、書き込み対象のメモリセル１０のアクセストランジスタＡ１のソース端子側が０Ｖ、アクセストランジスタＡ２のソース端子側が電圧Ｖ１になっている。
実際には、メモリセル１０の微小なリーク電流によってメモリセル電源ＶＤＤＭ０は電圧Ｖ１から低下するが、説明を簡単にするため、メモリセル１０のリーク電流は流れないとする。
時刻Ｔ３で、ライト制御信号ＷＥＮはＬレベル（非活性状態）になり、メモリセル電源ＶＤＤＭ０の電位は、電圧Ｖ１から電源ＶＤＤレベルに復帰する（時刻Ｔ４）。これに合わせて、メモリセル記憶ノードＮ１，Ｎ２である、アクセストランジスタＡ２のソース端子側の電位も、電圧Ｖ１から電源ＶＤＤレベルに復帰する（時刻Ｔ４）。その後、時刻Ｔ５でワード線ＷＬｘがＬレベル（非活性状態）となり、ライト動作は完了する。
以上のとおり、図７に示したワード線ＷＬｘとライト制御信号ＷＥＮのタイミングで、図１の半導体記憶装置を動作させれば、正常なライト動作が実施できる。
これに対し、ライト制御信号ＷＥＮが活性状態から非活性状態に変化するタイミングの前に、ワード線ＷＬｘが活性状態から非活性状態に変化するように構成されていると、ワード線ＷＬｘがＬレベル（非活性状態）になった時点で、メモリセル電源ＶＤＤＭ０は電圧Ｖ１であり、｜Ｖｔｐ｜近傍の電位であるため、メモリセル１０を構成するフリップフロップ（２つのインバータ）の電源（ロードトランジスタのソース端子とドライブトランジスタのソース端子間の電位差）が極めて低く、フリップフロップ（メモリセル）のノイズ耐性（ノイズマージン）が悪化する。このため、ワード線ＷＬｘがＨレベルからＬレベルに変化した際のカップリングノイズ（具体的には、アクセストランジスタのゲート端子とソース端子間の容量で生じるノイズや、ワード線とメモリセル記憶ノードＮ１，Ｎ２間の配線容量で生じるノイズ等）の影響により、フリップフロップ（メモリセル）の記憶データは簡単に反転してしまう。
ところが、図７のタイミングチャートによれば、ライト動作時に、メモリセル電源を電源ＶＤＤよりも低い電位に制御してメモリセル１０の書き込み特性を改善する半導体記憶装置において、ワード線ＷＬｘが活性状態から非活性状態に変化するタイミングの前に、ライト制御信号ＷＥＮが活性状態から非活性状態に変化するように構成されている。言い換えれば、ワード線ＷＬｘが活性状態から非活性状態に変化するタイミングの前に、メモリセル電源が電源ＶＤＤレベルになるように構成されている。これにより、ライト動作時にメモリセル電源を低下させる構成の半導体記憶装置において、正常なライト動作を実現することが可能である。
図８は、本実施形態の半導体記憶装置における、ワード線制御信号を生成し、かつメモリセル電源を制御する制御回路の具体的な構成の一例を示した回路図である。図８の制御回路は、インバータ回路ＩＮＶ３〜５と、ＮＡＮＤ回路ＮＡＮＤ２，３と、ＮＯＲ回路ＮＯＲ１と、バッファ回路ＢＵＦ２とを備える。ＡＤｘはロウアドレス信号、ＷＬｘはワード線、ＣＬＫは半導体記憶装置に入力されるクロック信号、ＷＲＩＴＥはライト判定信号、ＷＥＮはライト制御信号を示す。
クロック信号ＣＬＫは、ＮＯＲ回路ＮＯＲ１とＮＡＮＤ回路ＮＡＮＤ２にそれぞれ入力されている。ＮＡＮＤ回路ＮＡＮＤ２にはクロック信号ＣＬＫとライト判定信号ＷＲＩＴＥとが入力され、その出力がインバータ回路ＩＮＶ３に入力される。インバータ回路ＩＮＶ３の出力がライト制御信号ＷＥＮとなる。
一方、クロック信号ＣＬＫとライト制御信号ＷＥＮとがＮＯＲ回路ＮＯＲ１に入力され、その出力がインバータ回路ＩＮＶ４に入力される。インバータ回路ＩＮＶ４の出力がバッファ回路ＢＵＦ２に入力され、バッファ回路ＢＵＦ２の出力信号とロウアドレス信号ＡＤｘとがＮＡＮＤ回路ＮＡＮＤ３に入力される。ＮＡＮＤ回路ＮＡＮＤ３の出力はインバータ回路ＩＮＶ５に入力され、インバータ回路ＩＮＶ５の出力をワード線ＷＬｘとして出力する。
ここで、ライト判定信号ＷＲＩＴＥは、半導体記憶装置に入力されるクロック信号ＣＬＫに同期した信号で、ライト動作時にクロック信号ＣＬＫのＨ期間と同等の時間だけ活性状態（Ｈレベル）となる信号である。また、ロウアドレス信号ＡＤｘは、クロック信号ＣＬＫのＨレベルの期間、電位が変化しないように構成され、この場合、クロック信号ＣＬＫのＨレベルの期間、ロウアドレス信号ＡＤｘはＨレベル状態（選択状態）である。また、バッファ回路ＢＵＦ２は、インバータ回路を偶数段接続して構成した回路で、バッファ回路ＢＵＦ２に入力した信号を一定時間遅延させて出力する回路である。
まず、クロック信号ＣＬＫがＬベルの時、ＮＡＮＤ回路ＮＡＮＤ２はライト判定信号ＷＲＩＴＥの状態によらずＨレベルを出力する。よって、インバータ回路ＩＮＶ３の出力であるライト制御信号ＷＥＮはＬレベル（非活性状態）となる。クロック信号ＣＬＫがＬレベル、ライト制御信号ＷＥＮもＬレベルであるので、ＮＯＲ回路ＮＯＲ１の出力はＨレベル、インバータ回路ＩＮＶ４の出力がＬレベル、更に、ＢＵＦ２の出力もＬレベルである。よって、ＮＡＮＤ回路ＮＡＮＤ３はロウアドレス信号ＡＤｘの状態によらずＨレベルを出力する。よって、インバータ回路ＩＮＶ５の出力であるワード線ＷＬｘはＬレベル（非活性状態）である。また、図１を参照すると、ライト制御信号ＷＥＮがＬレベルであるので、ＮＡＮＤ回路ＮＡＮＤ１はカラムアドレス信号ＡＤ０の状態によらずＨレベルを出力し、インバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフとなり、メモリセル電源ＶＤＤＭ０は電源ＶＤＤレベルを出力する。
次に、クロック信号ＣＬＫがＨレベルになると、ＮＯＲ回路ＮＯＲ１は、ライト制御信号ＷＥＮの入力によらず出力がＬレベルになる。よって、インバータ回路ＩＮＶ４の出力がＨレベルに、更に、バッファ回路ＢＵＦ２の出力がＨレベルになる。ロウアドレス信号ＡＤｘはＨレベルとなっているので、ＮＡＮＤ回路ＮＡＮＤ３の出力がＬレベルになる、よって、インバータ回路ＩＮＶ５の出力であるワード線ＷＬｘがＨレベル（活性状態）となる。また、ライト動作時、クロック信号ＣＬＫがＨレベルになると、ライト判定信号ＷＲＩＴＥはＨレベルになっているので、ＮＡＮＤ回路ＮＡＮＤ２に出力はＬレベルに、よって、インバータ回路ＩＮＶ３の出力であるライト制御信号ＷＥＮはＨレベル（活性状態）になる。再び図１を参照すると、カラムアドレス信号ＡＤ０がＨレベルとなっているので、ＮＡＮＤ回路ＮＡＮＤ１の出力がＬレベルに、インバータ回路ＩＮＶ１の出力がＨレベルになる。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｐ型ＭＯＳトランジスタＭＰ２がオンし、メモリセル電源ＶＤＤＭ０は電源ＶＤＤレベルから低下していく。一定時間経過後、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値｜Ｖｔｐ｜に電位が変化する。
次に、クロック信号ＣＬＫがＨからＬレベルに変化すると、ＮＡＮＤ回路ＮＡＮＤ２はライト判定信号ＷＲＩＴＥの状態によらずＨレベルに変化する。よって、インバータ回路ＩＮＶ３の出力であるライト制御信号ＷＥＮはＬレベル（非活性状態）に変化する。クロック信号ＣＬＫがＬレベル、ライト制御信号ＷＥＮもＬレベルであるので、ＮＯＲ回路ＮＯＲ１の出力はＨレベル、インバータ回路ＩＮＶ４の出力がＬレベル、更に、バッファ回路ＢＵＦ２の出力がＬレベルに変化する。よって、ＮＡＮＤ回路ＮＡＮＤ３はロウアドレス信号ＡＤｘの状態によらずＨレベルを出力し、インバータ回路ＩＮＶ５の出力であるワード線ＷＬｘはＬレベル（非活性状態）に変化する。また、再び図１を参照すると、ライト制御信号ＷＥＮがＬレベルに変化したため、ＮＡＮＤ回路ＮＡＮＤ１はカラムアドレス信号ＡＤ０の状態によらずＨレベルに変化し、インバータ回路ＩＮＶ１の出力はＬレベルに変化する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフに変化し、メモリセル電源ＶＤＤＭ０は｜Ｖｔｐ｜レベルから電源ＶＤＤレベルに復帰する。
ワード線とメモリセル電源を生成する制御回路の具体的な構成の一例の動作は、以上のとおりである。
ライト動作時にメモリセル電源を低下させる構成の半導体記憶装置において正常なライト動作を実現するためには、ワード線が活性状態から非活性状態に変化するタイミングの前に、ライト制御信号で制御されるメモリセル電源が電源ＶＤＤレベルに復帰していればよいことは、図７で説明したとおりである。
図１及び図８の構成では、クロック信号ＣＬＫがＨからＬレベルになると、ワード線がＨ（活性状態）からＬレベル（非活性状態）に変化し、同時に、メモリセル電源が｜Ｖｔｐ｜レベルから電源ＶＤＤレベルに復帰する。
論理回路を１段通過する遅延時間はほぼ等しいので、図１及び図８の構成において、ワード線が活性状態から非活性状態に変化するタイミングの前に、ライト制御信号で制御されるメモリセル電源を電源ＶＤＤレベルに復帰させるには、クロック信号ＣＬＫの初段入力からメモリセル電源ＶＤＤＭ０を電源ＶＤＤレベルに変化させるために必要な論理段数が、クロック信号ＣＬＫの初段入力からワード線ＷＬｘをＬレベル（非活性状態）に制御するために必要な論理段数より少なく構成されていればよい。
図１及び図８の場合、クロック信号ＣＬＫの初段入力からメモリセル電源ＶＤＤＭ０を電源ＶＤＤレベルに変化させるために必要な論理段数は５段で、クロック信号ＣＬＫからの具体的な経路は、ＮＡＮＤ回路ＮＡＮＤ２、インバータ回路ＩＮＶ３、ＮＡＮＤ回路ＮＡＮＤ１、インバータ回路ＩＮＶ１、Ｐ型ＭＯＳトランジスタＭＰ１である。
これに対して、クロック信号ＣＬＫの初段入力からワード線ＷＬｘをＬレベル（非活性状態）に制御するために必要な論理段数は８段で、クロック信号ＣＬＫからの具体的な経路は、ＮＡＮＤ回路ＮＡＮＤ２、インバータ回路ＩＮＶ３、ＮＯＲ回路ＮＯＲ１、インバータ回路ＩＮＶ４、バッファ回路ＢＵＦ２、ＮＡＮＤ回路ＮＡＮＤ３、インバータ回路ＩＮＶ５である。バッファ回路ＢＵＦ２はインバータ回路２個で計算している。
以上に説明した構成であれば、ライト動作時に、メモリセル電源を電源ＶＤＤよりも低い電位に制御してメモリセル１０の書き込み特性を改善する半導体記憶装置において、ワード線が活性状態から非活性状態に変化するタイミングの前に、メモリセル電源が電源ＶＤＤレベルになるように構成できるため、正常なライト動作を実施することが可能となる。
なお、本実施形態では、メモリセル１０がシングルポートの場合を例として説明したが、複数ポートのメモリセルであっても、同等の動作や効果を有する。
一般的な半導体記憶装置では、複数のメモリセル１０を有して構成されるメモリセルアレイ領域と隣り合う位置にビット線をＨレベル（電源ＶＤＤレベル）にプリチャージするためのビット線プリチャージ回路１５がレイアウト配置される。ビット線プリチャージ回路１５はビット線をＨレベル（電源ＶＤＤレベル）にプリチャージする動作を実施する必要があるため、電源ＶＤＤと各ビット線との間に挿入したＰ型ＭＯＳトランジスタＭＰ３〜５で構成される。メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２もそれぞれＰ型ＭＯＳトランジスタで構成されている。よって、ビット線プリチャージ回路１５をレイアウトするための基板領域（Ｎウェル領域）と同一の基板領域内に、メモリセル電源回路２０を構成する両Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２をレイアウト配置すれば、ビット線プリチャージ回路１５を構成するＰ型ＭＯＳトランジスタＭＰ３〜５と、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１，ＭＰ２とを別々の基板領域にレイアウト配置する場合と比較して、半導体記憶装置を小面積にレイアウトすることが可能である。
《実施形態２》
図９は、本発明の実施形態２に係る半導体記憶装置の構成図である。図９に示す半導体記憶装置は、実施形態１の図１の構成に対して、メモリセル電源回路２１を構成するＭＯＳトランジスタの構成が異なるだけである。具体的には、Ｐ型ＭＯＳトランジスタＭＰ２と接地電源との間に、Ｎ型ＭＯＳトランジスタＭＮ２が追加されている。更に、Ｐ型ＭＯＳトランジスタＭＰ２のゲート端子がＮ型ＭＯＳトランジスタＭＮ２のドレイン端子に接続され、Ｎ型ＭＯＳトランジスタＭＮ２のゲート端子には、Ｐ型ＭＯＳトランジスタＭＰ１のゲート端子に入力する信号と同じ信号が入力されている。
ライト動作時以外は、ライト制御信号ＷＥＮはＬレベル（非活性状態）である。よって、カラムアドレス信号ＡＤ０，ＡＤ１の状態によらず、ＮＡＮＤ回路ＮＡＮＤ１はＨレベルを出力し、ＮＡＮＤ回路ＮＡＮＤ１の出力を入力とするインバータ回路ＩＮＶ１はＬレベルを出力する。よって、メモリセル電源回路２１を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｎ型ＭＯＳトランジスタＭＮ２がオフするので、全てのメモリセル電源ＶＤＤＭ０，ＶＤＤＭ１は電源ＶＤＤレベルを出力する。
ライト動作時、ワード線が活性状態になる時に、ライト制御信号ＷＥＮはＨレベル（活性状態）になる。このとき、カラムアドレス信号ＡＤ０，ＡＤ１は、いずれかがＨレベルとなっている。ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図９の左上のメモリセル）に対して書き込みを行う場合を例にすると、カラムアドレス信号ＡＤ０がＨレベル、ＡＤ１がＬレベルである。
よって、カラムアドレス信号ＡＤ０を入力とするＮＡＮＤ回路ＮＡＮＤ１はＬレベルを出力し、次段のインバータ回路ＩＮＶ１はＨレベルを出力する。メモリセル電源回路２１のＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｎ型ＭＯＳトランジスタＭＮ２がオンするので、メモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、Ｐ型ＭＯＳトランジスタＭＰ２はオフする。Ｐ型ＭＯＳトランジスタＭＰ１がオフ、更に、Ｐ型ＭＯＳトランジスタＭＰ２もオフするので、メモリセル電源回路２１を流れる電流はなくなる。
これに対して、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１は、カラムアドレス信号ＡＤ１がＬレベルであるため、電源ＶＤＤレベルを出力している。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源は、電源ＶＤＤレベルから低下させる必要はない。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源を電源ＶＤＤレベルから低下させても問題はない。しかし、この場合、メモリセル電源に不要な充放電電流が発生する。よって、上記構成のように、カラムアドレス信号に基づく信号によって、メモリセル電源を電源ＶＤＤレベルに固定するように制御しておくべきである。
以上に説明したとおり、本実施形態の図９の半導体記憶装置は、実施形態１の図１と同等の動作を行う。よって、実施形態１と同等の効果を有する。しかも、本実施形態のメモリセル電源回路２１は、１つの信号（カラムアドレス信号とライト制御信号の論理積）だけで制御できる。よって、半導体記憶装置をレイアウトする時に信号配線本数が削減でき、レイアウト設計の自由度が上がるため、半導体記憶装置の小面積化が可能である。
なお、本実施形態では、メモリセル電源回路２１を構成するＰ型ＭＯＳトランジスタＭＰ２のゲート端子にＮ型ＭＯＳトランジスタＭＮ２のドレイン端子を接続した構成であったが、Ｐ型ＭＯＳトランジスタＭＰ２のゲート端子に接地電源を接続した構成であっても、同等の動作や効果を有する。
《実施形態３》
図１０は、本発明の実施形態３に係る半導体記憶装置の構成図である。図１０に示す半導体記憶装置は、実施形態１の図１の構成に対して、メモリセル電源回路２０の制御が異なるだけである。具体的には、全てのメモリセル電源回路２０のＰ型ＭＯＳトランジスタＭＰ１のゲート端子にライト制御信号ＷＥＮが接続されている点である。
ライト動作時以外は、ライト制御信号ＷＥＮはＬレベル（非活性状態）である。よって、カラムアドレス信号ＡＤ０，ＡＤ１の状態によらず、ＮＡＮＤ回路ＮＡＮＤ１はＨレベルを出力する。よって、メモリセル電源回路２０を構成するＰ型ＭＯＳトランジスタＭＰ１がオン、Ｐ型ＭＯＳトランジスタＭＰ２がオフするので、全てのメモリセル電源ＶＤＤＭ０，ＶＤＤＭ１は電源ＶＤＤレベルを出力する。
ライト動作時、ワード線が活性状態になる時に、ライト制御信号ＷＥＮはＨレベル（活性状態）になる。このとき、カラムアドレス信号ＡＤ０，ＡＤ１は、いずれかがＨレベルとなっている。ワード線ＷＬｘとビット線ＢＬ０，／ＢＬ０とに接続したメモリセル１０（図１０の左上のメモリセル）に対して書き込みを行う場合を例にすると、カラムアドレス信号ＡＤ０がＨレベル、ＡＤ１がＬレベルである。
よって、カラムアドレス信号ＡＤ０を入力とするＮＡＮＤ回路ＮＡＮＤ１はＬレベルを出力する。メモリセル電源回路２０のＰ型ＭＯＳトランジスタＭＰ１がオフ、Ｐ型ＭＯＳトランジスタＭＰ２がオンするので、メモリセル電源ＶＤＤＭ０の電位は、電源ＶＤＤレベルからＰ型ＭＯＳトランジスタＭＰ２のしきい値電圧の絶対値である｜Ｖｔｐ｜に低下していく。メモリセル電源ＶＤＤＭ０の電位が｜Ｖｔｐ｜になると、Ｐ型ＭＯＳトランジスタＭＰ２はオフする。Ｐ型ＭＯＳトランジスタＭＰ１がオフ、更に、Ｐ型ＭＯＳトランジスタＭＰ２もオフするので、メモリセル電源回路２０を流れる電流はなくなる。
これに対して、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１は、ライト制御信号ＷＥＮがＨレベルとなり、Ｐ型ＭＯＳトランジスタＭＰ１がオフする直前の電位である電源ＶＤＤレベルで、ハイインピーダンス状態である。実施形態１では、メモリセル電源ＶＤＤＭ１は、ローインピーダンス状態の電源ＶＤＤレベルであるが、動作的には実施形態１と同等である。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源は、電源ＶＤＤレベルから低下させる必要はない。書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源を電源ＶＤＤレベルから低下させても問題はない。しかし、この場合、メモリセル電源に不要な充放電電流が発生する。よって、上記構成のように、メモリセル電源を電源ＶＤＤレベルと同等になるように制御しておくべきである。
以上に説明したとおり、本実施形態の図１０の半導体記憶装置は、実施形態１の図１と同等の動作を行う。よって、実施形態１と同等の効果を有する。
また、本実施形態の場合、ライト動作時に、書き込みを行わないビット線ＢＬ１，／ＢＬ１上に接続したメモリセル１０のメモリセル電源ＶＤＤＭ１はハイインピーダンス状態である。つまり、本実施形態の場合、書き込みを行わないビット線上に接続したメモリセル１０のメモリセル電源が遮断されている状態（ハイインピーダンス状態）であるため、不要な電力消費がなくなり、実施形態１の半導体記憶装置と比較して、低消費電力である。
更に、本実施形態の場合、実施形態１の図１におけるインバータ回路ＩＮＶ１が不要となるため、実施形態１の半導体記憶装置よりも小面積にレイアウトが可能である。
なお、実施形態２及び３においても、実施形態１における説明と同様の動作及び変形が可能であることは言うまでもない。
以上説明したように、本発明の半導体記憶装置は、ライト動作時に、メモリセル電源を低下させてメモリセルの書き込み特性を改善する際に、メモリセル電源の生成部での消費電流を抑制し、更に、メモリセル電源がメモリセルのリテンション電圧よりも低下しないため、メモリセルデータの破壊を生じさせることなく、メモリセルのデータを確実に記憶保持することができるという効果を有し、半導体記憶装置のメモリセルの書き込み特性を改善する回路として有用である。
１０ メモリセル
１５ ビット線プリチャージ回路
２０，２１ メモリセル電源回路
２５ リーク電流補償回路
３０ 電源電圧検知回路
Ａ１，Ａ２ アクセストランジスタ
ＡＤ０，ＡＤ１ カラムアドレス信号
ＡＤｘ ロウアドレス信号
ＢＬ０〜１，／ＢＬ０〜１ ビット線
ＢＵＦ１〜２ バッファ回路
ＣＬＫ クロック信号
Ｄ１，Ｄ２ ドライブトランジスタ
ＩＮＶ１〜５ インバータ回路
Ｌ１，Ｌ２ ロードトランジスタ
ＭＮ１〜２ Ｎ型ＭＯＳトランジスタ
ＭＰ１〜６ Ｐ型ＭＯＳトランジスタ
Ｎ１，Ｎ２ メモリセル記憶ノード
ＮＡＮＤ１〜３ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
ＶＤＤ 電源（第１の電源）
ＶＤＤＭ０〜１ メモリセル電源
ＷＥＮ ライト制御信号
ＷＬ０，ＷＬｘ ワード線
ＷＲＩＴＥ ライト判定信号

Claims (18)

  1. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタとで構成され、
    前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、
    前記第１のＰ型ＭＯＳトランジスタのゲート端子と前記第１のＮ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、
    前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＮ型ＭＯＳトランジスタのドレイン端子が接続されていることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタのしきい値電圧の絶対値は、前記メモリセルのロードトランジスタ及びドライブトランジスタのしきい値電圧の絶対値よりも高く設定されていることを特徴とする半導体記憶装置。
  3. 請求項１記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタの基板端子に、前記第１の電源の電位以上の電位が接続されていることを特徴とする半導体記憶装置。
  4. 請求項１記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタのチャネル長は、前記メモリセルのロードトランジスタ及びドライブトランジスタのチャネル長よりも大きいことを特徴とする半導体記憶装置。
  5. 請求項１記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタの拡散領域に注入される不純物濃度は、前記メモリセルのロードトランジスタの拡散領域に注入される不純物濃度よりも高いことを特徴とする半導体記憶装置。
  6. 請求項１記載の半導体記憶装置において、
    前記複数のビット線に接続した複数のビット線プリチャージ回路を更に有し、
    前記複数のビット線プリチャージ回路は、前記複数のメモリセルを有して構成されたメモリセルアレイ領域と隣り合う位置に配置されており、
    前記メモリセル電源回路を構成する前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとは、前記ビット線プリチャージ回路の基板領域と同一基板領域内に配置されていることを特徴とする半導体記憶装置。
  7. 請求項１記載の半導体記憶装置において、
    前記ライト制御信号は、ライト判定信号と前記ライト判定信号を遅延させた信号の反転信号との論理積で生成されることを特徴とする半導体記憶装置。
  8. 請求項１記載の半導体記憶装置において、
    前記半導体記憶装置に入力されるクロック信号の初段入力から前記メモリセル電源を前記第１の電源と同等の電位に制御するために必要な論理段数は、前記半導体記憶装置に入力されるクロック信号の初段入力からワード線を非活性状態に制御するために必要な論理段数よりも少ないことを特徴とする半導体記憶装置。
  9. 請求項１記載の半導体記憶装置において、
    前記第１のＮ型ＭＯＳトランジスタを常時オフに制御するための第１の制御信号を更に有することを特徴とする半導体記憶装置。
  10. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、
    前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、
    前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号によらずライト制御信号に基づいた制御信号が入力され、
    前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記カラム選択信号と前記ライト制御信号とに基づいた制御信号が入力されていることを特徴とする半導体記憶装置。
  11. 請求項１０記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタの基板端子に、前記第１の電源の電位以上の電位が接続されていることを特徴とする半導体記憶装置。
  12. 請求項１０記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタのチャネル長は、前記メモリセルのロードトランジスタ及びドライブトランジスタのチャネル長よりも大きいことを特徴とする半導体記憶装置。
  13. 請求項１０記載の半導体記憶装置において、
    前記ライト制御信号は、ライト判定信号と前記ライト判定信号を遅延させた信号の反転信号との論理積で生成されることを特徴とする半導体記憶装置。
  14. 請求項１０記載の半導体記憶装置において、
    前記半導体記憶装置に入力されるクロック信号の初段入力から前記メモリセル電源を前記第１の電源と同等の電位に制御するために必要な論理段数は、前記半導体記憶装置に入力されるクロック信号の初段入力からワード線を非活性状態に制御するために必要な論理段数よりも少ないことを特徴とする半導体記憶装置。
  15. 請求項１０記載の半導体記憶装置において、
    前記第２のＰ型ＭＯＳトランジスタを常時オフに制御するための第１の制御信号を更に有することを特徴とする半導体記憶装置。
  16. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    前記メモリセル電源回路は、第１の電源と第２の電源との間に直列に接続した第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタとで構成され、
    前記第１のＰ型ＭＯＳトランジスタと前記第２のＰ型ＭＯＳトランジスタとの接点を前記メモリセル電源として出力し、
    前記第１のＰ型ＭＯＳトランジスタのゲート端子には、カラム選択信号とライト制御信号とに基づいた制御信号が入力され、
    前記第２のＰ型ＭＯＳトランジスタのゲート端子には、前記第１のＰ型ＭＯＳトランジスタのゲート端子に入力される信号の論理反転となる信号が入力されており、
    前記第２のＰ型ＭＯＳトランジスタのしきい値電圧の絶対値は、前記メモリセルのロードトランジスタ及びドライブトランジスタのしきい値電圧の絶対値よりも高く設定されていることを特徴とする半導体記憶装置。
  17. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、
    前記第１の電源と前記メモリセル電源との間に接続したＭＯＳトランジスタで構成されて、前記メモリセル電源が前記第１の電源よりも低い電位に制御されている期間中に前記メモリセル電源のリーク電流を補償するリーク電流補償回路を更に有し、
    前記リーク電流補償回路を構成するＭＯＳトランジスタのチャネル長は、前記メモリセルを構成するトランジスタのチャネル長と同等の大きさであることを特徴とする半導体記憶装置。
  18. 複数のワード線と、
    複数のビット線と、
    前記ワード線と前記ビット線との交点に配置された複数のメモリセルと、
    同一ビット線上に接続した複数のメモリセルに、同一のメモリセル電源を供給する複数のメモリセル電源回路とを有する半導体記憶装置であって、
    前記メモリセル電源回路は、ライト動作時に前記メモリセル電源を第１の電源よりも低い電位に制御する機能を有し、
    前記第１の電源と前記メモリセル電源との間に接続したＭＯＳトランジスタで構成されて、前記メモリセル電源が前記第１の電源よりも低い電位に制御されている期間中に前記メモリセル電源のリーク電流を補償するリーク電流補償回路と、
    前記複数のビット線に接続した複数のビット線プリチャージ回路とを更に有し、
    前記複数のビット線プリチャージ回路は、前記複数のメモリセルを有して構成されたメモリセルアレイ領域と隣り合う位置に配置されており、
    前記リーク電流補償回路を構成するＭＯＳトランジスタは、前記ビット線プリチャージ回路の基板領域と同一基板領域内に配置されていることを特徴とする半導体記憶装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104935343B (zh) * 2015-07-07 2017-10-24 中国电子科技集团公司第二十四研究所 针对运算放大器nmos输入管的电容补偿电路及模数转换器
JP6682367B2 (ja) * 2016-06-08 2020-04-15 ルネサスエレクトロニクス株式会社 マルチポートメモリ、メモリマクロおよび半導体装置
US10269414B2 (en) * 2017-05-09 2019-04-23 Arm Ltd. Bit-line sensing for correlated electron switch elements
CN110706731A (zh) * 2019-09-30 2020-01-17 杭州嘉楠耘智信息科技有限公司 漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备
JP7453135B2 (ja) * 2020-12-22 2024-03-19 ルネサスエレクトロニクス株式会社 半導体装置
US11842769B2 (en) * 2022-04-14 2023-12-12 Macronix International Co., Ltd. Memory circuit with leakage current blocking mechanism and memory device having the memory circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4330516B2 (ja) * 2004-08-04 2009-09-16 パナソニック株式会社 半導体記憶装置
JP4553185B2 (ja) 2004-09-15 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4917767B2 (ja) 2005-07-01 2012-04-18 パナソニック株式会社 半導体記憶装置
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
JP5200506B2 (ja) * 2007-11-28 2013-06-05 富士通セミコンダクター株式会社 メモリ装置
JP2009141393A (ja) * 2007-12-03 2009-06-25 Nec Electronics Corp 電圧電流変換回路、及び電圧制御発振回路
JPWO2010013449A1 (ja) 2008-08-01 2012-01-05 パナソニック株式会社 半導体記憶装置

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