JP5119489B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関する。特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルに関し、読み出し時・書き込み時における半導体記憶装置の動作マージンを改善して低電圧駆動・低消費電力化を実現する技術に関する。

モバイル機器、携帯電話などの携帯型端末装置の普及に伴い、携帯型端末装置の小型化と高性能化が要求されている。これら携帯型端末装置に搭載される大規模半導体集積回路（ＬＳＩ）は、マイクロプロセッサ、チップセット、メモリなどの機能が１チップに集積されたいわゆるＳｏＣ（System on a Chip）として提供されることが多い。特に、ＬＳＩの製造プロセスの微細化にしたがってＳｏＣに搭載されるＳＲＡＭの面積占有率が高くなり、将来はＬＳＩチップの面積の９０％以上がＳＲＡＭで占められるとの予測もある。そのため、携帯型端末装置の消費電力におけるＳＲＡＭの消費電力の割合が大きくなっており、携帯型端末装置全体の低消費電力化を図るためにＳＲＡＭの低消費電力化技術が必要不可欠となっている。
ＳＲＡＭの消費電力を抑制するために、ＳＲＡＭを１Ｖ以下の低電圧で安定的に駆動する技術が求められている。例えば、０．５Ｖ程度の低電圧でもＳＲＡＭを駆動する技術が求められている。

半導体装置における消費電力を削減する技術としてＤＶＳ（Dynamic Voltage Scaling）が知られている。ＤＶＳは、動的に半導体記憶装置の駆動周波数（ｆ）と電源電圧（Ｖｄｄ）を制御する技術である。このＤＶＳをＳｏＣのＳＲＡＭに用いれば、ＳＲＡＭの要求性能に応じて動作周波数（ｆ）及び電源電圧（Ｖｄｄ）を動的に制御し、ＳｏＣの要求性能が低い場合は動作周波数（ｆ）及び電源電圧（Ｖｄｄ）を低く設定することで動作時の消費電力を削減することができる。
ここで、電源電圧（Ｖｄｄ）を低下させるにあたり、ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）との関係を考慮しなければならない。

図１７は、従来のＳＲＡＭメモリセルの回路構成例を示す図である。図１７に示した構成例のＳＲＡＭメモリセルは、ＮチャネルＭＯＳトランジスタである駆動ＭＯＳトランジスタＮ１，Ｎ２と、ＰチャネルＭＯＳトランジスタである負荷ＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタである転送ＭＯＳトランジスタＮ３，Ｎ４、ワード線ＷＬ、ビット線ＢＬ，／ＢＬ（“／”は反転値を示す記号）、ＳＬはＳＲＡＭメモリセルの電源線、ＧＬはＳＲＡＭメモリセルの接地線、ＤＮ，／ＤＮはＳＲＡＭメモリセルのデータ保持ノード(記憶ノード)から構成されている。なお、Ｖｗはワード線ＷＬの電圧、ＶｍはＳＲＡＭメモリセルの電圧、Ｖｓｓは接地線ＧＬの接地電圧、Ｖｂ１とＶｂ２はそれぞれビット線ＢＬ，／ＢＬの電圧、Ｖｎ１とＶｎ２はそれぞれデータ保持ノードＤＮと／ＤＮの電圧である。Ｖｎ１とＶｎ２はそれぞれ“１”か“０”のいずれかであり、互いに逆となっている。

ＳＲＡＭメモリセルを低電圧で動作させる場合に、低電圧でも動作電流がとれるようにＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）を下げることが行われる。しかし、ＳＲＡＭメモリセル内のＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）を下げた場合、ノイズに対する余裕であるスタティックノイズマージンが下がり、読み出し時における動作マージンが小さくなってしまう。図１８は従来のＳＲＡＭメモリセルにおける読み出し時における動作を説明する図である。図１８（ａ）はしきい値（Ｖｔｈ）を下げない場合のＳＲＡＭメモリセルのスタティックノイズマージンである。これに対して、図１８（ｂ）は単にしきい値（Ｖｔｈ）を下げた場合のＳＲＡＭメモリセルのスタティックノイズマージンを示している。単にしきい値（Ｖｔｈ）を下げるとＳＲＡＭメモリセルのスタティックノイズマージンが小さくなることが分かる。

ＭＯＳトランジスタのしきい値（Ｖｔｈ）を下げてもＳＲＡＭメモリセルのスタティックノイズマージンを下げないようにするためには、ＳＲＡＭメモリセルの駆動ＭＯＳトランジスタＮ１，Ｎ２のコンダクタンスを、転送ＭＯＳトランジスタＮ３，Ｎ４のコンダクタンスと比較して大きくする必要がある。そのため、ワード線ＷＬのハイレベルの電圧Ｖｗよりも高い電圧Ｖｄｄ’を負荷ＭＯＳトランジスタＰ１，Ｐ２のソースに接続されるメモリ電圧Ｖｍとして印加し、駆動ＭＯＳトランジスタＮ１，Ｎ２のゲート電極に印加される電圧を転送ＭＯＳトランジスタＮ３，Ｎ４のゲート電極に印加される電圧よりも高くすればよい。図１８(ｃ)に示すようにスタティックノイズマージンも大きくなる。つまり、メモリ電圧Ｖｍは高い方が読み出し時の動作マージンが大きくなる。

従来技術において動作マージンを大きくする方法として以下の方法が知られている。
第１の方法は、メモリ電圧を低くする一方、ＳＲＡＭメモリセルの読み出し時のみ、負荷ＭＯＳトランジスタのソースに対して、ワード線のハイの電圧Ｖｗよりも高い電圧Ｖｄｄ’をかけ、読み出し時の動作マージンを大きくする方法である（特開平０９−１８５８８６号公報）。負荷ＭＯＳトランジスタＰ１，Ｐ２のソースに印加するメモリ電圧Ｖｍを高い電圧として印加し、駆動ＭＯＳトランジスタＮ１，Ｎ２のゲート電極に印加される電圧を転送ＭＯＳトランジスタＮ３，Ｎ４のゲート電極に印加される電圧よりも高くすることによりＳＲＡＭの読み出し時には駆動ＭＯＳトランジスタＮ１，Ｎ２のコンダクタンスが大きくなり、動作マージンが大きくなる。

第２の方法は、ＳＲＡＭメモリセルアレイの電源線に対して、読み出し時のみではなく書き込み動作時も含め、常にワード線のハイの電圧Ｖｗよりも高い電圧Ｖｄｄ’を負荷ＭＯＳトランジスタのソースにメモリ電圧Ｖｍとしてかけておくように構成する方法である（特開２００２−３６８１３５号公報）。読み出し時は第１の方法同様、動作マージンが大きくなる。なお、書き込み時の動作マージンに関しては、書き込み時の動作マージンは負荷ＭＯＳトランジスタのコンダクタンスと駆動ＭＯＳトランジスタのコンダクタンスの比が大きくなるほど減少するので一般にはメモリ電圧Ｖｍを高くすると書き込み時の動作マージンが小さくなってしまうが、第１の方法に比べて回路構造を簡素化して回路製作上のばらつきを小さくする回路レイアウトの工夫を行なうことにより書き込み時の動作マージンが小さくても駆動できる構成としている。ＳＲＡＭメモリセルの電極幅を工夫することによりＬＳＩの製造プロセスにおけるしきい値のばらつきを小さくすることにより、書き込み時の動作マージンが小さくなることを抑えている。

第３の方法は、メモリ電圧を昇圧制御するトランジスタを設けておき、書き込み時は低電圧で書き込みを行ない、書き込み終了後ワード線電圧がオフとなった後にメモリ電圧を所定レベルまで昇圧する方法である（特開２００１−０９３９９３号公報）。つまり、書き込み時のメモリ電圧を低くしておくことにより書き込み時の動作マージンを大きくしておく一方、書き込み終了後に昇圧することにより、非選択状態のセルの２つの記憶ノードの電圧差を大きくすることにより読み出し時の動作マージンを確保せしめる方法である。

特開平０９−１８５８８６号公報 特開２００２−３６８１３５号公報 特開２００１−０９３９９３号公報

半導体装置における消費電力を削減する手法として、ＳｏＣの要求性能に応じて動作周波数ｆ及び電源電圧Ｖｄｄを動的に制御するＤＶＳが注目されているが、ＳＲＡＭメモリセルにＤＶＳを適用する際には、単に電源電圧を下げれば良いというものではなく、ＳＲＡＭメモリセルの読み出し時の動作マージン、書き込み時の動作マージンの低下を防止しなければならない。

メモリサイクルには、非選択時、読み出し時、書き込み時の各動作モードがあるが、各動作モードのいずれにおいても消費電力を小さくするための最適制御を行なうことが好ましい。ＳＲＡＭメモリセルの動作は、メモリ電圧のオンオフタイミング、ワード線のオンオフタイミング、ビット線のオンオフタイミングなどのシーケンスにおいて、それぞれの構成要素への電圧印加の多寡により消費電力が影響される上、場合によってはＳＲＡＭメモリセルが正常に動作しなくなるおそれがあるという問題がある。

上記第１の方法では、ＳＲＡＭメモリセルのメモリ電圧Ｖｍを低くしつつ、ＳＲＡＭメモリセルの読み出し時の動作マージンの低下を避けるべく、読み出し時のみメモリ電圧を電源電圧ＶｄｄからＶｄｄ’（Ｖｄｄ’＞Ｖｄｄ）に昇圧するものであるが、電源電圧Ｖｄｄ，昇圧した電源電圧Ｖｄｄ’とも、すべてのＳＲＡＭメモリセルに対して共通に与えられている。
しかし、実際のＳＲＡＭメモリセルにはＬＳＩの製造プロセスのばらつき（しきい値電圧ばらつき）がある。すべてのＳＲＡＭメモリセルにおいて正常な動作を確保するためには、ばらつきのあるしきい値（Ｖｔｈ）に対応するため、読み出し時の昇圧電源電圧Ｖｄｄ’は高めに設定せざるを得ず、また、書き込み時のメモリ電圧Ｖｍ（電源電圧Ｖｄｄ）も高めに設定せざるを得ない。そのために低消費電力化が十分に達成されているとは言えない。

上記第２の方法では、ＳＲＡＭメモリセルの読み出し時、書き込み時のいずれにおいてもメモリ電圧Ｖｍを高めに設定しておくものである。ＳＲＡＭメモリセルの電極幅を工夫することによりＬＳＩの製造プロセスにおけるしきい値のばらつきを小さくすることにより、書き込み時の動作マージンが小さくなることを抑えている。
しかし、この第２の方法では、ＳＲＡＭメモリセルのＭＯＳトランジスタの電極幅を工夫することにより書き込み時の動作マージンが小さくなることを防止するものであり、ＭＯＳトランジスタの電極幅の工夫が前提となっており汎用性に欠ける。また、動作電源電圧自体は常に高く設定されており、低電圧駆動、低消費電力化の観点からは最適な方法であるとは言い難い。

上記第３の方法は、ＳＲＡＭメモリセルのメモリ電圧Ｖｍを低くしつつ、書き込み終了後、昇圧し、読み出し動作マージンを大きくするものである。
しかし、実際のＳＲＡＭメモリセルにはＬＳＩの製造プロセスのばらつきがある。すべてのＳＲＡＭメモリセルにおいて正常な動作を確保するためには、ばらつきのあるしきい値（Ｖｔｈ）に対応するため、書き込み時のメモリ電圧、読み出し時の昇圧したメモリ電圧とも高めに設定せざるを得ない。そのために低消費電力化が十分に達成されているとは言えない。

なお、上記第１の方法、第２の方法、第３の方法を組み合わせについて検討すると、組み合わせるには無理があることが分かる。特に、第２の方法はＬＳＩの製造プロセスにおけるしきい値のばらつきを小さくすることを一つの課題としているが、その方法は上記のように電源電圧を書き込み時も読み出し時も一定値に固定しておくことによりＳＲＡＭメモリセルの電極幅を工夫してしきい値のばらつきを抑えるものであり、電源電圧を固定することが前提の技術的思想である。第１の方法、第３の方法は電源電圧を変動させることが前提の技術的思想である。よって、第１の方法に対して第２の方法を組み合わせること、第３の方法に対して第２の方法を組み合わせることは想定できない。

上記問題点に鑑み、本発明は、読み出し・書き込み時におけるＳＲＡＭメモリセルの動作マージンを改善する方向に印加電圧を最適制御し、ＳＲＡＭメモリセルの動作下限電圧を拡大し、低電圧駆動、低消費電力化を実現した半導体記憶装置を提供することを目的とする。
また、本発明は、最適電圧制御を実現しつつ、ＳＲＡＭメモリセルを正常に動作させるため制御信号及び電圧の切り替えのタイミングを自律的に保証せしめた半導体記憶装置を提供することを目的とする。

上記目的を達成するため、本発明の請求項１に記載の半導体記憶装置は、複数のメモリセルブロックを備えた半導体記憶装置であって、各メモリセルブロックが、少なくとも１つのスタティックランダムアクセスメモリセルと、前記スタティックランダムアクセスメモリセルに接続されたビット線と、前記スタティックランダムアクセスメモリセルに接続されたワード線と、前記スタティックランダムアクセスメモリセルに接続されたメモリ電圧線と、前記ワード線に接続され、メモリセルブロック単位で前記スタティックランダムアクセスメモリセルのワード線に与えるワード線の電圧振幅を制御するワード線電圧制御回路と、前記メモリ電圧線に接続され、メモリセルブロック単位で前記スタティックランダムアクセスメモリセルのメモリ電圧線に与えるメモリ電圧印加を制御するメモリ電圧制御回路とを備えたことを特徴とする。
上記構成により、メモリセルブロックごとに、ワード線電圧制御回路とメモリ電圧制御回路を備え、メモリセルブロック単位でメモリ電圧、ワード線電圧を制御し、半導体記憶装置において低電圧駆動を実行し、低消費電力化を実現することができる。

なお、上記半導体記憶装置の各要素の電圧（ワード線電圧、メモリ電圧、プリチャージ電圧）は以下のように制御する。

上記半導体記憶装置において、電圧供給能力がＶｍａｘである電源回路と、前記電源回路から電圧供給を受け、ＤＶＳ（Dynamic
Voltage Scaling）制御により動的に調整された調整電圧値Ｖａ（Ｖａ＜Ｖｍａｘ）として出力する電圧調整回路を備え、前記ワード線電圧制御回路が、前記電源回路から受ける前記最大値Ｖｍａｘと前記電圧調整回路から受ける前記調整電圧値Ｖａとを切り替えて選択的に前記ワード線の電圧振幅を制御する回路とする。

また、上記半導体記憶装置において、電圧供給能力が最小値Ｖｍｉｎから最大値Ｖｍａｘの範囲である電源回路と、前記電源回路から電圧供給を受け、ＤＶＳ（Dynamic
Voltage Scaling）制御により動的に調整された調整電圧値Ｖａ（Ｖａ＜Ｖｍａｘ）として出力する電圧調整回路を備え、前記メモリ電圧制御回路が、前記電源回路から受ける前記最大値Ｖｍａｘと前記電圧調整回路から受ける前記調整電圧値Ｖａとを切り替えて選択的に前記メモリ電圧線に印加する選択回路である。

また、上記半導体記憶装置において、前記ビット線に接続され、前記ビット線に対するプリチャージ電圧印加を制御するビット線プリチャージ回路を備え、前記ビット線プリチャージ回路が、前記調整電圧値Ｖａを前記プリチャージ電圧として前記ビット線に印加する。
また、上記半導体装置において、前記メモリセルブロックの周辺回路に対して、前記電圧調整回路から調整電圧値Ｖａを供給して、前記周辺回路を駆動する。
また、上記半導体記憶装置において、前記スタティックランダムアクセスメモリセルのＰチャネルＭＯＳトランジスタの基板バイアス電圧を、前記メモリ電圧線の電圧と常に同じではなく、前記電源回路から受けるＶｍａｘとする。

ここで、前記電圧調整回路が、ダイナミックボルテージスケーリング機能（ＤＶＳ機能）により前記調整電圧値Ｖａを生成することが好ましい。

上記の構成要素に対する電圧制御により、電源電圧の最大値Ｖｍａｘに対して調整電圧値Ｖａを導入し（Ｖａ＜Ｖｍａｘ）、Ｖａの値をできるだけ下げるように調整した上で、メモリ電圧をＶｍａｘとＶａの間で切り替え、ワード線の電圧振幅をＶｍａｘとＶａの間で切り替え、また、ビット線プリチャージ電圧をＶａ、周辺回路電圧をＶａとし、ＳＲＡＭメモリセルの各構成要素に与える電圧をできるだけ低電圧とし、低消費電力化を図ることができる。

また、リードサイクルの選択状態において、メモリ電圧Ｖｍが最大値Ｖｍａｘであり読み出し動作マージンが大きくなり、また、ライトサイクルの選択状態において、メモリ電圧がＶａ、ワード線電圧が最大値Ｖｍａｘであり書き込み動作マージンが大きくなる。

また、プリチャージ回路を設けておくことにより、データを読み出す前にビット線に対してメモリ電圧（Ｖｍ）より小さい調整電圧値Ｖａに充電（プリチャージ）しておくことができ、消費電流を低減することができる。

次に、ＳＲＡＭメモリセルの正常な駆動を確実とするため、本発明の半導体記憶装置は、タイミング調整回路を備え、メモリサイクルにおいて各構成要素への電圧の印加を所定のシーケンスに沿って実行する。
上記シーケンスとは、上記半導体装置において、前記メモリセルブロックのメモリサイクルがリードサイクルにあるとき、前記ワード線電圧制御回路により供給される前記ワード線の電圧振幅が選択状態において前記調整電圧値Ｖａであり、前記メモリ電圧制御回路により供給される前記メモリ電圧が選択状態において前記最大値Ｖｍａｘであり、前記メモリセルブロックのメモリサイクルがライトサイクルにあるとき、前記ワード線電圧制御回路により供給される前記ワード線の電圧振幅が選択状態において前記最大値Ｖｍａｘであり、前記メモリ電圧制御回路により供給される前記メモリ電圧が前記調整電圧値Ｖａであり、前記メモリセルブロックのメモリサイクルが非選択サイクルにあるとき、前記メモリ電圧制御回路により選択される前記メモリ電圧が前記調整電圧値Ｖａとするシーケンスである。

また、上記半導体装置において、前記メモリセルブロックがタイミング調整回路を備え、前記メモリセルブロックのメモリサイクルが、前記ライトサイクルまたは前記非選択サイクルから、前記リードサイクルへ遷移した場合において、前記タイミング調整回路は、前記メモリ電圧が前記調整電圧値Ｖａから前記最大値Ｖｍａｘまで昇圧した後に、前記ワード線のワード線電圧を前記接地電圧Ｖｓｓから前記調整電圧値Ｖａに昇圧するようにシーケンス制御を行ない、前記メモリセルブロックのメモリサイクルが、前記リードサイクルまたは前記非選択サイクルから、前記ライトサイクルへ遷移した場合において、前記タイミング調整回路は、前記ワード線における前記選択状態が終了して前記ワード線電圧が前記最大値Ｖｍａｘから前記接地電圧Ｖｓｓまで降圧した後に、前記ライトサイクルを終了させるシーケンスである。

なお、上記半導体記憶装置においてライトイネーブル信号線を備え、ライトイネーブル信号がアクティブ状態において、前記メモリセルブロックをライト可能状態かつリード不可能状態とし、前記ライトサイクルにおけるシーケンス制御において、前記タイミング調整回路は、前記ワード線における前記選択状態が終了して前記ワード線電圧が前記最大値Ｖｍａｘから前記接地電圧Ｖｓｓまで降圧した後に、前記ライトイネーブル信号線を非アクティブ状態とすることにより前記ライトサイクルを終了させるシーケンス制御とすることが好ましい。

上記構成により、以下のＳＲＡＭ誤動作を確実に防止することができる。ライトサイクルまたは非選択サイクルからリードサイクルに遷移する場合、メモリ電圧Ｖｍよりもワード線電圧Ｖｗの方が高い場合、いわゆる破壊読み出しが起こり、読み出し後、フリップフロップを構成するＣＭＯＳ論理が反転してしまうというＳＲＡＭ誤動作が起こる恐れがある。本発明の半導体記憶装置によれば、上記シーケンス制御により、リードサイクルにおいて確実にメモリ電圧Ｖｍを最大値Ｖｍａｘに昇圧した後、ワード線電圧Ｖｗが接地電圧Ｖｓｓから調整電圧値Ｖａになるため、メモリ電圧が調整電圧値Ｖａの場合にはワード線電圧Ｖｗが接地電圧Ｖｓｓ（０Ｖなど）であり、メモリ電圧が最大値Ｖｍａｘの場合にワード線電圧Ｖｗが調整電圧値Ｖａとなり、ワード線電圧Ｖｗがメモリ電圧Ｖｍより高くなることがなく、いわゆる破壊読み出しが起こることはない。

また、ライトサイクルからリードサイクルへ遷移する場合においても、上記シーケンス制御により、ライトサイクルにおいて確実にワード線電圧Ｖｗを最大値Ｖｍａｘから接地電圧Ｖｓｓに降圧した後、リードサイクルに遷移させるので、ワード線電圧Ｖｗが最大値Ｖｍａｘから接地電圧Ｖｓｓに降圧する前にリードサイクルに遷移してしまい、ワード線電圧Ｖｗがメモリ電圧Ｖｍより高くなっていわゆる破壊読み出しが起こってしまう不具合が起こることはない。

本発明に係る半導体記憶装置によれば、読み出し時・書き込み時におけるＳＲＡＭメモリセルの動作マージンを改善する方向に印加電圧を最適制御し、ＳＲＡＭメモリセルの動作下限電圧を拡大し、低電圧駆動、低消費電力化を実現することができる。
また、本発明に係る半導体記憶装置によれば、最適電圧制御を実現しつつ、ＳＲＡＭメモリセルを正常に動作させるため制御信号及び電圧の切り替えのタイミングを自律的に保証せしめることができる。

以下、本発明の半導体記憶装置の実施例について、図面を参照しながら詳細に説明していく。

図１−１は本発明の実施例１にかかる半導体記憶装置の回路構成図であり、図１−２は本発明の実施例１にかかる半導体記憶装置の構成の模式図を示している。
この構成例は６４キロビット２５６行×２５６列の半導体記憶装置の構成例であるが、さらに大容量の構成も可能であることは言うまでもない。
１００はメモリセルブロック、２００はメモリセルブロックアレイ、３００は半導体記憶装置である。
メモリセルブロック１００は、ＳＲＡＭメモリセル１０と、ビット線２０と、ワード線３０と、メモリ電圧線４０と、ワード線電圧制御回路６０と、メモリ電圧制御回路５０の各要素を備えている。

メモリセルブロック１００は、複数のＳＲＡＭメモリセル１０を備えている。図１−１の回路構成例では１２８ワード×８ビット分のＳＲＡＭメモリセル１０を備えた構成となっている。なお、メモリセルブロックを構成するＳＲＡＭメモリセルは、１２８ワード×８ビットに限らず一般にｍワード×ｎビット（ｍ＞０、ｎ＞０）も可能であることは言うまでもない。図１−２は、図１−１の矢印で示した回路を簡略化して一部のＳＲＡＭメモリセル（ＭＣ）１０を示している。図３（ａ）は、ＳＲＡＭメモリセル１０の構成例を拡大して示した図である。例えば、２個の負荷ＭＯＳ、２個の駆動ＭＯＳ、２個の転送ＭＯＳによるＣＭＯＳ型のＳＲＡＭ構成となっており、フリップフロップを構成している。なお、ＳＲＡＭメモリセル１０のＰチャネルＭＯＳトランジスタの基板バイアス電圧を電源回路７０から受けるＶｍａｘとしておく。

ビット線２０は、ＳＲＡＭメモリセル１０の転送ＭＯＳのソース電極に対して接続され、各ＳＲＡＭメモリセル１０に対してデータ入出力を行なうラインである。なお、図１-１，図１−２では図示を簡略化しているが、ＳＲＡＭメモリセル１０におけるビット線の配線自体は当業者にとり明らかな事項である。

ワード線３０は、ＳＲＡＭメモリセル１０の転送ＭＯＳのゲート電極に対して接続され、入出力にかかる各ＳＲＡＭメモリセル１０を指定するラインである。なお、図１−１，図１−２では図示を簡略化しているが、ＳＲＡＭメモリセル１０におけるワード線の配線自体は当業者にとり明らかな事項である。なお、ここでは、各メモリセルブロック１００中にある各ワード線３０を「ローカルワード線」と呼ぶ場合がある。後述する「グローバルワード線」と区別する場合があるからである。

図２は、ＤＶＳ(Dynamic Voltage Scaling) 機能を備えたＳｏＣを示した図である。図２では、電源回路７０と、電圧調整回路８０を用いている。
ＤＶＳ（Dynamic Voltage Scaling）機能を備えた回路構成では、電圧供給能力がＶｍａｘである電源回路７０から電圧調整回路８０に電圧Ｖｍａｘが供給され、電圧調整回路８０は調整された調整電圧値Ｖａ（Ｖｍｉｎ＜Ｖａ＜Ｖｍａｘ）として出力する機能を備え、電圧回路７０から受けたＶｍａｘを動的に可変調整し、所定の調整電圧値Ｖａを生成してＳｏＣ内の論理部及びＳＲＡＭに供給する。従来手法ではＳＲＡＭに調整電圧Ｖａのみ供給されるが、提案手法ではＶｍａｘ及びＶａの2電源が供給される。

図３（ｂ）は、ワード線電圧制御回路６０、メモリ電圧制御回路５０の構成と供給電圧を強調して示した図である。
図３（ｂ）の構成例では、電源回路７０と、電圧調整回路８０を用いて生成された電圧Ｖａ及びＶｍａｘを、メモリ電圧制御回路５０及びワード電圧制御回路６０に供給している。

メモリ電圧制御回路５０は、電源回路７０から受ける最大値Ｖｍａｘと、電圧調整回路８０から受ける調整電圧値Ｖａとを切り替えて選択的にメモリ電圧線４０に印加する選択回路となっている。メモリ電圧制御信号Vsel_mcの論理が1のとき、ｐＭＯＳトランジスタPm2がオンし電圧Ｖａが選択され、一方Vsel_mcの論理が0のときｐＭＯＳトランジスタPm1がオンし電圧Ｖｍａｘが選択される。メモリサイクルにおいてクロックに従いメモリ電圧制御信号Vsel_mcの論理が切り替わり、リードサイクル全期間にわたりVsel_mcの論理が0となりＶｍａｘが選択され、ライトサイクル全期間にわたりVsel_mcの論理が１となりＶａが選択される。

ワード線電圧制御回路６０は、電源回路７０から受ける最大値Ｖｍａｘと、電圧調整回路８０から受ける調整電圧値Ｖａとを切り替えて選択的にワード線３０の電圧振幅を制御する回路となっている。ワード線電圧制御信号Vsel_wlの論理が1のとき、ｐＭＯＳトランジスタPw2がオンし電圧Ｖａが選択され、一方Vsel_wlの論理が0のときｐＭＯＳトランジスタPw1がオンし電圧Ｖｍａｘが選択される。メモリサイクルにおいてはクロックに従いワード線電圧制御信号Vsel_wlの論理が切り替わり、リードサイクルではVsel_mcの論理が1となりＶａが選択され、ライトサイクルではVsel_mcの論理が0となりＶｍａｘが選択される。
なお、非選択サイクルにおいては、ワード線３０の電圧は接地電圧Vssであるため、ワード線３０の電圧振幅はVaまたはＶｍａｘのどちらでもよい。

なお、実際にワード線３０にワード線電圧制御回路６０から電圧が印加されるタイミングは後述するタイミング調整回路３６０によるタイミング調整により以下のように調整される。リードサイクルではメモリ電圧が最大値Ｖｍａｘに昇圧が完了するまではワード線電圧は接地電圧Ｖｓｓであり、メモリ電圧が最大値Ｖｍａｘに昇圧が完了した後にワード線電圧制御回路６０の電圧Ｖａが印加され、ワード線電圧が昇圧される。ライトサイクルではメモリ電圧がＶａに降圧した後、ワード線電圧制御回路６０の電圧Ｖｍａｘが印加されて電圧が昇圧され、クロックの立下りを受け、ワード線電圧は接地電圧Ｖｓｓに降圧されることとなる。

メモリ電圧線４０は、ＳＲＡＭメモリセル１０の負荷ＭＯＳのソース電極に対して接続され、ＳＲＡＭメモリセル１０のメモリ電圧を印加するラインである。なお、図１−１，図１−２では図示を簡略化しているが、ＳＲＡＭメモリセル１０におけるメモリ電圧線の配線自体は当業者にとり明らかな事項である。

メモリ電圧制御回路５０は、メモリ電圧線４０に接続され、メモリセルブロック１００単位でメモリ電圧線４０に与えるメモリ電圧値を制御するものである。なお、図１−１，図１−２では図示を簡略化しているが、メモリ電圧線４０に対する印加電圧を制御するように構成されている。

ワード線電圧制御回路６０は、ANDゲートを介してワード線３０に接続され、ANDゲートに印加される電源電圧を制御し、メモリセルブロック１００単位で、ワード線３０に与えるワード線の電圧振幅を制御するものである。なお、図１−１，図１−２では図示を簡略化しているが、選択されたローカルワード線３０に対する電圧振幅を制御するように構成されている。

次に、メモリセルブロックアレイ２００は、メモリセルブロック１００を複数個含んだ構成となっており、図１−１の構成例では６４個含んだ構成となっている。

半導体記憶装置３００はメモリセルブロックアレイ２００に加え、以下の周辺回路を含む構成となっている。図１−１，図１−２の構成例では、これら周辺回路に対しては電圧調整回路８０から調整電圧値Ｖａを供給して駆動する構成とし、低電圧駆動を可能としている。

ビット線プリチャージ回路３１０は、ビット線２０に接続され、ビット線２０に対するプリチャージ電圧印加を制御するものである。図１−１，図１−２の構成例では、ビット線２０に対するプリチャージ回路３１０を設け、データを読み出す前にビット線２０に対してメモリ電圧（Ｖｍ）より小さい調整電圧値Ｖａに充電しておく。ビット線を調整電圧値Ｖａにプリチャージすることにより消費電流を削減する。

センスアンプ３２０は、ビット線２０を介してＳＲＡＭメモリセルから読み出した電圧値を増幅する回路である。
３３０はＸデコーダ（X decoder）、３４０はＹデコーダ（Y decoder）である。

３５０はグローバルワード線レベルシフタ（GWL level shifter）である。図４(a)はグローバルワード線レベルシフタ３５０の回路図の例である。Ｘデコーダ３３０のデコード結果を受け、選択されたグローバルワード線（GWL）３１の電圧を調整電圧値Ｖａから電源電圧の最大値Ｖｍａｘまで昇圧する。
なお、リードサイクルにおいてはＳＲＡＭメモリセルのワード線３０の電圧がＶａとなるため、グローバルワード線レベルシフタ３５０による選択されたグローバルワード線３１の電圧振幅はＶｍａｘではなくＶａであってもよい。すなわち、図４(b)に示すように、リードサイクル、ライトサイクルに応じてグローバルワード線３１の出力電圧をＶｍａｘまたはＶａに切り替えるためのセレクタを、グローバルワード線レベルシフタ３５０に付加してもよい。これにより、リードサイクルにおけるグローバルワード線レベルシフタ３５０の消費電力を削減することが可能となる。
また、非選択のメモリセルブロックが属する行においては、ワード線３０の電圧がVssとなるため、グローバルワード線３５０による選択されたグローバルワード線レベルシフタ３５０によるグローバルワード線３１の電圧振幅はＶｍａｘまたはＶａのどちらでもよい。

グローバルワード線３１は、行方向に連続する１６個のメモリセルブロック１００のワード線の共通ラインとなっている。このようにワード線３０をグローバルワード線３１を用いて階層化しておくことにより、ライトサイクルにおいて所定のワード線３０を選択的にＶｍａｘに昇圧することができ、他のワード線３０をＶｍａｘに昇圧することないため、ＳＲＡＭメモリセルのデータ破壊などの誤動作から保護することができる。

タイミング調整回路３６０は、ＳＲＡＭメモリセル１０の正常な駆動を確実とするため、メモリサイクルにおいて各構成要素への電圧の印加を所定のシーケンスに沿って実行するようにタイミングを調整する回路である。

図５は、タイミング調整回路３６０のハードウェア構成例を示した図である。図５に示すように、タイミング調整回路３６０を構成する、クロック後段などに設けられているそれぞれのＮＯＴ回路、ＯＲ回路、ＮＯＲ回路、ＮＡＮＤ回路などの組み合わせ、さらにはダミーワード線によりライトイネーブル信号（ＷＥ信号）、ワード線信号（ＷＬ）への電圧印加のタイミングが調整される。
なお、ライトイネーブル信号は、アクティブ状態において、メモリセルブロックに対する書き込みを可能状態としかつリードを不可能状態とする信号である。
ライトイネーブル信号、ワード線３０の電圧値は、図５に示すタイミング調整回路によって以下のようにシーケンス制御される。

図６は、リードサイクルのクロック立ち上がり後の各構成要素の電圧変位の流れを説明する図である。リードサイクルにおいて、クロックの立ち上がりとともにメモリ電圧制御回路５０はＶｍａｘを選択してメモリ電圧線４０に対して出力し、メモリ電圧線４０にはＶｍａｘが印加される。ワード線電圧制御回路６０は調整電圧値Ｖａを選択してワード線３０に出力するが、図６に示すように、リードサイクルでは選択されたブロックのメモリ電圧制御回路５０に対する制御信号ｖｓｅｌ＿ｍｃの電圧が接地電圧Ｖｓｓとなり、メモリ電圧制御回路５０がＶｍａｘを選択する。ｖｓｅｌ＿ｍｃの出力の一部がＮＡＮＤ回路に入力される。次に、ＮＡＮＤゲート１段の遅延時間だけ遅れて制御信号ｖｓｅｌ＿ｏｒ（制御信号ｖｓｅｌ＿ｍｃと制御信号ｖｓｅｌ＿ｗｌのＮＡＮＤ出力）の電圧がＶｍａｘに昇圧される。一方、クロックの立ち上がりを受け、ＰＣ＿ｎ信号の電圧が接地電圧Ｖｓｓから調整電圧値Ｖａに昇圧され、ビット線のプリチャージが停止する。ＰＣ＿ｎ信号の立ち上がりを受け、WLE信号の電圧が接地電圧Ｖｓｓから調整電圧値Ｖａに昇圧され、Ｘ ｄｅｃｏｄｅｒ及びＷＬ ｌｅｖｅｌ ｓｈｉｆｔｅｒによりグローバルワード線の電圧が接地電圧Ｖｓｓから調整電圧値Ｖａに昇圧される。グローバルワード線の電圧及び制御信号ｖｓｅｌ＿ｏｒの電圧がＶｍａｘまたはＶａに昇圧されることによりローカルワード線が立ち上がる。
この結果、メモリ電圧線４０のメモリ電圧ＶｍがＶｍａｘに昇圧された後に、ワード線３０のワード線電圧Ｖｗが接地電圧Ｖｓｓから調整電圧値Ｖａに昇圧される。

ここで、ライトサイクルまたは非選択サイクルからリードサイクルに遷移する場合、メモリ電圧Ｖｍよりもワード線電圧Ｖｗの方が高い場合、いわゆる破壊読み出しが起こり、読み出し後、フリップフロップを構成するＣＭＯＳ論理が反転してしまうというＳＲＡＭ誤動作が起こる恐れがある。タイミング調整回路３６０による上記シーケンス制御により、リードサイクルにおいて確実にメモリ電圧Ｖｍを最大値Ｖｍａｘに昇圧した後、ワード線電圧Ｖｗが接地電圧Ｖｓｓから調整電圧値Ｖａになるため、ワード線電圧Ｖｗがメモリ電圧Ｖｍより高くなることがなく、いわゆる破壊読み出しが起こることはない。
このようにリードサイクルのクロック立ち上がり後のシーケンス制御により、リードサイクルにおける誤動作を有効に防止することができる。また、メモリ電圧ＶｍをＶｍａｘと高電位にすることができるので、リード動作マージンを大きくすることができる。

図７は、リードサイクルのクロック立ち下がり後の各構成要素の電圧変位の流れを説明する図である。リードサイクルにおけるクロックの立ち下がりを受け、図７に示すようにダミーワード線及びＷＬＥ信号の電圧が接地電圧Ｖｓｓに降圧される。ＷＬＥ信号の立ち下がりを受け、Ｘ ｄｅｃｏｄｅｒ及びＧＷＬ ｌｅｖｅｌ ｓｈｉｆｔｅｒによりグローバルワード線の電圧が接地電圧Ｖｓｓに降圧され、ＮＡＮＤゲートによりローカルワード線の電圧が接地電圧Ｖｓｓに降圧される。
このリードサイクルのクロック立ち下がり後のシーケンス制御により、リードサイクルにおける低消費電力化に寄与することができる。

図８は、ライトサイクルのクロック立ち上がり後の各構成要素の電圧変位の流れを説明する図である。ライトサイクルにおけるクロックの立ち上がりを受け、メモリ電圧制御回路５０はＶａを選択してメモリ電圧線４０に対して出力し、メモリ電圧線４０にはＶａが印加される。ワード線電圧制御回路６０は最大値Ｖｍａｘを選択してワード線３０に出力するが、図８に示すように、ライトサイクルでは選択されたブロックに存在するワード線電圧制御回路６０に対する制御信号ｖｓｅｌ＿ｗｌの電圧が接地電圧Ｖｓｓとなるため、ワード電圧制御回路６０がＶｍａｘを選択する。ｖｓｅｌ＿ｗｌの出力の一部がＮＡＮＤ回路に入力される。次に、ＮＡＮＤゲート１段の遅延時間だけ遅れて制御信号ｖｓｅｌ＿ｏｒ（制御信号ｖｓｅｌ＿ｍｃと制御信号ｖｓｅｌ＿ｗｌのＮＡＮＤ出力）の電圧がＶｍａｘに昇圧される。一方、クロックの立ち上がりを受け、ＰＣ＿ｎ信号の電圧が接地電圧Ｖｓｓから調整電圧値Ｖａに昇圧され、ビット線のプリチャージが停止する。ＰＣ＿ｎ信号の立ち上がりを受け、ＷＬＥ信号の電圧が接地電圧Ｖｓｓから調整電圧値Ｖａに昇圧され、Ｘ ｄｅｃｏｄｅｒ及びＷＬ ｌｅｖｅｌ ｓｈｉｆｔｅｒによりＧＷＬ信号の電圧が接地電圧ＶｓｓからＶｍａｘに昇圧される。ＧＷＬ信号の電圧及び制御信号ｖｓｅｌ＿ｏｒの電圧がＶｍａｘに昇圧されることによりＬＷＬ信号が立ち上がる。このため所定のタイミング遅れてオンとなりワード線３０に印加される。また、その際、ライトイネーブル信号もオンとなる。メモリ電圧ＶｍをＶａと低電圧にすることができ、ライト動作マージンを大きくすることができる。

図９は、ライトサイクルのクロック立ち下がり後の各構成要素の電圧変位の流れを説明する図である。ライトサイクルにおけるクロックの立ち下がりを受け、図９に示すようにＤｕｍｍｙ ＷＬ信号及びＷＬＥ信号の電圧が接地電圧Ｖｓｓに降圧される。ＷＬＥ信号の立ち下がりを受け、Ｘ ｄｅｃｏｄｅｒ及びＷＬ ｌｅｖｅｌ ｓｈｉｆｔｅｒによりＧＷＬ信号の電圧が接地電圧Ｖｓｓに降圧され、ＮＡＮＤゲートによりＬＷＬ信号の電圧が接地電圧Ｖｓｓに降圧される。ライトイネーブル信号はＤｕｍｍｙ ＷＬ信号の立ち下がりを受けてＷｒｉｔｅ信号とのＡＮＤゲートにより接地電圧Ｖｓｓに降圧されるためワード線３０へのワード線電圧制御回路６０の出力オフよりも遅れてライトイネーブル信号がオフとなる。つまり、ライトサイクルにおけるシーケンス制御において、タイミング調整回路３６０は、ワード線３０における選択状態が終了してワード線電圧Ｖｗが最大値Ｖｍａｘから接地電圧Ｖｓｓまで降圧した後に、ライトイネーブル信号線を非アクティブ状態とすることによりライトサイクルを終了させるシーケンス制御とする。

このように、ライトサイクルのクロック立ち下がり後のシーケンス制御により、ライトサイクルにおいて確実にワード線電圧Ｖｗを最大値Ｖｍａｘから接地電圧Ｖｓｓに降圧した後、リードサイクルに遷移させるので、ワード線電圧Ｖｗが最大値Ｖｍａｘのままリード動作が始まってしまうという誤動作を防止することができ、ワード線電圧Ｖｗがメモリ電圧Ｖｍより高くなっていわゆる破壊読み出しが起こってしまう不具合が発生することはない。

以上のシーケンス制御により、メモリ電圧線４０、ワード電圧線３０の間の電位関係において誤動作が起こらないように昇圧、降圧することができ、調整電圧値Ｖａを下げても誤動作が生じることはなく、リード動作マージン、ライト動作マージンが小さくなって不安定になるという不具合の発生を有効に防止することができる。

図１０は、図６から図９に示したシーケンス制御をまとめ、メモリサイクルにおけるクロック、メモリ電圧、ライトイネーブル信号、ワード線３０の電圧変化のタイミングチャートである。
図１０に見るように、リードサイクルのクロック立ち上がり後において、メモリ電圧ＶｍがＶｍａｘに昇圧した後、ワード線電圧ＶｗがＶｓｓからＶａに昇圧されるようにシーケンス制御されている様子が分かる。また、リードサイクルのクロック立ち下がり後において、ワード線電圧ＶｗがＶｓｓに降圧されるようにシーケンス制御されていることが分かる。次に、ライトサイクルのクロック立ち上がり後において、メモリ電圧ＶｍがＶｍａｘからＶｓｓに降圧した後、ワード線電圧ＶｗがＶｓｓからＶｍａｘに昇圧されるようにシーケンス制御されている様子が分かる。また、ライトサイクルのクロック立ち下がり後において、ワード線電圧VwがＶｍａｘからＶｓｓに降圧された後にライトイネーブル信号がオフとなるようにシーケンス制御されている様子が分かる。

なお、図１１は、メモリサイクルのタイミングにおける各構成要素の印加電圧の関係をまとめたテーブルである。図１１にまとめたように、周辺回路の駆動電圧Ｖｄｄ、ビット線プリチャージ電圧、は調整電圧値Ｖａとして全体として低消費電力化を図るとともに、リードサイクルではメモリ電圧をＶｍａｘとしてリード動作マージンを大きくとる一方、ライトサイクルではメモリ電圧をＶａとしてライト動作マージンを大きくとることができる。非選択時はメモリ電圧を調整電圧値Ｖａとし、ワード線電圧ＶｗをＶｓｓとし、低消費電力化を図っている。

図１２（ｂ）は、本発明の半導体記憶装置における動作安定性を示す図である。いわゆるミルキーウェイプロット図と呼ばれるものであり、メモリ電圧Ｖｍと、ＳＲＡＭメモリセルを構成するｐＭＯＳしきい値とｎＭＯＳしきい値との関係から、フリップフロップの反転エラーが発生する領域を示したシミュレーション図である。図１２（ａ）は比較参照のため、従来技術の半導体装置におけるものを示した。

図の中央にある矩形（ＦＦ−ＦＳ−ＳＦ−ＳＳ）はいわゆるコーナーモデルと呼ばれるものであり、ｐＭＯＳしきい値電圧とｎＭＯＳしきい値がばらつく範囲を示している。ミルキーウェイプロット図において半導体記憶装置の正常動作が保証されるには、矩形（ＦＦ−ＦＳ−ＳＦ−ＳＳ）がリードリミットとライトリミットの間にプロットされることが必要である。従来技術の半導体記憶装置では、図１２（ａ）に示すように、１．０Ｖ、０．８Ｖでは駆動可能であるが、０．６Ｖ程度になるとｐＭＯＳ、ｎＭＯＳの動作が正常にできず、０．８Ｖ程度が動作限界であることが分かる。一方、本発明の半導体記憶装置では、図１２（ｂ）に示すように、リードサイクル時においても、ライトサイクル時においても、１．０Ｖでも駆動可能で、０．８Ｖ、０．６Ｖ、０．４Ｖ、０．２Ｖと低下して行っても誤動作することなく正常に動作することが分かる。

（実験）
次に、本願発明者は、上記した本発明の半導体記憶装置のサンプルを製作し、上記した性能が得られていることを実験により確認した。

本発明の半導体記憶装置の性能を確認するため、６４Ｋビットのテストサンプルチップを設計し、９０ｎｍＣＭＯＳプロセス技術を用いて製造した。ＳＲＡＭのサイズは３７０×８６２ｕｍ^２である。本発明のＳＲＡＭのオーバーヘッド領域はわずか５．６％であり、そのオーバーヘッドは主にワード線電圧制御回路６０とグローバルワード線レベルシフタ３５０によるものである。

図１３は、製作したテストサンプルチップにおいて、電源電圧Ｖｄｄとフェイルビット数の関係を示した図である。つまり、誤りビットの数から動作マージンの改善を評価することを目的としている。動作マージン改善の評価を得る目的であるので、クロックサイクル時間は１ｕｓ程度の速度で動作させて計測した。

従来技術のＳＲＡＭメモリセルにおけるメモリ電圧の動作下限電圧は０．５５Ｖ程度であることが分かる。つまり０．５Ｖまで下げてしまうと従来技術では誤動作が発生し始めており、０．５５Ｖが限界と言える。
一方、本発明の半導体記憶装置のテストサンプルチップによる場合、メモリ電圧を０．５Ｖとしてもまだ誤動作が発生しておらず、０．３Ｖまで低下させても誤動作が発生していない。０．２５Ｖ程度にすると一気に誤動作が発生することが分かる。つまり、本発明のＳＲＡＭメモリセルにおけるメモリ電圧の動作下限電圧は０．３Ｖ程度であることが分かる。

図１３に示した動作マージンの改善評価に見るように、本発明の半導体記憶装置によれば、従来技術の半導体記憶装置では動作下限電圧とされる電圧よりも低電圧でも誤動作を起こすことなく正常に動作することができる。試作したテストサンプルチップでは０．３Ｖの低電圧であっても正常に動作することが確認できた。
なお、従来の半導体記憶装置における動作下限電圧が０．５５Ｖ程度となる理由は、ＭＯＳのしきい値Ｖｔｈのばらつきに起因していると考えられる。一方、本発明の半導体記憶装置における動作下限電圧が０．３Ｖ程度となる理由は、半導体記憶装置中の周辺回路３００の動作下限に起因しており、ＳＲＡＭメモリセル１００自体の動作下限ではない。なぜならば、図１２（ｂ）に示したように、ＳＲＡＭメモリセルの動作は０．３Ｖ以下であっても動作可能であることが予測できるからである。

次に、図１４は、製作したサンプルチップにおいて、電源電圧値ＶｄｄとビットエラーレートＢＥＲと半導体記憶容量との関係を示した図である。
上記の図１２における本発明の半導体記憶装置と従来技術の半導体記憶装置の比較は、その記憶容量を６４ｋビットとして行なったが、図１４に示すように半導体記憶装置の記憶容量がより大容量となれば、従来技術の半導体記憶装置の動作下限はさらに高くなることが分かる。記憶容量が６４Ｍビットとなれば、従来技術の半導体記憶装置の動作下限は０．８Ｖ程度にまで高くなってしまうことが分かる。
一方、本発明の半導体記憶装置によれば、図１４に示すように、半導体記憶装置の記憶容量が６４ｋビットの場合も６４Ｍビットの場合も大差はなく、両者とも０．３Ｖ程度の低電圧で駆動することが実験において確認することができた。

図１５は、ＤＶＳにおける電力−周波数特性を示す図である。ＤＶＳを用いる場合、周波数によりメモリ電圧が調整される。図１５に示すように、本発明の半導体記憶装置の電力−周波数特性は下に凸の形となっており、従来の半導体記憶装置の電力−周波数特性に比べ、同じ周波数でも低電力出力が可能となっている。例えば、６４ｋビットの記憶容量の場合、１００ＭＨｚの周波数であれば約４３％の低電力出力が可能となることが分かる。そのため、本発明の半導体記憶装置によれば、より一層低電力化を図ることが可能であり、ＤＶＳの性能を十分に発揮できることが分かる。

実施例２は、本発明の半導体記憶装置を組み込んだ携帯型端末装置の例である。
実施例１に示した本発明の半導体記憶装置は汎用的な用途に用いることができ、多様な機器に組み込むことが可能である。図１６は一例として本発明の半導体記憶装置を携帯電話に組み込んだ構成例を示す図である。図１６では外観のみを示しているが、装置内部のＳＲＡＭメモリセルの半導体記憶装置として本発明の半導体記憶装置を組み込んだものとして提供することができる。

本発明の実施例１にかかる半導体記憶装置の回路構成図 本発明の実施例１にかかる半導体記憶装置の構成を模式的に示す図 ＤＶＳ機能を搭載したＳｏＣの構成図 本発明の実施例１にかかる半導体記憶装置のＳＲＡＭメモリセル１０の構成例を拡大して示した図 グローバルワード線レベルシフタの回路図 本発明の実施例１にかかる半導体記憶装置のタイミング調整回路３６０のハードウェア構成例を示した図 本発明の実施例１にかかる半導体記憶装置のリードサイクルのクロック立ち上がり後の各構成要素の電圧変位の流れを説明する図（その１） 本発明の実施例１にかかる半導体記憶装置のリードサイクルのクロック立ち上がり後の各構成要素の電圧変位の流れを説明する図（その２） 本発明の実施例１にかかる半導体記憶装置のライトサイクルのクロック立ち上がり後の各構成要素の電圧変位の流れを説明する図（その１） 本発明の実施例１にかかる半導体記憶装置のライトサイクルのクロック立ち上がり後の各構成要素の電圧変位の流れを説明する図（その２） 図６から図９に示したシーケンス制御をまとめたタイミングチャート メモリサイクルのタイミングにおける各構成要素の印加電圧の関係をまとめたテーブル 本発明の半導体記憶装置における動作安定性を従来の半導体記憶装置と比較しつつ示す図 製作したテストサンプルチップにおいて、電源電圧Ｖｄｄとフェイルビット数の関係を示した図 製作したサンプルチップにおいて、電源電圧値ＶｄｄとビットエラーレートＦＢＣと半導体記憶容量との関係を示した図 ＤＶＳにおける電力−周波数特性を示す図 本発明の半導体記憶装置を携帯電話に組み込んだ構成例を示す図 従来のＳＲＡＭメモリセルの回路構成例を示す図 従来のＳＲＡＭメモリセルにおける読み出し時における動作を説明する図

符号の説明

１０ ＳＲＡＭメモリセル
２０ ビット線
３０ ワード線
３１ グローバルワード線
４０ メモリ電圧線
５０ メモリ電圧制御回路
６０ ワード線電圧制御回路
７０ 電源回路
８０ 電圧調整回路
１００ メモリセルブロック
２００ メモリセルブロックアレイ
３００ 半導体記憶装置
３１０ ビット線プリチャージ回路
３２０ センスアンプ
３３０ Ｘデコーダ
３４０ Ｙデコーダ
３５０ グローバルワード線レベルシフタ
３６０ タイミング調整回路

Claims (6)

1. 複数のメモリセルブロックを備えた半導体記憶装置であって、
   各メモリセルブロックが、
   少なくとも１つのスタティックランダムアクセスメモリセルと、
   前記スタティックランダムアクセスメモリセルに接続されたビット線と、
   前記スタティックランダムアクセスメモリセルに接続されたワード線と、
   前記スタティックランダムアクセスメモリセルに接続されたメモリ電圧線と、
   前記ワード線に接続され、メモリセルブロック単位で前記スタティックランダムアクセスのワード線に与えるワード線電圧印加を制御するワード線電圧制御回路と、
   前記メモリ電圧線に接続され、メモリセルブロック単位で前記スタティックランダムアクセスメモリセルのメモリ電圧線に与えるメモリ電圧印加を制御するメモリ電圧制御回路と、
   電圧供給能力が最大値Ｖｍａｘである電源回路と、
   前記電源回路から電圧供給を受け、ＤＶＳ（Dynamic
   Voltage Scaling）制御により動的に調整された調整電圧値Ｖａ（Ｖａ＜Ｖｍａｘ）として出力する電圧調整回路と、
   前記ビット線に接続され、前記ビット線に対するプリチャージ電圧印加を制御するビット線プリチャージ回路と、
   を備え、
   前記ワード線電圧制御回路が、前記電源回路から受ける前記最大値Ｖｍａｘと前記電圧調整回路から受ける前記調整電圧値Ｖａとを切り替えて選択的に前記ワード線の電圧振幅を制御する回路であり、
   前記メモリ電圧制御回路が、前記電源回路から受ける前記最大値Ｖｍａｘと前記電圧調整回路から受ける前記調整電圧値Ｖａとを切り替えて選択的に前記メモリ電圧線に印加する選択回路であり、
   前記ビット線プリチャージ回路が、前記調整電圧値Ｖａを前記プリチャージ電圧として前記ビット線に印加する回路であり、
   前記メモリセルブロックの周辺回路に対して、前記電圧調整回路から調整電圧値Ｖａを供給して、前記周辺回路を駆動するものであり、
   前記スタティックランダムアクセスメモリセルのＰチャネルＭＯＳトランジスタの基板バイアス電圧を、前記メモリ電圧線の電圧と常に同じではなく、前記電源回路から受けるＶｍａｘとした、
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルブロックのメモリサイクルがリードサイクルにあるとき、
   前記ワード線電圧制御回路により供給される前記ワード線の電圧振幅が選択状態において前記調整電圧値Ｖａであり、前記メモリ電圧制御回路により供給される前記メモリ電圧が選択状態において前記最大値Ｖｍａｘであり、
   前記メモリセルブロックのメモリサイクルがライトサイクルにあるとき、
   前記ワード線電圧制御回路により供給される前記ワード線の電圧振幅が選択状態において前記最大値Ｖｍａｘであり、前記メモリ電圧制御回路により供給される前記メモリ電圧が前記調整電圧値Ｖａであり、
   前記メモリセルブロックのメモリサイクルが非選択サイクルにあるとき、
   前記メモリ電圧制御回路により選択される前記メモリ電圧が前記調整電圧値Ｖａであることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルブロックがタイミング調整回路を備え、
   前記メモリセルブロックのメモリサイクルが、前記ライトサイクルまたは前記非選択サイクルから、前記リードサイクルへ遷移した場合において、
   前記タイミング調整回路は、前記メモリ電圧が前記調整電圧値Ｖａから前記最大値Ｖｍａｘまで昇圧した後に、前記ワード線のワード線電圧を前記接地電圧Ｖｓｓから前記調整電圧値Ｖａに昇圧するようにシーケンス制御を行ない、
   前記メモリセルブロックのメモリサイクルが、前記リードサイクルまたは前記非選択サイクルから、前記ライトサイクルへ遷移した場合において、
   前記タイミング調整回路は、前記ワード線における前記選択状態が終了して前記ワード線電圧が前記最大値Ｖｍａｘから前記接地電圧Ｖｓｓまで降圧した後に、前記ライトサイクルを終了させるシーケンス制御を行なう請求項２に記載の半導体記憶装置。
4. 前記ライトイネーブル信号線を備え、
   ライトイネーブル信号がアクティブ状態において、前記メモリセルブロックをライト可能状態かつリード不可能状態とし、
   前記ライトサイクルにおけるシーケンス制御において、前記タイミング調整回路は、前記ワード線における前記選択状態が終了して前記ワード線電圧が前記最大値Ｖｍａｘから前記接地電圧Ｖｓｓまで降圧した後に、前記ライトイネーブル信号線を非アクティブ状態とすることにより前記ライトサイクルを終了させるシーケンス制御とする請求項３に記載の半導体記憶装置。
5. 請求項１から４のいずれかに記載の半導体記憶装置を組み込んだ半導体装置。
6. 請求項１から４のいずれかに記載の半導体記憶装置を組み込んだ携帯型端末装置。