JPWO2010013449A1 - 半導体記憶装置 - Google Patents

Abstract

制御回路(11)は、第１の期間と第１の期間に後続する第２の期間とを含むワード線駆動期間においてワード線(WL1,WL2)のうち書き込み対象のメモリセル(MC1)に対応するワード線(WL1)にワード線駆動電圧(WD1)を供給し、第１の期間において書き込み対象のメモリセル(MC1)に含まれるロードトランジスタ(QLa,QLb)の電流能力を減少させ、第２の期間において書き込み対象のメモリセル(MC1)に含まれるロードトランジスタ(QLa,QLb)の電流能力を増加させる。

Description

この発明は、複数のメモリセルを備える半導体記憶装置に関し、さらに詳しくは、メモリセルの書き込み制御に関する。

図１７は、一般的なスタティック型ランダムアクセスメモリ（ＳＲＡＭ）のメモリセルの構成を示す。このメモリセルは、ロードトランジスタＱＰ９１，ＱＰ９２と、ドライブトランジスタＱＮ９１，ＱＮ９２と、アクセストランジスタＱＮ９３，ＱＮ９４とを備える。このメモリセルでは、ビット線対ＢＬ，／ＢＬの電位は予めハイレベルにプリチャージされており、このメモリセルにデータを書き込む場合、ワード線ＷＬを活性化させ（ワード線ＷＬの電位をローレベルからハイレベルに変化させ）、書き込みデータに応じてビット線対ＢＬ，／ＢＬのうち一方のビット線の電位をハイレベルからローレベルに変化させる。これにより、記憶ノードＤ，ＮＤの電位が互いに相補的に変化し、メモリセルにデータが書き込まれたことになる。

近年、プロセスの微細化に伴い、半導体集積回路の小面積化が急速に進んでいる。ＳＲＡＭでは、メモリセルを構成する各トランジスタのサイズの縮小化が進んでおり、トランジスタ特性のランダムばらつきが増大する傾向にある。そのため、書き込み動作マージンを確保することが困難になりつつある。一般的に、書き込み動作を容易にする（例えば、書き込み動作を素早くする）ためには、アクセストランジスタＱＮ９３に対するロードトランジスタＱＰ９１の電流能力比（ＱＰ９１／ＱＮ９３）およびアクセストランジスタＱＮ９４に対するロードトランジスタＱＰ９２の電流能力比（ＱＰ９２／ＱＮ９４）を小さくすることが回路設計上有利である。しかし、これらの電流能力比が小さくなるほど、データ保持能力（スタティックノイズマージン）が劣化してしまう。スタティックノイズマージンが十分に確保されていない場合には、ワード線を活性化させた際に、書き込み対象ではないメモリセル（活性化されたワード線に接続されたメモリセル）において記憶ノードＤ，ＮＤの電位が反転してしまう（すなわち、データが破壊されてしまう）おそれがある。また、トランジスタ特性のランダムばらつきの増大により、データ保持能力を確保することが困難になりつつある。特に、ランダムばらつきによってアクセストランジスタＱＮ９３，ＱＮ９４の閾値電圧が低くなるほど、アクセストランジスタＱＮ９３，ＱＮ９４の電流能力が大きくなるため（すなわち、電流能力比（ＱＰ９１／ＱＮ９３）および電流能力比（ＱＰ９２／ＱＮ９４）が小さくなるため）、データ保持能力の劣化が顕著になる。

以上のように、プロセスの微細化に伴い、ＳＲＡＭにおいて書き込み動作マージンおよびデータ保持能力の両方を確保することがますます困難になってきている。このような問題を解決するために、特許文献１，２などには、メモリセルの電源電圧ＶＤＤＭを制御することによって書き込み動作の安定化を図る技術が開示されている。この技術では、メモリセルにデータを書き込む際に書き込み対象のメモリセルのメモリセル電源電圧ＶＤＤＭを引き下げる。これにより、電流能力比（ＱＰ９１／ＱＮ９３）および電流能力比（ＱＰ９２／ＱＮ９４）が小さくなるため、書き込み動作マージンが向上する。

特開昭５５−６４６８６号公報 特開２００７−０１２２１４号公報

今後、微細化技術の進展によりトランジスタの縮小化がさらに進行し、トランジスタ特性のランダムばらつきがさらに増大することが予想される。そのため、書き込み動作マージンを確保するために、メモリセル電源電圧の下げ幅をさらに大きくすることが求められている。しかしながら、メモリセル電源電圧の下げ幅が大きくなるほど、書き込み対象ではないメモリセルにおいてデータ破壊が発生しやすくなるだけでなく、書き込み対象のメモリセルにおいて書き込み不良（データ再反転）が発生しやすくなってしまう。

ここで、図１８を参照して、メモリセルの書き込み不良について説明する。ここでは、書き込み対象のメモリセルにおいて、記憶ノードＤ，ＮＤの電位は、それぞれ、ローレベル（ＧＮＤ），ハイレベル（ＶＤＤ）に設定されているものとする。

時刻ｔ９１になると、ワード線ＷＬの電位がローレベルからハイレベルに変化するとともに、ビット線／ＢＬの電位がハイレベルからローレベルに変化する。また、メモリセル電源電圧ＶＤＤＭの電圧レベルは、電源電圧ＶＤＤから電源電圧ＶＤＤＬに引き下げられる。これにより、電流能力比（ＱＰ９２／ＱＮ９４）が小さくなるため、記憶ノードＮＤの電位はハイレベルからローレベルに素速く引き下げられる。一方、記憶ノードＤの電位は、アクセストランジスタＱＮ９３によって徐々に上昇するが、中間電位Ｖ９１（ワード線ＷＬの電位からアクセストランジスタＱＮ９３の閾値電圧を減算して得られる電位）までしか上昇しない。また、メモリセル電源電圧ＶＤＤＭの引き下げによってロードトランジスタＱＰ９１の電流能力が小さくなっているので、記憶ノードＤの電位をメモリセル電源電圧ＶＤＤＭ（すなわち、電源電圧ＶＤＤＬ）まで上昇させることが困難である。特に、ランダムばらつきによってロードトランジスタＱＰ９１の閾値電圧が高くなるほど、ロードトランジスタＱＰ９１の電流能力が小さくなるため、記憶ノードＤの電位を電源電圧ＶＤＤＬまで上昇させることがますます困難になる。

このように、記憶ノードＤの電位の引き上げが不十分であるため、ロードトランジスタＱＰ９２の電流能力が十分に抑制されていない（例えば、ロードトランジスタＱＰ９２が記憶ノードＮＤの電位をハイレベルに引き上げることができる能力を有している）可能性がある。このような状況下において、ロードトランジスタＱＰ９１の電流能力が非常に小さくなっている場合（例えば、記憶ノードＮＤの電位がローレベルであっても、ロードトランジスタＱＰ９１が記憶ノードＤの電位をハイレベルに引き上げることができる能力を有していない場合）、時刻ｔ９２においてワード線ＷＬの電位がハイレベルからローレベルになってアクセストランジスタＱＮ９３，ＱＮ９４がオフ状態になると、図１８のように、記憶ノードＤ，ＮＤの電位が再度反転して元の状態に戻ってしまうという書き込み不良が発生してしまう。このような書き込み不良は、ロードトランジスタＱＰ９１，ＱＰ９２の閾値電圧のランダムばらつきが非常に大きい場合（特に、ロードトランジスタＱＰ９１の閾値電圧が非常に高く、ロードトランジスタＱＰ９２の閾値電圧が非常に低い場合）や、ロードトランジスタＱＰ９１，ＱＰ９２の閾値電圧を元々高く設定している場合に発生しやすい。

以上のように、データの書き込みの際にメモリセル電源電圧を引き下げることにより、記憶ノードＮＤ（Ｄ）の電位をハイレベルからローレベルに引き下げることが容易になるが、記憶ノードＤ（ＮＤ）の電位をローレベルからハイレベルに引き上げることが困難になるため、書き込み不良が発生しやすくなってしまう。

また、トランジスタ特性のランダムばらつきの増大によって書き込み動作マージンだけでなくデータ保持能力（スタティックノイズマージン）も劣化する傾向にある。データ保持能力を改善する手法として、ワード線のハイレベル電位をメモリセル電源電圧（電圧レベルが引き下げられていないメモリセル電源電圧）よりも低くすることが有効である。しかし、ワード線のハイレベル電位が低くなるほど、書き込み対象のメモリセルの記憶ノードＤ（ＮＤ）の電位をローレベルからハイレベルに引き上げることが困難になるため、書き込み不良が発生しやすくなってしまう。

そこで、この発明は、書き込み動作マージンを確保できるとともに書き込み不良（データ再反転）の発生を抑制できる半導体記憶装置を提供することを目的とする。

この発明の１つの局面に従うと、半導体記憶装置は、ｎ組（ｎは、２以上の整数）のビット線対と、ｍ本（ｍは、２以上の整数）のワード線と、上記ｎ組のビット線対と上記ｍ本のワード線との交差部にそれぞれ配置された（ｎ×ｍ）個のメモリセルと、制御回路とを備え、上記（ｎ×ｍ）個のメモリセルの各々は、そのメモリセルに対応するビット線対のうち一方のビット線とそのメモリセルの第１の記憶ノードとの間に接続された第１のアクセストランジスタと、そのメモリセルに対応するビット線対のうち他方のビット線とそのメモリセルの第２の記憶ノードとの間に接続された第２のアクセストランジスタと、メモリセル電源電圧が与えられるそのメモリセルの電源ノードとそのメモリセルの第１および第２の記憶ノードとの間にそれぞれ接続された第１および第２のロードトランジスタと、メモリセル接地電圧が与えられるそのメモリセルの接地ノードとそのメモリセルの第１および第２の記憶ノードとの間にそれぞれ接続された第１および第２のドライブトランジスタとを含み、上記（ｎ×ｍ）個のメモリセルの各々において、上記第１および第２のアクセストランジスタのゲートは、そのメモリセルに対応するワード線に接続され、上記第１のロードトランジスタおよび上記第１のドライブトランジスタのゲートは、そのメモリセルの第２の記憶ノードに接続され、上記第２のロードトランジスタおよび上記第２のドライブトランジスタのゲートは、そのメモリセルの第１の記憶ノードに接続され、上記制御回路は、第１の期間と上記第１の期間に後続する第２の期間とを含むワード線駆動期間において上記ｍ本のワード線のうち書き込み対象のメモリセルに対応するワード線にワード線駆動電圧を供給し、上記第１の期間においてそのメモリセルに含まれる第１および第２のロードトランジスタの電流能力を減少させ、上記第２の期間においてその第１および第２のロードトランジスタの電流能力を増加させる。上記半導体記憶装置では、第１の期間において、書き込み対象のメモリセルの記憶ノードの電位を素速く引き下げることができるので、書き込み動作マージンを確保できる。また、第２の期間において、書き込み対象のメモリセルの記憶ノードの電位を引き上げることができるので、書き込み不良（データ再反転）の発生を抑制できる。

なお、上記ワード線駆動電圧は、そのワード線駆動電圧が供給されるワード線に対応するメモリセルのうち書き込み対象ではないメモリセルに与えられるメモリセル電源電圧よりも低くても良い。このように設定することにより、書き込み対象ではないメモリセルのデータ保持能力（スタティックノイズマージン）を向上させることができる。

また、上記制御回路は、上記第１および第２の期間において、上記書き込み対象のメモリセルと同一のワード線に対応する書き込み対象ではないメモリセルの各々に含まれる第１および第２のロードトランジスタの電流能力を変化させない。このように構成することにより、書き込み対象ではないメモリセルのデータ保持能力の劣化を防止できる。

なお、上記制御回路は、上記第１の期間において上記書き込み対象のメモリセルの電源ノードに与えられるメモリセル電源電圧を減少させ、上記第２の期間においてそのメモリセル電源電圧を増加させても良い。

また、上記制御回路は、上記第１の期間において上記書き込み対象のメモリセルに含まれる第１および第２のロードトランジスタの基板に与えられる基板電圧を増加させ、上記第２の期間においてその基板電圧を減少させても良い。

また、上記制御回路は、上記第１の期間において上記書き込み対象のメモリセルの接地ノードに与えられるメモリセル接地電圧を増加させ、上記第２の期間においてそのメモリセル接地電圧を減少させても良い。

この発明のもう１つの局面に従うと、半導体記憶装置は、それぞれがフリップフロップ回路を含む複数のメモリセルと、書き込み動作の開始時に上記複数のメモリセルのうち書き込み対象のメモリセルに含まれるフリップフロップ回路のデータ保持能力を弱め、上記書き込み動作の終了前の所定の期間にそのフリップフロップのデータ保持能力を強める制御回路とを備える。上記半導体記憶装置では、書き込み動作マージンを確保できるとともに、書き込み不良の発生を抑制できる。

以上のように、書き込み動作マージンを確保できるとともに、書き込み不良の発生を抑制できる。

図１は、実施形態１による半導体記憶装置の構成例を示す図である。 図２は、図１に示した制御信号生成回路の構成例を示す図である。 図３は、図２に示した制御信号生成回路の動作について説明するための図である。 図４は、図１に示したビット線選択回路，電源電圧制御回路，およびプリチャージ回路の構成例を示す図である。 図５は、図１に示した半導体記憶装置の動作について説明するための図である。 図６は、図１に示した半導体記憶装置の変形例について説明するための図である。 図７は、実施形態２による半導体記憶装置の構成例を示す図である。 図８は、図７に示した基板電圧制御回路の構成例を示す図である。 図９は、図７に示した半導体記憶装置の動作について説明するための図である。 図１０は、実施形態３による半導体記憶装置の構成例を示す図である。 図１１は、図１０に示した接地電圧制御回路の構成例を示す図である。 図１２は、図１０に示した半導体記憶装置の動作について説明するための図である。 図１３は、制御信号生成回路の変形例１について説明するための図である。 図１４は、図１３に示した制御信号生成回路の動作について説明するための図である。 図１５は、制御信号生成回路の変形例２について説明するための図である。 図１６は、図１５に示した制御信号生成回路の動作について説明するための図である。 図１７は、ＳＲＡＭメモリセルについて説明するための図である。 図１８は、図１７に示したメモリセルにおける書き込み不良について説明するための図である。

以下、この発明の実施形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（実施形態１）
図１は、実施形態１による半導体記憶装置の構成例を示す。半導体記憶装置は、カラム方向に配置されたｎ組（ｎは、２以上の整数）のビット線対と、ロウ方向に配置されたｍ本（ｍは、２以上の整数）のワード線と、ｎ組のビット線対およびｍ本のワード線の交差部にそれぞれ配置された（ｎ×ｍ）個のメモリセルと、制御回路１１とを備える。なお、図１では、ｎ＝２，ｍ＝２であり、半導体記憶装置は、２組のビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２と、２本のワード線ＷＬ１，ＷＬ２と、４個のメモリセルＭＣ１，ＭＣ２，…，ＭＣ４と、制御回路１１とを備える。

〔メモリセル〕
メモリセルＭＣ１は、アクセストランジスタＱＡａ，ＱＡｂと、ロードトランジスタＱＬａ，ＱＬｂと、ドライブトランジスタＱＤａ，ＱＤｂとを含む。アクセストランジスタＱＡａは、メモリセルＭＣ１に対応するビット線ＢＬａ１とメモリセルＭＣ１の記憶ノードＮａとの間に接続され、アクセストランジスタＱＡｂは、メモリセルＭＣ１に対応するビット線ＢＬｂ１とメモリセルＭＣ１の記憶ノードＮｂとの間に接続され、アクセストランジスタＱＡａ，ＱＡｂのゲートは、メモリセルＭＣ１に対応するワード線ＷＬ１に接続される。ロードトランジスタＱＬａ，ＱＬｂは、メモリセルＭＣ１の電源ノードＮｄ（メモリセル電源電圧ＶＤＤＭ１が与えられるノード）と記憶ノードＮａ，Ｎｂとの間にそれぞれ接続される。ドライブトランジスタＱＤａ，ＱＤｂは、メモリセルＭＣ１の接地ノードＮｓ（メモリセル接地電圧ＶＳＳＭ（例えば、接地電圧ＧＮＤ）が与えられるノード）と記憶ノードＮａ，Ｎｂとの間にそれぞれ接続される。ロードトランジスタＱＬａおよびドライブトランジスタＱＤａのゲートは、記憶ノードＮｂに接続され、ロードトランジスタＱＬｂおよびドライブトランジスタＱＤｂのゲートは、記憶ノードＮａに接続される。このように、ロードトランジスタＱＬａとドライブトランジスタＱＤａとによって１つのインバータが構成され、ロードトランジスタＱＬｂとドライブトランジスタＱＤｂとによってもう１つのインバータが構成され、それぞれのインバータの入出力端子（すなわち、記憶ノードＮａ，Ｎｂ）を接続することによってフリップフロップ回路を構成している。なお、メモリセルＭＣ２，ＭＣ３，ＭＣ４は、メモリセルＭＣ１と同様の構成を有する。

〔制御回路〕
制御回路１１は、制御信号生成回路１０１と、ビット線選択回路１０２と、電源電圧制御回路１０３−１，１０３−２と、プリチャージ回路１０４−１，１０４−２とを含む。

《制御信号生成回路》
制御信号生成回路１０１は、クロック信号ＣＬＫ，ロウアドレス入力信号ＲＡＤ，カラムアドレス入力信号ＣＡＤ，および読み出し／書き込み選択信号Ｒ／Ｗが与えられて、ワード線駆動電圧ＷＤ１，ＷＤ２，プリチャージ制御信号ＰＣＧ，書き込みイネーブル制御信号ＷＥＮ，およびカラムアドレス信号ＡＤ１，ＡＤ２を生成する。例えば、図２のように、制御信号生成回路１０１は、内部クロック生成回路ＣＫＧＥＮと、内部ワード線信号生成回路１１１と、ロウデコーダＲＤＥＣと、ＡＮＤ回路ＡＷ１，ＡＷ２と、バッファ回路ＢＰ１と、カラムデコーダＣＤＥＣと、ＡＮＤ回路ＡＥＮ１，ＡＡ１，ＡＡ２とを含む。なお、図２では、説明の簡略化のため、読み出し系の回路を省略している。

内部クロック生成回路ＣＫＧＥＮは、クロック信号ＣＬＫの立ち上がりエッジに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫのハイレベル期間の長さは一定であり、クロック信号ＣＬＫのハイレベル期間の長さに依存しない。内部ワード線信号生成回路１１１は、内部クロック信号ＩＣＬＫに基づいて内部ワード線信号ＩＷＬを生成する。内部ワード線信号ＩＷＬのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間よりも長い。例えば、内部ワード線信号生成回路１１１は、内部クロック信号ＩＣＬＫを遅延させる遅延回路ＤＬＹと、内部クロック信号ＩＣＬＫと遅延回路ＤＬＹの出力との論理和を内部ワード線信号ＩＷＬとして出力するＯＲ回路ＯＲ１とを含む。この場合、内部ワード線信号ＩＷＬのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に遅延回路ＤＬＹの遅延時間を加算して得られる期間に等しい。

ロウデコーダＲＤＥＣは、ロウアドレス入力信号ＲＡＤに応じてＡＮＤ回路ＡＷ１，ＡＷ２のいずれか１つにハイレベルの出力信号を供給する。例えば、ロウアドレス入力信号ＲＡＤがワード線ＷＬ１に対応するアドレスを示している場合、ロウデコーダＲＤＥＣは、ＡＮＤ回路ＡＷ１に出力信号を供給する。ＡＮＤ回路ＡＷ１，ＡＷ２は、それぞれ、内部ワード線信号ＩＷＬとロウデコーダＲＤＥＣの出力信号との論理積をワード線駆動電圧ＷＤ１，ＷＤ２として出力する。バッファ回路ＢＰ１は、内部ワード線信号ＩＷＬをプリチャージ制御信号ＰＣＧとして出力する。

カラムデコーダＣＤＥＣは、カラムアドレス入力信号ＣＡＤに応じて、ＡＮＤ回路ＡＡ１，ＡＡ２のいずれか１つにハイレベルの出力信号を供給する。例えば、カラムアドレス入力信号ＣＡＤがビット線対ＢＬａ１，ＢＬｂ１に対応するアドレスを示している場合、カラムデコーダＣＤＥＣは、ＡＮＤ回路ＡＡ１に出力信号を供給する。ＡＮＤ回路ＡＥＮ１は、読み出し／書き込み選択信号Ｒ／Ｗと内部クロック信号ＩＣＬＫとの論理積を書き込みイネーブル制御信号ＷＥＮとして出力する。ＡＮＤ回路ＡＡ１，ＡＡ２は、それぞれ、読み出し／書き込み選択信号Ｒ／Ｗ，内部クロック信号ＩＣＬＫ，およびカラムデコーダＣＤＥＣの出力信号の論理積をカラムアドレス信号ＡＤ１，ＡＤ２として出力する。

図３のように、ワード線駆動電圧ＷＤ１，ＷＤ２およびプリチャージ制御信号ＰＣＧのハイレベル期間は、内部ワード線信号ＩＷＬのハイレベル期間に等しく、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に等しい。すなわち、ワード線駆動電圧ＷＤ１，ＷＤ２およびプリチャージ制御信号ＰＣＧのハイレベル期間は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間よりも長くなっている。

《ビット線選択回路》
ビット線選択回路１０２は、カラムアドレス信号ＡＤ１，ＡＤ２に応答してビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２のいずれか一対を選択し、選択したビット線対の電位をデータ信号ＤＩＮａ，ＤＩＮｂに応じた電位に設定する。

例えば、図４のように、ビット線選択回路１０２は、ＡＮＤ回路ＡＳａ１，ＡＳｂ１，ＡＳａ２，ＡＳｂ２と、ｎＭＯＳトランジスタＱＳａ１，ＱＳｂ１，ＱＳａ２，ＱＳｂ２とを含む。ＡＮＤ回路ＡＳａ１（ＡＳｂ１）は、カラムアドレス信号ＡＤ１とデータ信号ＤＩＮａ（ＤＩＮｂ）との論理積を出力し、ＡＮＤ回路ＡＳａ２（ＡＳｂ２）は、カラムアドレス信号ＡＤ２とデータ信号ＤＩＮａ（ＤＩＮｂ）との論理積を出力する。ｎＭＯＳトランジスタＱＳａ１，ＱＳｂ１，ＱＳａ２，ＱＳｂ２は、それぞれ、ビット線ＢＬａ１，ＢＬｂ１，ＢＬａ２，ＢＬｂ２と接地ノードとの間に接続され、ＡＮＤ回路ＡＳａ１，ＡＳｂ１，ＡＳａ２，ＡＳｂ２の出力がゲートに与えられる。

《電源電圧制御回路》
電源電圧制御回路１０３−１，１０３−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、ビット線対ＢＬａ１，ＢＬｂ１に接続されたメモリセルＭＣ１，ＭＣ３の電源ノードＮｄおよびビット線対ＢＬａ２，ＢＬｂ２に接続されたメモリセルＭＣ２，ＭＣ４の電源ノードＮｄにメモリセル電源電圧ＶＤＤＭ１，ＶＤＤＭ２を供給する。また、電源電圧制御回路１０３−１（１０３−２）は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１（ＡＤ２）に応じて、メモリセル電源電圧ＶＤＤＭ１（ＶＤＤＭ２）の電圧レベルを電源電圧ＶＤＤおよび電源電圧ＶＤＤＬ（電源電圧ＶＤＤよりも低い電圧）のいずれか一方に設定する。

例えば、図４のように、電源電圧制御回路１０３−１，１０３−２の各々は、ＮＡＮＤ回路１３１と、インバータ１３２と、ｐＭＯＳトランジスタ１３３，１３４とを含む。ＮＡＮＤ回路１３１は、書き込みイネーブル制御信号ＷＥＮとカラムアドレス信号ＡＤ１（ＡＤ２）との否論理積を出力する。インバータ１３２は、ＮＡＮＤ回路１３１の出力を反転させる。ｐＭＯＳトランジスタ１３３は、電源電圧ＶＤＤが与えられるソースと、インバータ１３２の出力が与えられるゲートと、メモリセル電源電圧ＶＤＤＭ１（ＶＤＤＭ２）を出力するためのドレインとを有する。ｐＭＯＳトランジスタ１３４は、電源電圧ＶＤＤＬが与えられるソースと、ＮＡＮＤ回路１３１の出力が与えられるゲートと、メモリセル電源電圧ＶＤＤＭ１（ＶＤＤＭ２）を出力するためのドレインとを有する。

《プリチャージ回路》
プリチャージ回路１０４−１，１０４−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、プリチャージ制御信号ＰＣＧがローレベルである場合には、そのプリチャージ回路に対応するビット線対の電位をハイレベルにプリチャージし、プリチャージ制御信号ＰＣＧがハイレベルである場合には、ハイ・インピーダンス状態（ビット線対に影響を与えない状態）に設定される。

例えば、図４のように、プリチャージ回路１０４−１，１０４−２の各々は、イコライズトランジスタＱＰ１と、プリチャージトランジスタＱＰ２，ＱＰ３とを含む。イコライズトランジスタＱＰ１は、ビット線ＢＬａ１（ＢＬａ２）とビット線ＢＬｂ１（ＢＬｂ２）との間に接続され、プリチャージ制御信号ＰＣＧがゲートに与えられる。プリチャージトランジスタＱＰ２は、電源電圧ＶＤＤが与えられるソースと、プリチャージ制御信号ＰＣＧが与えられるゲートと、ビット線ＢＬａ１（ＢＬａ２）に接続されるドレインとを有する。プリチャージトランジスタＱＰ３は、電源電圧ＶＤＤが与えられるソースと、プリチャージ制御信号ＰＣＧが与えられるゲートと、ビット線ＢＬｂ１（ＢＬｂ２）に接続されるドレインとを有する。

〔動作〕
次に、図５を参照しつつ、図１に示した半導体記憶装置の書き込み動作について説明する。ここでは、メモリセルＭＣ１を書き込み対象とし、メモリセルＭＣ１において記憶ノードＮａ，Ｎｂは、それぞれ、ローレベル（ＶＳＳＭ），ハイレベル（ＶＤＤ）に設定されており、データ信号ＤＩＮａ，ＤＩＮｂは、それぞれ、ローレベル，ハイレベルであるものとする。

時刻ｔ０より前では、プリチャージ制御信号ＰＣＧがローレベルであるので、ビット線ＢＬａ１，ＢＬｂ１，ＢＬａ２，ＢＬｂ２の電位はハイレベルにプリチャージされる。また、書き込みイネーブル制御信号ＷＥＮ，カラムアドレス信号ＡＤ１，ＡＤ２のいずれもがローレベルであるので、メモリセル電源電圧ＶＤＤＭ１，ＶＤＤＭ２の電圧レベルは、電源電圧ＶＤＤに設定されている。

時刻ｔ０において、プリチャージ制御信号ＰＣＧがローレベルからハイレベルに変化して、プリチャージ回路１０４−１，１０４−２がハイ・インピーダンス状態になるとともに、ワード線駆動電圧ＷＤ１がローレベルからハイレベルに変化する。また、カラムアドレス信号ＡＤ１がローレベルからハイレベルに変化して、ビット線ＢＬｂ１の電位がハイレベルからローレベルに引き下げられる。さらに、書き込みイネーブル制御信号ＷＥＮがローレベルからハイレベルに変化して、メモリセル電源電圧ＶＤＤＭ１の電圧レベルが電源電圧ＶＤＤから電源電圧ＶＤＤＬに引き下げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が減少する。すなわち、アクセストランジスタＱＡａに対するロードトランジスタＱＬａの電流能力比（ＱＬａ／ＱＡａ）およびアクセストランジスタＱＡｂに対するロードトランジスタＱＬｂの電流能力比（ＱＬｂ／ＱＡｂ）が小さくなる。そのため、メモリセルＭＣ１の記憶ノードＮｂの電位は、ハイレベルからローレベルに素速く引き下げられる。一方、メモリセルＭＣ１の記憶ノードＮａの電位は、アクセストランジスタＱＡａによって徐々に上昇するが、中間電位Ｖｘ（ワード線駆動電圧ＷＤ１からアクセストランジスタＱＡａの閾値電圧を減算して得られる電位）までしか上昇しない。さらに、メモリセル電源電圧ＶＤＤＭ１の引き下げによってロードトランジスタＱＬａの電流能力が小さくなっているため、記憶ノードＮａの電位をメモリセル電源電圧ＶＤＤＭ１（すなわち、電源電圧ＶＤＤＬ）まで上昇させることができない可能性がある。特に、ランダムばらつきによってロードトランジスタＱＬａの閾値電圧が高くなっているほど、記憶ノードＮａの電位を電源電圧ＶＤＤＬまで上昇させることが困難になる。

また、カラムアドレス信号ＡＤ２はローレベルのまま維持されているので、メモリセル電源電圧ＶＤＤＭ２の電圧レベルは、電源電圧ＶＤＤのまま維持されている。そのため、ワード線ＷＬ１に接続されたメモリセルＭＣ２（書き込み対象ではないメモリセル）では、ロードトランジスタＱＬａ，ＱＬｂの電流能力は変化しない（すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）は減少しない）ので、メモリセルＭＣ２のデータ保持能力（スタティックノイズマージン）の劣化を防止できる。

次に、時刻ｔ１において、プリチャージ制御信号ＰＣＧおよびワード線駆動電圧ＷＤ１はハイレベルのまま維持されているので、アクセストランジスタＱＡａ，ＱＡｂはオン状態のまま維持されている。そのため、ビット線対ＢＬａ１，ＢＬｂ１の電位は、アクセストランジスタＱＡａ，ＱＡｂを介して記憶ノードＮａ，Ｎｂにそれぞれ伝達されている。ここで、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がハイレベルからローレベルに変化して、メモリセル電源電圧ＶＤＤＭ１の電圧レベルが電源電圧ＶＤＤＬから電源電圧ＶＤＤに引き上げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が増加する。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が大きくなる。そのため、メモリセルＭＣ１の記憶ノードＮａの電位は、ロードトランジスタＱＬａによってハイレベル（ＶＤＤ）まで素速く引き上げられる。

次に、時刻ｔ２において、プリチャージ制御信号ＰＣＧおよびワード線駆動電圧ＷＤ１がハイレベルからローレベルに変化し、メモリセルＭＣ１に対する書き込み動作が完了する。

以上のように、制御回路１１は、時刻ｔ０〜ｔ２の期間（ワード線駆動期間ＰＷ）において、書き込み対象のメモリセルに対応するワード線にワード線駆動電圧を供給する。また、制御回路１１は、時刻ｔ０〜ｔ１の期間（期間Ｐ１）において、書き込み対象のメモリセルのメモリセル電源電圧を減少させることにより、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの電流能力を減少させる。これにより、書き込み対象のメモリセルの記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに素速く引き下げることができるので、書き込み動作マージンを確保できる。

さらに、制御回路１１は、時刻ｔ１〜ｔ２の期間（期間Ｐ２）において、書き込み対象のメモリセルのメモリセル電源電圧を増加させることにより、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの電流能力を増加させる。これにより、書き込み対象のメモリセルの記憶ノードＮａ（Ｎｂ）の電位を引き上げることができるので、書き込み不良（データ再反転）の発生を抑制できる。

また、この書き込み不良は、期間Ｐ１において、ロードトランジスタＱＬｂ（ＱＬａ）の電流能力が非常に大きく、ロードトランジスタＱＬａ（ＱＬｂ）の電流能力が非常に小さい場合（例えば、ロードトランジスタＱＬｂ（ＱＬａ）が記憶ノードＮｂ（Ｎａ）の電位をハイレベルに引き上げることができる能力を有しており、ロードトランジスタＱＬａ（ＱＬｂ）が記憶ノードＮａ（Ｎｂ）の電位をハイレベルに引き上げることができる能力を有していない場合）に発生する。より具体的には、一方のロードトランジスタＱＬａ（ＱＬｂ）のゲート・ソース間に電源電圧ＶＤＤＬの負バイアスが印加された場合の電流能力が、他方のロードトランジスタＱＬｂ（ＱＬａ）のゲート・ソース間に所定電圧（中間電位Ｖｘ−電源電圧ＶＤＤＬ）の負バイアスが印加された場合の電流能力よりも低くなるような特性ばらつきが生じている場合に、上記の書き込み不良が発生する。このような状況は、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧のランダムばらつきが非常に大きい場合（特に、ロードトランジスタＱＬｂ（ＱＬａ）の閾値電圧が非常に低く、ロードトランジスタＱＬａ（ＱＬｂ）の閾値電圧が非常に高い場合）や、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧を元々高く設定している場合に発生しやすい。図１に示した半導体記憶装置では、このような状況下においても、書き込み不良の発生を抑制できる。すなわち、図１に示した半導体記憶装置では、ランダムばらつきに対する耐性が強化されている。そのため、メモリセルＭＣ１，ＭＣ２，…、ＭＣ４に含まれる各トランジスタのサイズを縮小化でき、半導体記憶装置の回路面積を低減できる。さらに、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧を高くすることが可能であるので、ロードトランジスタＱＬａ，ＱＬｂに流れるスタンバイリーク電流を抑制できる。また、ＮＢＴＩ（Negative Bias Temperature Instability）に対する耐性を強化できる。

（実施形態１の変形例）
なお、ワード線駆動電圧ＷＤ１（ＷＤ２）は、ワード線ＷＬ１（ＷＬ２）に対応するメモリセルＭＣ１，ＭＣ２（ＭＣ３，ＭＣ４）のうち書き込み対象ではないメモリセルの電源ノードＮｄに与えられるメモリセル電源電圧よりも低くても良い。例えば、図６のように、制御回路１１は、ワード線駆動回路１０５−１，１０５−２をさらに含んでいても良い。ここでは、ワード線駆動回路１０５−１，１０５−２において電圧極性が反転されるため、制御信号生成回路１０１は、ワード線駆動電圧ＷＤ１，ＷＤ２に代えて、ワード線駆動電圧ＷＤ１，ＷＤ２の反転電圧ＷＤ１ｎ，ＷＤ２ｎを出力する。例えば、制御信号生成回路１０１は、図２に示したＡＮＤ回路ＡＷ１，ＡＷ２に代えて、内部クロック信号ＩＣＬＫとロウデコーダＲＤＥＣの出力信号との否論理積を反転電圧ＷＤ１ｎ，ＷＤ２ｎとしてそれぞれ出力する２個のＮＡＮＤ回路を含む。

《ワード線駆動回路》
ワード線駆動回路１０５−１，１０５−２は、ワード線ＷＬ１，ＷＬ２にそれぞれ対応し、制御信号生成回路１０１からの反転電圧ＷＤ１ｎ，ＷＤ２ｎに応答してワード線駆動電圧ＷＤＬ１，ＷＤＬ２を供給する。ワード線駆動電圧ＷＤＬ１は、ワード線ＷＬ１に対応するメモリセルＭＣ１，ＭＣ２のうち書き込み対象ではないメモリセルの電源ノードＮｄに与えられるメモリセル電源電圧ＶＤＤＭ１（または、ＶＤＤＭ２）よりも低い。ここでは、ワード線駆動電圧ＷＤＬ１は、電源電圧ＶＤＤよりも低い。なお、ワード線駆動電圧ＷＤＬ２についても同様である。

例えば、ワード線駆動回路１０５−１，１０５−２の各々は、インバータ回路を構成するｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２と、ｎＭＯＳトランジスタＱ３とを含む。ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２は、電源電圧ＶＤＤが与えられる電源ノードと接地ノードとの間に直列に接続され、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２のゲートには、反転電圧ＷＤ１ｎ（ＷＤ２ｎ）が与えられる。ｎＭＯＳトランジスタＱ３は、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２との接続ノードと接地ノードとの間に接続され、電源電圧ＶＤＤがゲートに与えられる。反転電圧ＷＤ１ｎ（ＷＤ２ｎ）がハイレベルからローレベルに変化してワード線駆動電圧ＷＤＬ１（ＷＤＬ２）がローレベルからハイレベルに変化する場合、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ３の両方が導通状態になるので、ワード線駆動電圧ＷＤＬ１（ＷＤＬ２）は電源電圧ＶＤＤよりも低くなる。

メモリセルＭＣ１，ＭＣ２，…，ＭＣ４では、アクセストランジスタＱＡａ，ＱＡｂの電流能力が大きくなるほど、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が小さくなるため、データ保持能力（スタティックノイズマージン）が劣化してしまう。特に、ランダムばらつきによってアクセストランジスタＱＡａ，ＱＡｂの閾値電圧が低くなるほど、データ保持能力の劣化が顕著になる。図６に示した半導体記憶装置では、ワード線駆動電圧ＷＤＬ１，ＷＤＬ２は、書き込み対象ではないメモリセルに与えられるメモリセル電源電圧よりも低い。そのため、ワード線駆動電圧ＷＤＬ１（ＷＤＬ２）が供給されるワード線ＷＬ１（ＷＬ２）に対応するメモリセルＭＣ１，ＭＣ２（ＭＣ３，ＭＣ４）のうち書き込み対象ではないメモリセルにおいて、アクセストランジスタＱＡａ，ＱＡｂの電流能力を小さくすることができる。これにより、書き込み対象ではないメモリセルのデータ保持能力を向上させることができる。

また、従来（特許文献１，２）では、ワード線のハイレベル電位が低いほど、書き込み対象のメモリセルの記憶ノードの電位をローレベルからハイレベルへ引き上げることが困難になるため、書き込み不良が発生しやすくなってしまう。一方、図６に示した半導体記憶装置では、ワード線駆動電圧ＷＤＬ１（ＷＤＬ２）が低いほど、期間Ｐ１において中間電位Ｖｘが低くなる（すなわち、記憶ノードＮａ（Ｎｂ）の電位を引き上げることが困難になる）が、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位が中間電位Ｖｘからハイレベル（ＶＤＤ）に引き上げられる。そのため、書き込み不良の発生を抑制できる。

以上のように、書き込み対象のメモリセルの書き込み動作マージンを向上することができるとともに、書き込み対象ではないメモリセルのデータ保持能力（スタティックマージン）を向上させることができる。

（実施形態２）
図７は、実施形態２による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した制御回路１１に代えて、制御回路２１を備える。制御回路２１は、図１に示した電源電圧制御回路１０３−１，１０３−２に代えて、基板電圧制御回路２０３−１，２０３−２を含む。なお、メモリセルＭＣ１，ＭＣ２，…，ＭＣ４の各々の電源ノードＮｄには、メモリセル電源電圧ＶＤＤＭ（例えば、電源電圧ＶＤＤ）が与えられる。その他の構成は、図１と同様である。

《基板電圧制御回路》
基板電圧制御回路２０３−１，２０３−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、ビット線対ＢＬａ１，ＢＬｂ１に接続されたメモリセルＭＣ１，ＭＣ３に含まれるロードトランジスタＱＬａ，ＱＬｂの基板およびビット線対ＢＬａ２，ＢＬｂ２に接続されたメモリセルＭＣ２，ＭＣ４に含まれるロードトランジスタＱＬａ，ＱＬｂの基板に基板電圧ＶＰ１，ＶＰ２を供給する。また、基板電圧制御回路２０３−１（２０３−２）は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１（ＡＤ２）に応じて、基板電圧ＶＰ１（ＶＰ２）の電圧レベルを電源電圧ＶＤＤおよび電源電圧ＶＤＤＨ（電源電圧ＶＤＤよりも高い電圧）のいずれか一方に設定する。

例えば、図８のように、基板電圧制御回路２０３−１，２０３−２の各々は、ＮＡＮＤ回路２３１と、インバータ２３２と、ｐＭＯＳトランジスタ２３３，２３４とを含む。ＮＡＮＤ回路２３１は、書き込みイネーブル制御信号ＷＥＮとカラムアドレス信号ＡＤ１（ＡＤ２）との否論理積を出力する。インバータ２３２は、ＮＡＮＤ回路２３１の出力を反転させる。ｐＭＯＳトランジスタ２３３は、電源電圧ＶＤＤが与えられるソースと、インバータ２３２の出力が与えられるゲートと、基板電圧ＶＰ１（ＶＰ２）を出力するためのドレインとを有する。ｐＭＯＳトランジスタ２３４は、電源電圧ＶＤＤＨが与えられるソースと、ＮＡＮＤ回路２３１の出力が与えられるゲートと、基板電圧ＶＰ１（ＶＰ２）を出力するためのドレインとを有する。

〔動作〕
次に、図９を参照しつつ、図７に示した半導体記憶装置の書き込み動作について説明する。ここでは、メモリセルＭＣ１を書き込み対象とし、メモリセルＭＣ１において記憶ノードＮａ，Ｎｂは、それぞれ、ローレベル（ＶＳＳＭ），ハイレベル（ＶＤＤＭ）に設定されており、データ信号ＤＩＮａ，ＤＩＮｂは、それぞれ、ローレベル，ハイレベルであるものとする。

時刻ｔ０において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がローレベルからハイレベルに変化して、基板電圧ＶＰ１の電圧レベルが電源電圧ＶＤＤから電源電圧ＶＤＤＨに引き上げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が減少する。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が小さくなる。また、カラムアドレス信号ＡＤ２はローレベルのまま維持されているので、基板電圧ＶＰ２の電圧レベルは、電源電圧ＶＤＤのまま維持されている。そのため、ワード線ＷＬ１に接続されたメモリセルＭＣ２（書き込み対象ではないメモリセル）では、ロードトランジスタＱＬａ，ＱＬｂの電流能力は変化しない。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）は減少しない。

次に、時刻ｔ１において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がハイレベルからローレベルに変化して、基板電圧ＶＰ１の電圧レベルが電源電圧ＶＤＤＨから電源電圧ＶＤＤに引き下げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が増加する。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が大きくなる。

以上のように、制御回路２１は、期間Ｐ１において、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの基板に与えられる基板電圧を増加させ、期間Ｐ２において、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの基板に与えられる基板電圧を減少させる。これにより、期間Ｐ１において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が減少するので、書き込み動作マージンを向上させることができる。また、期間Ｐ２において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が増加するので、書き込み不良の発生を抑制できる。

なお、図７に示した制御回路２１は、図１に示した電源電圧制御回路１０３−１，１０３−２や図６に示したワード線駆動回路１０５−１，１０５−２をさらに備えていても良い。

（実施形態３）
図１０は、実施形態３による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した制御回路１１に代えて、制御回路３１を備える。制御回路３１は、図１に示した電源電圧制御回路１０３−１，１０３−２に代えて、接地電圧制御回路３０３−１，３０３−２を含む。なお、メモリセルＭＣ１，ＭＣ２，…，ＭＣ４の各々の電源ノードＮｄには、メモリセル電源電圧ＶＤＤＭ（例えば、電源電圧ＶＤＤ）が与えられる。その他の構成は、図１と同様である。

《接地電圧制御回路》
接地電圧制御回路３０３−１，３０３−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、ビット線対ＢＬａ１，ＢＬｂ１に接続されたメモリセルＭＣ１，ＭＣ３の接地ノードＮｓおよびビット線対ＢＬａ２，ＢＬｂ２に接続されたメモリセルＭＣ２，ＭＣ４の接地ノードＮｓにメモリセル接地電圧ＶＳＳＭ１，ＶＳＳＭ２を供給する。また、接地電圧制御回路３０３−１（３０３−２）は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１（ＡＤ２）に応じて、メモリセル接地電圧ＶＳＳＭ１（ＶＳＳＭ２）の電圧レベルを接地電圧ＶＳＳ（例えば、接地電圧ＧＮＤ）および接地電圧ＶＳＳＨ（接地電圧ＶＳＳよりも高い電圧）のいずれか一方に設定する。

例えば、図１１のように、接地電圧制御回路３０３−１，３０３−２の各々は、ＮＡＮＤ回路３３１と、インバータ３３２と、ｎＭＯＳトランジスタ３３３，３３４とを含む。ＮＡＮＤ回路３３１は、書き込みイネーブル制御信号ＷＥＮとカラムアドレス信号ＡＤ１（ＡＤ２）との否論理積を出力する。インバータ３３２は、ＮＡＮＤ回路３３１の出力を反転させる。ｎＭＯＳトランジスタ３３３は、接地電圧ＶＳＳＨが与えられるソースと、インバータ３３２の出力が与えられるゲートと、メモリセル接地電圧ＶＳＳＭ１（ＶＳＳＭ２）を出力するためのドレインとを有する。ｎＭＯＳトランジスタ３３４は、接地電圧ＶＳＳが与えられるソースと、ＮＡＮＤ回路３３１の出力が与えられるゲートと、メモリセル接地電圧ＶＳＳＭ１（ＶＳＳＭ２）を出力するためのドレインとを有する。

〔動作〕
次に、図１２を参照して、図１０に示した半導体記憶装置の書き込み動作について説明する。ここでは、メモリセルＭＣ１を書き込み対象とし、メモリセルＭＣ１において記憶ノードＮａ，Ｎｂは、それぞれ、ローレベル（ＶＳＳ），ハイレベル（ＶＤＤ）に設定されており、データ信号ＤＩＮａ，ＤＩＮｂは、それぞれ、ローレベル，ハイレベルであるものとする。

時刻ｔ０において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がローレベルからハイレベルに変化して、メモリセル接地電圧ＶＳＳＭ１の電圧レベルが接地電圧ＶＳＳから接地電圧ＶＳＳＨに引き上げられる。メモリセルＭＣ１では、オン状態のドライブトランジスタＱＤａを介してメモリセル接地電圧ＶＳＳＭ１がロードトランジスタＱＬｂのゲートに伝達されているので、メモリセル接地電圧ＶＳＳＭ１の引き上げに伴ってロードトランジスタＱＬｂのゲート電位が上昇する。これにより、メモリセルＭＣ１において、ロードトランジスタＱＬｂの電流能力が減少する（すなわち、電流能力比（ＱＬｂ／ＱＡｂ）が小さくなる）ので、メモリセルＭＣ１の記憶ノードＮｂの電位は、ハイレベル（ＶＤＤ）からメモリセル接地電圧ＶＳＳＭ１（すなわち、接地電圧ＶＳＳＨ）に素速く引き下げられる。一方、メモリセルＭＣ１では、記憶ノードＮｂの電位は、ローレベル（ＶＳＳ）よりも高い接地電圧ＶＳＳＨまでしか引き下げられないので、ロードトランジスタＱＬａの電流能力は、記憶ノードＮｂの電位がローレベル（ＶＳＳ）である場合よりも小さくなる。すなわち、電流能力比（ＱＬａ／ＱＡａ）が小さくなる。そのため、記憶ノードＮａの電位をハイレベル（ＶＤＤ）まで上昇させることができない可能性がある。特に、ランダムばらつきによってロードトランジスタＱＬａの閾値電圧が高くなっているほど、記憶ノードＮａの電位をハイレベルまで上昇させることが困難になる。

また、カラムアドレス信号ＡＤ２はローレベルのまま維持されているので、メモリセル接地電圧ＶＳＳＭ２の電圧レベルは、接地電圧ＶＳＳのまま維持されている。そのため、ワード線ＷＬ１に接続されたメモリセルＭＣ２（書き込み対象ではないメモリセル）では、ロードトランジスタＱＬａ，ＱＬｂの電流能力は変化しない（すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が減少しない）ので、メモリセルＭＣ２のデータ保持能力は劣化しない。

次に、時刻ｔ１において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がハイレベルからローレベルに変化して、メモリセル接地電圧ＶＳＳＭ１の電圧レベルが接地電圧ＶＳＳＨから接地電圧ＶＳＳに引き下げられる。これにより、メモリセルＭＣ１の記憶ノードＮｂの電位が接地電圧ＶＳＳＨからローレベル（ＶＳＳ）に引き下げられ、メモリセルＭＣ１では、ロードトランジスタＱＬａの電流能力は、記憶ノードＮｂの電位が接地電圧ＶＳＳＨである場合よりも大きくなる。すなわち、電流能力比（ＱＬａ／ＱＡａ）が大きくなる。これにより、メモリセルＭＣ１の記憶ノードＮａの電位は、ロードトランジスタＱＬａによってハイレベル（ＶＤＤ）まで素速く引き上げられる。

以上のように、制御回路３１は、期間Ｐ１において、書き込み対象のメモリセルの接地ノードＮｓに与えられるメモリセル接地電圧を増加させ、期間Ｐ２において、書き込み対象のメモリセルの接地ノードＮｓに与えられるメモリセル接地電圧を減少させる。これにより、期間Ｐ１において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が減少するので、書き込み動作マージンを向上させることができる。また、期間Ｐ２において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が増加するので、書き込み不良の発生を抑制できる。

なお、図１０に示した制御回路３１は、図１に示した電源電圧制御回路１０３−１，１０３−２，図６に示したワード線駆動回路１０５−１，１０５−２，および図７に示した基板電圧制御回路２０３−１，２０３−２をさらに備えていても良い。

（ビット線対の電位設定期間）
以上の各実施形態において、ビット線対の電位がデータ信号ＤＩＮａ，ＤＩＮｂに応じた電位に設定されている期間（すなわち、カラムアドレス信号のハイレベル期間）は、期間Ｐ１よりも長くても良い。例えば、制御回路１１，２１，３１は、制御信号生成回路１０１に代えて、図１３に示した制御信号生成回路１０１ａを含んでいても良い。図１３に示した制御信号生成回路１０１ａでは、ＡＮＤ回路ＡＡ１，ＡＡ２は、内部クロック信号ＩＣＬＫの代わりに内部ワード線信号ＩＷＬが与えられる。すなわち、図１４のように、カラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間は、内部ワード線信号ＩＷＬのハイレベル期間に等しい。

以上のように、期間Ｐ１だけでなく期間Ｐ２においてもビット線対の電位設定を継続することにより、期間Ｐ２においてビット線対の電位を安定させることができるので、書き込み動作を確実に行うことができる（記憶ノードＮａ，Ｎｂの電位をビット線対の電位に確実に設定できる）。特に、ビット線の配線長さが短いほど（ビット線容量が小さいほど）外乱によりビット線の電位が変動しやすいので、期間Ｐ２においてビット線対の電位設定を継続することが有効である。なお、図１３に示した制御信号生成回路１０１ａは、カラムアドレス信号ＡＤ１，ＡＤ２を生成するＡＮＤ回路ＡＡ１，ＡＡ２に対して内部ワード線信号ＩＷＬが供給されるように構成されているので、図２に示した制御信号生成回路１０１（ＡＮＤ回路ＡＡ１，ＡＡ２に対して内部クロック信号ＩＣＬＫが供給される場合）よりも出力負荷が大きく動作速度が遅いが、ビット線が短い場合では動作速度に対する影響は少ない。

（期間および電流能力の下げ幅の設定）
また、以上の各実施形態において、期間Ｐ１において記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに引き下げることができ、且つ、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位を中間電位Ｖｘからハイレベルに引き上げることができるように、期間Ｐ１の長さ，期間Ｐ２の長さ，およびロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅（例えば、メモリセル電源電圧の下げ幅、基板電圧の上げ幅、メモリセル接地電圧の上げ幅など）を設定することが好ましい。このように設定することにより、書き込み対象のメモリセルにおいて書き込み不良の発生を確実に防止できる。

なお、期間Ｐ１，Ｐ２の長さは、期間Ｐ１におけるロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅に応じて設定しても良い。期間Ｐ１におけるロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅が大きいほど、期間Ｐ１において記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに引き下げることが容易になる一方で、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位をローレベルからハイレベルに引き上げることが困難になる。そこで、期間Ｐ１におけるロードトランジスタＱＬａ，ＱＬｂの下げ幅が大きくなるほど期間Ｐ１が短くなる（または、期間Ｐ２が長くなる）ように設定することが好ましい。

同様に、ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅は、期間Ｐ１，Ｐ２の長さに応じて設定しても良い。例えば、期間Ｐ１が長くなるほど（または、期間Ｐ２が短くなるほど）ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅を小さくすることが好ましい。

また、期間Ｐ１，Ｐ２の長さは、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧に応じて設定しても良い。ロードトランジスタＱＬａ，ＱＬｂの閾値電圧が低いほど、期間Ｐ１において記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに引き下げることが困難になる一方で、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位をローレベルからハイレベルに引き上げることが容易になる。そこで、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧が低くなるほど、期間Ｐ１が長くなる（または、期間Ｐ２が短くなる）ように設定することが好ましい。

（期間長さ調整）
また、期間Ｐ１，Ｐ２の長さは可変であっても良い。例えば、制御回路１１，２１，３１は、制御信号生成回路１０１に代えて、図１５に示した制御信号生成回路１０１ｂを含んでいても良い。図１５に示した制御信号生成回路１０１ｂは、図２に示した内部ワード線信号生成回路１１１に代えて、内部ワード線信号生成回路１１１ａおよびタイミング制御回路１２１を含む。

内部ワード線信号生成回路１１１ａは、内部ワード線信号生成回路１１１と同様に、内部クロック信号ＩＣＬＫに基づいて内部ワード線信号ＩＷＬを生成する。内部ワード線信号生成回路１１１ａは、縦続接続された遅延バッファＤ１，Ｄ２，Ｄ３からなる遅延回路ＤＬＹａと、内部クロック信号ＩＣＬＫと遅延回路ＤＬＹａの出力との論理和を内部ワード線信号ＩＷＬとして出力するＯＲ回路ＯＲ１とを含む。

タイミング制御回路１２１は、内部クロック信号ＩＣＬＫに基づいてクロック信号ＤＣＬＫを生成するものであり、タイミング制御信号ＴＣ１，ＴＣ２，ＴＣ３に応答してクロック信号ＤＣＬＫのハイレベル期間の長さを変化させる。例えば、タイミング制御回路１２１は、遅延バッファＤ１の出力とタイミング制御信号ＴＣ１との論理積を出力するＡＮＤ回路Ａ１と、遅延バッファＤ２の出力とタイミング制御信号ＴＣ２との論理積を出力するＡＮＤ回路Ａ２と、遅延バッファＤ３の出力とタイミング制御信号ＴＣ３との論理積を出力するＡＮＤ回路Ａ３と、内部クロック信号ＩＣＬＫおよびＡＮＤ回路Ａ１，Ａ２，Ａ３の出力の論理和をクロック信号ＤＣＬＫとして出力するＯＲ回路ＯＲ２とを含む。ＡＮＤ回路ＡＥＮ１，ＡＡ１，ＡＡ２は、それぞれ、内部クロック信号ＩＣＬＫの代わりにクロック信号ＤＣＬＫが与えられる。

図１６のように、タイミング制御信号ＴＣ１がハイレベルに設定されるとともにタイミング制御信号ＴＣ２，ＴＣ３がローレベルに設定された場合、クロック信号ＤＣＬＫのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に遅延バッファＤ１の遅延時間を加算して得られる期間に等しくなる。また、タイミング制御信号ＴＣ１，ＴＣ２，…，ＴＣ４のいずれもがローレベルに設定された場合、クロック信号ＤＣＬＫのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に等しくなる。このように、タイミング制御信号ＴＣ１，ＴＣ２，…，ＴＣ４を選択的にハイレベルに設定することにより、クロック信号ＤＣＬＫのハイレベル期間の長さを変化させることができる。これにより、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間の長さを調整でき、その結果、期間Ｐ１，Ｐ２の長さを調整できる。

以上のように、期間Ｐ１，Ｐ２を可変にすることにより、ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅やロードトランジスタＱＬａ，ＱＬｂの閾値電圧などに応じて期間Ｐ１，Ｐ２を適切に調整できる。例えば、ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅を検出する検出回路（図示せず）によって得られた電流能力の実際の下げ幅に基づいて期間Ｐ１，Ｐ２の長さを調整しても良い。これにより、回路動作上のばらつきに起因する書き込みマージンの劣化を軽減できる。また、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧を検出する検出回路（図示せず）によって得られた閾値電圧のばらつき情報に基づいて期間Ｐ１，Ｐ２の長さを調整しても良い。これにより、製造ばらつきに起因する書き込みマージンの劣化を軽減できる。

また、図１５に示した制御信号生成回路では、ワード線駆動期間ＰＷの長さが一定であるので、書き込み動作期間を延長することなく期間Ｐ１，Ｐ２の長さを調整できる。

さらに、検査時の期間Ｐ１，Ｐ２を実使用時の期間Ｐ１，Ｐ２と異なる長さに設定することにより、書き込み動作マージンを改善することができる。例えば、期間Ｐ１を実使用時の長さよりも長く設定した状態でメモリセルの動作不良を検査し、動作不良と判定されたメモリセルを冗長救済によって別のメモリセル（動作不良と判定されないメモリセル）に差し替える。これにより、記憶ノードの電位をローレベルからハイレベルへ引き上げる動作のマージンを確保できる。また、期間Ｐ２を実使用時の長さよりも長く設定した状態でメモリセルの動作不良を検査し、動作不良と判定されたメモリセルを冗長救済によって別のメモリセル（動作不良と判定されないメモリセル）に差し替えても良い。これにより、記憶ノードの電位をハイレベルからローレベルへ引き下げる動作のマージンを確保できる。このようにして、製造ばらつきに起因するメモリセルの動作不良を改善することができる。

なお、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間を固定とし、ワード線駆動電圧ＷＤ１，ＷＤ２およびプリチャージ制御信号ＰＣＧのハイレベル期間を可変としても良い。例えば、図２に示した制御信号生成回路１０１において遅延回路ＤＬＹの遅延時間を可変にしても良い。また、ワード線駆動電圧ＷＤ１，ＷＤ２，プリチャージ制御信号ＰＣＧ，書き込みイネーブル制御信号ＷＥＮ，およびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間を可変としても良い。例えば、図１５に示した制御信号生成回路１０１ｂにおいて遅延回路ＤＬＹａの遅延時間を可変にしても良い。いずれの場合も、期間Ｐ１，Ｐ２の長さを可変にすることができる。

また、以上の各実施形態において、複数のメモリセルを書き込み対象としても良い。例えば、ワード線ＷＬ１に対応するメモリセルＭＣ１，ＭＣ２の両方を書き込み対象としても良い。

以上説明したように、上述の半導体記憶装置は、書き込み動作マージンを確保できるとともに書き込み不良（データ再反転）を抑制できるので、電子機器に搭載されるメモリ装置などとして有用である。

ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ メモリセル
ＱＡａ，ＱＡｂ アクセストランジスタ
ＱＬａ，ＱＬｂ ロードトランジスタ
ＱＤａ，ＱＤｂ ドライブトランジスタ
１１，２１，３１ 制御回路
１０１，１０１ａ，１０１ｂ 制御信号生成回路
１０２ ビット線選択回路
１０３−１，１０３−２ 電源電圧制御回路
１０４−１，１０４−２ プリチャージ回路
１０５−１，１０５−２ ワード線駆動回路
２０３−１，２０３−２ 基板電圧制御回路
３０３−１，３０３−２ 接地電圧制御回路

この発明は、複数のメモリセルを備える半導体記憶装置に関し、さらに詳しくは、メモリセルの書き込み制御に関する。

図１７は、一般的なスタティック型ランダムアクセスメモリ（ＳＲＡＭ）のメモリセルの構成を示す。このメモリセルは、ロードトランジスタＱＰ９１，ＱＰ９２と、ドライブトランジスタＱＮ９１，ＱＮ９２と、アクセストランジスタＱＮ９３，ＱＮ９４とを備える。このメモリセルでは、ビット線対ＢＬ，／ＢＬの電位は予めハイレベルにプリチャージされており、このメモリセルにデータを書き込む場合、ワード線ＷＬを活性化させ（ワード線ＷＬの電位をローレベルからハイレベルに変化させ）、書き込みデータに応じてビット線対ＢＬ，／ＢＬのうち一方のビット線の電位をハイレベルからローレベルに変化させる。これにより、記憶ノードＤ，ＮＤの電位が互いに相補的に変化し、メモリセルにデータが書き込まれたことになる。

近年、プロセスの微細化に伴い、半導体集積回路の小面積化が急速に進んでいる。ＳＲＡＭでは、メモリセルを構成する各トランジスタのサイズの縮小化が進んでおり、トランジスタ特性のランダムばらつきが増大する傾向にある。そのため、書き込み動作マージンを確保することが困難になりつつある。一般的に、書き込み動作を容易にする（例えば、書き込み動作を素早くする）ためには、アクセストランジスタＱＮ９３に対するロードトランジスタＱＰ９１の電流能力比（ＱＰ９１／ＱＮ９３）およびアクセストランジスタＱＮ９４に対するロードトランジスタＱＰ９２の電流能力比（ＱＰ９２／ＱＮ９４）を小さくすることが回路設計上有利である。しかし、これらの電流能力比が小さくなるほど、データ保持能力（スタティックノイズマージン）が劣化してしまう。スタティックノイズマージンが十分に確保されていない場合には、ワード線を活性化させた際に、書き込み対象ではないメモリセル（活性化されたワード線に接続されたメモリセル）において記憶ノードＤ，ＮＤの電位が反転してしまう（すなわち、データが破壊されてしまう）おそれがある。また、トランジスタ特性のランダムばらつきの増大により、データ保持能力を確保することが困難になりつつある。特に、ランダムばらつきによってアクセストランジスタＱＮ９３，ＱＮ９４の閾値電圧が低くなるほど、アクセストランジスタＱＮ９３，ＱＮ９４の電流能力が大きくなるため（すなわち、電流能力比（ＱＰ９１／ＱＮ９３）および電流能力比（ＱＰ９２／ＱＮ９４）が小さくなるため）、データ保持能力の劣化が顕著になる。

以上のように、プロセスの微細化に伴い、ＳＲＡＭにおいて書き込み動作マージンおよびデータ保持能力の両方を確保することがますます困難になってきている。このような問題を解決するために、特許文献１，２などには、メモリセルの電源電圧ＶＤＤＭを制御することによって書き込み動作の安定化を図る技術が開示されている。この技術では、メモリセルにデータを書き込む際に書き込み対象のメモリセルのメモリセル電源電圧ＶＤＤＭを引き下げる。これにより、電流能力比（ＱＰ９１／ＱＮ９３）および電流能力比（ＱＰ９２／ＱＮ９４）が小さくなるため、書き込み動作マージンが向上する。

特開昭５５−６４６８６号公報 特開２００７−０１２２１４号公報

今後、微細化技術の進展によりトランジスタの縮小化がさらに進行し、トランジスタ特性のランダムばらつきがさらに増大することが予想される。そのため、書き込み動作マージンを確保するために、メモリセル電源電圧の下げ幅をさらに大きくすることが求められている。しかしながら、メモリセル電源電圧の下げ幅が大きくなるほど、書き込み対象ではないメモリセルにおいてデータ破壊が発生しやすくなるだけでなく、書き込み対象のメモリセルにおいて書き込み不良（データ再反転）が発生しやすくなってしまう。

ここで、図１８を参照して、メモリセルの書き込み不良について説明する。ここでは、書き込み対象のメモリセルにおいて、記憶ノードＤ，ＮＤの電位は、それぞれ、ローレベル（ＧＮＤ），ハイレベル（ＶＤＤ）に設定されているものとする。

時刻ｔ９１になると、ワード線ＷＬの電位がローレベルからハイレベルに変化するとともに、ビット線／ＢＬの電位がハイレベルからローレベルに変化する。また、メモリセル電源電圧ＶＤＤＭの電圧レベルは、電源電圧ＶＤＤから電源電圧ＶＤＤＬに引き下げられる。これにより、電流能力比（ＱＰ９２／ＱＮ９４）が小さくなるため、記憶ノードＮＤの電位はハイレベルからローレベルに素速く引き下げられる。一方、記憶ノードＤの電位は、アクセストランジスタＱＮ９３によって徐々に上昇するが、中間電位Ｖ９１（ワード線ＷＬの電位からアクセストランジスタＱＮ９３の閾値電圧を減算して得られる電位）までしか上昇しない。また、メモリセル電源電圧ＶＤＤＭの引き下げによってロードトランジスタＱＰ９１の電流能力が小さくなっているので、記憶ノードＤの電位をメモリセル電源電圧ＶＤＤＭ（すなわち、電源電圧ＶＤＤＬ）まで上昇させることが困難である。特に、ランダムばらつきによってロードトランジスタＱＰ９１の閾値電圧が高くなるほど、ロードトランジスタＱＰ９１の電流能力が小さくなるため、記憶ノードＤの電位を電源電圧ＶＤＤＬまで上昇させることがますます困難になる。

このように、記憶ノードＤの電位の引き上げが不十分であるため、ロードトランジスタＱＰ９２の電流能力が十分に抑制されていない（例えば、ロードトランジスタＱＰ９２が記憶ノードＮＤの電位をハイレベルに引き上げることができる能力を有している）可能性がある。このような状況下において、ロードトランジスタＱＰ９１の電流能力が非常に小さくなっている場合（例えば、記憶ノードＮＤの電位がローレベルであっても、ロードトランジスタＱＰ９１が記憶ノードＤの電位をハイレベルに引き上げることができる能力を有していない場合）、時刻ｔ９２においてワード線ＷＬの電位がハイレベルからローレベルになってアクセストランジスタＱＮ９３，ＱＮ９４がオフ状態になると、図１８のように、記憶ノードＤ，ＮＤの電位が再度反転して元の状態に戻ってしまうという書き込み不良が発生してしまう。このような書き込み不良は、ロードトランジスタＱＰ９１，ＱＰ９２の閾値電圧のランダムばらつきが非常に大きい場合（特に、ロードトランジスタＱＰ９１の閾値電圧が非常に高く、ロードトランジスタＱＰ９２の閾値電圧が非常に低い場合）や、ロードトランジスタＱＰ９１，ＱＰ９２の閾値電圧を元々高く設定している場合に発生しやすい。

以上のように、データの書き込みの際にメモリセル電源電圧を引き下げることにより、記憶ノードＮＤ（Ｄ）の電位をハイレベルからローレベルに引き下げることが容易になるが、記憶ノードＤ（ＮＤ）の電位をローレベルからハイレベルに引き上げることが困難になるため、書き込み不良が発生しやすくなってしまう。

また、トランジスタ特性のランダムばらつきの増大によって書き込み動作マージンだけでなくデータ保持能力（スタティックノイズマージン）も劣化する傾向にある。データ保持能力を改善する手法として、ワード線のハイレベル電位をメモリセル電源電圧（電圧レベルが引き下げられていないメモリセル電源電圧）よりも低くすることが有効である。しかし、ワード線のハイレベル電位が低くなるほど、書き込み対象のメモリセルの記憶ノードＤ（ＮＤ）の電位をローレベルからハイレベルに引き上げることが困難になるため、書き込み不良が発生しやすくなってしまう。

そこで、この発明は、書き込み動作マージンを確保できるとともに書き込み不良（データ再反転）の発生を抑制できる半導体記憶装置を提供することを目的とする。

この発明の１つの局面に従うと、半導体記憶装置は、ｎ組（ｎは、２以上の整数）のビット線対と、ｍ本（ｍは、２以上の整数）のワード線と、上記ｎ組のビット線対と上記ｍ本のワード線との交差部にそれぞれ配置された（ｎ×ｍ）個のメモリセルと、制御回路とを備え、上記（ｎ×ｍ）個のメモリセルの各々は、そのメモリセルに対応するビット線対のうち一方のビット線とそのメモリセルの第１の記憶ノードとの間に接続された第１のアクセストランジスタと、そのメモリセルに対応するビット線対のうち他方のビット線とそのメモリセルの第２の記憶ノードとの間に接続された第２のアクセストランジスタと、メモリセル電源電圧が与えられるそのメモリセルの電源ノードとそのメモリセルの第１および第２の記憶ノードとの間にそれぞれ接続された第１および第２のロードトランジスタと、メモリセル接地電圧が与えられるそのメモリセルの接地ノードとそのメモリセルの第１および第２の記憶ノードとの間にそれぞれ接続された第１および第２のドライブトランジスタとを含み、上記（ｎ×ｍ）個のメモリセルの各々において、上記第１および第２のアクセストランジスタのゲートは、そのメモリセルに対応するワード線に接続され、上記第１のロードトランジスタおよび上記第１のドライブトランジスタのゲートは、そのメモリセルの第２の記憶ノードに接続され、上記第２のロードトランジスタおよび上記第２のドライブトランジスタのゲートは、そのメモリセルの第１の記憶ノードに接続され、上記制御回路は、第１の期間と上記第１の期間に後続する第２の期間とを含むワード線駆動期間において上記ｍ本のワード線のうち書き込み対象のメモリセルに対応するワード線にワード線駆動電圧を供給し、上記第１の期間においてそのメモリセルに含まれる第１および第２のロードトランジスタの電流能力を減少させ、上記第２の期間においてその第１および第２のロードトランジスタの電流能力を増加させる。上記半導体記憶装置では、第１の期間において、書き込み対象のメモリセルの記憶ノードの電位を素速く引き下げることができるので、書き込み動作マージンを確保できる。また、第２の期間において、書き込み対象のメモリセルの記憶ノードの電位を引き上げることができるので、書き込み不良（データ再反転）の発生を抑制できる。

なお、上記ワード線駆動電圧は、そのワード線駆動電圧が供給されるワード線に対応するメモリセルのうち書き込み対象ではないメモリセルに与えられるメモリセル電源電圧よりも低くても良い。このように設定することにより、書き込み対象ではないメモリセルのデータ保持能力（スタティックノイズマージン）を向上させることができる。

また、上記制御回路は、上記第１および第２の期間において、上記書き込み対象のメモリセルと同一のワード線に対応する書き込み対象ではないメモリセルの各々に含まれる第１および第２のロードトランジスタの電流能力を変化させない。このように構成することにより、書き込み対象ではないメモリセルのデータ保持能力の劣化を防止できる。

なお、上記制御回路は、上記第１の期間において上記書き込み対象のメモリセルの電源ノードに与えられるメモリセル電源電圧を減少させ、上記第２の期間においてそのメモリセル電源電圧を増加させても良い。

また、上記制御回路は、上記第１の期間において上記書き込み対象のメモリセルに含まれる第１および第２のロードトランジスタの基板に与えられる基板電圧を増加させ、上記第２の期間においてその基板電圧を減少させても良い。

また、上記制御回路は、上記第１の期間において上記書き込み対象のメモリセルの接地ノードに与えられるメモリセル接地電圧を増加させ、上記第２の期間においてそのメモリセル接地電圧を減少させても良い。

この発明のもう１つの局面に従うと、半導体記憶装置は、それぞれがフリップフロップ回路を含む複数のメモリセルと、書き込み動作の開始時に上記複数のメモリセルのうち書き込み対象のメモリセルに含まれるフリップフロップ回路のデータ保持能力を弱め、上記書き込み動作の終了前の所定の期間にそのフリップフロップのデータ保持能力を強める制御回路とを備える。上記半導体記憶装置では、書き込み動作マージンを確保できるとともに、書き込み不良の発生を抑制できる。

以上のように、書き込み動作マージンを確保できるとともに、書き込み不良の発生を抑制できる。

実施形態１による半導体記憶装置の構成例を示す図。 図１に示した制御信号生成回路の構成例を示す図。 図２に示した制御信号生成回路の動作について説明するための図。 図１に示したビット線選択回路，電源電圧制御回路，およびプリチャージ回路の構成例を示す図。 図１に示した半導体記憶装置の動作について説明するための図。 図１に示した半導体記憶装置の変形例について説明するための図。 実施形態２による半導体記憶装置の構成例を示す図。 図７に示した基板電圧制御回路の構成例を示す図。 図７に示した半導体記憶装置の動作について説明するための図。 実施形態３による半導体記憶装置の構成例を示す図。 図１０に示した接地電圧制御回路の構成例を示す図。 図１０に示した半導体記憶装置の動作について説明するための図。 制御信号生成回路の変形例１について説明するための図。 図１３に示した制御信号生成回路の動作について説明するための図。 制御信号生成回路の変形例２について説明するための図。 図１５に示した制御信号生成回路の動作について説明するための図。 ＳＲＡＭメモリセルについて説明するための図。 図１７に示したメモリセルにおける書き込み不良について説明するための図。

以下、この発明の実施形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（実施形態１）
図１は、実施形態１による半導体記憶装置の構成例を示す。半導体記憶装置は、カラム方向に配置されたｎ組（ｎは、２以上の整数）のビット線対と、ロウ方向に配置されたｍ本（ｍは、２以上の整数）のワード線と、ｎ組のビット線対およびｍ本のワード線の交差部にそれぞれ配置された（ｎ×ｍ）個のメモリセルと、制御回路１１とを備える。なお、図１では、ｎ＝２，ｍ＝２であり、半導体記憶装置は、２組のビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２と、２本のワード線ＷＬ１，ＷＬ２と、４個のメモリセルＭＣ１，ＭＣ２，…，ＭＣ４と、制御回路１１とを備える。

〔メモリセル〕
メモリセルＭＣ１は、アクセストランジスタＱＡａ，ＱＡｂと、ロードトランジスタＱＬａ，ＱＬｂと、ドライブトランジスタＱＤａ，ＱＤｂとを含む。アクセストランジスタＱＡａは、メモリセルＭＣ１に対応するビット線ＢＬａ１とメモリセルＭＣ１の記憶ノードＮａとの間に接続され、アクセストランジスタＱＡｂは、メモリセルＭＣ１に対応するビット線ＢＬｂ１とメモリセルＭＣ１の記憶ノードＮｂとの間に接続され、アクセストランジスタＱＡａ，ＱＡｂのゲートは、メモリセルＭＣ１に対応するワード線ＷＬ１に接続される。ロードトランジスタＱＬａ，ＱＬｂは、メモリセルＭＣ１の電源ノードＮｄ（メモリセル電源電圧ＶＤＤＭ１が与えられるノード）と記憶ノードＮａ，Ｎｂとの間にそれぞれ接続される。ドライブトランジスタＱＤａ，ＱＤｂは、メモリセルＭＣ１の接地ノードＮｓ（メモリセル接地電圧ＶＳＳＭ（例えば、接地電圧ＧＮＤ）が与えられるノード）と記憶ノードＮａ，Ｎｂとの間にそれぞれ接続される。ロードトランジスタＱＬａおよびドライブトランジスタＱＤａのゲートは、記憶ノードＮｂに接続され、ロードトランジスタＱＬｂおよびドライブトランジスタＱＤｂのゲートは、記憶ノードＮａに接続される。このように、ロードトランジスタＱＬａとドライブトランジスタＱＤａとによって１つのインバータが構成され、ロードトランジスタＱＬｂとドライブトランジスタＱＤｂとによってもう１つのインバータが構成され、それぞれのインバータの入出力端子（すなわち、記憶ノードＮａ，Ｎｂ）を接続することによってフリップフロップ回路を構成している。なお、メモリセルＭＣ２，ＭＣ３，ＭＣ４は、メモリセルＭＣ１と同様の構成を有する。

〔制御回路〕
制御回路１１は、制御信号生成回路１０１と、ビット線選択回路１０２と、電源電圧制御回路１０３−１，１０３−２と、プリチャージ回路１０４−１，１０４−２とを含む。

《制御信号生成回路》
制御信号生成回路１０１は、クロック信号ＣＬＫ，ロウアドレス入力信号ＲＡＤ，カラムアドレス入力信号ＣＡＤ，および読み出し／書き込み選択信号Ｒ／Ｗが与えられて、ワード線駆動電圧ＷＤ１，ＷＤ２，プリチャージ制御信号ＰＣＧ，書き込みイネーブル制御信号ＷＥＮ，およびカラムアドレス信号ＡＤ１，ＡＤ２を生成する。例えば、図２のように、制御信号生成回路１０１は、内部クロック生成回路ＣＫＧＥＮと、内部ワード線信号生成回路１１１と、ロウデコーダＲＤＥＣと、ＡＮＤ回路ＡＷ１，ＡＷ２と、バッファ回路ＢＰ１と、カラムデコーダＣＤＥＣと、ＡＮＤ回路ＡＥＮ１，ＡＡ１，ＡＡ２とを含む。なお、図２では、説明の簡略化のため、読み出し系の回路を省略している。

内部クロック生成回路ＣＫＧＥＮは、クロック信号ＣＬＫの立ち上がりエッジに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫのハイレベル期間の長さは一定であり、クロック信号ＣＬＫのハイレベル期間の長さに依存しない。内部ワード線信号生成回路１１１は、内部クロック信号ＩＣＬＫに基づいて内部ワード線信号ＩＷＬを生成する。内部ワード線信号ＩＷＬのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間よりも長い。例えば、内部ワード線信号生成回路１１１は、内部クロック信号ＩＣＬＫを遅延させる遅延回路ＤＬＹと、内部クロック信号ＩＣＬＫと遅延回路ＤＬＹの出力との論理和を内部ワード線信号ＩＷＬとして出力するＯＲ回路ＯＲ１とを含む。この場合、内部ワード線信号ＩＷＬのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に遅延回路ＤＬＹの遅延時間を加算して得られる期間に等しい。

ロウデコーダＲＤＥＣは、ロウアドレス入力信号ＲＡＤに応じてＡＮＤ回路ＡＷ１，ＡＷ２のいずれか１つにハイレベルの出力信号を供給する。例えば、ロウアドレス入力信号ＲＡＤがワード線ＷＬ１に対応するアドレスを示している場合、ロウデコーダＲＤＥＣは、ＡＮＤ回路ＡＷ１に出力信号を供給する。ＡＮＤ回路ＡＷ１，ＡＷ２は、それぞれ、内部ワード線信号ＩＷＬとロウデコーダＲＤＥＣの出力信号との論理積をワード線駆動電圧ＷＤ１，ＷＤ２として出力する。バッファ回路ＢＰ１は、内部ワード線信号ＩＷＬをプリチャージ制御信号ＰＣＧとして出力する。

カラムデコーダＣＤＥＣは、カラムアドレス入力信号ＣＡＤに応じて、ＡＮＤ回路ＡＡ１，ＡＡ２のいずれか１つにハイレベルの出力信号を供給する。例えば、カラムアドレス入力信号ＣＡＤがビット線対ＢＬａ１，ＢＬｂ１に対応するアドレスを示している場合、カラムデコーダＣＤＥＣは、ＡＮＤ回路ＡＡ１に出力信号を供給する。ＡＮＤ回路ＡＥＮ１は、読み出し／書き込み選択信号Ｒ／Ｗと内部クロック信号ＩＣＬＫとの論理積を書き込みイネーブル制御信号ＷＥＮとして出力する。ＡＮＤ回路ＡＡ１，ＡＡ２は、それぞれ、読み出し／書き込み選択信号Ｒ／Ｗ，内部クロック信号ＩＣＬＫ，およびカラムデコーダＣＤＥＣの出力信号の論理積をカラムアドレス信号ＡＤ１，ＡＤ２として出力する。

図３のように、ワード線駆動電圧ＷＤ１，ＷＤ２およびプリチャージ制御信号ＰＣＧのハイレベル期間は、内部ワード線信号ＩＷＬのハイレベル期間に等しく、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に等しい。すなわち、ワード線駆動電圧ＷＤ１，ＷＤ２およびプリチャージ制御信号ＰＣＧのハイレベル期間は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間よりも長くなっている。

《ビット線選択回路》
ビット線選択回路１０２は、カラムアドレス信号ＡＤ１，ＡＤ２に応答してビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２のいずれか一対を選択し、選択したビット線対の電位をデータ信号ＤＩＮａ，ＤＩＮｂに応じた電位に設定する。

例えば、図４のように、ビット線選択回路１０２は、ＡＮＤ回路ＡＳａ１，ＡＳｂ１，ＡＳａ２，ＡＳｂ２と、ｎＭＯＳトランジスタＱＳａ１，ＱＳｂ１，ＱＳａ２，ＱＳｂ２とを含む。ＡＮＤ回路ＡＳａ１（ＡＳｂ１）は、カラムアドレス信号ＡＤ１とデータ信号ＤＩＮａ（ＤＩＮｂ）との論理積を出力し、ＡＮＤ回路ＡＳａ２（ＡＳｂ２）は、カラムアドレス信号ＡＤ２とデータ信号ＤＩＮａ（ＤＩＮｂ）との論理積を出力する。ｎＭＯＳトランジスタＱＳａ１，ＱＳｂ１，ＱＳａ２，ＱＳｂ２は、それぞれ、ビット線ＢＬａ１，ＢＬｂ１，ＢＬａ２，ＢＬｂ２と接地ノードとの間に接続され、ＡＮＤ回路ＡＳａ１，ＡＳｂ１，ＡＳａ２，ＡＳｂ２の出力がゲートに与えられる。

《電源電圧制御回路》
電源電圧制御回路１０３−１，１０３−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、ビット線対ＢＬａ１，ＢＬｂ１に接続されたメモリセルＭＣ１，ＭＣ３の電源ノードＮｄおよびビット線対ＢＬａ２，ＢＬｂ２に接続されたメモリセルＭＣ２，ＭＣ４の電源ノードＮｄにメモリセル電源電圧ＶＤＤＭ１，ＶＤＤＭ２を供給する。また、電源電圧制御回路１０３−１（１０３−２）は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１（ＡＤ２）に応じて、メモリセル電源電圧ＶＤＤＭ１（ＶＤＤＭ２）の電圧レベルを電源電圧ＶＤＤおよび電源電圧ＶＤＤＬ（電源電圧ＶＤＤよりも低い電圧）のいずれか一方に設定する。

例えば、図４のように、電源電圧制御回路１０３−１，１０３−２の各々は、ＮＡＮＤ回路１３１と、インバータ１３２と、ｐＭＯＳトランジスタ１３３，１３４とを含む。ＮＡＮＤ回路１３１は、書き込みイネーブル制御信号ＷＥＮとカラムアドレス信号ＡＤ１（ＡＤ２）との否論理積を出力する。インバータ１３２は、ＮＡＮＤ回路１３１の出力を反転させる。ｐＭＯＳトランジスタ１３３は、電源電圧ＶＤＤが与えられるソースと、インバータ１３２の出力が与えられるゲートと、メモリセル電源電圧ＶＤＤＭ１（ＶＤＤＭ２）を出力するためのドレインとを有する。ｐＭＯＳトランジスタ１３４は、電源電圧ＶＤＤＬが与えられるソースと、ＮＡＮＤ回路１３１の出力が与えられるゲートと、メモリセル電源電圧ＶＤＤＭ１（ＶＤＤＭ２）を出力するためのドレインとを有する。

《プリチャージ回路》
プリチャージ回路１０４−１，１０４−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、プリチャージ制御信号ＰＣＧがローレベルである場合には、そのプリチャージ回路に対応するビット線対の電位をハイレベルにプリチャージし、プリチャージ制御信号ＰＣＧがハイレベルである場合には、ハイ・インピーダンス状態（ビット線対に影響を与えない状態）に設定される。

例えば、図４のように、プリチャージ回路１０４−１，１０４−２の各々は、イコライズトランジスタＱＰ１と、プリチャージトランジスタＱＰ２，ＱＰ３とを含む。イコライズトランジスタＱＰ１は、ビット線ＢＬａ１（ＢＬａ２）とビット線ＢＬｂ１（ＢＬｂ２）との間に接続され、プリチャージ制御信号ＰＣＧがゲートに与えられる。プリチャージトランジスタＱＰ２は、電源電圧ＶＤＤが与えられるソースと、プリチャージ制御信号ＰＣＧが与えられるゲートと、ビット線ＢＬａ１（ＢＬａ２）に接続されるドレインとを有する。プリチャージトランジスタＱＰ３は、電源電圧ＶＤＤが与えられるソースと、プリチャージ制御信号ＰＣＧが与えられるゲートと、ビット線ＢＬｂ１（ＢＬｂ２）に接続されるドレインとを有する。

〔動作〕
次に、図５を参照しつつ、図１に示した半導体記憶装置の書き込み動作について説明する。ここでは、メモリセルＭＣ１を書き込み対象とし、メモリセルＭＣ１において記憶ノードＮａ，Ｎｂは、それぞれ、ローレベル（ＶＳＳＭ），ハイレベル（ＶＤＤ）に設定されており、データ信号ＤＩＮａ，ＤＩＮｂは、それぞれ、ローレベル，ハイレベルであるものとする。

時刻ｔ０より前では、プリチャージ制御信号ＰＣＧがローレベルであるので、ビット線ＢＬａ１，ＢＬｂ１，ＢＬａ２，ＢＬｂ２の電位はハイレベルにプリチャージされる。また、書き込みイネーブル制御信号ＷＥＮ，カラムアドレス信号ＡＤ１，ＡＤ２のいずれもがローレベルであるので、メモリセル電源電圧ＶＤＤＭ１，ＶＤＤＭ２の電圧レベルは、電源電圧ＶＤＤに設定されている。

時刻ｔ０において、プリチャージ制御信号ＰＣＧがローレベルからハイレベルに変化して、プリチャージ回路１０４−１，１０４−２がハイ・インピーダンス状態になるとともに、ワード線駆動電圧ＷＤ１がローレベルからハイレベルに変化する。また、カラムアドレス信号ＡＤ１がローレベルからハイレベルに変化して、ビット線ＢＬｂ１の電位がハイレベルからローレベルに引き下げられる。さらに、書き込みイネーブル制御信号ＷＥＮがローレベルからハイレベルに変化して、メモリセル電源電圧ＶＤＤＭ１の電圧レベルが電源電圧ＶＤＤから電源電圧ＶＤＤＬに引き下げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が減少する。すなわち、アクセストランジスタＱＡａに対するロードトランジスタＱＬａの電流能力比（ＱＬａ／ＱＡａ）およびアクセストランジスタＱＡｂに対するロードトランジスタＱＬｂの電流能力比（ＱＬｂ／ＱＡｂ）が小さくなる。そのため、メモリセルＭＣ１の記憶ノードＮｂの電位は、ハイレベルからローレベルに素速く引き下げられる。一方、メモリセルＭＣ１の記憶ノードＮａの電位は、アクセストランジスタＱＡａによって徐々に上昇するが、中間電位Ｖｘ（ワード線駆動電圧ＷＤ１からアクセストランジスタＱＡａの閾値電圧を減算して得られる電位）までしか上昇しない。さらに、メモリセル電源電圧ＶＤＤＭ１の引き下げによってロードトランジスタＱＬａの電流能力が小さくなっているため、記憶ノードＮａの電位をメモリセル電源電圧ＶＤＤＭ１（すなわち、電源電圧ＶＤＤＬ）まで上昇させることができない可能性がある。特に、ランダムばらつきによってロードトランジスタＱＬａの閾値電圧が高くなっているほど、記憶ノードＮａの電位を電源電圧ＶＤＤＬまで上昇させることが困難になる。

また、カラムアドレス信号ＡＤ２はローレベルのまま維持されているので、メモリセル電源電圧ＶＤＤＭ２の電圧レベルは、電源電圧ＶＤＤのまま維持されている。そのため、ワード線ＷＬ１に接続されたメモリセルＭＣ２（書き込み対象ではないメモリセル）では、ロードトランジスタＱＬａ，ＱＬｂの電流能力は変化しない（すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）は減少しない）ので、メモリセルＭＣ２のデータ保持能力（スタティックノイズマージン）の劣化を防止できる。

次に、時刻ｔ１において、プリチャージ制御信号ＰＣＧおよびワード線駆動電圧ＷＤ１はハイレベルのまま維持されているので、アクセストランジスタＱＡａ，ＱＡｂはオン状態のまま維持されている。そのため、ビット線対ＢＬａ１，ＢＬｂ１の電位は、アクセストランジスタＱＡａ，ＱＡｂを介して記憶ノードＮａ，Ｎｂにそれぞれ伝達されている。ここで、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がハイレベルからローレベルに変化して、メモリセル電源電圧ＶＤＤＭ１の電圧レベルが電源電圧ＶＤＤＬから電源電圧ＶＤＤに引き上げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が増加する。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が大きくなる。そのため、メモリセルＭＣ１の記憶ノードＮａの電位は、ロードトランジスタＱＬａによってハイレベル（ＶＤＤ）まで素速く引き上げられる。

次に、時刻ｔ２において、プリチャージ制御信号ＰＣＧおよびワード線駆動電圧ＷＤ１がハイレベルからローレベルに変化し、メモリセルＭＣ１に対する書き込み動作が完了する。

以上のように、制御回路１１は、時刻ｔ０〜ｔ２の期間（ワード線駆動期間ＰＷ）において、書き込み対象のメモリセルに対応するワード線にワード線駆動電圧を供給する。また、制御回路１１は、時刻ｔ０〜ｔ１の期間（期間Ｐ１）において、書き込み対象のメモリセルのメモリセル電源電圧を減少させることにより、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの電流能力を減少させる。これにより、書き込み対象のメモリセルの記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに素速く引き下げることができるので、書き込み動作マージンを確保できる。

さらに、制御回路１１は、時刻ｔ１〜ｔ２の期間（期間Ｐ２）において、書き込み対象のメモリセルのメモリセル電源電圧を増加させることにより、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの電流能力を増加させる。これにより、書き込み対象のメモリセルの記憶ノードＮａ（Ｎｂ）の電位を引き上げることができるので、書き込み不良（データ再反転）の発生を抑制できる。

また、この書き込み不良は、期間Ｐ１において、ロードトランジスタＱＬｂ（ＱＬａ）の電流能力が非常に大きく、ロードトランジスタＱＬａ（ＱＬｂ）の電流能力が非常に小さい場合（例えば、ロードトランジスタＱＬｂ（ＱＬａ）が記憶ノードＮｂ（Ｎａ）の電位をハイレベルに引き上げることができる能力を有しており、ロードトランジスタＱＬａ（ＱＬｂ）が記憶ノードＮａ（Ｎｂ）の電位をハイレベルに引き上げることができる能力を有していない場合）に発生する。より具体的には、一方のロードトランジスタＱＬａ（ＱＬｂ）のゲート・ソース間に電源電圧ＶＤＤＬの負バイアスが印加された場合の電流能力が、他方のロードトランジスタＱＬｂ（ＱＬａ）のゲート・ソース間に所定電圧（中間電位Ｖｘ−電源電圧ＶＤＤＬ）の負バイアスが印加された場合の電流能力よりも低くなるような特性ばらつきが生じている場合に、上記の書き込み不良が発生する。このような状況は、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧のランダムばらつきが非常に大きい場合（特に、ロードトランジスタＱＬｂ（ＱＬａ）の閾値電圧が非常に低く、ロードトランジスタＱＬａ（ＱＬｂ）の閾値電圧が非常に高い場合）や、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧を元々高く設定している場合に発生しやすい。図１に示した半導体記憶装置では、このような状況下においても、書き込み不良の発生を抑制できる。すなわち、図１に示した半導体記憶装置では、ランダムばらつきに対する耐性が強化されている。そのため、メモリセルＭＣ１，ＭＣ２，…、ＭＣ４に含まれる各トランジスタのサイズを縮小化でき、半導体記憶装置の回路面積を低減できる。さらに、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧を高くすることが可能であるので、ロードトランジスタＱＬａ，ＱＬｂに流れるスタンバイリーク電流を抑制できる。また、ＮＢＴＩ（Negative Bias Temperature Instability）に対する耐性を強化できる。

（実施形態１の変形例）
なお、ワード線駆動電圧ＷＤ１（ＷＤ２）は、ワード線ＷＬ１（ＷＬ２）に対応するメモリセルＭＣ１，ＭＣ２（ＭＣ３，ＭＣ４）のうち書き込み対象ではないメモリセルの電源ノードＮｄに与えられるメモリセル電源電圧よりも低くても良い。例えば、図６のように、制御回路１１は、ワード線駆動回路１０５−１，１０５−２をさらに含んでいても良い。ここでは、ワード線駆動回路１０５−１，１０５−２において電圧極性が反転されるため、制御信号生成回路１０１は、ワード線駆動電圧ＷＤ１，ＷＤ２に代えて、ワード線駆動電圧ＷＤ１，ＷＤ２の反転電圧ＷＤ１ｎ，ＷＤ２ｎを出力する。例えば、制御信号生成回路１０１は、図２に示したＡＮＤ回路ＡＷ１，ＡＷ２に代えて、内部クロック信号ＩＣＬＫとロウデコーダＲＤＥＣの出力信号との否論理積を反転電圧ＷＤ１ｎ，ＷＤ２ｎとしてそれぞれ出力する２個のＮＡＮＤ回路を含む。

《ワード線駆動回路》
ワード線駆動回路１０５−１，１０５−２は、ワード線ＷＬ１，ＷＬ２にそれぞれ対応し、制御信号生成回路１０１からの反転電圧ＷＤ１ｎ，ＷＤ２ｎに応答してワード線駆動電圧ＷＤＬ１，ＷＤＬ２を供給する。ワード線駆動電圧ＷＤＬ１は、ワード線ＷＬ１に対応するメモリセルＭＣ１，ＭＣ２のうち書き込み対象ではないメモリセルの電源ノードＮｄに与えられるメモリセル電源電圧ＶＤＤＭ１（または、ＶＤＤＭ２）よりも低い。ここでは、ワード線駆動電圧ＷＤＬ１は、電源電圧ＶＤＤよりも低い。なお、ワード線駆動電圧ＷＤＬ２についても同様である。

例えば、ワード線駆動回路１０５−１，１０５−２の各々は、インバータ回路を構成するｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２と、ｎＭＯＳトランジスタＱ３とを含む。ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２は、電源電圧ＶＤＤが与えられる電源ノードと接地ノードとの間に直列に接続され、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ２のゲートには、反転電圧ＷＤ１ｎ（ＷＤ２ｎ）が与えられる。ｎＭＯＳトランジスタＱ３は、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２との接続ノードと接地ノードとの間に接続され、電源電圧ＶＤＤがゲートに与えられる。反転電圧ＷＤ１ｎ（ＷＤ２ｎ）がハイレベルからローレベルに変化してワード線駆動電圧ＷＤＬ１（ＷＤＬ２）がローレベルからハイレベルに変化する場合、ｐＭＯＳトランジスタＱ１およびｎＭＯＳトランジスタＱ３の両方が導通状態になるので、ワード線駆動電圧ＷＤＬ１（ＷＤＬ２）は電源電圧ＶＤＤよりも低くなる。

メモリセルＭＣ１，ＭＣ２，…，ＭＣ４では、アクセストランジスタＱＡａ，ＱＡｂの電流能力が大きくなるほど、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が小さくなるため、データ保持能力（スタティックノイズマージン）が劣化してしまう。特に、ランダムばらつきによってアクセストランジスタＱＡａ，ＱＡｂの閾値電圧が低くなるほど、データ保持能力の劣化が顕著になる。図６に示した半導体記憶装置では、ワード線駆動電圧ＷＤＬ１，ＷＤＬ２は、書き込み対象ではないメモリセルに与えられるメモリセル電源電圧よりも低い。そのため、ワード線駆動電圧ＷＤＬ１（ＷＤＬ２）が供給されるワード線ＷＬ１（ＷＬ２）に対応するメモリセルＭＣ１，ＭＣ２（ＭＣ３，ＭＣ４）のうち書き込み対象ではないメモリセルにおいて、アクセストランジスタＱＡａ，ＱＡｂの電流能力を小さくすることができる。これにより、書き込み対象ではないメモリセルのデータ保持能力を向上させることができる。

また、従来（特許文献１，２）では、ワード線のハイレベル電位が低いほど、書き込み対象のメモリセルの記憶ノードの電位をローレベルからハイレベルへ引き上げることが困難になるため、書き込み不良が発生しやすくなってしまう。一方、図６に示した半導体記憶装置では、ワード線駆動電圧ＷＤＬ１（ＷＤＬ２）が低いほど、期間Ｐ１において中間電位Ｖｘが低くなる（すなわち、記憶ノードＮａ（Ｎｂ）の電位を引き上げることが困難になる）が、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位が中間電位Ｖｘからハイレベル（ＶＤＤ）に引き上げられる。そのため、書き込み不良の発生を抑制できる。

以上のように、書き込み対象のメモリセルの書き込み動作マージンを向上することができるとともに、書き込み対象ではないメモリセルのデータ保持能力（スタティックマージン）を向上させることができる。

（実施形態２）
図７は、実施形態２による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した制御回路１１に代えて、制御回路２１を備える。制御回路２１は、図１に示した電源電圧制御回路１０３−１，１０３−２に代えて、基板電圧制御回路２０３−１，２０３−２を含む。なお、メモリセルＭＣ１，ＭＣ２，…，ＭＣ４の各々の電源ノードＮｄには、メモリセル電源電圧ＶＤＤＭ（例えば、電源電圧ＶＤＤ）が与えられる。その他の構成は、図１と同様である。

《基板電圧制御回路》
基板電圧制御回路２０３−１，２０３−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、ビット線対ＢＬａ１，ＢＬｂ１に接続されたメモリセルＭＣ１，ＭＣ３に含まれるロードトランジスタＱＬａ，ＱＬｂの基板およびビット線対ＢＬａ２，ＢＬｂ２に接続されたメモリセルＭＣ２，ＭＣ４に含まれるロードトランジスタＱＬａ，ＱＬｂの基板に基板電圧ＶＰ１，ＶＰ２を供給する。また、基板電圧制御回路２０３−１（２０３−２）は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１（ＡＤ２）に応じて、基板電圧ＶＰ１（ＶＰ２）の電圧レベルを電源電圧ＶＤＤおよび電源電圧ＶＤＤＨ（電源電圧ＶＤＤよりも高い電圧）のいずれか一方に設定する。

例えば、図８のように、基板電圧制御回路２０３−１，２０３−２の各々は、ＮＡＮＤ回路２３１と、インバータ２３２と、ｐＭＯＳトランジスタ２３３，２３４とを含む。ＮＡＮＤ回路２３１は、書き込みイネーブル制御信号ＷＥＮとカラムアドレス信号ＡＤ１（ＡＤ２）との否論理積を出力する。インバータ２３２は、ＮＡＮＤ回路２３１の出力を反転させる。ｐＭＯＳトランジスタ２３３は、電源電圧ＶＤＤが与えられるソースと、インバータ２３２の出力が与えられるゲートと、基板電圧ＶＰ１（ＶＰ２）を出力するためのドレインとを有する。ｐＭＯＳトランジスタ２３４は、電源電圧ＶＤＤＨが与えられるソースと、ＮＡＮＤ回路２３１の出力が与えられるゲートと、基板電圧ＶＰ１（ＶＰ２）を出力するためのドレインとを有する。

〔動作〕
次に、図９を参照しつつ、図７に示した半導体記憶装置の書き込み動作について説明する。ここでは、メモリセルＭＣ１を書き込み対象とし、メモリセルＭＣ１において記憶ノードＮａ，Ｎｂは、それぞれ、ローレベル（ＶＳＳＭ），ハイレベル（ＶＤＤＭ）に設定されており、データ信号ＤＩＮａ，ＤＩＮｂは、それぞれ、ローレベル，ハイレベルであるものとする。

時刻ｔ０において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がローレベルからハイレベルに変化して、基板電圧ＶＰ１の電圧レベルが電源電圧ＶＤＤから電源電圧ＶＤＤＨに引き上げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が減少する。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が小さくなる。また、カラムアドレス信号ＡＤ２はローレベルのまま維持されているので、基板電圧ＶＰ２の電圧レベルは、電源電圧ＶＤＤのまま維持されている。そのため、ワード線ＷＬ１に接続されたメモリセルＭＣ２（書き込み対象ではないメモリセル）では、ロードトランジスタＱＬａ，ＱＬｂの電流能力は変化しない。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）は減少しない。

次に、時刻ｔ１において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がハイレベルからローレベルに変化して、基板電圧ＶＰ１の電圧レベルが電源電圧ＶＤＤＨから電源電圧ＶＤＤに引き下げられる。これにより、メモリセルＭＣ１では、ロードトランジスタＱＬａ，ＱＬｂの電流能力が増加する。すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が大きくなる。

以上のように、制御回路２１は、期間Ｐ１において、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの基板に与えられる基板電圧を増加させ、期間Ｐ２において、書き込み対象のメモリセルに含まれるロードトランジスタＱＬａ，ＱＬｂの基板に与えられる基板電圧を減少させる。これにより、期間Ｐ１において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が減少するので、書き込み動作マージンを向上させることができる。また、期間Ｐ２において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が増加するので、書き込み不良の発生を抑制できる。

なお、図７に示した制御回路２１は、図１に示した電源電圧制御回路１０３−１，１０３−２や図６に示したワード線駆動回路１０５−１，１０５−２をさらに備えていても良い。

（実施形態３）
図１０は、実施形態３による半導体記憶装置の構成例を示す。この半導体記憶装置は、図１に示した制御回路１１に代えて、制御回路３１を備える。制御回路３１は、図１に示した電源電圧制御回路１０３−１，１０３−２に代えて、接地電圧制御回路３０３−１，３０３−２を含む。なお、メモリセルＭＣ１，ＭＣ２，…，ＭＣ４の各々の電源ノードＮｄには、メモリセル電源電圧ＶＤＤＭ（例えば、電源電圧ＶＤＤ）が与えられる。その他の構成は、図１と同様である。

《接地電圧制御回路》
接地電圧制御回路３０３−１，３０３−２は、それぞれ、ビット線対ＢＬａ１，ＢＬｂ１およびビット線対ＢＬａ２，ＢＬｂ２に対応し、ビット線対ＢＬａ１，ＢＬｂ１に接続されたメモリセルＭＣ１，ＭＣ３の接地ノードＮｓおよびビット線対ＢＬａ２，ＢＬｂ２に接続されたメモリセルＭＣ２，ＭＣ４の接地ノードＮｓにメモリセル接地電圧ＶＳＳＭ１，ＶＳＳＭ２を供給する。また、接地電圧制御回路３０３−１（３０３−２）は、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１（ＡＤ２）に応じて、メモリセル接地電圧ＶＳＳＭ１（ＶＳＳＭ２）の電圧レベルを接地電圧ＶＳＳ（例えば、接地電圧ＧＮＤ）および接地電圧ＶＳＳＨ（接地電圧ＶＳＳよりも高い電圧）のいずれか一方に設定する。

例えば、図１１のように、接地電圧制御回路３０３−１，３０３−２の各々は、ＮＡＮＤ回路３３１と、インバータ３３２と、ｎＭＯＳトランジスタ３３３，３３４とを含む。ＮＡＮＤ回路３３１は、書き込みイネーブル制御信号ＷＥＮとカラムアドレス信号ＡＤ１（ＡＤ２）との否論理積を出力する。インバータ３３２は、ＮＡＮＤ回路３３１の出力を反転させる。ｎＭＯＳトランジスタ３３３は、接地電圧ＶＳＳＨが与えられるソースと、インバータ３３２の出力が与えられるゲートと、メモリセル接地電圧ＶＳＳＭ１（ＶＳＳＭ２）を出力するためのドレインとを有する。ｎＭＯＳトランジスタ３３４は、接地電圧ＶＳＳが与えられるソースと、ＮＡＮＤ回路３３１の出力が与えられるゲートと、メモリセル接地電圧ＶＳＳＭ１（ＶＳＳＭ２）を出力するためのドレインとを有する。

〔動作〕
次に、図１２を参照して、図１０に示した半導体記憶装置の書き込み動作について説明する。ここでは、メモリセルＭＣ１を書き込み対象とし、メモリセルＭＣ１において記憶ノードＮａ，Ｎｂは、それぞれ、ローレベル（ＶＳＳ），ハイレベル（ＶＤＤ）に設定されており、データ信号ＤＩＮａ，ＤＩＮｂは、それぞれ、ローレベル，ハイレベルであるものとする。

時刻ｔ０において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がローレベルからハイレベルに変化して、メモリセル接地電圧ＶＳＳＭ１の電圧レベルが接地電圧ＶＳＳから接地電圧ＶＳＳＨに引き上げられる。メモリセルＭＣ１では、オン状態のドライブトランジスタＱＤａを介してメモリセル接地電圧ＶＳＳＭ１がロードトランジスタＱＬｂのゲートに伝達されているので、メモリセル接地電圧ＶＳＳＭ１の引き上げに伴ってロードトランジスタＱＬｂのゲート電位が上昇する。これにより、メモリセルＭＣ１において、ロードトランジスタＱＬｂの電流能力が減少する（すなわち、電流能力比（ＱＬｂ／ＱＡｂ）が小さくなる）ので、メモリセルＭＣ１の記憶ノードＮｂの電位は、ハイレベル（ＶＤＤ）からメモリセル接地電圧ＶＳＳＭ１（すなわち、接地電圧ＶＳＳＨ）に素速く引き下げられる。一方、メモリセルＭＣ１では、記憶ノードＮｂの電位は、ローレベル（ＶＳＳ）よりも高い接地電圧ＶＳＳＨまでしか引き下げられないので、ロードトランジスタＱＬａの電流能力は、記憶ノードＮｂの電位がローレベル（ＶＳＳ）である場合よりも小さくなる。すなわち、電流能力比（ＱＬａ／ＱＡａ）が小さくなる。そのため、記憶ノードＮａの電位をハイレベル（ＶＤＤ）まで上昇させることができない可能性がある。特に、ランダムばらつきによってロードトランジスタＱＬａの閾値電圧が高くなっているほど、記憶ノードＮａの電位をハイレベルまで上昇させることが困難になる。

また、カラムアドレス信号ＡＤ２はローレベルのまま維持されているので、メモリセル接地電圧ＶＳＳＭ２の電圧レベルは、接地電圧ＶＳＳのまま維持されている。そのため、ワード線ＷＬ１に接続されたメモリセルＭＣ２（書き込み対象ではないメモリセル）では、ロードトランジスタＱＬａ，ＱＬｂの電流能力は変化しない（すなわち、電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が減少しない）ので、メモリセルＭＣ２のデータ保持能力は劣化しない。

次に、時刻ｔ１において、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１がハイレベルからローレベルに変化して、メモリセル接地電圧ＶＳＳＭ１の電圧レベルが接地電圧ＶＳＳＨから接地電圧ＶＳＳに引き下げられる。これにより、メモリセルＭＣ１の記憶ノードＮｂの電位が接地電圧ＶＳＳＨからローレベル（ＶＳＳ）に引き下げられ、メモリセルＭＣ１では、ロードトランジスタＱＬａの電流能力は、記憶ノードＮｂの電位が接地電圧ＶＳＳＨである場合よりも大きくなる。すなわち、電流能力比（ＱＬａ／ＱＡａ）が大きくなる。これにより、メモリセルＭＣ１の記憶ノードＮａの電位は、ロードトランジスタＱＬａによってハイレベル（ＶＤＤ）まで素速く引き上げられる。

以上のように、制御回路３１は、期間Ｐ１において、書き込み対象のメモリセルの接地ノードＮｓに与えられるメモリセル接地電圧を増加させ、期間Ｐ２において、書き込み対象のメモリセルの接地ノードＮｓに与えられるメモリセル接地電圧を減少させる。これにより、期間Ｐ１において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が減少するので、書き込み動作マージンを向上させることができる。また、期間Ｐ２において電流能力比（ＱＬａ／ＱＡａ）および電流能力比（ＱＬｂ／ＱＡｂ）が増加するので、書き込み不良の発生を抑制できる。

なお、図１０に示した制御回路３１は、図１に示した電源電圧制御回路１０３−１，１０３−２，図６に示したワード線駆動回路１０５−１，１０５−２，および図７に示した基板電圧制御回路２０３−１，２０３−２をさらに備えていても良い。

（ビット線対の電位設定期間）
以上の各実施形態において、ビット線対の電位がデータ信号ＤＩＮａ，ＤＩＮｂに応じた電位に設定されている期間（すなわち、カラムアドレス信号のハイレベル期間）は、期間Ｐ１よりも長くても良い。例えば、制御回路１１，２１，３１は、制御信号生成回路１０１に代えて、図１３に示した制御信号生成回路１０１ａを含んでいても良い。図１３に示した制御信号生成回路１０１ａでは、ＡＮＤ回路ＡＡ１，ＡＡ２は、内部クロック信号ＩＣＬＫの代わりに内部ワード線信号ＩＷＬが与えられる。すなわち、図１４のように、カラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間は、内部ワード線信号ＩＷＬのハイレベル期間に等しい。

以上のように、期間Ｐ１だけでなく期間Ｐ２においてもビット線対の電位設定を継続することにより、期間Ｐ２においてビット線対の電位を安定させることができるので、書き込み動作を確実に行うことができる（記憶ノードＮａ，Ｎｂの電位をビット線対の電位に確実に設定できる）。特に、ビット線の配線長さが短いほど（ビット線容量が小さいほど）外乱によりビット線の電位が変動しやすいので、期間Ｐ２においてビット線対の電位設定を継続することが有効である。なお、図１３に示した制御信号生成回路１０１ａは、カラムアドレス信号ＡＤ１，ＡＤ２を生成するＡＮＤ回路ＡＡ１，ＡＡ２に対して内部ワード線信号ＩＷＬが供給されるように構成されているので、図２に示した制御信号生成回路１０１（ＡＮＤ回路ＡＡ１，ＡＡ２に対して内部クロック信号ＩＣＬＫが供給される場合）よりも出力負荷が大きく動作速度が遅いが、ビット線が短い場合では動作速度に対する影響は少ない。

（期間および電流能力の下げ幅の設定）
また、以上の各実施形態において、期間Ｐ１において記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに引き下げることができ、且つ、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位を中間電位Ｖｘからハイレベルに引き上げることができるように、期間Ｐ１の長さ，期間Ｐ２の長さ，およびロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅（例えば、メモリセル電源電圧の下げ幅、基板電圧の上げ幅、メモリセル接地電圧の上げ幅など）を設定することが好ましい。このように設定することにより、書き込み対象のメモリセルにおいて書き込み不良の発生を確実に防止できる。

なお、期間Ｐ１，Ｐ２の長さは、期間Ｐ１におけるロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅に応じて設定しても良い。期間Ｐ１におけるロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅が大きいほど、期間Ｐ１において記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに引き下げることが容易になる一方で、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位をローレベルからハイレベルに引き上げることが困難になる。そこで、期間Ｐ１におけるロードトランジスタＱＬａ，ＱＬｂの下げ幅が大きくなるほど期間Ｐ１が短くなる（または、期間Ｐ２が長くなる）ように設定することが好ましい。

同様に、ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅は、期間Ｐ１，Ｐ２の長さに応じて設定しても良い。例えば、期間Ｐ１が長くなるほど（または、期間Ｐ２が短くなるほど）ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅を小さくすることが好ましい。

また、期間Ｐ１，Ｐ２の長さは、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧に応じて設定しても良い。ロードトランジスタＱＬａ，ＱＬｂの閾値電圧が低いほど、期間Ｐ１において記憶ノードＮｂ（Ｎａ）の電位をハイレベルからローレベルに引き下げることが困難になる一方で、期間Ｐ２において記憶ノードＮａ（Ｎｂ）の電位をローレベルからハイレベルに引き上げることが容易になる。そこで、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧が低くなるほど、期間Ｐ１が長くなる（または、期間Ｐ２が短くなる）ように設定することが好ましい。

（期間長さ調整）
また、期間Ｐ１，Ｐ２の長さは可変であっても良い。例えば、制御回路１１，２１，３１は、制御信号生成回路１０１に代えて、図１５に示した制御信号生成回路１０１ｂを含んでいても良い。図１５に示した制御信号生成回路１０１ｂは、図２に示した内部ワード線信号生成回路１１１に代えて、内部ワード線信号生成回路１１１ａおよびタイミング制御回路１２１を含む。

内部ワード線信号生成回路１１１ａは、内部ワード線信号生成回路１１１と同様に、内部クロック信号ＩＣＬＫに基づいて内部ワード線信号ＩＷＬを生成する。内部ワード線信号生成回路１１１ａは、縦続接続された遅延バッファＤ１，Ｄ２，Ｄ３からなる遅延回路ＤＬＹａと、内部クロック信号ＩＣＬＫと遅延回路ＤＬＹａの出力との論理和を内部ワード線信号ＩＷＬとして出力するＯＲ回路ＯＲ１とを含む。

タイミング制御回路１２１は、内部クロック信号ＩＣＬＫに基づいてクロック信号ＤＣＬＫを生成するものであり、タイミング制御信号ＴＣ１，ＴＣ２，ＴＣ３に応答してクロック信号ＤＣＬＫのハイレベル期間の長さを変化させる。例えば、タイミング制御回路１２１は、遅延バッファＤ１の出力とタイミング制御信号ＴＣ１との論理積を出力するＡＮＤ回路Ａ１と、遅延バッファＤ２の出力とタイミング制御信号ＴＣ２との論理積を出力するＡＮＤ回路Ａ２と、遅延バッファＤ３の出力とタイミング制御信号ＴＣ３との論理積を出力するＡＮＤ回路Ａ３と、内部クロック信号ＩＣＬＫおよびＡＮＤ回路Ａ１，Ａ２，Ａ３の出力の論理和をクロック信号ＤＣＬＫとして出力するＯＲ回路ＯＲ２とを含む。ＡＮＤ回路ＡＥＮ１，ＡＡ１，ＡＡ２は、それぞれ、内部クロック信号ＩＣＬＫの代わりにクロック信号ＤＣＬＫが与えられる。

図１６のように、タイミング制御信号ＴＣ１がハイレベルに設定されるとともにタイミング制御信号ＴＣ２，ＴＣ３がローレベルに設定された場合、クロック信号ＤＣＬＫのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に遅延バッファＤ１の遅延時間を加算して得られる期間に等しくなる。また、タイミング制御信号ＴＣ１，ＴＣ２，…，ＴＣ４のいずれもがローレベルに設定された場合、クロック信号ＤＣＬＫのハイレベル期間は、内部クロック信号ＩＣＬＫのハイレベル期間に等しくなる。このように、タイミング制御信号ＴＣ１，ＴＣ２，…，ＴＣ４を選択的にハイレベルに設定することにより、クロック信号ＤＣＬＫのハイレベル期間の長さを変化させることができる。これにより、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間の長さを調整でき、その結果、期間Ｐ１，Ｐ２の長さを調整できる。

以上のように、期間Ｐ１，Ｐ２を可変にすることにより、ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅やロードトランジスタＱＬａ，ＱＬｂの閾値電圧などに応じて期間Ｐ１，Ｐ２を適切に調整できる。例えば、ロードトランジスタＱＬａ，ＱＬｂの電流能力の下げ幅を検出する検出回路（図示せず）によって得られた電流能力の実際の下げ幅に基づいて期間Ｐ１，Ｐ２の長さを調整しても良い。これにより、回路動作上のばらつきに起因する書き込みマージンの劣化を軽減できる。また、ロードトランジスタＱＬａ，ＱＬｂの閾値電圧を検出する検出回路（図示せず）によって得られた閾値電圧のばらつき情報に基づいて期間Ｐ１，Ｐ２の長さを調整しても良い。これにより、製造ばらつきに起因する書き込みマージンの劣化を軽減できる。

また、図１５に示した制御信号生成回路では、ワード線駆動期間ＰＷの長さが一定であるので、書き込み動作期間を延長することなく期間Ｐ１，Ｐ２の長さを調整できる。

さらに、検査時の期間Ｐ１，Ｐ２を実使用時の期間Ｐ１，Ｐ２と異なる長さに設定することにより、書き込み動作マージンを改善することができる。例えば、期間Ｐ１を実使用時の長さよりも長く設定した状態でメモリセルの動作不良を検査し、動作不良と判定されたメモリセルを冗長救済によって別のメモリセル（動作不良と判定されないメモリセル）に差し替える。これにより、記憶ノードの電位をローレベルからハイレベルへ引き上げる動作のマージンを確保できる。また、期間Ｐ２を実使用時の長さよりも長く設定した状態でメモリセルの動作不良を検査し、動作不良と判定されたメモリセルを冗長救済によって別のメモリセル（動作不良と判定されないメモリセル）に差し替えても良い。これにより、記憶ノードの電位をハイレベルからローレベルへ引き下げる動作のマージンを確保できる。このようにして、製造ばらつきに起因するメモリセルの動作不良を改善することができる。

なお、書き込みイネーブル制御信号ＷＥＮおよびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間を固定とし、ワード線駆動電圧ＷＤ１，ＷＤ２およびプリチャージ制御信号ＰＣＧのハイレベル期間を可変としても良い。例えば、図２に示した制御信号生成回路１０１において遅延回路ＤＬＹの遅延時間を可変にしても良い。また、ワード線駆動電圧ＷＤ１，ＷＤ２，プリチャージ制御信号ＰＣＧ，書き込みイネーブル制御信号ＷＥＮ，およびカラムアドレス信号ＡＤ１，ＡＤ２のハイレベル期間を可変としても良い。例えば、図１５に示した制御信号生成回路１０１ｂにおいて遅延回路ＤＬＹａの遅延時間を可変にしても良い。いずれの場合も、期間Ｐ１，Ｐ２の長さを可変にすることができる。

また、以上の各実施形態において、複数のメモリセルを書き込み対象としても良い。例えば、ワード線ＷＬ１に対応するメモリセルＭＣ１，ＭＣ２の両方を書き込み対象としても良い。

以上説明したように、上述の半導体記憶装置は、書き込み動作マージンを確保できるとともに書き込み不良（データ再反転）を抑制できるので、電子機器に搭載されるメモリ装置などとして有用である。

ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ メモリセル
ＱＡａ，ＱＡｂ アクセストランジスタ
ＱＬａ，ＱＬｂ ロードトランジスタ
ＱＤａ，ＱＤｂ ドライブトランジスタ
１１，２１，３１ 制御回路
１０１，１０１ａ，１０１ｂ 制御信号生成回路
１０２ ビット線選択回路
１０３−１，１０３−２ 電源電圧制御回路
１０４−１，１０４−２ プリチャージ回路
１０５−１，１０５−２ ワード線駆動回路
２０３−１，２０３−２ 基板電圧制御回路
３０３−１，３０３−２ 接地電圧制御回路

Claims (14)

1. ｎ組（ｎは、２以上の整数）のビット線対と、
   ｍ本（ｍは、２以上の整数）のワード線と、
   前記ｎ組のビット線対と前記ｍ本のワード線との交差部にそれぞれ配置された（ｎ×ｍ）個のメモリセルと、
   制御回路とを備え、
   前記（ｎ×ｍ）個のメモリセルの各々は、
   当該メモリセルに対応するビット線対のうち一方のビット線と当該メモリセルの第１の記憶ノードとの間に接続された第１のアクセストランジスタと、
   当該メモリセルに対応するビット線対のうち他方のビット線と当該メモリセルの第２の記憶ノードとの間に接続された第２のアクセストランジスタと、
   メモリセル電源電圧が与えられる当該メモリセルの電源ノードと当該メモリセルの第１および第２の記憶ノードとの間にそれぞれ接続された第１および第２のロードトランジスタと、
   メモリセル接地電圧が与えられる当該メモリセルの接地ノードと当該メモリセルの第１および第２の記憶ノードとの間にそれぞれ接続された第１および第２のドライブトランジスタとを含み、
   前記（ｎ×ｍ）個のメモリセルの各々において、前記第１および第２のアクセストランジスタのゲートは、当該メモリセルに対応するワード線に接続され、前記第１のロードトランジスタおよび前記第１のドライブトランジスタのゲートは、当該メモリセルの第２の記憶ノードに接続され、前記第２のロードトランジスタおよび前記第２のドライブトランジスタのゲートは、当該メモリセルの第１の記憶ノードに接続され、
   前記制御回路は、第１の期間と前記第１の期間に後続する第２の期間とを含むワード線駆動期間において前記ｍ本のワード線のうち書き込み対象のメモリセルに対応するワード線にワード線駆動電圧を供給し、前記第１の期間において当該メモリセルに含まれる第１および第２のロードトランジスタの電流能力を減少させ、前記第２の期間において当該第１および第２のロードトランジスタの電流能力を増加させる
   ことを特徴とする半導体記憶装置。
2. 請求項１において、
   前記ワード線駆動電圧は、当該ワード線駆動電圧が供給されるワード線に対応するメモリセルのうち書き込み対象ではないメモリセルに与えられるメモリセル電源電圧よりも低い
   ことを特徴とする半導体記憶装置。
3. 請求項１または２において、
   前記制御回路は、前記第１および第２の期間において、前記書き込み対象のメモリセルと同一のワード線に対応する書き込み対象ではないメモリセルの各々に含まれる第１および第２のロードトランジスタの電流能力を変化させない
   ことを特徴とする半導体記憶装置。
4. 請求項１において、
   前記制御回路は、前記第１の期間において前記書き込み対象のメモリセルの電源ノードに与えられるメモリセル電源電圧を減少させ、前記第２の期間において当該メモリセル電源電圧を増加させる
   ことを特徴とする半導体記憶装置。
5. 請求項１において、
   前記制御回路は、前記第１の期間において前記書き込み対象のメモリセルに含まれる第１および第２のロードトランジスタの基板に与えられる基板電圧を増加させ、前記第２の期間において当該基板電圧を減少させる
   ことを特徴とする半導体記憶装置。
6. 請求項１において、
   前記制御回路は、前記第１の期間において前記書き込み対象のメモリセルの接地ノードに与えられるメモリセル接地電圧を増加させ、前記第２の期間において当該メモリセル接地電圧を減少させる
   ことを特徴とする半導体記憶装置。
7. 請求項１において、
   前記制御回路は、前記第１の期間において前記書き込み対象のメモリセルに対応するビット線対を書き込みデータに応じた電位に設定し、前記第２の期間において当該ビット線対に対する電位設定を解除する
   ことを特徴とする半導体記憶装置。
8. 請求項１において、
   前記制御回路は、前記第１および第２の期間において前記書き込み対象のメモリセルに対応するビット線対を書き込みデータに応じた電位に設定し、前記第２の期間の経過後に当該ビット線対に対する電位設定を解除する
   ことを特徴とする半導体記憶装置。
9. 請求項１において、
   前記第１の期間の長さおよび第２の期間の長さのうち少なくとも一方は可変である
   ことを特徴とする半導体記憶装置。
10. 請求項１において、
    前記第１および第２の期間の長さは、前記第１の期間における前記第１および第２のロードトランジスタの電流能力と前記第２の期間における前記第１および第２のロードトランジスタの電流能力との差に応じて設定される
    ことを特徴とする半導体記憶装置。
11. 請求項１において、
    前記第１および第２の期間の長さは、前記第１および第２のロードトランジスタの閾値電圧に応じて設定される
    ことを特徴とする半導体記憶装置。
12. それぞれがフリップフロップ回路を含む複数のメモリセルと、
    書き込み動作の開始時に前記複数のメモリセルのうち書き込み対象のメモリセルに含まれるフリップフロップ回路のデータ保持能力を弱め、前記書き込み動作の終了前の所定の期間に当該フリップフロップのデータ保持能力を強める制御回路とを備える
    ことを特徴とする半導体記憶装置。
13. 請求項１２において、
    複数のビット線対と
    複数のワード線とをさらに備え、
    前記複数のメモリセルは、前記複数のビット線対と前記複数のワード線との交差部にそれぞれ配置され、
    前記複数のメモリセルの各々は、
    当該メモリセルに対応するビット線対のうち一方のビット線と前記フリップフロップ回路の第１の記憶ノードとの間に接続され、当該メモリセルに対応するワード線にゲートが接続された第１のアクセストランジスタと、
    当該メモリセルに対応するビット線対のうち他方のビット線と前記フリップフロップ回路の第２の記憶ノードとの間に接続され、当該メモリセルに対応するワード線にゲートが接続された第２のアクセストランジスタとをさらに含み、
    前記制御回路は、前記書き込み動作を実行するために前記複数のワード線のうち書き込み対象のメモリセルに対応するワード線を活性化させる
    ことを特徴とする半導体記憶装置。
14. 請求項１３において、
    前記ワード線のハイレベル電位は、前記複数のメモリセルのうち前記書き込み動作の際にデータ保持動作を実行するメモリセルに与えられるメモリセル電源電圧よりも低い
    ことを特徴とする半導体記憶装置。

Images