JP5200506B2

JP5200506B2 - メモリ装置

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Publication number: JP5200506B2
Application number: JP2007307656A
Authority: JP
Inventors: 秀雄穐吉
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-11-28
Filing date: 2007-11-28
Publication date: 2013-06-05
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Description

本発明は、メモリ装置に関する。

ＳＲＡＭ（static random access memory）では、近年プロセスの微細化によりメモリセルのマージン（書き込み・読み出し）が減少してきている。書き込みのマージンを向上するための方法がいくつか考案されている。

下記の特許文献１には、第１のスタティックノイズマージンを有する第１のインバータ特性または前記第１のスタティックノイズマージンよりも大きい第２のスタティックノイズマージンを有する第２のインバータ特性に従って駆動される複数のメモリセルと、前記複数のメモリセルの各々にデータを書込むとき、前記第１のインバータ特性に従って前記複数のメモリセルの各々を駆動させ、前記複数のメモリセルの各々からデータを読出すとき、前記第２のインバータ特性に従って前記複数のメモリセルの各々を駆動させる駆動回路とを備え、前記複数のメモリセルの各々は、第１の導電型の第１の駆動用トランジスタおよび第２の導電型の第１の負荷用トランジスタからなる第１のインバータならびに第１の導電型の第２の駆動用トランジスタおよび第２の導電型の第２の負荷用トランジスタからなる第２のインバータを有するフリップフロップ回路と、前記第１のインバータの出力ノードに接続される第１の導電型の第１のアクセストランジスタと、前記第２のインバータの出力ノードに接続される第１の導電型の第２のアクセストランジスタとを含む、スタティック型半導体記憶装置が記載されている。

また、下記の特許文献２には、行列状に配列される複数のメモリセル、メモリセル列各々に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、前記メモリセル列各々に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を供給する複数のセル電源線、および各メモリセル列に対応して配置され、各々が少なくとも、対応の列のビット線の電圧に従って選択的に対応の電源線の前記第１の電源電圧の供給を遮断する複数の書込補助回路を備える、半導体記憶装置が記載されている。

図１１は、下記の非特許文献１に開示されたスタティック型メモリ装置の構成例を示す回路図であり、図１２は図１１のメモリ装置の動作を示すフローチャートである。ワードドライバ１０１は、複数のワード線ＷＬに電圧を出力する。コントロール回路１０２は、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳに電圧を出力する。複数のワード線ＷＬには、複数のメモリセル１０３が接続される。メモリセル１０３は、ビット線ＢＬ及び／ＢＬに接続される。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｎチャネルトランジスタ１０５は、ゲートがコラム選択線ＣＳに接続され、ドレインがビット線ＢＬに接続され、ソースがライトアンプ１０４に接続される。ｎチャネルトランジスタ１０６は、ゲートがコラム選択線ＣＳに接続され、ドレインがビット線／ＢＬに接続され、ソースがライトアンプ１０４に接続される。ライトアンプ１０４は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがハイレベルになるライト動作時に、ビット線ＢＬ及び／ＢＬに相補のデータを出力する。すなわち、ビット線ＢＬ及び／ＢＬには、相互に反転したデータが供給される。ｐチャネルトランジスタ１０７は、ゲートがライトイネーブル信号線ＷＥに接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがメモリセル電源ノードＶａに接続される。メモリセル電源ノードＶａは、複数のメモリセル１０３に接続される。

メモリセル電源電圧生成回路３１１は、インバータ３２１、トランジスタ３２２〜３２４、容量Ｃ２及び容量線ＣＬを有する。インバータ３２１は、ライトイネーブル信号線ＷＥの信号を反転して出力端子から出力する。ｐチャネルトランジスタ３２２は、ゲートがインバータ３２１の出力端子に接続され、ソースがメモリセル電源ノードＶａに接続され、ドレインが容量線ＣＬに接続される。ｎチャネルトランジスタ３２３は、ゲートがライトイネーブル信号線ＷＥに接続され、ドレインがメモリセル電源ノードＶａに接続され、ソースが容量線ＣＬに接続される。トランジスタ３２２及び３２３は、トランスファゲートを構成し、メモリセル電源ノードＶａ及び容量線ＣＬ間のスイッチとして機能する。ｎチャネルトランジスタ３２４は、ゲートがインバータ３２１の出力端子に接続され、ドレインが容量線ＣＬに接続され、ソースが基準電位に接続される。容量Ｃ２は、容量線ＣＬ及び基準電位間に接続される。

図１２に示すように、書き込み動作前は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳはローレベルである。ワード線ＷＬがローレベルであるので、トランジスタ６０１及び６０６はオフし、メモリセル１０３はビット線ＢＬ及び／ＢＬから切り離される。また、コラム選択線ＣＳがローレベルであるので、トランジスタ１０５及び１０６がオフし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬから切り離される。また、ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。また、ライトイネーブル信号線ＷＥはローレベルであるので、トランジスタ３２２及び３２３はオフし、トランジスタ３２４はオンする。その結果、容量線ＣＬは、基準電位になる。

次に、書き込み動作開始時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがハイレベルになる。コラム選択線ＣＳがハイレベルであるので、トランジスタ１０５及び１０６がオンし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬに接続され、ビット線ＢＬ及び／ＢＬに相補の書き込みデータを出力する。また、ワード線ＷＬがハイレベルであるので、トランジスタ６０１及び６０６がオンし、メモリセル１０３はビット線ＢＬ及び／ＢＬに接続される。ビット線ＢＬ及び／ＢＬのデータは、ノードＮ１及びＮ４に書き込まれる。この際、ライトイネーブル信号線ＷＥがハイレベルであるので、トランジスタ１０７がオフし、メモリセル電源ノードＶａは電源電圧ＶＤＤから切り離され、フローティング状態になる。また、ライトイネーブル信号線ＷＥはハイレベルであるので、トランジスタ３２２及び３２３がオンし、トランジスタ３２４がオフする。メモリセル電源ノードＶａは容量線ＣＬに接続されるので、電源電圧ＶＤＤから下がり、容量線ＣＬは基準電位から上がり、メモリセル電源ノードＶａ及び容量線ＣＬは同電位になる。メモリセル電源ノードＶａ及び容量線ＣＬはフローティング状態であるので、上記の書き込み動作及びリーク電流により、メモリセル電源ノードＶａ及び容量線ＣＬの電位は徐々に下がっていく。このように、書き込み動作時に、メモリセル電源ノードＶａの電位を下げることにより、書き込みエラーを防止し、マージンを向上させることができる。

次に、書き込み動作終了時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがローレベルになる。書き込み動作終了後の動作は、上記の書き込み動作前の動作と同じである。ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、トランジスタ３２２及び３２３がオフし、トランジスタ３２４がオンする。メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。容量線ＣＬは、メモリセル電源ノードＶａから切り離され、基準電位に接続される。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

以上のように、メモリセル電源ノードＶａはライトイネーブル信号線ＷＥがローレベルのときには電源電圧ＶＤＤに接続され、容量線ＣＬは基準電位に接続される。ライトイネーブル信号線ＷＥがハイレベルのときには、メモリセル電源ノードＶａ及び容量線ＣＬはそれぞれ電源電圧ＶＤＤ及び基準電位から切り離されて、ショートさせられる。ショートした後は、メモリセル電源ノードＶａ及び容量線ＣＬはフローティング状態になる。ショート直後のメモリセル電源ノードＶａの電位は、メモリセル電源ノードＶａの容量をＣ１、容量線ＣＬの容量をＣ２とすると、ＶＤＤ×Ｃ１/（Ｃ１＋Ｃ２）となる。書き込み時のメモリセル電源ノードＶａの電位を電源電圧ＶＤＤの０．８倍程度にしようとした場合、容量Ｃ２は容量Ｃ１の４倍の容量が必要となり、面積が増大する問題点がある。また、フローティング状態になるため、リーク電流の大きい条件ではメモリセル電源ノードＶａの電位が低下しすぎる可能性がある。

特開２００２−４２４７６号公報特開２００７−４９６０号公報 A 65nm SoC Embedded 6T-SRAM Design for Manufacturing with ReadandWrite Cell Stabilizing Circuits, ２００６ Symposium on VLSI Circuits.

本発明の目的は、メモリセル電源ノードの電位を高速に下げることができ、低消費電力で書き込みのマージンを向上させることができるメモリ装置を提供することである。

本発明のメモリ装置は、データを記憶するメモリセルと、前記メモリセルと電源線との間に設けられたメモリセル電源ノードと、前記メモリセル電源ノードに接続され、書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードに、前記電源線の電位よりも低い第１の電位を供給する第１のメモリセル電源電圧生成回路と、前記メモリセル電源ノードに接続され、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードに前記電源線の電位よりも低い第２の電位を供給する第２のメモリセル電源電圧生成回路とを有し、前記第１のメモリセル電源電圧生成回路の電流供給能力は、前記第２のメモリセル電源電圧生成回路の電流供給能力よりも高く、前記書き込み動作期間において前記メモリセル電源ノードに前記第１の電位が供給される第１の期間は、前記第２の電位が供給される第２の期間よりも短いことを特徴とする。

書き込み動作時にメモリセル電源ノードの電位を下げることにより、メモリセルに安定してデータを書き込むことができ、書き込みのマージンを向上させることができる。第２のメモリセル電源電圧生成回路がメモリセル電源ノードの電位を高速に下げれば、書き込み時間を短縮し、書き込み速度を速くすることができる。また、第１のメモリセル電源電圧生成回路が第２のメモリセル電源電圧生成回路とは別にメモリセル電源ノードの電位を低電位に維持すれば、消費電力を低減することができ、メモリセル電源ノードにおけるリーク電流による電位の下がりすぎを防止することができる。

図７はスタティック型メモリ装置（ＳＲＡＭ）の構成例を示す回路図であり、図８は図７のメモリ装置の動作を示すフローチャートである。ワードドライバ１０１は、複数のワード線ＷＬに電圧を出力する。コントロール回路１０２は、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳに電圧を出力する。複数のワード線ＷＬには、複数のメモリセル１０３が接続される。メモリセル１０３は、ビット線ＢＬ及び／ＢＬに接続される。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。ｎチャネルトランジスタ１０５は、ゲートがコラム選択線ＣＳに接続され、ドレインがビット線ＢＬに接続され、ソースがライトアンプ１０４に接続される。ｎチャネルトランジスタ１０６は、ゲートがコラム選択線ＣＳに接続され、ドレインがビット線／ＢＬに接続され、ソースがライトアンプ１０４に接続される。ライトアンプ１０４は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがハイレベルになるライト動作時に、ビット線ＢＬ及び／ＢＬに相補のデータを出力する。すなわち、ビット線ＢＬ及び／ＢＬには、相互に反転したデータが供給される。ｐチャネルトランジスタ１０７は、ゲートがライトイネーブル信号線ＷＥに接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがメモリセル電源ノードＶａに接続される。メモリセル電源ノードＶａは、複数のメモリセル１０３に接続される。

図６は、図７のメモリセル１０３の構成例を示す回路図である。ｎチャネルトランジスタ６０１は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがノードＮ１に接続される。ｐチャネルトランジスタ６０２は、ゲートがノードＮ２に接続され、ソースがメモリセル電源ノードＶａに接続され、ドレインがノードＮ１に接続される。ｎチャネルトランジスタ６０３は、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続され、ソースが基準電位（グランド電位）に接続される。ノードＮ１はノードＮ３に接続され、ノードＮ２はノードＮ４に接続される。ｐチャネルトランジスタ６０４は、ゲートがノードＮ３に接続され、ソースがメモリセル電源ノードＶａに接続され、ドレインがノードＮ４に接続される。ｎチャネルトランジスタ６０５は、ゲートがノードＮ３に接続され、ドレインがノードＮ４に接続され、ソースが基準電位に接続される。ｎチャネルトランジスタ６０６は、ゲートがワード線ＷＬに接続され、ドレインがノードＮ４に接続され、ソースがビット線／ＢＬに接続される。

トランジスタ６０２及び６０３は、１個のインバータを構成し、ノードＮ２（ノードＮ４）のデータを反転してノードＮ１（ノードＮ３）に出力する。トランジスタ６０４及び６０５は、他の１個のインバータを構成し、ノードＮ３（ノードＮ１）のデータを反転してノードＮ４（ノードＮ２）に出力する。この２個のインバータにより、データを記憶することができる。

ワード線ＷＬをハイレベルにすると、トランジスタ６０１及び６０６がオンし、ビット線ＢＬ及び／ＢＬのデータをメモリセルに書き込むことができる。ビット線ＢＬがハイレベル、ビット線／ＢＬがローレベルのときには、ノードＮ１及びＮ３にはハイレベルが記憶され、ノードＮ２及びＮ４にはローレベルが記憶される。逆に、ビット線ＢＬがローレベル、ビット線／ＢＬがハイレベルのときには、ノードＮ１及びＮ３にはローレベルが記憶され、ノードＮ２及びＮ４にはハイレベルが記憶される。

次に、書き込みマージンについて説明する。ノードＮ１をハイレベルからローレベルに書き換える場合を例に説明する。現在、ノードＮ１はハイレベル、ノードＮ２はローレベルになっている。トランジスタ６０２はオンし、トランジスタ６０３はオフになっている。その後、ビット線ＢＬをローレベルにして、ワード線ＷＬをハイレベルにする。すると、トランジスタ６０１がオンする。この時、トランジスタ６０１のオン抵抗がトランジスタ６０２のオン抵抗に対して比較的大きいときには、トランジスタ６０１がオンになっても、ノードＮ１はハイレベルから完全なローレベルにまでは下がらない。その結果、ノードＮ１はハイレベルを維持し、ローレベルの書き込みに失敗する。

通常、このような書き込みの失敗が生じないように、メモリセルのパラメータは設定されている。しかし、プロセスの微細化に伴うばらつきの増加や、搭載メモリ容量増大のため、搭載メモリセルのうちのわずかが書き込みを失敗することがある。書き込みマージンが狭いと、ばらつきにより書き込み失敗が生じやすい。そのため、書き込みマージンを向上させることが望まれる。書き込みマージンを向上させるために、書き込み時のメモリセル電源ノードＶａの電位を下げる。これにより、上記のように、ノードＮ１をハイレベルからローレベルに書き換える場合でも、安定してノードＮ１にローレベルを書き込むことができる。

図８に示すように、書き込み動作前は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳはローレベルである。ワード線ＷＬがローレベルであるので、トランジスタ６０１及び６０６はオフし、メモリセル１０３はビット線ＢＬ及び／ＢＬから切り離される。また、コラム選択線ＣＳがローレベルであるので、トランジスタ１０５及び１０６がオフし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬから切り離される。また、ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

次に、書き込み動作開始時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがハイレベルになる。コラム選択線ＣＳがハイレベルであるので、トランジスタ１０５及び１０６がオンし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬに接続され、ビット線ＢＬ及び／ＢＬに相補の書き込みデータを出力する。また、ワード線ＷＬがハイレベルであるので、トランジスタ６０１及び６０６がオンし、メモリセル１０３はビット線ＢＬ及び／ＢＬに接続される。ビット線ＢＬ及び／ＢＬのデータは、ノードＮ１及びＮ４に書き込まれる。この際、ライトイネーブル信号線ＷＥがハイレベルであるので、トランジスタ１０７がオフし、メモリセル電源ノードＶａは電源電圧ＶＤＤから切り離され、フローティング状態になる。上記の書き込み動作及びリーク電流により、メモリセル電源ノードＶａの電位は徐々に下がっていく。このように、書き込み動作時に、メモリセル電源ノードＶａの電位を下げることにより、書き込みエラーを防止し、マージンを向上させることができる。

次に、書き込み動作終了時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがローレベルになる。書き込み動作終了後の動作は、上記の書き込み動作前の動作と同じである。ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

以上のように、メモリセル電源ノードＶａはライトイネーブル信号線ＷＥがローレベルのときには電源電圧ＶＤＤに接続されるが、ライトイネーブル信号線ＷＥがハイレベル（書き込み）の時には電源電圧ＶＤＤから切り離されてフローティング状態となる。メモリセル電源ノードＶａの電位は、メモリセル１０３のロードトランジスタ６０２、トランスファトランジスタ６０１及びライトアンプ１０４を介して電荷が抜けていくことによって低下する。メモリセル１０３のロードトランジスタ６０２及びトランスファトランジスタ６０１はサイズが小さいため、メモリセル電源ノードＶａの電位が低下する速度が遅い問題点がある。また、メモリセル電源ノードＶａはフローティング状態になるため、リーク電流の大きい条件（メモリセル１０３を多数接続した場合又は高温の場合）では、メモリセル電源ノードＶａの電位が低下しすぎる可能性がある。

図９はスタティック型メモリ装置の他の構成例を示す回路図であり、図１０は図９のメモリ装置の動作を示すフローチャートである。図９のメモリ装置は、図７のメモリ装置に対して、メモリセル電源電圧生成回路１１１を追加したものである。以下、図９のメモリ装置が図７のメモリ装置と異なる点を説明する。

メモリセル電源電圧生成回路１１１は、インバータ１２１及びトランジスタ１２２，１２３を有する。インバータ１２１は、ライトイネーブル信号線ＷＥの信号を反転して出力端子から出力する。ｐチャネルトランジスタ１２２は、ゲートがインバータ１２１の出力端子に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがメモリセル電源ノードＶａに接続される。ｎチャネルトランジスタ１２３は、ゲートがライトイネーブル信号線ＷＥに接続され、ドレインがメモリセル電源ノードＶａに接続され、ソースが基準電位に接続される。

図１０に示すように、書き込み動作前は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳはローレベルである。ワード線ＷＬがローレベルであるので、トランジスタ６０１及び６０６はオフし、メモリセル１０３はビット線ＢＬ及び／ＢＬから切り離される。また、コラム選択線ＣＳがローレベルであるので、トランジスタ１０５及び１０６がオフし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬから切り離される。また、ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、トランジスタ１２２及び１２３がオフし、メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

次に、書き込み動作開始時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがハイレベルになる。コラム選択線ＣＳがハイレベルであるので、トランジスタ１０５及び１０６がオンし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬに接続され、ビット線ＢＬ及び／ＢＬに相補の書き込みデータを出力する。また、ワード線ＷＬがハイレベルであるので、トランジスタ６０１及び６０６がオンし、メモリセル１０３はビット線ＢＬ及び／ＢＬに接続される。ビット線ＢＬ及び／ＢＬのデータは、ノードＮ１及びＮ４に書き込まれる。この際、ライトイネーブル信号線ＷＥがハイレベルであるので、トランジスタ１０７がオフし、トランジスタ１２２及び１２３がオンする。トランジスタ１２２及び１２３には貫通電流が流れ、メモリセル電源ノードＶａはトランジスタ１２２及び１２３の抵抗分割により電源電圧ＶＤＤより低い電位になる。メモリセル電源ノードＶａは、フローティング状態ではないので、書き込み動作時には電位が一定になる。このように、書き込み動作時に、メモリセル電源ノードＶａの電位を下げることにより、書き込みエラーを防止し、マージンを向上させることができる。

次に、書き込み動作終了時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがローレベルになる。書き込み動作終了後の動作は、上記の書き込み動作前の動作と同じである。ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、トランジスタ１２２及び１２３がオフする。メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

以上のように、メモリセル電源ノードＶａはライトイネーブル信号線ＷＥがローレベルのときには電源電圧ＶＤＤに接続されるが、ライトイネーブル信号線ＷＥがハイレベルのときには電源電圧ＶＤＤから切り離され、メモリセル電源電圧生成回路１１１に接続される。メモリセル電源電圧生成回路１１１は、ライトイネーブル信号線ＷＥがハイレベルのときに、トランジスタ１２２及び１２３がオンし、貫通電流を流し、抵抗分割によりメモリセル電源ノードＶａの電位を決定する。メモリセル電源ノードＶａは、フローティング状態にならないため、リーク電流の大きい条件でも、メモリセル電源ノードＶａの電位が低下しすぎることはない。しかし、ライトイネーブル信号線ＷＥがハイレベルに遷移したときに、メモリセル電源ノードＶａの電位を高速に低下させようとすると、メモリセル電源電圧生成回路１１１のトランジスタ１２２及び１２３を大きくする必要がある。その場合、トランジスタ１２２及び１２３を流れる貫通電流が増え、消費電力が増加する問題がある。

（第１の実施形態）
図１は本発明の第１の実施形態によるスタティック型メモリ装置の構成例を示す回路図であり、図２は図１のメモリ装置の動作を示すフローチャートである。図１のメモリ装置は、図７のメモリ装置に対して、第１のメモリセル電源電圧生成回路１１１及び第２のメモリセル電源電圧生成回路１１２を追加したものである。以下、図１のメモリ装置が図７のメモリ装置と異なる点を説明する。

コントロール回路１０２は、図５の信号生成回路を有し、ライトイネーブル信号線ＷＥの信号を基に信号線ＷＡの信号を生成する。図５は、図１のコントロール回路１０２内の信号生成回路の構成例を示す回路図である。ディレイ回路５０１は、ライトイネーブル信号線ＷＥを遅延させた信号を出力する。インバータ５０２は、ディレイ回路５０１の出力信号を反転した信号を出力する。否定論理積（ＮＡＮＤ）回路５０３は、ライトイネーブル信号線ＷＥの信号及びインバータ５０２の出力信号の否定論理積信号を出力する。インバータ５０４は、否定論理積回路５０３の出力信号を反転した信号を信号線ＷＡに出力する。図２に示すように、信号線ＷＡの信号は、ライトイネーブル信号線ＷＥの信号に対して、立ち上がりが同じであり、パルス幅が短いパルス信号である。

第１のメモリセル電源電圧生成回路１１１は、インバータ１２１及びトランジスタ１２２，１２３を有する。インバータ１２１は、ライトイネーブル信号線ＷＥの信号を反転して出力端子から出力する。ｐチャネルトランジスタ１２２は、ゲートがインバータ１２１の出力端子に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがメモリセル電源ノードＶａに接続される。ｎチャネルトランジスタ１２３は、ゲートがライトイネーブル信号線ＷＥに接続され、ドレインがメモリセル電源ノードＶａに接続され、ソースが基準電位に接続される。トランジスタ１２２及び１２３は、書き込み動作時にメモリセル電源ノードＶａの電位を引き下げて保持するためのトランジスタであり、トランジスタ１３２及び１３３に比べてサイズが小さい。トランジスタ１２２及び１２３には、比較的小さな電流が流れる。

第２のメモリセル電源電圧生成回路１１２は、インバータ１３１及びトランジスタ１３２，１３３を有する。インバータ１３１は、信号線ＷＡの信号を反転して出力端子から出力する。ｐチャネルトランジスタ１３２は、ゲートがインバータ１３１の出力端子に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがメモリセル電源ノードＶａに接続される。ｎチャネルトランジスタ１３３は、ゲートが信号線ＷＡに接続され、ドレインがメモリセル電源ノードＶａに接続され、ソースが基準電位に接続される。トランジスタ１３２及び１３３は、書き込み動作開始時にメモリセル電源ノードＶａの電位を高速に引き下げるためのトランジスタであり、トランジスタ１２２及び１２３に比べてサイズが大きい。トランジスタ１３２及び１３３には、比較的大きな電流が流れる。

図２に示すように、書き込み動作前は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ、コラム選択線ＣＳ及び信号線ＷＡはローレベルである。ワード線ＷＬがローレベルであるので、トランジスタ６０１及び６０６はオフし、メモリセル１０３はビット線ＢＬ及び／ＢＬから切り離される。また、コラム選択線ＣＳがローレベルであるので、トランジスタ１０５及び１０６がオフし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬから切り離される。また、信号線ＷＥ及びＷＡがローレベルであるので、トランジスタ１０７がオンし、トランジスタ１２２，１２３，１３２及び１３３がオフし、メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

次に、書き込み動作開始時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ、コラム選択線ＣＳ及び信号線ＷＡがハイレベルになる。コラム選択線ＣＳがハイレベルであるので、トランジスタ１０５及び１０６がオンし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬに接続され、ビット線ＢＬ及び／ＢＬに相補の書き込みデータを出力する。また、ワード線ＷＬがハイレベルであるので、トランジスタ６０１及び６０６がオンし、メモリセル１０３はビット線ＢＬ及び／ＢＬに接続される。ビット線ＢＬ及び／ＢＬのデータは、ノードＮ１及びＮ４に書き込まれる。この際、信号線ＷＥ及びＷＡがハイレベルであるので、トランジスタ１０７がオフし、トランジスタ１２２，１２３，１３２及び１３３がオンする。トランジスタ１２２，１２３，１３２及び１３３に貫通電流が流れる。メモリセル電源ノードＶａは、トランジスタ１２２及び１２３の抵抗分割並びにトランジスタ１３２及び１３３の抵抗分割により電源電圧ＶＤＤより低い電位になる。この際、第２のメモリセル電源電圧生成回路１１２のトランジスタ１３２及び１３３に大きな電流が流れ、かつ第１のメモリセル電源電圧生成回路１１１のトランジスタ１２２及び１２３にも電流が流れるので、メモリセル電源ノードＶａの電位を高速に下げることができる。

次に、信号線ＷＡがローレベルになり、信号線ＷＥがハイレベルを維持する。信号線ＷＡがローレベルになると、トランジスタ１３２及び１３３がオフする。信号線ＷＥはハイレベルであるので、トランジスタ１２２及び１２３はオンし続ける。これにより、メモリセル電源ノードＶａの電位もトランジスタ１２２及び１２３の抵抗分割による電位を維持し続け、電位の下がりすぎを防止することができる。この際、第２のメモリセル電源電圧生成回路１１２のトランジスタがオフし、第１のメモリセル電源電圧生成回路１１１のトランジスタ１２２及び１２３はサイズが小さいので消費電流が小さく、書き込み動作時の消費電力を小さくすることができる。また、メモリセル電源ノードＶａは、フローティング状態ではないので、書き込み動作時には電位が一定になる。このように、書き込み動作時に、メモリセル電源ノードＶａの電位を下げることにより、書き込みエラーを防止し、マージンを向上させることができる。

次に、書き込み動作終了時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ、コラム選択線ＣＳ及び信号線ＷＡがローレベルになる。書き込み動作終了後の動作は、上記の書き込み動作前の動作と同じである。信号線ＷＥ及びＷＡがローレベルであるので、トランジスタ１０７がオンし、トランジスタ１２２，１２３，１３２及び１３３がオフする。メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

以上のように、信号線ＷＡの信号は信号線ＷＥの信号より幅の狭いパルスであり、図５の信号生成回路により生成される。メモリセル電源ノードＶａは、ライトイネーブル信号線ＷＥがローレベルのときには電源電圧ＶＤＤに接続されるが、ライトイネーブル信号線ＷＥがハイレベルのときには電源電圧ＶＤＤから切り離され、第１のメモリセル電源電圧生成回路１１１及び第２のメモリセル電源電圧生成回路１１２に接続される。第２のメモリセル電源電圧生成回路１１２は、信号ＷＡがハイレベルのときに、トランジスタ１３２及び１３３がオンし、貫通電流が流れ、抵抗分割によりメモリセル電源ノードＶａの電位を決定する。第１のメモリセル電源電圧生成回路１１１は、ライトイネーブル信号線ＷＥがハイレベルのときに、トランジスタ１２２及び１２３がオンし、貫通電流が流れ、抵抗分割によりメモリセル電源ノードＶａの電位を決定する。第２のメモリセル電源電圧生成回路１１２のトランジスタ１３２及び１３３のサイズは、信号ＷＡがハイレベルに遷移したときに高速に低下させるため、大きくなっている。第１のメモリセル電源電圧生成回路１１１のトランジスタ１２２及び１２３のサイズは、リーク電流によりメモリセル電源ノードＶａの電位が低下しないように補償するだけなので、小さくなっている。そのため、第１のメモリセル電源電圧生成回路１１１の貫通電流は、第２のメモリセル電源電圧生成回路１１２の貫通電流より小さくなる。信号線ＷＡがハイレベルになる時間は、ライトイネーブル信号線ＷＥがローレベルからハイレベルに変化した後、ライトイネーブル信号線ＷＥがハイレベルになる時間に比べて短い時間であるため、図９のメモリ装置に比べ、消費電力を小さくすることができる。

（第２の実施形態）
図３は本発明の第２の実施形態によるスタティック型メモリ装置の構成例を示す回路図であり、図４は図３のメモリ装置の動作を示すフローチャートである。図３のメモリ装置は、図７のメモリ装置に対して、第１のメモリセル電源電圧生成回路１１１及び第２のメモリセル電源電圧生成回路３１１を追加したものである。以下、図３のメモリ装置が図７のメモリ装置と異なる点を説明する。

第１のメモリセル電源電圧生成回路１１１は、インバータ１２１及びトランジスタ１２２，１２３を有する。インバータ１２１は、ライトイネーブル信号線ＷＥの信号を反転して出力端子から出力する。ｐチャネルトランジスタ１２２は、ゲートがインバータ１２１の出力端子に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインが容量線ＣＬに接続される。ｎチャネルトランジスタ１２３は、ゲートがライトイネーブル信号線ＷＥに接続され、ドレインが容量線ＣＬに接続され、ソースが基準電位に接続される。トランジスタ１２２及び１２３は、書き込み動作時にメモリセル電源ノードＶａの電位を引き下げて保持するためのトランジスタであり、サイズが比較的小さい。トランジスタ１２２及び１２３には、比較的小さな電流が流れる。

第２のメモリセル電源電圧生成回路３１１は、インバータ３２１、トランジスタ３２２〜３２４、容量Ｃ２及び容量線ＣＬを有する。インバータ３２１は、ライトイネーブル信号線ＷＥの信号を反転して出力端子から出力する。ｐチャネルトランジスタ３２２は、ゲートがインバータ３２１の出力端子に接続され、ソースがメモリセル電源ノードＶａに接続され、ドレインが容量線ＣＬに接続される。ｎチャネルトランジスタ３２３は、ゲートがライトイネーブル信号線ＷＥに接続され、ドレインがメモリセル電源ノードＶａに接続され、ソースが容量線ＣＬに接続される。トランジスタ３２２及び４２３は、トランスファゲートを構成し、メモリセル電源ノードＶａ及び容量線ＣＬ間のスイッチとして機能する。ｎチャネルトランジスタ３２４は、ゲートがインバータ３２１の出力端子に接続され、ドレインが容量線ＣＬに接続され、ソースが基準電位に接続される。容量Ｃ２は、容量線ＣＬ及び基準電位間に接続される。

図４に示すように、書き込み動作前は、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳはローレベルである。ワード線ＷＬがローレベルであるので、トランジスタ６０１及び６０６はオフし、メモリセル１０３はビット線ＢＬ及び／ＢＬから切り離される。また、コラム選択線ＣＳがローレベルであるので、トランジスタ１０５及び１０６がオフし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬから切り離される。また、ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。また、ライトイネーブル信号線ＷＥはローレベルであるので、トランジスタ１２２，１２３，３２２及び３２３はオフし、トランジスタ３２４はオンする。その結果、容量線ＣＬは、基準電位になる。

次に、書き込み動作開始時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがハイレベルになる。コラム選択線ＣＳがハイレベルであるので、トランジスタ１０５及び１０６がオンし、ライトアンプ１０４はビット線ＢＬ及び／ＢＬに接続され、ビット線ＢＬ及び／ＢＬに相補の書き込みデータを出力する。また、ワード線ＷＬがハイレベルであるので、トランジスタ６０１及び６０６がオンし、メモリセル１０３はビット線ＢＬ及び／ＢＬに接続される。ビット線ＢＬ及び／ＢＬのデータは、ノードＮ１及びＮ４に書き込まれる。この際、ライトイネーブル信号線ＷＥがハイレベルであるので、トランジスタ１０７がオフし、メモリセル電源ノードＶａは電源電圧ＶＤＤから切り離され、フローティング状態になる。また、ライトイネーブル信号線ＷＥはハイレベルであるので、トランジスタ３２２及び３２３がオンし、トランジスタ３２４がオフする。メモリセル電源ノードＶａは容量線ＣＬに接続されるので、電源電圧ＶＤＤから下がり、容量線ＣＬは基準電位から上がり、メモリセル電源ノードＶａ及び容量線ＣＬは同電位になる。メモリセル電源ノードＶａ及び容量線ＣＬの電位は、図１１のメモリ装置と同様に、容量Ｃ１及びＣ２の容量分割により決定される。

図１１のメモリ装置では、メモリセル電源ノードＶａ及び容量線ＣＬがフローティング状態であるので、上記の書き込み動作及びリーク電流により、メモリセル電源ノードＶａ及び容量線ＣＬの電位は徐々に下がっていく。そのため、メモリセル電源ノードＶａ及び容量線ＣＬの電位が下がり過ぎてしまい、書き込み動作を行うことができない場合がある。

本実施形態では、ライトイネーブル信号線ＷＥがハイレベルであるため、トランジスタ１２２及び１２３がオンする。これにより、メモリセル電源ノードＶａの電位は、トランジスタ１２２及び１２３の抵抗分割による電位に維持される。この際、第１のメモリセル電源電圧生成回路１１１のトランジスタ１２２及び１２３はサイズが小さいので消費電流が小さく、書き込み動作時の消費電力を小さくすることができる。また、メモリセル電源ノードＶａは、フローティング状態ではないので、書き込み動作時には電位が一定になり、メモリセル電源ノードＶａ及び容量線ＣＬの電位が下がり過ぎることを防止できる。このように、書き込み動作時に、メモリセル電源ノードＶａの電位を下げることにより、書き込みエラーを防止し、マージンを向上させることができる。

次に、書き込み動作終了時に、ワード線ＷＬ、ライトイネーブル信号線ＷＥ及びコラム選択線ＣＳがローレベルになる。書き込み動作終了後の動作は、上記の書き込み動作前の動作と同じである。ライトイネーブル信号線ＷＥがローレベルであるので、トランジスタ１０７がオンし、トランジスタ１２２，１２３，３２２及び３２３がオフし、トランジスタ３２４がオンする。メモリセル電源ノードＶａは電源電圧ＶＤＤに接続され、電源電圧ＶＤＤになる。容量線ＣＬは、メモリセル電源ノードＶａから切り離され、基準電位に接続される。メモリセル１０３は、メモリセル電源ノードＶａから電源電圧ＶＤＤの供給を受けて、データを記憶する。

以上のように、図１１のメモリ装置では、書き込み動作時にリーク電流によりメモリセル電源ノードＶａの電位が低下していたが、本実施形態のメモリ装置では、書き込み動作時にリーク電流によるメモリセル電源ノードＶａの電位の低下を防止することができる。

近年、プロセスの微細化により、メモリセルの書き込み及び読み出しのマージンが減少してきている。書き込みのマージンを向上するために、書き込み動作時にメモリセル電源ノードＶａの電位を下げる。図７のメモリ装置では、書き込み動作時にメモリセル電源ノードＶａをフローティングにする。図１１のメモリ装置では、書き込み動作時にメモリセル電源ノードＶａの電位を容量分割により下げる。図９のメモリ装置では、書き込み動作時にメモリセル電源ノードＶａを抵抗分割により下げる。

図７のメモリ装置は、メモリセル電源ノードＶａの電位をそれほど下げることができない問題点がある。また、メモリセル電源ノードＶａは、フローティング状態になるため、メモリセルを多数接続した場合や、高温の場合にリーク電流により、メモリセル電源ノードＶａの電位が下がりすぎる可能性がある。

図１１のメモリ装置は、メモリセル電源ノードＶａの電位を引き下げるための容量Ｃ２が大きくなる問題点がある。また、メモリセル電源ノードＶａがフローティング状態になるため、メモリセルを多数接続した場合や、高温の場合にリーク電流により、メモリセル電源ノードＶａの電位が下がりすぎる可能性がある。

図９のメモリ装置は、メモリセル電源ノードＶａの電位を速く引き下げようとすると、抵抗分割のトランジスタに流れる電流が多くなる。リーク電流により、メモリセル電源ノードＶａの電位が下がり過ぎないようにするためにはよいが、消費電力が大きくなるのが欠点である。

第１及び第２の実施形態のメモリ装置は、書き込み動作開始時にメモリセル電源ノードＶａの電位を高速に下げ、その後はリーク電流を補償するだけの電流を流してメモリセル電源ノードＶａの電位を維持する。そのため、高速にメモリセル電源ノードＶａの電位を下げるためのメモリセル電源電圧生成回路と、その後に電位を保持するためのメモリセル電源電圧生成回路を分けることにより、メモリセル電源ノードＶａの電位を高速に下げることができ、かつ消費電力を削減することができる。

第１及び第２の実施形態のメモリ装置は、データを記憶するためのメモリセル１０３と、前記メモリセル１０３に電源電圧を供給するためのメモリセル電源ノードＶａと、前記メモリセル電源ノードＶａに接続され、書き込み動作時に前記メモリセル電源ノードＶａの電位を下げるための第１のメモリセル電源電圧生成回路１１１と、前記メモリセル電源ノードＶａに接続され、書き込み動作時に前記メモリセル電源ノードＶａの電位を下げるための第２のメモリセル電源電圧生成回路１１２又は３１１とを有する。

さらに、メモリ装置は、前記メモリセル１０３に接続され、前記メモリセル１０３を選択するためのワード線ＷＬと、前記メモリセル１０３に接続され、前記メモリセル１０３に書き込みデータを供給するためのビット線ＢＬ（及び／又は／ＢＬ）と、前記ビット線ＢＬに書き込みデータを出力するためのライトアンプ１０４とを有する。前記メモリセル１０３は、複数のインバータのループ回路を有する。図６では、メモリセル１０３は、トランジスタ６０２及び６０３で構成されるインバータとトランジスタ６０４及び６０５で構成されるインバータとのループ回路を有する。

さらに、メモリ装置は、前記書き込み動作時に前記メモリセル電源ノードＶａに電源電圧ＶＤＤの端子を接続し、前記書き込み動作の前及び後に前記メモリセル電源ノードＶａを前記電源電圧ＶＤＤの端子から切り離すための第１のスイッチ（トランジスタ）１０７を有する。

図１のメモリ装置では、前記第１及び第２のメモリセル電源電圧生成回路１１１及び１１２は、書き込み動作時間内の異なるタイミングで前記メモリセル電源ノードＶａの電位を下げる。

具体的には、図１のメモリ装置では、前記第１のメモリセル電源電圧生成回路１１１は、書き込み動作開始時に前記メモリセル電源ノードＶａの電位を下げ、その後の書き込み動作時に前記メモリセル電源ノードＶａとの間の接続を切断する。前記第２のメモリセル電源電圧生成回路１１２は、前記書き込み動作開始時の後の書き込み動作時に前記メモリセル電源ノードＶａの電位を下げる。前記書き込み動作開始時には、前記第２のメモリセル電源電圧生成回路１１２は前記メモリセル電源ノードＶａとの間の接続を切断してもよい。

また、図１のメモリ装置は、前記第１及び第２のメモリセル電源電圧生成回路１１１及び１１２は、それぞれ抵抗分割による電位を生成するための複数の抵抗を有し、前記書き込み動作時間内の少なくとも一部において前記抵抗分割による電位を前記メモリセル電源ノードＶａに出力し、前記書き込み動作時の前及び後に前記メモリセル電源ノードＶａとの間の接続を切断する。

前記第１のメモリセル電源電圧生成回路１１１内の複数の抵抗は複数のトランジスタ１２２及び１２３で構成され、前記第２のメモリセル電源電圧生成回路１１２内の複数の抵抗は複数のトランジスタ１３２及び１３３で構成される。

前記第１のメモリセル電源電圧生成回路１１１内の複数のトランジスタ１２２及び１２３は、前記第２のメモリセル電源電圧生成回路１１２内の複数のトランジスタ１３２及び１３３に対して、サイズが大きい。

図３のメモリ装置では、前記第１のメモリセル電源電圧生成回路１１１は、抵抗分割による電位を生成するための複数の抵抗を有し、前記書き込み動作時に前記抵抗分割による電位を前記メモリセル電源ノードＶａに出力し、前記書き込み動作時の前及び後に前記メモリセル電源ノードＶａとの間の接続を切断する。前記第１のメモリセル電源電圧生成回路１１１内の複数の抵抗は、複数のトランジスタ１２２及び１２３で構成される。前記第２のメモリセル電源電圧生成回路３１１は、容量分割による電位を生成するための容量Ｃ２を有し、前記書き込み動作時に前記容量分割による電位を前記メモリセル電源ノードＶａに出力し、前記書き込み動作時の前及び後に前記メモリセル電源ノードＶａとの間の接続を切断する。

第１及び第２の実施形態のメモリ装置は、データを記憶するメモリセル１０３と、前記メモリセル１０３と電源線との間に設けられたメモリセル電源ノードＶａと、前記メモリセル電源ノードＶａに接続され、書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードＶａに、前記電源線の電位よりも低い第１の電位を供給する第１のメモリセル電源電圧生成回路１１１と、前記メモリセル電源ノードＶａに接続され、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードＶａに前記電源線の電位よりも低い第２の電位を供給する第２のメモリセル電源電圧生成回路１１２又は３１１とを有する。

前記第１のメモリセル電源電圧生成回路１１１の電流供給能力は、前記第２のメモリセル電源電圧生成回路１１２又は３１１の電流供給能力よりも高い。

また、前記書き込み動作期間において前記メモリセル電源ノードＶａに前記第１の電位が供給される第１の期間は、前記第２の電位が供給される第２の期間よりも短い。

さらに、メモリ装置は、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードＶａを前記電源線から切り離すための第１のスイッチ（トランジスタ）１０７を有する。

図１のメモリ装置では、前記第１及び第２のメモリセル電源電圧生成回路１１１及び１１２は、書き込み動作期間内の異なるタイミングで前記メモリセル電源ノードＶａに前記第１の電位及び前記第２の電位を供給する。

前記第１のメモリセル電源電圧生成回路は、書き込み動作期間のうちの第１のタイミングで前記第１の電位の供給を止め、前記第２のメモリセル電源電圧生成回路は、前記書き込み動作期間のうちの、前記第１のタイミングより遅い第２のタイミングで前記第２の電位の供給を止める。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
データを記憶するメモリセルと、
前記メモリセルと電源線との間に設けられたメモリセル電源ノードと、
前記メモリセル電源ノードに接続され、書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードに、前記電源線の電位よりも低い第１の電位を供給する第１のメモリセル電源電圧生成回路と、
前記メモリセル電源ノードに接続され、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードに前記電源線の電位よりも低い第２の電位を供給する第２のメモリセル電源電圧生成回路と
を有することを特徴とするメモリ装置。
（付記２）
前記第１のメモリセル電源電圧生成回路の電流供給能力は、前記第２のメモリセル電源電圧生成回路の電流供給能力よりも高いことを特徴とする付記１に記載のメモリ装置。
（付記３）
前記書き込み動作期間において前記メモリセル電源ノードに前記第１の電位が供給される第１の期間は、前記第２の電位が供給される第２の期間よりも短いことを特徴とする付記１又は２に記載のメモリ装置。
（付記４）
さらに、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードを前記電源線から切り離すための第１のスイッチを有することを特徴とする付記１乃至３のいずれか１項に記載のメモリ装置。
（付記５）
前記第１及び第２のメモリセル電源電圧生成回路は、書き込み動作期間内の異なるタイミングで前記メモリセル電源ノードに前記第１の電位及び前記第２の電位を供給することを特徴とする付記１乃至４のいずれか１項に記載のメモリ装置。
（付記６）
前記第１のメモリセル電源電圧生成回路は、書き込み動作期間のうちの第１のタイミングで前記第１の電位の供給を止め、
前記第２のメモリセル電源電圧生成回路は、前記書き込み動作期間のうちの、前記第１のタイミングより遅い第２のタイミングで前記第２の電位の供給を止めることを特徴とする付記１乃至５のいずれか１項に記載のメモリ装置。
（付記７）
前記第１及び第２のメモリセル電源電圧生成回路は、それぞれ抵抗分割による電位を生成するための複数の抵抗を有することを特徴とする付記１乃至６のいずれか１項に記載のメモリ装置。
（付記８）
前記複数の抵抗は、複数のトランジスタで構成されることを特徴とする付記７に記載のメモリ装置。
（付記９）
前記第１のメモリセル電源電圧生成回路は、抵抗分割による電位を生成するための複数の抵抗を有し、
前記第２のメモリセル電源電圧生成回路は、容量分割による電位を生成するための容量を有することを特徴とする付記１乃至６のいずれか１項に記載のメモリ装置。
（付記１０）
さらに、前記メモリセルに接続され、前記メモリセルを選択するためのワード線と、
前記メモリセルに接続され、前記メモリセルに書き込みデータを供給するためのビット線と、
前記ビット線に書き込みデータを出力するためのライトアンプとを有し、
前記メモリセルは、複数のインバータのループ回路を有することを特徴とする付記１乃至９のいずれか１項に記載のメモリ装置。
（付記１１）
前記第１のメモリセル電源電圧生成回路内の複数のトランジスタは、前記第２のメモリセル電源電圧生成回路内の複数のトランジスタに対して、サイズが大きいことを特徴とする付記８記載のメモリ装置。
（付記１２）
前記複数の抵抗は、複数のトランジスタで構成されることを特徴とする付記９に記載のメモリ装置。

本発明の第１の実施形態によるスタティック型メモリ装置の構成例を示す回路図である。図１のメモリ装置の動作を示すフローチャートである。本発明の第２の実施形態によるスタティック型メモリ装置の構成例を示す回路図である。図３のメモリ装置の動作を示すフローチャートである。図１のコントロール回路内の信号生成回路の構成例を示す回路図である。メモリセルの構成例を示す回路図である。スタティック型メモリ装置の構成例を示す回路図である。図７のメモリ装置の動作を示すフローチャートである。スタティック型メモリ装置の他の構成例を示す回路図である。図９のメモリ装置の動作を示すフローチャートである。スタティック型メモリ装置の構成例を示す回路図である。図１１のメモリ装置の動作を示すフローチャートである。

符号の説明

１０１ワードドライバ
１０２コントロール回路
１０３メモリセル
１０４ライトアンプ
１０５〜１０７トランジスタ
１１１第１のメモリセル電源電圧生成回路
１１２第２のメモリセル電源電圧生成回路

Claims

データを記憶するメモリセルと、
前記メモリセルと電源線との間に設けられたメモリセル電源ノードと、
前記メモリセル電源ノードに接続され、書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードに、前記電源線の電位よりも低い第１の電位を供給する第１のメモリセル電源電圧生成回路と、
前記メモリセル電源ノードに接続され、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードに前記電源線の電位よりも低い第２の電位を供給する第２のメモリセル電源電圧生成回路とを有し、
前記第１のメモリセル電源電圧生成回路の電流供給能力は、前記第２のメモリセル電源電圧生成回路の電流供給能力よりも高く、
前記書き込み動作期間において前記メモリセル電源ノードに前記第１の電位が供給される第１の期間は、前記第２の電位が供給される第２の期間よりも短いことを特徴とするメモリ装置。
さらに、前記書き込み動作期間の少なくとも一部において、前記メモリセル電源ノードを前記電源線から切り離すための第１のスイッチを有することを特徴とする請求項１に記載のメモリ装置。
前記第１及び第２のメモリセル電源電圧生成回路は、書き込み動作期間内の異なるタイミングで前記メモリセル電源ノードに前記第１の電位及び前記第２の電位を供給することを特徴とする請求項１又は２に記載のメモリ装置。
前記第１のメモリセル電源電圧生成回路は、書き込み動作期間のうちの第１のタイミングで前記第１の電位の供給を止め、
前記第２のメモリセル電源電圧生成回路は、前記書き込み動作期間のうちの、前記第１のタイミングより遅い第２のタイミングで前記第２の電位の供給を止めることを特徴とする請求項１乃至３のいずれか１項に記載のメモリ装置。
前記第１及び第２のメモリセル電源電圧生成回路は、それぞれ抵抗分割による電位を生成するための複数の抵抗を有することを特徴とする請求項１乃至４のいずれか１項に記載のメモリ装置。
前記複数の抵抗は、複数のトランジスタで構成されることを特徴とする請求項５に記載のメモリ装置。
前記第１のメモリセル電源電圧生成回路は、抵抗分割による電位を生成するための複数の抵抗を有し、
前記第２のメモリセル電源電圧生成回路は、容量分割による電位を生成するための容量を有することを特徴とする請求項１乃至４のいずれか１項に記載のメモリ装置。
さらに、前記メモリセルに接続され、前記メモリセルを選択するためのワード線と、
前記メモリセルに接続され、前記メモリセルに書き込みデータを供給するためのビット線と、
前記ビット線に書き込みデータを出力するためのライトアンプとを有し、
前記メモリセルは、複数のインバータのループ回路を有することを特徴とする請求項１乃至７のいずれか１項に記載のメモリ装置。