JP5870843B2 - 半導体記憶装置 - Google Patents

Description

半導体記憶装置に関する。

半導体記憶装置の１つにスタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）がある。ＳＲＡＭは、１つのデータを記憶するメモリセルを有している。メモリセルは、例えば、２つの転送ゲートとＣＭＯＳ構造の２つのインバータを含む。２つのインバータは互いの入力端子が互いの出力端子に接続される。各インバータの入力端子（出力端子）がそれぞれ転送ゲートを介して一対のビット線に接続される。そして、メモリセルは、２つのインバータにより構成されるフリップフロップにより１つのデータを保持する。ＳＲＡＭの一つは、複数の入出力ポートを有する、所謂マルチポートメモリである（例えば、特許文献１参照）。

このようなＳＲＡＭの電源電圧は、消費電力の低減等のため、低電圧化が求められている。このように低電圧化されたＳＲＡＭは、ビット線の電位も電源電圧に応じて低くなるため、インバータにより保持レベルを反転することができなくなる、つまりデータを書き込むことができなくなる。このため、インバータの高電位側の電圧と低電位側の電圧との電位差を小さくすることでデータを書き込む方法が提案されている（例えば、特許文献２参照）。

特開２００５−２５８６３号公報 特開２００３−２２６７７号公報

しかしながら、マルチポートメモリにおいて、上記のインバータの電源電圧を変更する方法を採用することはできない。例えば、２つのポートを有するメモリにおいて、１つのポートからデータの読み出しを行い、他のポートからデータの書き込みを行う場合がある。このような場合、読み出しを行うメモリセルのデータが不安定になって、書き込みデータとセルの保持データが異なることや、セルに保持されたデータとビット線を介して読み出されたデータとが異なる等の誤動作を起こすおそれがある。

本発明の一観点によれば、ビット線に応じた電位を保持するメモリセルと、前記ビット線に沿って形成されたアシスト線と、第１の制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、前記ビット線に応じたレプリカビット線と、前記レプリカビット線に接続されたレプリカセルと、前記レプリカビット線に沿って形成されたレプリカアシスト線と、前記レプリカビット線の電位を遷移させた後、前記レプリカビット線の遷移に応じて前記レプリカアシスト線の電位を遷移させ、前記レプリカビット線の電位を検出し、該検出した電位に応じた第２の制御信号を生成する検出回路と、前記第１の制御信号に応じたタイミングにおいて、前記第２の制御信号に応じた駆動能力で前記アシスト線の電位を遷移させるアシスト制御回路とを有する。

本発明の一観点によれば、誤動作を抑制することができる。

半導体記憶装置のブロック図である。 ライトアンプ及びアシスト制御回路の回路図である。 メモリ部及びアシスト制御回路のブロック図である。 メモリセルの回路図である。 メモリセルのレイアウト図である。 ライトアンプ及びアシスト制御回路の動作を示す波形図である。 ビット線及びアシスト線の電位の波形図である。 アシストドライバの回路図である。 検出回路のブロック図である。 判定回路の回路図である。 電位検出回路の動作波形図 ビット線及びアシスト線の電位を示す波形図である。 別の検出回路の回路図である。 別の検出回路の回路図である。 データ比較回路の回路図である。 パワーオンリセット回路の回路図である。 チップの概略平面図である。

以下、一実施形態を図１〜図１２に従って説明する。
図１に示すように、半導体記憶装置１０は、メモリ部１１と、メモリ部１１のメモリセルをアクセスする第１のポート（Ａポート）のためのコントロール部１２ａ，アドレスデコーダ１３ａ，入出力回路１４ａ，アシスト制御回路１５ａを有している。また、半導体記憶装置１０は、メモリ部１１のメモリセルをアクセスする第２のポート（Ｂポート）のためのコントロール部１２ｂ，アドレスデコーダ１３ｂ，入出力回路１４ｂ，アシスト制御回路１５ｂを有している。

図３に示すように、メモリ部１１は、主セル部１１Ｍとレプリカセル部１１Ｒを有している。
主セル部１１Ｍは、行列状に配列された複数（図３において９個）のメモリセルＣ００〜Ｃ２２を有している。列方向に配列されたメモリセルＣ００，Ｃ１０，Ｃ２０は、Ａポートのためのビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポートのためのビット線対ＢＬ０ｂ，ＸＢＬ０ｂに接続されている。同様に、メモリセルＣ０１，Ｃ１１，Ｃ２１は、Ａポートのためのビット線対ＢＬ１ａ，ＸＢＬ１ａと、Ｂポートのためのビット線対ＢＬ１ｂ，ＸＢＬ１ｂに接続されている。また、メモリセルＣ０２，Ｃ１２，Ｃ２２は、Ａポートのためのビット線対ＢＬ２ａ，ＸＢＬ２ａと、Ｂポートのためのビット線対ＢＬ２ｂ，ＸＢＬ２ｂに接続されている。ビット線対ＢＬ０ａ，ＸＢＬ０ａ〜ＢＬ２ａ，ＸＢＬ２ａは入出力回路１４ａに接続されている。ビット線対ＢＬ０ｂ，ＸＢＬ０ｂ〜ＢＬ２ｂ，ＸＢＬ２ｂは入出力回路１４ｂに接続されている。

また、主セル部１１Ｍには、ビット線対ＢＬ０ａ，ＸＢＬ０ａ〜ＢＬ２ａ，ＸＢＬ２ａに沿って延びるアシスト線ＡＬ０ａ〜ＡＬ２ａが配置されている。アシスト線ＡＬ０ａ〜ＡＬ２ａはアシスト制御回路１５ａに接続されている。同様に、主セル部１１Ｍには、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂ〜ＢＬ２ｂ，ＸＢＬ２ｂに沿って延びるアシスト線ＡＬ０ｂ〜ＡＬ２ｂが配置されている。アシスト線ＡＬ０ｂ〜ＡＬ２ｂはアシスト制御回路１５ｂに接続されている。

行方向に配列されたメモリセルＣ００，Ｃ０１，Ｃ０２は、Ａポートのためのワード線ＷＬ０ａと、Ｂポートのためのワード線ＷＬ０ｂに接続されている。同様に、メモリセルＣ１０，Ｃ１１，〜Ｃ１２は、Ａポートのためのワード線ＷＬ１ａと、Ｂポートのためのワード線ＷＬ１ｂに接続されている。また、メモリセルＣ２０，Ｃ２１，Ｃ２２は、Ａポートのためのワード線ＷＬ２ａと、Ｂポートのためのワード線ＷＬ２ｂに接続されている。各ワード線ＷＬ０ａ〜ＷＬ２ａは、図１に示すアドレスデコーダ１３ａに接続されている。各ワード線ＷＬ０ｂ〜ＷＬ２ｂは、図１に示すアドレスデコーダ１３ｂに接続されている。

レプリカセル部１１Ｒは、複数（図３において３個）のレプリカセルＲＣ０〜ＲＣ２を有している。各レプリカセルＲＣ０〜ＲＣ２は、主セル部１１Ｍに含まれる列方向に配列されたメモリセル（例えば、メモリセルＣ０２，Ｃ１２，Ｃ２２）と同じ方向に沿って配列されている。これらレプリカセルＲＣ０〜ＲＣ２は、レプリカビット線対ＲＢＬａ，ＸＲＢＬｂと、レプリカビット線対ＲＢＬｂ，ＸＲＢＬｂに接続されている。レプリカセル部１１Ｒは、レプリカビット線対ＲＢＬａ，ＸＲＢＬｂに沿って延びるレプリカアシスト線ＲＡＬａと、レプリカビット線対ＲＢＬｂ，ＸＲＢＬｂに沿って延びるレプリカアシスト線ＲＡＬｂを有している。レプリカセルＲＣ０〜ＲＣ２は、Ａポートのためのワード線ＷＬ０ａ〜ＷＬ２ａにそれぞれ接続されている。また、レプリカセルＲＣ０〜ＲＣ２は、Ｂポートのためのワード線ＷＬ０ｂ〜ＷＬ２ｂにそれぞれ接続されている。レプリカビット線対ＲＢＬａ，ＸＲＢＬａとレプリカアシスト線ＲＡＬａはアシスト制御回路１５ａに接続されている。レプリカビット線対ＲＢＬｂ，ＸＲＢＬｂとレプリカアシスト線ＲＡＬｂはアシスト制御回路１５ｂに接続されている。

図４に示すように、メモリセルＣ００のセル部２０は、一対のインバータ２１，２２を有している。各インバータ２１，２２の電源端子はそれぞれ電源配線ＶＤＤ，ＶＳＳに接続されている。インバータ２１，２２は、互いの入力端子が互いの出力端子に接続され、所謂クロスカップル接続されている。クロスカップル接続されたインバータ２１，２２は、双安定回路の一例である。メモリセルＣ００は、インバータ２１，２２間のノードＮ０，Ｎ０ｘの電位を安定に保持する。

ノードＮ０とノードＮ０ｘは、Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポート用のビット線対ＢＬ０ｂ，ＸＢＬ０ｂに接続される。詳述すると、ノードＮ０は転送ゲートＴ０ａを介してビット線ＢＬ０ａに接続されている。ノードＮ０ｘは転送ゲートＴ１ａを介して反転ビット線ＸＢＬ０ａに接続されている。転送ゲートＴ０ａ，Ｔ１ａは、ＮチャネルＭＯＳトランジスタであり、ゲートがＡポート用のワード線ＷＬ０ａに接続されている。従って、転送ゲートＴ０ａ，Ｔ１ａは、ワード線ＷＬ０ａの電位（レベル）に応じてオン／オフする。

また、ノードＮ０は転送ゲートＴ０ｂを介してビット線ＢＬ０ｂに接続されている。ノードＮ０ｘは転送ゲートＴ１ｂを介して反転ビット線ＸＢＬ０ｂに接続されている。転送ゲートＴ０ｂ，Ｔ１ｂは、ＮチャネルＭＯＳトランジスタであり、ゲートがＢポート用のワード線ＷＬ０ｂに接続されている。従って、転送ゲートＴ０ｂ，Ｔ１ｂは、ワード線ＷＬ０ｂの電位（レベル）に応じてオン／オフする。

Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａの間には、両ビット線ＢＬ０ａ，ＸＢＬ０ａに沿って延びるアシスト線ＡＬ０ａが形成されている。同様に、Ｂポート用のビット線対ＢＬ０ｂ，ＸＢＬ０ｂの間には、両ビット線ＢＬ０ｂ，ＸＢＬ０ｂに沿って延びるアシスト線ＡＬ０ｂが形成されている。

図５に示すように、メモリセルＣ００が形成された領域に対して、高電位側の電源配線ＶＤＤと低電位側の電源配線ＶＳＳとの間に、Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ及びアシスト線ＡＬ０ａと、Ｂポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ及びアシスト線ＡＬ０ｂと、シールド線ＳＬが、等間隔で配置されている。各配線は、互いに等しい線幅にて形成されている。シールド線ＳＬは、Ａポート用のビット線ＢＬ０ａとＢポート用の反転ビット線ＸＢＬ０ｂとの間に、各ビット線に沿って延びるように形成されている。このシールド線ＳＬは、所定電位の配線（例えば高電位側の電源配線ＶＶＤＤ）に接続されている。このように形成されたシールド線ＳＬは、Ａポートのビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポートのビット線対ＢＬ０ｂ，ＸＢＬ０ｂの間の相互的な干渉を防ぐ。

図３に示すメモリセルＣ０１〜Ｃ２２は、メモリセルＣ００と同様に接続された素子を含む。そして、各メモリセルＣ０１〜Ｃ２２に対応する相補ビット線間にそれぞれアシスト線が配置されている。また、各メモリセルにおいて、Ａポート用のビット線とＢポート用のビット線との間には、シールド線が配置されている。

なお、図３に示されるワード線ＷＬ０ａ〜ＷＬ２ａ，ＷＬ０ｂ〜ＷＬ２ｂの数はそれぞれ、半導体記憶装置１０のメモリ容量等に応じて設定される。同様に、ビット線対ＢＬ０ａ，ＸＢＬ０ａ〜ＢＬ２ａ，ＸＢＬ２ａ、ＢＬ０ｂ，ＸＢＬ０ｂ〜ＢＬ２ｂ，ＸＢＬ２ｂの数はそれぞれ、半導体記憶装置１０のメモリ容量等に応じて設定される。

図３に示すレプリカセルＲＣ０〜ＲＣ２は、メモリセルＣ００と同様に接続された素子を含む。そして、レプリカセルＲＣ０〜ＲＣ２に対応する相補なレプリカビット線対ＲＢＬａ，ＸＲＢＬａの間にレプリカアシスト線ＲＡＬａが配置されている。同様に、レプリカビット線対ＲＢＬｂ，ＸＲＢＬｂの間にレプリカアシスト線ＲＡＬｂが配置されている。なお、レプリカビット線対ＲＢＬａ，ＸＲＢＬａ，ＲＢＬｂ，ＸＲＢＬｂに接続されたレプリカセルＲＣ０〜ＲＣ２の数は、例えばビット線対ＢＬ０ａ，ＸＢＬ０ａ，ＢＬ０ｂ，ＸＢＬ０ｂに接続されたメモリセルＣ００〜Ｃ２０の数と等しい値に設定されている。従って、レプリカビット線対ＲＢＬａ，ＸＲＢＬａ，ＲＢＬｂ，ＸＲＢＬｂの長さは、ビット線対ＢＬ０ａ，ＸＢＬ０ａ，ＢＬ０ｂ，ＸＢＬ０ｂの長さとほぼ等しい。そして、レプリカアシスト線ＲＡＬａ，ＲＡＬｂの長さは、アシスト線ＡＬ０ａ，ＡＬ０ｂの長さとほぼ等しい。

なお、図３には、１対のレプリカビット線ＲＢＬｂ，ＸＲＢＬｂが示されている。レプリカビット線対の数は、例えば後述する検出回路６０に対応する。
次に、メモリ部１１をアクセスするための構成の概略を説明する。

先ず、主セル部１１Ｍに対するアクセスを説明する。
図１に示すように、コントロール部１２ａは、クロック信号ＣＬＫに同期して図示しない制御信号を受け取る。制御信号は、例えば、チップセレクト信号やライトイネーブル信号等のコマンド信号を含む。コントロール部１２ａは、制御信号に基づいて、読み出し動作や書き込み動作のための制御信号（タイミング信号）を生成する。この制御信号は、書き込み制御信号（ライトコントロール信号）ＷＣを含む。コントロール部１２ａにて生成された制御信号は、アドレスデコーダ１３ａ，入出力回路１４ａ，アシスト制御回路１５ａに供給される。

アドレスデコーダ１３ａは、アドレス信号ＡＤＲをデコードし、ロウ選択信号とカラム選択信号を生成する。そして、アドレスデコーダ１３ａは、ロウ選択信号に応じた１つのワード線を活性化する。例えば、アドレスデコーダ１３ａは、選択した１つのワード線の電位を低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から高電位側の電源電圧ＶＤＤレベル（Ｈレベル）に遷移させる。アドレスデコーダ１３ａは、生成したカラム選択信号を入出力回路１４ａに出力する。

入出力回路１４ａは、ライトアンプ、センスアンプ、カラムスイッチ、等を含む。カラムスイッチは、カラム選択信号に応じたビット線対を選択する。ライトアンプは、選択されたビット線対を、入力データＤＩに応じて駆動する。書き込み動作において、駆動されたビット線対と、活性化されたワード線とに接続されたメモリセルに、入力データＤＩが書き込まれる。読み出し動作において、活性化されたワード線に接続されたメモリセルに記憶されたデータが、ビット線対に読み出される。センスアンプは、選択されたビット線対の電位を増幅して出力データＤＯを生成する。

アシスト制御回路１５ａは、アシスト線ＡＬの電位を制御する。アシスト制御回路１５ａは、通常状態において、アシスト線ＡＬをＨレベルに駆動する。また、アシスト制御回路１５ａは、ライトコントロール信号ＷＣに応答して、書き込み動作における所定のタイミングで、アシスト線ＡＬを急峻に立ち下げてＬレベルとする。そして、アシスト制御回路１５ａは、ライトコントロール信号ＷＣに基づいて、書き込み動作が終了するとき、アシスト線ＡＬをＨレベルに立ち上げる。

Ｂポート用のコントロール部１２ｂ，アドレスデコーダ１３ｂ，入出力回路１４ｂ，アシスト制御回路１５ｂは、対応するＡポート用の各回路１２ａ，１３ａ，１４ａ，１５ａと同様である。これらの回路１２ｂ〜１５ｂに対する説明を省略する。

次に、ライトアンプの一例を説明する。
図２に示すように、ライトアンプ３０は、ライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。なお、Ａポート用の他のビット線対やＢポート用のビット線対についても、同様のライトアンプにより駆動される。

ライトデータＷＤは、インバータ３１に供給される。インバータ３１の出力信号Ｓ１はインバータ３２を介してナンド回路３３に供給される。また、インバータ３２の出力信号Ｓ２は、インバータ３４を介してアンド回路３５に供給される。ナンド回路３３にはライトコントロール信号ＷＣが供給される。アンド回路３５には、後述する制御信号ＷＣ２が供給される。ナンド回路３３の出力端子とアンド回路３５の出力端子はドライバ３６に接続されている。

ドライバ３６は、ＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ１を含む。トランジスタＴＰ１のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ１のゲートはナンド回路３３の出力端子に接続されている。トランジスタＴＰ１のドレインはトランジスタＴＮ１に接続されている。トランジスタＴＮ１のソースは電源配線ＶＳＳに接続されている。トランジスタＴＮ１のゲートはアンド回路３５の出力端子に接続されている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１とトランジスタＴＮ１の間のノードＮ１１にはビット線ＢＬ０ａが接続されている。

インバータ３１の出力信号Ｓ１はインバータ３７，３８を介してナンド回路３９に供給される。また、インバータ３８の出力信号Ｓ３は、インバータ４０を介してアンド回路４１に供給される。ナンド回路３９にはライトコントロール信号ＷＣが供給される。アンド回路４１には、後述する制御信号ＷＣ２が供給される。ナンド回路３９の出力端子とアンド回路４１の出力端子はドライバ４２に接続されている。

ドライバ４２は、ＰチャネルＭＯＳトランジスタＴＰ２とＮチャネルＭＯＳトランジスタＴＮ２を含む。トランジスタＴＰ２のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ２のゲートはナンド回路３９の出力端子に接続されている。トランジスタＴＰ２のドレインはトランジスタＴＮ２に接続されている。トランジスタＴＮ２のソースは電源配線ＶＳＳに接続されている。トランジスタＴＮ２のゲートはアンド回路４１の出力端子に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレインに接続されている。トランジスタＴＰ２とトランジスタＴＮ２の間のノードＮ１２には反転ビット線ＸＢＬ０ａが接続されている。

ライトコントロール信号ＷＣは、遅延回路４３とアンド回路４４に供給される。遅延回路４３は直列接続された奇数個（図において３個）のインバータを含み、インバータの段数に応じた期間、ライトコントロール信号ＷＣを遅延するとともに論理反転して制御信号ＷＣ２を生成する。この制御信号ＷＣ２は、上記のアンド回路３５，４１に供給される。

次に、アシスト制御回路５０の一例を説明する。
図２に示すように、アシスト制御回路（アシスト制御回路）５０は、ライトコントロール信号ＷＣに基づいて、アシスト線ＡＬ０ａを駆動する。なお、Ａポート用の他のアシスト線やＢポート用のアシスト線についても、同様のアシスト制御回路により駆動される。

ライトコントロール信号ＷＣは、遅延回路５１とアンド回路５２に供給される。遅延回路５１は、直列接続された複数個（図において４個）のバッファを含み、バッファの段数に応じた時間、ライトコントロール信号ＷＣを遅延した信号を出力する。アンド回路５２は、ライトコントロール信号ＷＣと遅延回路５１の出力信号とを論理演算（論理積演算）して生成した信号を出力する。アシストドライバ５３は、アンド回路５２の出力信号に基づいて、アシスト線ＡＬを駆動する。

また、アシストドライバ５３は、制御信号ＳＤに応じた駆動能力によりアシスト線ＡＬ０ａを駆動する。例えば、図８に示すように、アシストドライバ５３は、電源配線ＶＤＤと電源配線ＶＳＳの間に直列接続されたトランジスタＴＰ１１，ＴＮ１１，ＴＮ１２を有している。制御信号ＳＤは、例えば３ビットの信号ＳＤ１，ＳＤ２，ＳＤ３である。アシストドライバ５３は、制御信号ＳＤ（ＳＤ１〜ＳＤ３）に応じた３つのトランジスタＴＮ２１，ＴＮ２２，ＴＮ２３を有している。トランジスタＴＰ１１はＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ１１，ＴＮ１２，ＴＮ２１〜ＴＮ２３はＮチャネルＭＯＳトランジスタである。

トランジスタＴＰ１１のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ１１のドレインはトランジスタＴＮ１１のドレインに接続されている。トランジスタＴＮ１１のソースはトランジスタＴＮ１２のドレインに接続されている。トランジスタＴＮ１１のソースは電源配線ＶＳＳに接続されている。トランジスタＴＰ１１，ＴＮ１１，ＴＮ１２のゲートには、図２に示すアンド回路５２の出力信号ＳＤ０が供給される。トランジスタＴＰ１１のドレインとトランジスタＴＮ１１のドレインの間のノードＮ２１はアシスト線ＡＬ０ａに接続されている。トランジスタＴＰ１１は、Ｈレベルの信号ＳＤ０に応答してオフし、Ｌレベルの信号ＳＤ０に応答してオフする。トランジスタＴＮ１１，ＴＮ１２は、Ｈレベルの信号ＳＤ０に応答してオンし、Ｌレベルの信号ＳＤ０に応答してオフする。従って、トランジスタＴＰ１１，ＴＮ１１，ＴＮ１２は、Ｈレベルの信号ＳＤ０に応答してアシスト線ＡＬ０ａに電荷を蓄え（プリチャージ）、Ｌレベルの信号ＳＤ０に応答してアシスト線ＡＬ０ａに電荷を放電（ディスチャージ）する。

トランジスタＴＮ２１〜ＴＮ２３はトランジスタＴＮ１２に対して並列に接続されている。詳しくは、トランジスタＴＮ２１〜ＴＮ２３のドレインはトランジスタＴＮ１２のドレインに接続されている。トランジスタＴＮ２１〜ＴＮ２３のソースはトランジスタＴＮ１２のソース（電源配線ＶＳＳ）に接続されている。トランジスタＴＮ２１のゲートには制御信号ＳＤ１が供給される。トランジスタＴＮ２１は、制御信号ＳＤ１に応答してオンオフする。トランジスタＴＮ２２のゲートには制御信号ＳＤ２が供給される。トランジスタＴＮ２２は、制御信号ＳＤ２に応答してオンオフする。トランジスタＴＮ２３のゲートには制御信号ＳＤ３が供給される。トランジスタＴＮ２３は、制御信号ＳＤ３に応答してオンオフする。従って、トランジスタＴＮ１２に対して並列に接続され、アシスト線ＡＬ０ａの電荷を放電する経路として働くトランジスタの数は、制御信号ＳＤ１〜ＳＤ３に応じて変化する。つまり、アシスト線ＡＬ０ａの電荷を放電する、即ちアシスト線ＡＬ０ａの電位を引き下げるときのスルーレートは、トランジスタＴＮ２１〜ＴＮ２３を制御する制御信号ＳＤ１〜ＳＤ３に応じて設定される。

次に、ライトアンプ３０とアシスト制御回路１５ａによる作用を説明する。
今、図６に示すように、ライトコントロール信号ＷＣはＬレベルである。なお、図６において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベル（Ｌレベル）を示す。

図２に示すアンド回路４４はＬレベルの制御信号ＷＣ２を出力する。従って、ナンド回路３３はＨレベルの信号を出力し、アンド回路３５はＬレベルの駆動信号を出力する。従って、ドライバ３６のトランジスタＴＰ１，ＴＮ２がオフする。同様に、ナンド回路３９はＨレベルの信号を出力し、アンド回路４１はＬレベルの信号を出力する。従って、ドライバ４２のトランジスタＴＰ２，ＴＮ２はオフする。このとき、ビット線対ＢＬ０ａ，ＸＢＬ０ａは図示しない回路（例えば、プリチャージ回路）により、所定の電位（例えば、高電位側の電源電圧ＶＤＤレベル（Ｈレベル））に駆動されている。この回路（プリチャージ回路）は、書き込み動作の開始とともにビット線対ＢＬ０ａ，ＸＢＬ０ａから切り離される。アシスト制御回路５０は、Ｌレベルのライトコントロール信号ＷＣに応答してアシスト線ＡＬ０ａをＨレベルに駆動する。

次いで、図６に示すように、時刻ｔ１においてライトコントロール信号ＷＣがＬレベルからＨレベルに立ち上がると、図２に示すアンド回路４４から遅延回路４３の遅延時間に対応する期間、Ｈレベルとなる制御信号ＷＣ２が出力される。図２に示すドライバ３６，４２は、ライトコントロール信号ＷＣと制御信号ＷＣ２とライトデータＷＤに応じてビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。例えば、「１」のデータを書き込む場合、ＨレベルのライトデータＷＤがライトアンプ３０に供給される。

ナンド回路３３はＬレベルの信号を出力し、アンド回路３５はＬレベルの信号を出力する。その結果、ドライバ３６のトランジスタＴＰ１はオンし、トランジスタＴＮ１はオフする。従って、ドライバ３６はビット線ＢＬ０ａをＨレベルに維持する。ナンド回路３９はＨレベルの信号を出力し、アンド回路４１はＨレベルの信号を出力する。その結果、ドライバ４２のトランジスタＴＰ２はオフし、トランジスタＴＮ２はオンする。従って、ドライバ４２は、図６に示すように、反転ビット線ＸＢＬ０ａの電位を引き下げる。

そして、図６に示すように、制御信号ＷＣ２がＬレベルに立ち下がると、図２に示すアンド回路４１がＬレベルの信号を出力するため、ドライバ４２のトランジスタＴＮ２がオフする。このとき、ナンド回路３９はＨレベルの信号を出力するため、トランジスタＴＰ２はオフしている。従って、反転ビット線ＸＢＬ０ａはフローティング状態となる。なお、反転ビット線ＸＢＬ０ａをフローティング状態とするタイミング、つまり図２に示す遅延回路４３における遅延時間は、Ｌレベルの駆動されるビット線（この場合は反転ビット線ＸＢＬ０ａ）のレベルがほぼ低電位側の電源電圧ＶＳＳレベルになったときが好ましい。言い換えれば、駆動されるビット線の電位がＬレベルに到達するまでに要する時間に応じて、遅延回路４３の遅延時間（インバータの段数）が設定されている。

次いで、時刻ｔ１から図２に示す遅延回路５１に対応する期間が経過した時刻ｔ２において、アシスト制御回路５０はアシスト線ＡＬ０ａを急峻にＬレベルに立ち下げる。すると、フローティング状態にある反転ビット線ＸＢＬ０ａのレベルは、アシスト線ＡＬ０ａとの間の容量結合（カップリング）により、Ｌレベル（電源電圧ＶＳＳレベル）から更に低下する。

このとき、ビット線ＢＬ０ａは、反転ビット線ＸＢＬ０ａと同様に、アシスト線ＡＬ０ａと容量結合された状態にある。そして、図５に示すように、ビット線ＢＬ０ａとアシスト線ＡＬ０ａとの間の間隔は、反転ビット線ＸＢＬ０ａとアシスト線ＡＬ０ａとの間の間隔と等しい。従って、ビット線ＢＬ０ａのレベルは、アシスト線ＡＬ０ａの急峻なレベル変化の影響を受け、電源電圧ＶＤＤレベルから低下する。しかし、図２に示すように、ビット線ＢＬ０ａが接続されたノードＮ１１はオンしたトランジスタＴＰ１のドレインに接続されている。従って、トランジスタＴＰ１はビット線ＢＬ０ａのレベル低下を抑制する。

その結果、ビット線ＢＬ０ａのレベルと反転ビット線ＸＢＬ０ａのレベルとの差（電位差）は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳのレベル差よりも大きくなる。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、ライトデータＷＤ、つまり「１」のデータがメモリセルＣ００に記憶される。

次いで、図６に示す時刻ｔ３において、ライトコントロール信号ＷＣがＬレベルに立ち下がると、図２に示すアシスト制御回路５０は、アシスト線ＡＬ０ａをＨレベルに立ち上げる。また、図２に示すナンド回路３３は、Ｈレベルの信号を出力し、ドライバ３６のトランジスタＴＰ１がオフするため、ビット線ＢＬ０ａはフローティング状態となる。つまり、ビット線対ＢＬ０ａ，ＸＢＬ０ａはフローティング状態となる。すると、図示しない回路（プリチャージ回路）は、次の書き込み動作等のために、ビット線対ＢＬ０ａ，ＸＢＬ０ａをＨレベルにする。

図７に示すように、アシスト線ＡＬ０ａの電位が急峻にＨレベルからＬレベルに立ち下げると、反転ビット線ＸＢＬ０ａの電位は、アシスト線ＡＬ０ａとの容量結合によって、電源電圧ＶＳＳからより低い電位に低下する。この反転ビット線ＸＢＬ０ａの電位と、ビット線ＢＬ０ａの電位により、図４に示すメモリセルＣ００のノードＮ０，Ｎ０ｘの電位が変化する。このノードＮ０，Ｎ０ｘの電位の変化は、アシスト線ＡＬ０ａを用いていないメモリセルのノードＬ１，Ｌ２の電位の変化と比べ、急激に変化している。つまり、ノードＮ０，Ｎ０ｘの電位は、アシスト線を用いていないメモリセルのノードＬ１，Ｌ２の電位よりも早く変化する。従って、アシスト線を用いていないメモリと比べ、書き込みに要する時間を短縮することができる。

なお、「０」のデータを書き込む場合、図２に示すライトアンプ３０にはＬレベルのライトデータＷＤが供給される。ライトアンプ３０はＬレベルのライトデータＷＤに応じてビット線ＢＬ０ａをＬレベルに立ち下げた後、そのビット線ＢＬ０ａをフローティング状態とする。そして、アシスト制御回路５０は、アシスト線ＡＬ０ａを急峻にＨレベルからＬレベルへと立ち下げる。すると、フローティング状態にあるビット線ＢＬ０ａのレベルは、アシスト線ＡＬ０ａとの間の容量結合（カップリング）により、電源電圧ＶＳＳレベルから更に低下する。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、ＬレベルのライトデータＷＤに応じた「０」のデータがメモリセルＣ００に記憶される。

次に、レプリカセル部１１Ｒに対する制御を説明する。
図１に示すアシスト制御回路１５ａは、図９に示す検出回路６０を含む。
検出回路６０は、複数（図９において４つ）の判定回路６１ａ〜６１ｄと、複数（図９において３つ）のナンド回路６２ａ〜６２ｃと、複数（図９において３つ）のラッチ回路６３ａ〜６３ｃを含む。判定回路６１ａ〜６１ｄ、ナンド回路６２ａ〜６２ｃ、ラッチ回路６３ａ〜６３ｃの数は、図８に示すアシストドライバ５３の駆動能力の調整段数に対応する。ナンド回路６２ａ〜６２ｃは論理回路の一例である。

図１０に示すように、判定回路６１ａは、制御回路６４ａと、レプリカドライバ６５ａと、電位検出回路６６ａを含む。
制御回路６４ａは、判定制御信号ＴＳに基づいて、プリチャージ信号ＳＰＲ、ディスチャージ信号ＳＤＳ、ラッチ信号ＳＬＡ、及びレプリカアシスト信号ＳＡＣを生成する。

制御回路６４ａは、例えば図２に示すライトアンプ３０と同様に、プリチャージ信号ＳＰＲとディスチャージ信号ＳＤＳを生成する。図２において、ライトアンプ３０は、ライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。例えば、ライトアンプ３０は、ビット線ＢＬ０ａに接続されたトランジスタＴＰ１をオンし、ビット線ＢＬ０ａをプリチャージする。また、ライトアンプ３０は、ビット線ＢＬ０ａに接続されたトランジスタＴＮ１をオンし、ビット線ＢＬ０ａをディスチャージする。つまり、図１０に示す制御回路６４ａは、図２に示すライトアンプ３０において、トランジスタＴＰ１，ＴＮ１のゲートに供給する信号と同様に、プリチャージ信号ＳＰＲとディスチャージ信号ＳＤＳを生成する。

また、制御回路６４ａは、例えば、図２に示すアシスト制御回路５０と同様に、レプリカアシスト信号ＳＡＣを生成する。図２において、アシスト制御回路５０は、遅延回路５１とアンド回路５２により、ライトコントロール信号ＷＣに基づく信号を出力し、アシストドライバ５３は、アンド回路５２の出力信号に応じてアシスト線ＡＬ０ａを駆動する。図１０において、レプリカアシスト線ＲＡＬａは、レプリカドライバ６５ａに接続されている。従って、制御回路６４ａは、図２においてアシストドライバ５３に対する信号と同様に、レプリカアシスト線ＲＡＬａが接続されたレプリカドライバ６５ａに対するレプリカアシスト信号ＳＡＣを生成する。

また、制御回路６４ａは、ラッチ信号ＳＬＡを生成する。例えば、制御回路６４ａは、レプリカアシスト信号ＳＡＣを所定時間遅延させる遅延回路を含み、この遅延回路の出力信号をラッチ信号ＳＬＡとする。

レプリカドライバ６５ａは、図８に示すアシストドライバ５３と同様である。即ち、レプリカドライバ６５ａは、電源配線ＶＤＤと電源配線ＶＳＳの間に直列接続されたトランジスタＴＰ３１，ＴＮ３１，ＴＮ３２を有している。アシストドライバ５３は、３つのトランジスタＴＮ４１，ＴＮ４２，ＴＮ４３を有している。トランジスタＴＰ３１はＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ３１，ＴＮ３２，ＴＮ４１〜ＴＮ４３はＮチャネルＭＯＳトランジスタである。

トランジスタＴＰ３１のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ３１のドレインはトランジスタＴＮ３１のドレインに接続されている。トランジスタＴＮ３１のソースはトランジスタＴＮ３２のドレインに接続されている。トランジスタＴＮ３１のソースは電源配線ＶＳＳに接続されている。トランジスタＴＰ３１，ＴＮ３１，ＴＮ３２のゲートには、レプリカアシスト信号ＳＡＣが供給される。トランジスタＴＰ３１のドレインとトランジスタＴＮ３１のドレインの間のノードＮ３１はレプリカアシスト線ＲＡＬａに接続されている。

トランジスタＴＰ３１は、Ｈレベルのレプリカアシスト信号ＳＡＣに応答してオフし、Ｌレベルのレプリカアシスト信号ＳＡＣに応答してオフする。トランジスタＴＮ３１，ＴＮ３２は、Ｈレベルのレプリカアシスト信号ＳＡＣに応答してオンし、Ｌレベルのレプリカアシスト信号ＳＡＣに応答してオフする。従って、トランジスタＴＰ３１，ＴＮ３１，ＴＮ３２は、Ｈレベルのレプリカアシスト信号ＳＡＣに応答してレプリカアシスト線ＲＡＬａに電荷を蓄え（プリチャージ）、Ｌレベルのレプリカアシスト信号ＳＡＣに応答してレプリカアシスト線ＲＡＬａに電荷を放電（ディスチャージ）する。

トランジスタＴＮ４１〜ＴＮ４３はトランジスタＴＮ３２に対して並列に接続されている。詳しくは、トランジスタＴＮ４１〜ＴＮ４３のドレインはトランジスタＴＮ３２のドレインに接続されている。トランジスタＴＮ４１〜ＴＮ４３のソースはトランジスタＴＮ３２のソース（電源配線ＶＳＳ）に接続されている。トランジスタＴＮ４１〜ＴＮ４３のゲートは、電源配線ＶＳＳに接続されている。従って、レプリカドライバ６５ａは、トランジスタＴＰ３１によりレプリカアシスト線ＲＡＬａをプリチャージし、トランジスタＴＮ３１，ＴＮ３２によりレプリカアシスト線ＲＡＬａをディスチャージする。

電位検出回路６６ａは、トランジスタＴＰ５１〜ＴＰ５６、トランジスタＴＮ５１〜ＴＮ５６、インバータ６７〜６９を有している。トランジスタＴＰ５１〜ＴＰ５６はＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ５１〜ＴＮ５６はＮチャネルＭＯＳトランジスタである。

トランジスタＴＰ５１のソースは高電位側の電源配線ＶＤＤに接続されている。トランジスタＴＰ５１のゲートにプリチャージ信号ＳＰＲが供給される。トランジスタＴＰ５１のドレインはトランジスタＴＮ５１のドレインに接続されている。トランジスタＴＮ５１のゲートは低電位側の電源配線ＶＳＳに接続されている。トランジスタＴＮ５１のソースはトランジスタＴＮ５２のドレインに接続されている。トランジスタＴＮ５１のバックゲートはトランジスタＴＮ５１のドレインに接続されている。なお、各図では省略しているが、トランジスタＴＮ５１以外のＮチャネルＭＯＳトランジスタのバックゲートは低電位側の電源配線ＶＳＳに接続されている。トランジスタＴＮ５２のゲートにはディスチャージ信号ＳＤＳが供給され、ソースは電源配線ＶＳＳに接続されている。

トランジスタＴＮ５１のソースとトランジスタＴＮ５２のドレインの間のノードＮ４２はレプリカビット線ＲＢＬａに接続されている。従って、トランジスタＴＮ５１のバックゲートには、レプリカビット線ＲＢＬａの電位に応じたバックバイアス（基板バイアス）が供給される。

トランジスタＴＰ５１のドレインとトランジスタＴＮ５１のドレインの間のノードＮ４１はトランジスタＴＰ５２のドレイン及びゲートに接続されている。トランジスタＴＰ５２のソースは電源配線ＶＤＤに接続されている。また、ノードＮ４１は、トランジスタＴＰ５３のゲートとトランジスタＴＮ５３のゲートに接続されている。

トランジスタＴＰ５３のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ５３のドレインはトランジスタＴＰ５４のソースに接続されている。トランジスタＴＰ５４のドレインはトランジスタＴＮ５４のドレインに接続されている。トランジスタＴＮ５４のソースはトランジスタＴＮ５３のドレインに接続されている。トランジスタＴＮ５３のソースは電源配線ＶＳＳに接続されている。

トランジスタＴＰ５４のドレインとトランジスタＴＮ５４のドレインの間のノードＮ４３はインバータ６８の入力端子に接続されている。インバータ６８の出力端子はインバータ６９の入力端子に接続されている。インバータ６９は、入力信号に基づいて、ノードＮ４３のレベルと等しいレベルの判定信号ＳＪ１を出力する。

また、インバータ６８の出力端子はトランジスタＴＰ５５，ＴＮ５５のゲートに接続されている。トランジスタＴＰ５５のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ５５のドレインはトランジスタＴＰ５６のソースに接続されている。トランジスタＴＰ５６のドレインはトランジスタＴＮ５６のドレインに接続されている。トランジスタＴＮ５６のソースはトランジスタＴＮ５５のドレインに接続されている。トランジスタＴＮ５５のソースは電源配線ＶＳＳに接続されている。トランジスタＴＰ５６のドレインとトランジスタＴＮ５６のドレインの間のノードＮ４４はインバータ６８の入力端子に接続されている。

上記のラッチ信号ＳＬＡは、トランジスタＴＰ５４のゲートと、トランジスタＴＮ５６のゲートと、インバータ６７の入力端子に供給される。インバータ６７は、ラッチ信号ＳＬＡのレベルを論理反転したレベルの反転ラッチ信号ＸＳＬＡを出力する。この反転ラッチ信号ＸＳＬＡは、トランジスタＴＮ５４のゲートと、トランジスタＴＰ５６のゲートに供給される。トランジスタＴＰ５３〜ＴＰ５６、ＴＮ５３〜ＴＮ５６とインバータ６７〜６９は、ラッチ信号ＳＬＡに応じて動作するラッチ回路の一例である。

上記の判定回路６１ａの動作を説明する。
制御回路６４ａは、判定制御信号ＴＳに基づいて、プリチャージ信号ＳＰＲ、ディスチャージ信号ＳＤＳを生成する。トランジスタＴＰ５１は、Ｌレベルのプリチャージ信号ＳＰＲに応答してオンし、Ｈレベルのプリチャージ信号ＳＰＲに応答してオフする。オンしたトランジスタＴＰ５１は、トランジスタＴＮ５１を介してレプリカビット線ＲＢＬａを高電位側電源電圧ＶＤＤレベル（Ｈレベル）にプリチャージする。従って、ノードＮ４１は、Ｈレベルとなる。制御回路６４ａは、Ｌレベルのラッチ信号ＳＬＡを出力する。このＬレベルのラッチ信号ＳＬＡに基づいて、トランジスタＴＰ５４，ＴＮ５４がオンする。これらオンしたトランジスタＴＰ５４，ＴＮ５４と、トランジスタＴＰ５３，ＴＮ５３は、ノードＮ４１のレベルに応じて、ノードＮ４３をＬレベルとする。また、制御回路６４ａは、Ｌレベルのレプリカアシスト信号ＳＡＣを出力する。レプリカドライバ６５ａのトランジスタＴＰ３１はＬレベルのレプリカアシスト信号ＳＡＣに応答してオンし、レプリカアシスト線ＲＡＬａを高電位側電源電圧ＶＤＤレベル（Ｈレベル）に駆動する。

制御回路６４ａは、判定制御信号ＴＳに基づいて、ディスチャージ信号ＳＤＳを生成する。トランジスタＴＮ５２は、Ｈレベルのディスチャージ信号ＳＤＳに応答してオンし、Ｌレベルのディスチャージ信号ＳＤＳに応答してオフする。オンしたトランジスタＴＮ５２は、レプリカビット線ＲＢＬａを低電位側電源電圧ＶＳＳレベルにディスチャージする。従って、レプリカビット線ＲＢＬａの電位は、図１１に示すように、ＨレベルからＬレベルへと変化する。なお、図１１において、レプリカビット線ＲＢＬａ，レプリカアシスト線ＲＡＬａの変化を判りやすくするために、必要に応じて各信号のレベルを図の上下方向にずらして示している。

次いで、図１０に示す制御回路６４ａは、Ｈレベルのレプリカアシスト信号ＳＡＣを出力する。レプリカドライバ６５ａのトランジスタＴＮ３１，ＴＮ３２はＬレベルのレプリカアシスト信号ＳＡＣに応答してオンし、レプリカアシスト線ＲＡＬａを低電位側電源電圧ＶＳＳレベル（ＬＨレベル）に引き下げる。すると、レプリカビット線ＲＢＬａのレベルは、レプリカビット線ＲＢＬａとレプリカアシスト線ＲＡＬａの間の容量結合（カップリング）と、レプリカアシスト線ＲＡＬａのレベルの変化量に応じて変化する。レプリカアシスト線ＲＡＬａのレベルの変化量は、レプリカドライバ６５ａの駆動能力に対応する。

例えば、レプリカアシスト線ＲＡＬａのレベルの変化量が適切（設計通り）であると、レプリカビット線ＲＢＬａの電位は、図１１に示すように、Ｌレベル（電源電圧ＶＳＳレベル）から更に低下する。図１０に示すように、レプリカビット線ＲＢＬａは、トランジスタＴＮ５１のソースとバックゲートに接続されている。従って、トランジスタＴＮ５１のソース電位及びバックバイアスが電源電圧ＶＳＳからトランジスタＴＮ５１のしきい値電圧以上低下すると、トランジスタＴＮ５１はオンする。オンしたトランジスタＴＮ５１は、ノードＮ４１の電位をＨレベルから引き下げる。このノードＮ４１の電位に応答して、トランジスタＴＰ５３，ＴＰ５４，ＴＮ５４，ＴＮ５３は、図１１に示すように、ノードＮ４３の電位をＨレベルとする。従って、判定回路６１ａは、図１１に示すように、Ｈレベルの判定信号ＳＪ１を出力する。

なお、図１１に示すように、レプリカビット線ＲＢＬａの電位は、レプリカアシスト線ＲＡＬａのカップリングによりＬレベルより低くなった後、Ｌレベルまで上昇する。すると、図１０に示すトランジスタＴＮ５１は、弱反転領域で動作する。従って、ノードＮ４１の電位はトランジスタＴＰ５２とトランジスタＴＮ５１による電位となる。

一方、レプリカアシスト線ＲＡＬａのレベルの変化量が設計値よりも少ない、即ちレプリカドライバ６５ａの駆動能力が設計値よりも少ないと、レプリカビット線ＲＢＬａの電位は、Ｌレベル（電源電圧ＶＳＳレベル）からトランジスタＴＮ５１のしきい値電圧以上低下しない。すると、トランジスタＴＮ５１はオフ状態を維持する。従って、ノードＮ４１の電位はＨレベルのままとなり、ノードＮ４３の電位はＬレベルとなる。従って、判定回路６１ａは、Ｌレベルの判定信号ＳＪ１を出力する。

即ち、判定回路６１ａは、図２に示すアシスト制御回路５０と同様に、レプリカビット線ＲＢＬａに沿って配置されたレプリカアシスト線ＲＡＬａを駆動する。そして、判定回路６１ａは、レプリカビット線ＲＢＬａの電位の変化に応じたレベルの判定信号ＳＪ１を出力する。Ｈレベルの判定信号ＳＪ１は、レプリカビット線ＲＢＬａの電位が所定のレベルよりも低くなることを示す。一方、Ｌレベルの判定信号ＳＪ１はレプリカビット線ＲＢＬａの電位が所定のレベルまで到達しないことを示す。

図９に示すように、検出回路６０は、複数（４つ）の判定回路６１ａ〜６１ｄを含む。判定回路６１ｂ〜６１ｄは、判定回路６１ａのレプリカドライバ６５ａと同様の素子（トランジスタ）を含むレプリカドライバ６５ｂ〜６５ｄを有している。そして、各レプリカドライバ６５ａ〜６５ｄに含まれる素子（トランジスタ）は、レプリカアシスト線に対する駆動能力が互いに異なるように接続されている。

上記したように、判定回路６１ａのレプリカドライバ６５ａに含まれるトランジスタＴＮ４１〜ＴＮ４３のゲートは低電位側の電源配線ＶＳＳに接続されている。従って、レプリカドライバ６５ａは、１つのトランジスタＴＮ３２により、レプリカアシスト線ＲＡＬａを駆動する。図示しないが、判定回路６１ｂ〜６１ｄのレプリカドライバ６５ｂ〜６５ｄは、判定回路６１ａのレプリカドライバ６５ａと同様に、トランジスタＴＮ４１〜ＴＮ４３を含む。トランジスタＴＮ４１〜ＴＮ４３のゲートは、レプリカアシスト線に対する駆動能力の設定に応じて、高電位側の電源配線ＶＤＤと低電位側の電源配線ＶＳＳの何れかに接続される。

例えば、レプリカドライバ６５ａにおいて、トランジスタＴＮ４１のゲートは高電位側の電源配線ＶＤＤに接続されている。トランジスタＴＮ４２，ＴＮ４３のゲートは低電位側の電源配線ＶＳＳに接続されている。従って、レプリカドライバ６５ａは、２つのトランジスタＴＮ３２，ＴＮ４１により、レプリカアシスト線を駆動する。レプリカドライバ６５ａにおいて、トランジスタＴＮ４１，ＴＮ４２のゲートは高電位側の電源配線ＶＤＤに接続されている。トランジスタＴＮ４３のゲートは低電位側の電源配線ＶＳＳに接続されている。従って、レプリカドライバ６５ａは、３つのトランジスタＴＮ３２，ＴＮ４１，ＴＮ４２により、レプリカアシスト線を駆動する。同様に、レプリカドライバ６５ａにおいて、トランジスタＴＮ４１〜ＴＮ４３のゲートは高電位側の電源配線ＶＤＤに接続されている。従って、レプリカドライバ６５ａは、４つのトランジスタＴＮ３２，ＴＮ４１〜ＴＮ４３により、レプリカアシスト線を駆動する。

判定回路６１ａ〜６１ｄは、それぞれの設定に応じてレプリカアシスト線を駆動し、レプリカビット線の電位に応じたレベルの判定信号ＳＪ１〜ＳＪ４を出力する。例えば、判定回路６１ａ〜６１ｄは、判定回路６１ａの駆動能力が最も小さく、判定回路６１ａ，６１ｂ，６１ｃ，６１ｄに順に駆動能力が大きくなるように設定されている。

ナンド回路６２ａは、判定回路６１ａ，６１ｂから出力される判定信号ＳＪ１，ＳＪ２を否定論理積演算した結果に応じたレベルの信号ＳＥ１を出力する。ラッチ回路６３ａは、ナンド回路６２ａの出力信号ＳＥ１をラッチし、ラッチしたレベルと等しいレベルの制御信号ＳＤ１を出力する。ナンド回路６２ｂは、判定回路６１ｂ，６１ｃから出力される判定信号ＳＪ２，ＳＪ３を否定論理積演算した結果に応じたレベルの信号ＳＥ２を出力する。ラッチ回路６３ｂは、ナンド回路６２ｂの出力信号ＳＥ２をラッチし、ラッチしたレベルと等しいレベルの制御信号ＳＤ２を出力する。ナンド回路６２ｃは、判定回路６１ｃ，６１ｄから出力される判定信号ＳＪ３，ＳＪ４を否定論理積演算した結果に応じたレベルの信号ＳＥ３を出力する。ラッチ回路６３ｃは、ナンド回路６２ｃの出力信号ＳＥ３をラッチし、ラッチしたレベルと等しいレベルの制御信号ＳＤ３を出力する。

この検出回路６０の動作を説明する。
各判定回路６１ａ〜６１ｄは、判定制御信号ＴＳに応答して、それぞれのレプリカアシスト線を駆動し、レプリカアシスト線と隣接するレプリカビット線の電位に応じた判定信号ＳＪ１〜ＳＪ４を出力する。例えば、判定回路６１ａはＬレベルの判定信号ＳＪ１を出力する。判定回路６１ｂ〜６１ｄはＨレベルの判定信号ＳＪ２〜ＳＪ４を出力する。ナンド回路６２ａは、Ｌレベルの判定信号ＳＪ１とＨレベルの判定信号ＳＪ２に基づいて、Ｈレベルの信号ＳＥ１を出力する。ナンド回路６２ｂは、Ｈレベルの判定信号ＳＪ２，ＳＪ３に基づいてＬレベルの信号ＳＥ２を出力する。ナンド回路６２ｃは、Ｈレベルの判定信号ＳＪ３，ＳＪ４に基づいてＬレベルの信号ＳＥ３を出力する。

図８に示すアシストドライバ５３において、トランジスタＴＮ２１は、Ｈレベルの制御信号ＳＤ１に応答してオンする。トランジスタＴＮ２２，ＴＮ２３は、Ｌレベルの制御信号ＳＤ２，ＳＤ３に応答してオフする。従って、この制御信号ＳＤ１〜ＳＤ３が供給されるアシストドライバ５３は、アシスト線ＡＬ０ａを、トランジスタＴＮ１１とトランジスタＴＮ２１により駆動する。つまり、１つのトランジスタＴＮ１１によりアシスト線ＡＬ０ａを駆動する場合と比べ、アシスト線ＡＬ０ａに対する駆動能力が、図１０に示すレプリカアシスト線ＲＡＬａとレプリカビット線ＲＢＬａによる検出結果に応じて調整される。

なお、図８において、トランジスタＴＮ１１は、トランジスタＴＮ２１〜ＴＮ２３をノードＮ２１、即ちアシスト線ＡＬ０ａに対して接離するために設けられている。上記したように、各トランジスタＴＮ２１〜ＴＮ２３のゲートに供給される制御信号ＳＤ１〜ＳＤ３のレベルは、図９に示すラッチ回路６３ａ〜６３ｃにより保持される。そして、トランジスタＴＮ２１〜ＴＮ２３は、Ｈレベルの制御信号に応答してオンする。従って、トランジスタＴＮ１１をオフすることで、オンしたトランジスタＴＮ２１〜ＴＮ２３をアシスト線ＡＬ０ａから切り離すことで、アシスト線ＡＬ０ａの制御（プリチャージ）を可能としている。

半導体記憶装置１０の設計と調整を、図１２に従って説明する。
例えば、半導体記憶装置１０の設計において、アシストドライバは、２つのＮチャネルＭＯＳトランジスタによりアシスト線を駆動する。この設計におけるビット線ＢＬの電位の変化と、アシスト線の電位の変化を図１２において、実線Ｌ１１ａ，Ｌ１１ｂで示す。

設計した状態に対し、作成された半導体記憶装置１０におけるビット線ＢＬの電位の変化を破線Ｌ１２ａにて示す。このようなビット線ＢＬの電位の変化は、例えば、プロセスばらつきにより、ビット線ＢＬとアシスト線ＡＬの結合容量（カップリング容量）が設定値よりも小さくなることにより発生する。このような場合、検出回路６０の検出結果（制御信号ＳＤ）に基づいて、駆動するトランジスタの数を多くする。すると、アシスト線ＡＬの電位は、図１２において、破線Ｌ１２ｂにて示すように、設計値（実線Ｌ１１ｂ）よりも急峻に変化する。その結果、ビット線ＢＬの電位は、電源電圧ＶＳＳレベルよりも低くなる。

一方、設計した状態に対し、作成された半導体記憶装置１０におけるビット線ＢＬの電位の変化を一点鎖線Ｌ１３ａにて示す。このようなビット線ＢＬの電位の変化は、例えば、プロセスばらつきにより、ビット線ＢＬとアシスト線ＡＬの結合容量（カップリング容量）が設定値よりも大きくなることにより発生する。このような場合、検出回路６０の検出結果（制御信号ＳＤ）に基づいて、駆動するトランジスタの数を少なくする。すると、アシスト線ＡＬの電位は、図１２において、一点鎖線Ｌ１３ｂにて示すように、設計値（実線Ｌ１１ｂ）よりもなだらかに変化する。その結果、ビット線ＢＬの電位は、電源電圧ＶＳＳレベルよりも低くなりすぎることがなくなり、リンギング等の発生を抑制することができる。

以上説明したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ００に接続されたＡポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ間にはアシスト線ＡＬ０ａが形成されている。ライトアンプ３０はライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線ＢＬ０ａと反転ビット線ＸＢＬ０ａの電位を制御する。そして、ライトアンプ３０は、ＨレベルからＬレベルに遷移させた反転ビット線ＸＢＬ０ａをフローティング状態にする。アシスト制御回路５０は、ライトコントロール信号ＷＣに基づいて、アシスト線ＡＬ０ａを、ＨレベルからＬレベルへと急峻に立ち下げる。フローティング状態の反転ビット線ＸＢＬ０ａの電位は、容量結合されたアシスト線ＡＬ０ａの電位変化により、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から更に低下する。

その結果、ビット線ＢＬ０ａのレベルと反転ビット線ＸＢＬ０ａのレベルとの差（電位差）は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳのレベル差よりも大きくなる。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、電源電圧ＶＤＤが低電圧化された半導体記憶装置１０において、ライトデータＷＤに応じたデータをメモリセルＣ００に確実に記憶させることができる。

（２）アシスト線ＡＬ０ａはＡポートに対応するアシスト制御回路５０により制御され、Ｂポートのアシスト線ＡＬ０ｂに影響しない。また、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳは変化しない。従って、リード動作を行う他のメモリセルに対して、書き込み時のアシスト線ＡＬ０ａ及びビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル変化は影響しない。従って、メモリセルからの読み出し動作に影響を与えることなく、データを書き込むことができる。

（３）ライトアンプ３０は、ライトデータＷＤに応じてドライバ３６のトランジスタＴＰ１をオンする。従って、アシスト線ＡＬ０ａが急峻に立ち下がるとき、ビット線ＢＬ０ａのレベル低下を抑制する。従って、ビット線対ＢＬ０ａ，ＸＢＬ０ａ間の電位差を、アシスト線ＡＬ０ａのレベル変化に応じて容易に大きくすることができる。

（４）メモリ部１１は、主セル部１１Ｍとレプリカセル部１１Ｒを有している。レプリカセル部１１Ｒは、複数のレプリカセルＲＣ０〜ＲＣ２が接続されたレプリカビット線ＲＢＬａ，ＸＲＢＬａと、レプリカビット線ＲＢＬａ，ＸＲＢＬａに沿って延びるレプリカアシスト線ＲＡＬａを有している。検出回路６０は、レプリカビット線ＲＢＬａの電位をＬレベルに遷移させ、レプリカアシスト線ＲＡＬａを駆動する。そして、検出回路６０は、レプリカビット線ＲＢＬａの電位を検出し、検出した電位に応じたレベルの制御信号ＳＤ１〜ＳＤ３を生成する。アシスト制御回路１５ａのアシストドライバ５３は、制御信号ＳＤ１〜ＳＤ３に応じた駆動能力でアシスト線ＡＬ０ａを駆動する。従って、レプリカビット線ＲＡＬａを駆動したときのレプリカビット線ＲＢＬａの電位に応じた制御信号ＳＤ１〜ＳＤ３により、アシストドライバ５３の駆動能力を調整する。これにより、ビット線ＢＬ０ａ、ＸＢＬ０ａを負電位にすることができる。そして、ライトデータＷＤに応じたデータをメモリセルＣ００に確実に記憶させることができる。従って、プロセス変動等に起因する誤動作を抑制することができる。

（５）半導体記憶装置１０は、レプリカアシスト線ＲＡＬａと容量結合されたレプリカビット線ＲＢＬａの電位に応じた制御信号ＳＤ１〜ＳＤ３を生成する検出回路６０を有している。従って、メモリセルＣ００のビット線ＢＬ０ａ，ＸＢＬ０ａと容量結合されるアシスト線ＡＬ０ａを駆動するアシストドライバ５３の駆動能力を容易に調整することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・図９に示す検出回路６０は一例であり、以下に示すように変更することができる。
（変形例１）
図１３に示すように、検出回路７０は、シフトレジスタ回路７１と判定回路７２を含む。

シフトレジスタ回路７１は、例えばＨレベルのクロック信号ＣＫ１を入力する毎に、３つの制御信号ＳＣ１〜ＳＣ３を順次Ｈレベルとする。クロック信号ＣＫ１は、パルス信号の一例である。例えば、シフトレジスタ回路７１は、Ｈレベルのクロック信号ＣＫ１に応答してＨレベルの制御信号ＳＣ１とＬレベルの制御信号ＳＣ２，ＳＣ３を出力する。次に、Ｈレベルのクロック信号ＣＫ１を入力すると、シフトレジスタ回路７１は、Ｈレベルの制御信号ＳＣ１，ＳＣ２と、Ｌレベルの制御信号ＳＣ３を出力する。つまり、シフトレジスタ回路７１は、クロック信号ＣＫ１を入力する毎に、制御信号ＳＣ１〜ＳＣ３におけるＨレベルの信号の数を順次増加させる。

判定回路７２は、図１０に示す判定回路６１ａの構成と、ラッチ回路７２ａを含む。なお、この変形例１において、判定回路７２のレプリカドライバ６５ａに含まれるトランジスタＴＮ４１〜ＴＮ４３のゲートには、制御信号ＳＣ１〜ＳＣ３が供給される。つまり、判定回路７２は、レプリカドライバ６５ａの駆動能力を、制御信号ＳＣ１〜ＳＣ３に応じて変更する。そして、判定回路７２は、制御信号ＳＣ１〜ＳＣ３のレベルが変化する毎に、レプリカビット線ＲＢＬａとレプリカアシスト線ＲＡＬａをそれぞれ駆動し、レプリカビット線ＲＢＬａの電位に応じた判定信号ＳＪ１を生成する。ラッチ回路７２ａは、Ｈレベルの判定信号ＳＪ１に応答して、制御信号ＳＣ１〜ＳＣ３をラッチし、ラッチしたレベルとそれぞれ等しい制御信号ＳＤ１〜ＳＤ３を生成する。また、判定回路７２は、判定信号ＳＪ１をシフトレジスタ回路７１に出力する。シフトレジスタ回路７１は、Ｈレベルの判定信号ＳＪ１に応答して、動作を停止する。

なお、クロック信号ＣＫ１は、制御信号ＳＣ１〜ＳＣ３のレベル変化から、判定回路７２が判定信号ＳＪ１を生成するまでに要する時間よりも長い周期であるとよい。また、シフトレジスタ回路７１は、クロック信号ＣＫ１のパルス数をカウントし、そのカウント値が所定値（「２」以上の数）になると制御信号ＳＣ１〜ＳＣ３におけるＨレベルの信号の数を変更するようにしてもよい。

（変形例２）
図１４に示すように、検出回路８０は、図９に示す検出回路６０と同様に、４つの判定回路６１ａ〜６１ｄと３つのナンド回路６２ａ〜６２ｃを含む。ナンド回路６２ａ〜６２ｃの出力信号ＳＥ１〜ＳＥ３は、それぞれラッチ回路８１ａ〜８１ｃに供給される。ナンド回路８５は、クロック信号ＣＫ１とオア回路８４から出力される制御信号ＤＣ０を否定論理積演算した結果に応じたクロック信号ＣＫ２を出力する。オア回路８４は論理回路の一例である。ラッチ回路８１ａ〜８１ｃは例えばＤフリップフロップである。ラッチ回路８１ａ〜８１ｃはクロック端子ＣＫに供給されるクロック信号ＣＫ２に応答して、各ナンド回路６２ａ〜６２ｃの出力信号ＳＥ１〜ＳＥ３をラッチし、ラッチしたレベルと等しいレベルの制御信号ＳＤ１〜ＳＤ３を出力する。これらの制御信号ＳＤ１〜ＳＤ３は、データ比較回路８２ａ〜８２ｃに供給される。これらのデータ比較回路８２ａ〜８２ｃには、クロック信号ＣＫ２と、パワーオンリセット回路８３から出力されるリセット信号ＲＥＳが供給される。

図１５に示すように、データ比較回路８２ａは、複数（図１５において３つ）のフリップフロップ９１〜９３と、排他的論理和回路（ＥＸＯＲ回路）９４を有している。フリップフロップ９１〜９３は、例えばＤフリップフロップである。初段のフリップフロップ９１と最終段のフリップフロップ９３のリセット端子Ｒにはリセット信号ＲＥＳが供給され、リセット信号ＲＥＳは２段目のフリップフロップ９２のセット端子Ｓに供給される。従って、フリップフロップ９１，９３は、リセット信号ＲＥＳに応答してＬレベルの信号Ｓ１１，Ｓ１３を出力し、フリップフロップ９２は、リセット信号ＲＥＳに応答してＨレベルの信号Ｓ１２を出力する。また、各フリップフロップ９１〜９３のクロック端子ＣＫにはクロック信号ＣＫ２が供給される。

制御信号ＳＤ１は初段のフリップフロップ９１の入力端子Ｄと、ＥＸＯＲ回路９４に供給される。初段のフリップフロップ９１の出力端子Ｑは２段目のフリップフロップ９２の入力端子Ｄと、ＥＸＯＲ回路９４の入力端子に接続されている。２段目のフリップフロップ９２の出力端子Ｑは最終段のフリップフロップ９３の入力端子Ｄと、ＥＸＯＲ回路９４の入力端子に接続されている。最終段のフリップフロップ９３の出力端子Ｑは、ＥＸＯＲ回路９４の入力端子に接続されている。

各フリップフロップ９１〜９３は、Ｈレベルのリセット信号ＲＥＳに応答してＬレベルの信号を出力する。そして、各フリップフロップ９１〜９３は、Ｈレベルのクロック信号ＣＫ２に応答して、入力端子Ｄにおける信号レベルをラッチし、そのラッチしたレベルと等しいレベルの信号を出力する。ＥＸＯＲ回路９４は、複数（図１５において４つ）の信号ＳＤ１，Ｓ１１〜Ｓ１３のレベルが互いに同じレベルのときにＬレベルの信号ＤＣ１を出力し、少なくとも何れか１つの信号のレベルが他の信号のレベルと異なるときにＨレベルの信号ＤＣ１を出力する。従って、データ比較回路８２ａは、クロック信号ＣＫ２において、３サイクル分の制御信号ＳＤ１を保持する。そして、データ比較回路８２ａは、保持した３サイクル分の信号と、制御信号ＳＤ１のレベルが全て一致するときにＬＬレベルの信号ＤＣ１を出力する。

図１４に示すように、各データ比較回路８２ａ〜８２ｃから出力される信号ＤＣ１〜ＤＣ３は、オア回路８４に供給される。オア回路８４は、入力信号ＤＣ１〜ＤＣ３を論理和演算し、その演算結果に応じたレベルの信号ＤＣ０を出力する。オア回路８４は、３つの入力信号ＤＣ１〜ＤＣ３の全てがＬレベルのときにＬレベルの信号ＤＣ０を出力し、３つの入力信号ＤＣ１〜ＤＣ３のうち、少なくとも１つの信号がＨレベルのときにＨレベルの信号ＤＣ０を出力する。

上気したように、レプリカビット線ＲＢＬａを適切に負電位にする駆動能力のレプリカドライバを含む判定回路に対応するフリップフロップが制御信号をＬレベルからＨレベルへと変化させる。そして、データ比較回路８２ａ〜８２ｃは、複数サイクル分の制御信号のレベルが互いに同じレベルであるときにＬレベルの信号ＤＣ１〜ＤＣ３を出力する。オア回路８４は、Ｌレベルの入力信号ＤＣ１〜ＤＣ３に応答してＬレベルの信号ＤＣ０を出力する。この信号ＤＣ０は、ナンド回路８５に供給される。ナンド回路８５は、Ｈレベルの信号ＤＣ０に基づいて、クロック信号ＣＫ１を論理反転したレベルのクロック信号ＣＫ２を出力する。また、ナンド回路８５は、Ｌレベルの信号ＤＣ０に基づいて、Ｌレベルのクロック信号ＣＫ２を出力する。

各フリップフロップ８１ａ〜８１ｃの出力信号ＳＤ１〜ＳＤ３が変化しているとき、データ比較回路８２ａ〜８２ｃはＨレベルの信号ＤＣ１〜ＤＣ３を出力する。そして、各フリップフロップ８１ａ〜８１ｃの出力信号ＳＤ１〜ＳＤ３が変化しない（Ｈレベル又はＬレベルで安定している）とき、データ比較回路８２ａ〜８２ｃはＬレベルの信号ＤＣ１〜ＤＣ３を出力する。従って、検出回路８０は、フリップフロップ８１ａ〜８１ｃの出力信号ＳＤ１〜ＳＤ３のレベルが安定すると、クロック信号ＣＫ２を停止する、つまり一定のレベル（例えばＨレベル）に維持する。各フリップフロップ８１ａ〜８１ｃは、クロック信号ＣＫ２が停止することにより、信号ＳＤ１〜ＳＤ３のレベルを維持する。これにより、アシストドライバ５３に供給する制御信号ＳＤ１〜ＳＤ３のレベルを固定する。

図１６に示すように、パワーオンリセット回路８３は、トランジスタＴＰ６１〜ＴＰ６８、ＴＮ６１〜ＴＮ６７、インバータ１０１〜１０３を有している。トランジスタＴＰ６１〜ＴＰ６８はＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ６１〜ＴＮ６７はＮチャネルＭＯＳトランジスタである。

トランジスタＴＰ６１のソースは高電位側の電源配線ＶＤＤに接続されている。トランジスタＴＰ６１のドレインはトランジスタＴＰ６１のゲートとトランジスタＴＮ６１のゲートに接続されている。トランジスタＴＮ６１のソース及びドレインは低電位側の電源配線ＶＳＳに接続されている。

トランジスタＴＰ６２のソース及びドレインはトランジスタＴＰ６２のソース及びドレインにそれぞれ接続されている。
トランジスタＴＰ６１のドレインとトランジスタＴＮ６１のドレインの間のノードＮ５１はトランジスタＴＰ６３のゲートとトランジスタＴＮ６２のゲートに接続されている。トランジスタＴＰ６３のソースは電源配線ＶＤＤに接続され、トランジスタＴＰ６３のドレインはトランジスタＴＮ６２のドレインに接続されている。トランジスタＴＮ６２のソースはトランジスタＴＮ６３のドレイン及びゲートに接続されている。トランジスタＴＮ６３のソースは電源配線ＶＳＳに接続されている。

トランジスタＴＰ６３のドレインとトランジスタＴＮ６２のドレインの間のノードＮ５２はトランジスタＴＰ６６のゲートとトランジスタＴＮ６５のゲートに接続されている。トランジスタＴＰ６６のソースはトランジスタＴＰ６５のドレイン及びゲートに接続され、トランジスタＴＰ６５のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ６６のドレインはトランジスタＴＮ６５のドレインに接続され、トランジスタＴＮ６５のソースは電源配線ＶＳＳに接続されている。

トランジスタＴＰ６６のドレインとトランジスタＴＮ６５のドレインの間のノードＮ５３はインバータ１０１の入力端子に接続されている。インバータ１０１の出力端子はインバータ１０２の入力端子に接続され、インバータ１０２の出力端子はインバータ１０３の入力端子に接続されている。インバータ１０３はリセット信号ＲＥＳを出力する。

インバータ１０１の出力端子はトランジスタＴＰ６２，ＴＰ６４，ＴＰ６７，ＴＰ６８のゲートに接続されている。トランジスタＴＰ６４のソース及びドレインは電源配線ＶＤＤに接続されている。また、トランジスタＴＰ６４のゲートは、トランジスタＴＰ６３とトランジスタＴＮ６２の間のノードＮ５２と、トランジスタＴＮ６４のドレインに接続されている。トランジスタＴＮ６４のソースは電源配線ＶＤＤに接続されている。同様に、トランジスタＴＰ６８のソース及びドレインは電源配線ＶＤＤに接続されている。

トランジスタＴＰ６７のソースは電源配線ＶＤＤに接続されている。トランジスタＴＰ６７のドレインはインバータ１０１の入力端子と、トランジスタＴＮ６６のゲートに接続されている。トランジスタＴＮ６６のソース及びドレインは電源配線ＶＳＳに接続されている。

インバータ１０２の出力端子はトランジスタＴＮ６４，ＴＮ６７のゲートに接続されている。トランジスタＴＮ６７のソース及びドレインは電源配線ＶＳＳに接続されている。
高電位側の電源配線ＶＤＤにソース及びドレインが接続されたトランジスタＴＰ６４，ＴＰ６８は、それぞれキャパシタとして動作し、それぞれのゲートが接続されたノードの電位を、電源電圧ＶＤＤの変化に応じて変化させる。低電位側の電源配線ＶＳＳにソース及びドレインが接続されたトランジスタＴＮ６１，ＴＮ６６，ＴＮ６７は、それぞれキャパシタとして動作し、それぞれのゲートが接続されたノードの電位変化を遅延する。

半導体記憶装置１０の電源電圧ＶＤＤが供給されると、パワーオンリセット回路８３は、回路内の時定数に応じた時間経過後に一定期間Ｈレベルのリセット信号ＲＥＳを出力する。このリセット信号ＲＥＳにより、図１５に示すデータ比較回路８２ａのフリップフロップ９１〜９３は、リセット信号ＲＥＳが供給される端子（セット端子又はリセット端子）に応じたレベルの信号をそれぞれ出力する。

・ソース及びバックゲートがレプリカビット線ＲＢＬａに接続されたトランジスタＴＮ５１によりレプリカビット線ＲＢＬａの電位を検出したが、レプリカビット線ＲＢＬａの電位を遷移させる遷移方向に応じて、ＰチャネルＭＯＳトランジスタを用いても良い。

・ＮチャネルＭＯＳトランジスタＴＮ５１によりレプリカビット線ＲＢＬａの電位を検出したが、チャネルに対して絶縁されたゲートを有する絶縁ゲート型（ＭＯＳ型）のトランジスタを用いても良い。

・シールド線ＳＬを、低電位側の電源配線ＶＳＳに接続してもよい。また、シールド線ＳＬを、半導体基板上に形成した定電圧生成回路に接続してもよい。
・上記各実施形態はＡポートとＢポートを有するメモリとしたが、１つのポートを有するメモリとしてもよい。また、３つ以上のポートを有するメモリとしてもよい。

・上記各実施形態は、ＡポートとＢポートのそれぞれからデータの入出力が可能であったが、いずれか一方を読み出し専用又は書き込み専用としたメモリとしてもよい。
・上記各実施形態では、書き込み動作の開始ビット線を高電位側の電源電圧ＶＤＤレベルとしたが、レベルを適宜変更してもよい。例えば、低電位側の電源電圧ＶＳＳレベルとした場合、アシスト線の電位をＬレベルからＨレベルへと急峻に遷移させる。

・上記各実施形態は、クロスカップル接続したＣＭＯＳ構成のインバータ２１，２２を有するメモリセルＣ００〜Ｃ２２としたが、例えば、負荷トランジスタをＮチャネルＭＯＳトランジスタとする、等のようにメモリセルＣ００〜Ｃ２２を適宜変更してもよい。

・上記実施形態では、ビット線対間に配置形成したアシスト線の電位を制御してデータの書き込みを行うようにしたが、メモリセルが１本のビット線に接続されたメモリ（例えばＤＲＡＭ：Dynamic Random Access Memory）に適用してもよい。

・上記のメモリは、例えばメモリマクロとして半導体装置に搭載される。例えば、図１７に示す半導体装置１１０は、複数（図１７において４つ）のメモリマクロ１１１〜１１４を有している。各メモリマクロ１１１〜１１４は、メモリ容量、入出力データのビット数、等が互いに異なる。この半導体装置１１０において、メモリマクロ１１１〜１１４のそれぞれがアシスト線の駆動能力を調整することで、データを保持することができるようになる。

３０ ライトアンプ
１５ａ，１５ｂ，５０ アシスト制御回路
６０ 検出回路
Ｃ００〜Ｃ２２ メモリセル
ＢＬ０ａ，ＸＢＬ０ａ ビット線対
ＡＬ０ａ アシスト線
ＶＤＤ，ＶＳＳ 電源配線
ＷＣ ライトコントロール信号（第１の制御信号）
ＷＤ ライトデータ
ＲＣ０〜ＲＣ２ レプリカセル
ＲＢＬａ レプリカビット線
ＲＡＬａ レプリカアシスト線
ＳＤ，ＳＤ１〜ＳＤ３ 制御信号（第２の制御信号）

Claims (6)

1. ビット線に応じた電位を保持するメモリセルと、
   前記ビット線に沿って形成されたアシスト線と、
   第１の制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、
   前記ビット線に応じたレプリカビット線と、
   前記レプリカビット線に接続されたレプリカセルと、
   前記レプリカビット線に沿って形成されたレプリカアシスト線と、
   前記レプリカビット線の電位を遷移させた後、前記レプリカビット線の遷移に応じて前記レプリカアシスト線の電位を遷移させ、前記レプリカビット線の電位を検出し、該検出した電位に応じた第２の制御信号を生成する検出回路と、
   前記第１の制御信号に応じたタイミングにおいて、前記第２の制御信号に応じた駆動能力で前記アシスト線の電位を遷移させるアシスト制御回路とを有すること
   を特徴とする半導体記憶装置。
2. 前記検出回路は、ソース及びバックゲートが前記レプリカビット線に接続されたＭＯＳ型トランジスタを含み、前記ＭＯＳ型トランジスタのドレインの電位に応じて前記第２の制御信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記検出回路は、
   前記レプリカアシスト線の電位を遷移させるレプリカドライバと、
   前記レプリカビット線の電位を検出し、その電位に応じた前記第２の制御信号を生成する電位検出回路と、
   を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記検出回路は、
   所定周期のパルス信号に基づいて複数の制御信号を順次所定レベルとするシフトレジスタ回路と、
   前記複数の制御信号のレベルに応じた駆動能力で前記レプリカアシスト線の電位を遷移させ、前記レプリカビット線の電位に応じた前記第２の制御信号をそれぞれ生成する複数の判定回路と、
   を有することを特徴とする請求項１〜３のうちの何れか一項に記載の半導体記憶装置。
5. 前記検出回路は、
   前記レプリカアシスト線を遷移させる駆動能力が互いに異なる複数の判定回路と、
   駆動能力が異なる前記複数の判定回路のうちの２つの判定回路の出力信号が供給される複数の論理回路と、
   前記複数の論理回路の出力信号をラッチして前記第２の制御信号を出力する複数のラッチ回路と
   を有することを特徴とする請求項１〜３のうちの何れか一項に記載の半導体記憶装置。
6. 前記複数のラッチ回路は、パルス信号に応答して前記複数の論理回路の出力信号をラッチし、
   前記検出回路は、前記複数のラッチ回路の出力信号がそれぞれ安定した後に前記パルス信号の供給を停止すること、を特徴とする請求項５に記載の半導体記憶装置。