JP6896597B2 - 半導体記憶装置 - Google Patents

Description

本開示は半導体記憶装置に関し、特に、書き込み補助回路を有する半導体記憶装置及びそれを備える半導体装置に適用可能である。

半導体装置は、スタティック・ランダム・アクセス・メモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）の様な揮発性の半導体記憶装置を備えるものがある。微細化された半導体プロセスにより生成されるＳＲＡＭでは、書き込みマージンを確保するため、書き込み時に、ビット線対の一方を、接地電位（０Ｖ）以下の負バイアスに駆動する負バイアス方式の書き込み補助（ライトアシスト）技術が提案されている（米国特許第７，３７９，３４７号、米国特許第７，９５２，９１１号を参照）。負バイアス方式の書き込み補助技術では、選択レベルのワード線と負バイアスされたビット線とに接続される選択トランジスタの駆動能力が向上されるので、微細化されたトレンジスタで構成されるメモリセルであっても、その書き込みマージンは十分に確保することが出来る。

米国特許第７，３７９，３４７号明細書 米国特許第７，９５２，９１１号明細書

本発明者らは、負バイアス方式の書き込み補助（ライトアシスト）技術に関し、書き込み補助回路の更なる低消費電力化や書き込み補助回路を備えるＳＲＡＭの小面積化を検討した。書き込み補助回路は、駆動すべき容量が大きいと、書き込み補助回路の消費電力が大きくなる。
本開示の課題は、低消費電力な書き込み補助回路を備える半導体記憶装置を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体記憶装置は、複数のワード線と、複数のビット線対と、１つのメモリセルが１つワード線と1つのビット線対とに結合される様に、前記複数のワード線と前記複数のビット線対とに結合された複数のメモリセルと、1つの補助線対が１つのビット線対に並走して設けられる様に、前記複数のビット線対に並走して設けられた複数の補助線対と、書き込みドライバ回路と、書き込み補助回路と、選択回路と、を含む。前記選択回路は、選択信号に従って、前記複数のビット線対から選択された１つのビット線対を前記書き込みドライバ回路へ結合し、前記選択された１つのビット線対に並走して設けられた対応する補助線対を前記書き込み補助回路へ結合する。

上記半導体記憶装置によれば、書き込み補助回路の消費電力を低減することが可能である。

実施例１に係る半導体記憶装置を説明するための図である。 実施例１に係る半導体記憶装置の動作を説明するタイミングチャート図である。 実施例２に係る半導体記憶装置を説明するための図である。 実施例２に係る半導体記憶装置の動作を説明するタイミングチャート図である。 実施例２に係る半導体記憶装置のレイアウト構成例を示す図である。 図５の半導体記憶装置におけるレイアウト例を説明する図である。 実施例２に係る半導体記憶装置の他のレイアウト構成例を示す図である。 実施例３に係る半導体記憶装置の説明するための図である。 実施例３に係る半導体記憶装置の１メモリセル列のレイアウトを説明する図である。 実施例４に係る半導体記憶装置の説明するための図である。 実施例４に係る半導体記憶装置に用いられるデュアルポート型メモリセルのレイアウトの構成例を示す図である。 実施例４に係る半導体記憶装置におけるＡポート側の回路構成を説明するための図である。 応用例に係る半導体装置の構成を示すブロック図である。

以下、実施例および応用例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

図１は実施例１に係る半導体記憶装置を説明するための図である。半導体記憶装置１は、スタティック・ランダム・アクセス・メモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）の様な揮発性の半導体記憶装置である。半導体記憶装置１は、複数のワード線（ＷＬｎ、ＷＬｍ）と、複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）と、複数の補助線対（ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１）と、を有する。

行列状に配置された複数のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）は、１つのメモリセルが１つのワード線（ＷＬｎ、または、ＷＬｍ）と1つのビット線対（ＢＴ０とＢＢ０、または、ＢＴ１とＢＢ１）とに結合される様に、複数のワード線（ＷＬｎ、ＷＬｍ）と複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）とに結合されている。

複数の補助線対（ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１）は、1つの補助線対（ＮＢＴ０とＮＢＢ０、または、ＮＢＴ１とＮＢＢ１）が１つのビット線対（ＢＴ０とＢＢ０、または、ＢＴ１とＢＢ１）に並走して設けられる様に、複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）に並走して設けられる。

図１には、カラム選択信号ＹＡ０により選択される第１のメモリ列と、カラム選択信号ＹＡ１により選択される第２のメモリ列と、が示されている。第１のメモリ列は、代表として示されるシングルポート型のメモリセルＭＣ００、ＭＣ０１を有する。第２のメモリ列は、代表として示されるシングルポート型のメモリセルＭＣ１０、ＭＣ１１を有する。

複数のワード線（ＷＬｎ、ＷＬｍ）が１層目の金属配線層で形成される場合、複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）および複数の補助線対（ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１）は、複数のワード線（ＷＬｎ、ＷＬｍ）と交差する方向に沿って、２層目の金属配線層で形成される。複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）および複数の補助線対（ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１）が１層目の金属配線層で形成される場合、複数のワード線（ＷＬｎ、ＷＬｍ）は、複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）および複数の補助線対（ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１）と交差する方向に沿って、２層目の金属配線層で形成される。

複数のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）のおのおのは、６つのトランジスタを有するシングルポート型のＳＲＡＭメモリセル（６Ｔ ＳＰ−ＳＲＡＭセル）である。複数のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）のおのおのは、メモリセルＭＣ００に例示的に示されるように、第１および第２インバータ回路ＩＶ０、ＩＶ１とトランスファＮＭＯＳトランジスタＴｒ０、Ｔｒ１とを含む。第1および第２インバータ回路ＩＶ０、ＩＶ１は、その入力と出力とが互いに交差結合さ、情報を記憶するフリップフロップを構成する。第１および第２インバータ回路ＩＶ０、ＩＶ１の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成される。トランスファＮＭＯＳトランジスタＴｒ０のソース・ドレイン経路は、ビット線対（ＢＴ０、ＢＢ０）の一方とされるビット線ＢＴ０と第１インバータ回路ＩＶ０の入力または第２インバータ回路ＩＶ１の出力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ０のゲート電極は、対応するワード線ＷＬｍに結合される。トランスファＮＭＯＳトランジスタＴｒ１のソース・ドレイン経路は、ビット線対（ＢＴ０、ＢＢ０）の他方とされるビット線ＢＢ０と第１インバータ回路ＩＶ０の出力または第２インバータ回路ＩＶ１の入力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ１のゲート電極は、対応するワード線ＷＬｍに結合される。なお、ＰＭＯＳトランジスタはＰチャネル型ＭＯＳＦＥＴであり、ＮＭＯＳトランジスタはＮチャネル型ＭＯＳＦＥＴである。

同様にして、メモリセルＭＣ０１は、ビット線対ＢＴ０、ＢＢ０と、ワード線ＷＬｎと、に結合される。メモリセルＭＣ１０は、ビット線対ＢＴ１、ＢＢ１と、ワード線ＷＬｍと、に結合され、メモリセルＭＣ１１は、ビット線対ＢＴ１、ＢＢ１と、ワード線ＷＬｎと、に結合される。

補助線対ＮＢＴ０、ＮＢＢ０は、補助線対ＮＢＴ０、ＮＢＢ０とビット線対ＢＴ０、ＢＢ０とが並行して設けられる様に、ビット線対ＢＴ０、ＢＢ０に並走して設けられる。また、補助線対ＮＢＴ１、ＮＢＢ１は、補助線対ＮＢＴ１、ＮＢＢ１とビット線対ＢＴ１、ＢＢ１が並行して設けられる様に、ビット線対ＢＴ１、ＢＢ１に並走して設けられる。このため、補助線ＮＢＴ０とビット線ＢＴ０との間には、寄生容量Ｃ０が存在し、補助線ＮＢＢ０とビット線ＢＢ０との間には、寄生容量Ｃ１が存在する。同様に、補助線ＮＢＴ１とビット線ＢＴ１との間には、寄生容量Ｃ０が存在し、補助線ＮＢＢ１とビット線ＢＢ１との間には、寄生容量Ｃ１が存在する。この寄生容量Ｃ０、Ｃ１は負バイアスを生成するための容量素子であり、補助線対ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１は負バイアスを生成するための容量素子を形成するための配線と見做すことが出来る。なお、この明細書において、並走とは、２本の配線が互いに所定の間隔で、同一の方向に沿って、並行して沿って設けられていることを意味する。

プリチャージ回路２は、ビット線対ＢＴ０、ＢＢ０および補助線対ＮＢＴ０、ＮＢＢ０をプリチャージするプリチャージ回路２１と、ビット線対ＢＴ１、ＢＢ１および補助線対ＮＢＴ１、ＮＢＢ１をプリチャージするプリチャージ回路２２と、を含む。プリチャージ回路２１とプリチャージ回路２２との構成は同一の為、以下では、代表として、プリチャージ回路２１を説明し、プリチャージ回路２２の説明は省略する。

プリチャージ回路２１は、ビット線対ＢＴ０、ＢＢ０を電源電位ＶＤＤの様な第１参照電位へプリチャージするプリチャージトランジスタとしてのＰＭＯＳトランジスタＰＱ１、ＰＱ２と、ビット線対ＢＴ０、ＢＢ０間の電位を均等化するためのイコライズトランジスタとしてＰＭＯＳトランジスタＰＱ３と、を有する。ＰＭＯＳトランジスタＰＱ１のソース・ドレイン経路は、ビット線ＢＴ０と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ２のソース・ドレイン経路は、ビット線ＢＢ０と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ３のソース・ドレイン経路は、ビット線ＢＴ０とビット線ＢＢ０との間に結合される。ＰＭＯＳトランジスタＰＱ１、ＰＱ２、ＰＱ３のおのおののゲートは共有に結合され、後述されるように、カラム選択信号ＹＡ０をカラム選択回路３１のインバータ回路ＩＶＳ１、ＩＶＳ２を介して受けるようにされる。

プリチャージ回路２１は、さらに、補助線対ＮＢＴ０、ＮＢＢ０を電源電位ＶＤＤの様な第１参照電位へプリチャージするプリチャージトランジスタとしてのＰＭＯＳトランジスタＰＱ４、ＰＱ５を有する。ＰＭＯＳトランジスタＰＱ４のソース・ドレイン経路は、補助線ＮＢＴ０と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ５のソース・ドレイン経路は、補助線ＮＢＢ０と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ４、ＰＱ５のおのおののゲートは共有に結合されて、後述されるカラム選択信号ＹＡ０をインバータ回路ＩＶＳ１、ＩＶＳ２を介して受けるようにされる。

なお、プリチャージ回路２２は、後述されるように、カラム選択信号ＹＡ１をカラム選択回路３２のインバータ回路ＩＶＳ１、ＩＶＳ２を介して受けるようにされる。

カラム選択回路３は、カラム選択回路３１と、カラム選択回路３２と、を含む。カラム選択回路３１は、カラム選択信号（列アドレス信号、Ｙアドレス信号）ＹＡ［１：０］の内のカラム選択信号ＹＡ０の選択レベルに基づいて、ビット線対ＢＴ０、ＢＢ０および補助線対ＮＢＴ０、ＮＢＢ０を、書き込み回路４へ結合させる。カラム選択回路３２は、カラム選択信号ＹＡ［１：０］の内のカラム選択信号ＹＡ１の選択レベルに基づいて、ビット線対ＢＴ１、ＢＢ１および補助線対ＮＢＴ１、ＮＢＢ１を、書き込み回路４へ結合させる。

カラム選択回路３１は、インバータ回路ＩＶＳ１、ＩＶＳ２と、選択トランジスタとしてのＮＭＯＳトランジスタＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４と、を有する。ＮＭＯＳトランジスタＮＳ１、ＮＳ２は、ビット線対ＢＴ０、ＢＢ０を選択するために設けられ、ＮＭＯＳトランジスタＮＳ３、ＮＳ４は、補助線対ＮＢＴ０、ＮＢＢ０を選択するために設けられる。ＮＭＯＳトランジスタＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４の共通接続されたゲートは、カラム選択信号ＹＡ０をインバータ回路ＩＶＳ１、ＩＶＳ２を介して供給される。ＮＭＯＳトランジスタＮＳ１、ＮＳ２のソース・ドレイン経路は、ビット線対ＢＴ０、ＢＢ０とコモンビット線対ＣＢＴ、ＣＢＢとの間に結合される。ＮＭＯＳトランジスタＮＳ３、ＮＳ４のソース・ドレイン経路は、補助線対ＮＢＴ０、ＮＢＢ０とコモン補助線対ＣＮＢＴ、ＣＮＢＢとの間に結合される。

カラム選択回路３２は、カラム選択回路３１と同等は回路構成とされるが、ＮＭＯＳトランジスタＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４の共通接続されたゲートは、カラム選択信号ＹＡ１をインバータ回路ＩＶＳ１、ＩＶＳ２を介して供給されるように変更されている。また、カラム選択回路３２において、ＮＭＯＳトランジスタＮＳ１、ＮＳ２のソース・ドレイン経路は、ビット線対ＢＴ１、ＢＢ１とコモンビット線対ＣＢＴ、ＣＢＢとの間に結合され、ＮＭＯＳトランジスタＮＳ３、ＮＳ４のソース・ドレイン経路は、補助線対ＮＢＴ１、ＮＢＢ１とコモン補助線対ＣＮＢＴ、ＣＮＢＢとの間に結合される。

書き込み回路４は、書き込みドライバ回路ＷＲＤと、第１および第２書き込み補助回路(ライトアシスト回路)ＮＢＣ０、ＮＢＣ１と、を含む。第１および第２書き込み補助回路ＮＢＣ０、ＮＢＣ１は、補助線駆動回路と見做すことが出来る。書き込みドライバ回路ＷＲＤは、データ入力端子ＤＩに供給されたデータを、コモンビット線ＣＢＴ、ＣＢＢを介して選択されたビット線対（ＢＴ０、ＢＢ０、または、ＢＴ１、ＢＢ１）へ供給する。第１および第２書き込み補助回路ＮＢＣ０、ＮＢＣ１は、選択されたビット線対の内、データ入力端子ＤＩに供給されたデータに基づいてロウレベルとされるビット線（ＢＴ０またはＢＢ０、または、ＢＴ１またはＢＢ１）に並走する補助線（ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、または、ＮＢＢ１）の電位を第１参照電位ＶＤＤから第２参照電位ＶＳＳへ変化させるために設けられる。

書き込みドライバ回路ＷＲＤは、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３と、ＮＡＮＤ回路ＮＡ１、ＮＡ２と、ＰＭＯＳトランジスタＰＴ１、ＰＴ２と、ＮＭＯＳトランジスタＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４と、を含む。インバータ回路ＩＮＶ１の入力およびＮＡＮＤ回路ＮＡ２の一方の入力は、データ入力端子ＤＩに結合される。インバータ回路ＩＮＶ１の出力は、ＮＡＮＤ回路ＮＡ１の一方の入力に結合され、ＮＡＮＤ回路ＮＡ１、ＮＡ２の他方の入力はライトイネーブル信号ＷＥを受けるようにされている。ＮＡＮＤ回路ＮＡ１の出力は、インバータ回路ＩＮＶ２を介して、ＰＭＯＳトランジスタＰＴ１のゲートとＮＭＯＳトランジスタＮＴ１のゲートとへ供給される。ＰＭＯＳトランジスタＰＴ１のソース・ドレイン経路とＮＭＯＳトランジスタＮＴ１、ＮＴ３のソース・ドレイン経路とは、電源電位ＶＤＤと接地電位ＶＳＳの間に、直接に接続される。ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ１の接続ノードは、コモンビット線対（ＣＢＴ、ＣＢＢ）の一方（コモンビット線ＣＢＴ）に接続される。ＮＡＮＤ回路ＮＡ２の出力は、インバータ回路ＩＮＶ３を介して、ＰＭＯＳトランジスタＰＴ２のゲートとＮＭＯＳトランジスタＮＴ２のゲートとへ供給される。ＰＭＯＳトランジスタＰＴ２のソース・ドレイン経路とＮＭＯＳトランジスタＮＴ２、ＮＴ４のソース・ドレイン経路とは、電源電位ＶＤＤと接地電位ＶＳＳの間に、直接に接続される。ＰＭＯＳトランジスタＰＴ２とＮＭＯＳトランジスタＮＴ２の接続ノードは、コモンビット線対（ＣＢＴ、ＣＢＢ）の他方（コモンビット線ＣＢＢ）に接続される。

第１書き込み補助回路ＮＢＣ０は、ＮＡＮＤ回路ＮＡ３、３つのインバータ回路により構成される遅延回路ＤＬ１と、ＰＭＯＳトランジスタＰＴ３と、ＮＭＯＳトランジスタＮＴ５と、を含む。ＮＡＮＤ回路ＮＡ３の一方の入力は、負バイアスアシスト信号ＮＢＳＴを受ける様にされ、ＮＡＮＤ回路ＮＡ３の他方の入力は、インバータ回路ＩＮＶ１の出力に結合される。ＮＡＮＤ回路ＮＡ３の出力は、遅延回路ＤＬ１を介して、ＰＭＯＳトランジスタＰＴ３のゲートとＮＭＯＳトランジスタＮＴ５のゲートとへ供給される。ＰＭＯＳトランジスタＰＴ３のソース・ドレイン経路とＮＭＯＳトランジスタＮＴ５のソース・ドレイン経路とは、電源電位ＶＤＤと接地電位ＶＳＳの間に、直接に接続される。ＡＮＤ回路ＮＡ３の出力は、また、ＮＭＯＳトランジスタＮＴ３のゲートに結合される。

第２書き込み補助回路ＮＢＣ１は、ＮＡＮＤ回路ＮＡ４、３つのインバータ回路により構成される遅延回路ＤＬ２と、ＰＭＯＳトランジスタＰＴ４と、ＮＭＯＳトランジスタＮＴ６と、を含む。ＮＡＮＤ回路ＮＡ４の一方の入力は、負バイアスアシスト信号ＮＢＳＴを受ける様にされ、ＮＡＮＤ回路ＮＡ４の他方の入力は、データ入力端子ＤＩ結合される。ＮＡＮＤ回路ＮＡ４の出力は、遅延回路ＤＬ２を介して、ＰＭＯＳトランジスタＰＴ４のゲートとＮＭＯＳトランジスタＮＴ６のゲートとへ供給される。ＰＭＯＳトランジスタＰＴ４のソース・ドレイン経路とＮＭＯＳトランジスタＮＴ６のソース・ドレイン経路とは、電源電位ＶＤＤと接地電位ＶＳＳの間に、直接に接続される。ＡＮＤ回路ＮＡ４の出力は、また、ＮＭＯＳトランジスタＮＴ４のゲートに結合される。

読み出し回路５は、コモンビット線対ＣＢＴ、ＣＢＢに接続され、ワード線（ＷＬｎまたはＷＬｍ）により選択されたメモリセルのデータを、カラム選択信号ＹＡ［１：０］により選択されたビット線対（ＢＴ０、ＢＢ０、または、ＢＴ１、ＢＢ１）およびコモンビット線対ＣＢＴ、ＣＢＢを介して受け、それを増幅して、データ出力端子ＤＯへ出力する。読み出し回路５の回路構成は、特に記載されないが、差動アンプやフリップフロップなどの公知のセンスアンプ回路により構成することが可能である。また、データ出力端子ＤＯとデータ入力端子ＤＩとは１つの端子（ＤＩＯ）とすることも可能である。

図２は、実施例１に係る半導体記憶装置の動作を説明するタイミングチャート図である。

まず、時刻Ｔ０にクロック信号ＣＬＯＣＫが立ち上がる。それをトリガとして、時刻Ｔ１に、ワード線ＷＬｎ、ＷＬｍの内に１本が選択されてハイレベルの様な活性化レベルにされる。ここでは、ワード線ＷＬｎがハイレベルへ活性化されるものとする。また、同時に、カラム選択信号ＹＡ［１：０］のうち一本が活性化される。ここでは、カラム選択信号ＹＡ０がハイレベルへ活性化されたものとする。また、ライトイネーブル信号ＷＥがハイレベルへ活性化され、それによって、ビット線対ＢＴ０／ＢＢ０が選択されて、駆動される。

データ入力端子ＤＩの入力データＤｉのレベルによって、どちらか一方のビット線（ＢＴ０またはＢＢ０）がロウレベルに駆動されるかが決まるが、この例では、入力データＤｉがロウレベルであるとする。この場合、書き込みドライバ回路ＷＲＤによって、ビット線ＢＴ０がロウレベルに駆動される。すなわち、書き込みドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ１がオフ状態とされ、ＮＭＯＳトランジスタＮＴ１およびＮＴ３がオン状態とされるので、ビット線ＢＴ０がプリチャージレベル（ハイレベル）から接地電位ＶＳＳ（０Ｖ）の様なロウレベルに遷移ないし駆動される。一方、書き込みドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ２がオン状態とされ、ＮＭＯＳトランジスタＮＴ２およびＮＴ４がオフ状態とされるので、ビット線ＢＢ０がプリチャージレベル（ハイレベル）を維持する。

一定時間が過ぎたのち、時刻Ｔ２に、負バイアスアシスト信号ＮＢＳＴがハイレベルに活性化される。これにより、ただちに、ビット線対をロウレベルに駆動している側の書き込みドライバ回路ＷＲＤのＮＭＯＳトランジスタＮＴ３がオフ状態とされるので、ＮＭＯＳトランジスタＮＴ１のソースノードが接地電位ＶＳＳから切断される。このため、ロウレベルに駆動されているビット線ＢＴ０がハイインピーダンス（ハイ−Ｚ）状態ないしフローティング状態となる。

書き込み補助回路ＮＢＣ０内の遅延回路ＤＬ１による固定遅延をへて、時刻Ｔ３に、負バイアス生成用容量を構成するための配線である補助線ＮＢＴ０がハイレベルからロウレベルに駆動される。補助線ＮＢＢ０はハイレベルを維持する。今、入力データＤｉはロウレベルであるので、補助線ＮＢＴ０がロウレベルに駆動される。ＢＴ０とＮＢＴ０間の寄生容量Ｃ０により、ハイ−Ｚ状態となっているビット線ＢＴ０は接地電位ＶＳＳ（０Ｖ）の様なロウレベルから、さらに、接地電位ＶＳＳ以下の負電位または負バイアス（−Ｖ）側に降圧され、メモリセルＭＣ０１にデータが書きこまれる。時刻Ｔ４に、負バイアスアシスト信号ＮＢＳＴがロウレベルへ非活性化され、ビット線ＢＴ０は接地電位ＶＳＳの様なロウレベルに遷移する。また、補助線ＮＢＴ０がハイレベルの様なプリチャージレベルへプリチャージされる。さらに、時刻Ｔ５に、ライトイネーブル信号ＷＥがロウレベルへ非活性化され、ビット線対ＢＴ０／ＢＢ０はプリチャージ回路２１によりプリチャージされて、ハイレベルの様なプリチャージレベルとされる。また、ワード線ＷＬｎ、カラム選択信号ＹＡ０も非活性化されロウレベルの様な初期状態へ遷移する。

図示されないが、入力データＤｉがハイレベルの場合、次の様にされる。書き込みドライバ回路ＷＲＤによって、ビット線ＢＢ０がロウレベルに駆動される。すなわち、書き込みドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ２がオフ状態とされ、ＮＭＯＳトランジスタＮＴ２およびＮＴ４がオン状態とされるので、ビット線ＢＢ０がプリチャージレベル（ハイレベル）から接地電位ＶＳＳの様なロウレベルに遷移ないし駆動される。一方、ライトドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ１がオン状態とされ、ＮＭＯＳトランジスタＮＴ１およびＮＴ３がオフ状態とされるので、ビット線ＢＴ０がプリチャージレベル（ハイレベル）を維持する。

一定時間が過ぎたのち、時刻Ｔ２に、負バイアスアシスト信号ＮＢＳＴがハイレベルに活性化される。これにより、ただちに、ビット線対をロウレベルに駆動している側の書き込みドライバ回路ＷＲＤのＮＭＯＳトランジスタＮＴ４がオフ状態とされるので、ＮＭＯＳトランジスタＮＴ２のソースノードが接地電位ＶＳＳから切断される。このため、ロウレベルに駆動されているビット線ＢＢ０がハイインピーダンス（ハイ−Ｚ）状態ないしフローティング状態となる。

書き込み補助回路ＮＢＣ１内の遅延回路ＤＬ２による固定遅延をへて、時刻Ｔ３に、負バイアス生成用容量配線である補助線ＮＢＢ０がハイレベルからロウレベルに駆動される。補助線ＮＢＴ０はハイレベルを維持する。入力データＤｉはハイレベルであるので、補助線ＮＢＢ０がロウレベルに駆動される。ＢＢ０とＮＢＢ０間の寄生容量Ｃ１により、ハイ−Ｚ状態となっているビット線ＢＢ０は接地電位ＶＳＳの様なロウレベルから、さらに、接地電位ＶＳＳ以下の負電位または負バイアス（−Ｖ）側に降圧され、メモリセルＭＣ０１にデータが書きこまれる。時刻Ｔ４に、負バイアスアシスト信号ＮＢＳＴが非活性化され、ビット線ＢＢ０は接地電位ＶＳＳの様なロウレベルに遷移する。また、補助線ＮＢＢ０がハイレベルの様なプリチャージレベルとされる。さらに、時刻Ｔ５に、ライトイネーブル信号ＷＥが非活性化され、ビット線対ＢＴ０／ＢＢ０はプリチャージ回路２１によりプリチャージされて、ハイレベルの様なプリチャージレベルとされる。また、ワード線ＷＬ、カラム選択信号ＹＡも非活性化されロウレベルの様な初期状態へ遷移する。

上記では、カラム選択信号ＹＡ０が活性化された場合を説明したが、カラム選択信号ＹＡ１が活性化された場合も、上記記載を参照することにより、その動作が容易に理解されるので、その説明は省略する。

実施例１によれば、以下の１または複数の効果を得ることが可能である。

１）ビット線対ＢＴ０、ＢＢ０（ＢＴ１、ＢＢ１）に並走して補助線対ＮＢＴ０、ＮＢＢ０（ＮＢＴ１、ＮＢＢ１）が設けられる。また、ビット線対ＢＴ０、ＢＢ０（ＢＴ１、ＢＢ１）と補助線対ＮＢＴ０、ＮＢＢ０（ＮＢＴ１、ＮＢＢ１）と、をカラム選択信号（Ｙアドレス信号）ＹＡ［１:０］で選択するカラム選択回路３１（３２）が設けられる。これにより、書き込み補助回路ＮＢＣ０、ＮＢＣ１が駆動する容量は、ビット線対ＢＴ０（ＢＴ１）と補助線対ＮＢＴ０（ＮＢＴ１）との間の寄生容量Ｃ０、または、ビット線対ＢＢ０（ＢＢ１）と補助線対ＮＢＢ０（ＮＢＢ１）との間の寄生容量Ｃ１とすることが可能である。したがって、書き込み補助回路ＮＢＣ０、ＮＢＣ１の駆動能力を低減することが出来るので、書き込み補助回路ＮＢＣ０、ＮＢＣ１の消費電力を低減することが可能である。

２）また、上記１により、書き込み補助回路ＮＢＣ０、ＮＢＣ１の駆動力を低減できるので、ＰＭＯＳトランジスタＰＴ３、ＰＴ４及びＮＭＯＳトランジスタＮＴ５、ＮＴ６のサイズを小さく出来る。そのため、書き込み補助回路ＮＢＣ０、ＮＢＣ１の面積を低減することが可能である。

３）また、上記２）により、書き込み補助回路ＮＢＣ０、ＮＢＣ１を備えた半導体記憶装置の面積も低減することが可能である。

図３は、実施例２に係る半導体記憶装置を説明するための図である。実施例１では、ビット線対ＢＴ０、ＢＢ０（ＢＴ１、ＢＢ１）に並走して補助線対ＮＢＴ０、ＮＢＢ０（ＮＢＴ１、ＮＢＢ１）が設けられる例を示した。ＳＲＡＭとされる半導体記憶装置１ａにおいては、補助線対ＮＢＴ０、ＮＢＢ０（ＮＢＴ１、ＮＢＢ１）が専用線ではなく、ビット線対の役割をも有する様に変更されている。すなわち、実施例２においては、ビット線対と補助線対とが共用された構成の半導体記憶装置が示されている。このような構成により、実施例１の効果に加え、半導体記憶装置の全体的な面積をも低減することが可能である。

図３に示される様に、半導体記憶装置１ａは、複数のワード線（ＷＬｎ、ＷＬｍ）と、複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１、ＢＴ２、ＢＢ２、ＢＴ３、ＢＢ３）と、を有する。行列状に配置された複数のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）は、１つのメモリセルが１つのワード線（ＷＬｎ、または、ＷＬｍ）と1つのビット線対（ＢＴ０とＢＢ０、ＢＴ１とＢＢ１、ＢＴ２とＢＢ２、または、ＢＴ３とＢＢ３）とに結合される様に、前記複数のワード線（ＷＬｎ、ＷＬｍ）と複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１、ＢＴ２、ＢＢ２、ＢＴ３、ＢＢ３）とに結合されている。ビット線ＢＴ０とビット線ＢＴ１、ビット線ＢＢ０とビット線ＢＢ１は並走するように設けられる。同様に、ビット線ＢＴ２とビット線ＢＴ３、ビット線ＢＢ２とビット線ＢＢ３は並走するように設けられる。

このため、ビット線ＢＴ０とビット線ＢＴ１との間には、寄生容量Ｃ０が存在し、ビット線ＢＢ０とビット線ＢＢ１との間には、寄生容量Ｃ１が存在する。同様に、ビット線ＢＴ２とビット線ＢＴ３、との間には、寄生容量Ｃ０が存在し、ビット線ＢＢ２とビット線ＢＢ３との間には、寄生容量Ｃ１が存在する。この寄生容量Ｃ０、Ｃ１は負バイアスを生成するための容量素子であり、ビット線ＢＴ０とビット線ＢＴ１、ビット線ＢＢ０とビット線ＢＢ１、ビット線ＢＴ２とビット線ＢＴ３、および、ビット線ＢＢ２とビット線ＢＢ３は、負バイアスを生成するための容量素子を形成するための配線対（負バイアス生成用容量配線対）と見做すことが出来る。

図３には、カラム選択信号ＹＡ０により選択される第１のメモリ列と、カラム選択信号ＹＡ１により選択される第２のメモリ列と、が示されている。第１のメモリ列は、代表として示されるシングルポート型のメモリセルＭＣ００、ＭＣ０１を有する。第２のメモリ列は、代表として示されるシングルポート型のメモリセルＭＣ１０、ＭＣ１１を有する。

複数のワード線（ＷＬｎ、ＷＬｍ）が１層目の金属配線層で形成される場合、複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１、ＢＴ２、ＢＢ２、ＢＴ３、ＢＢ３）は、複数のワード線（ＷＬｎ、ＷＬｍ）と交差する方向に沿って、２層目の金属配線層で形成される。複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１、ＢＴ２、ＢＢ２、ＢＴ３、ＢＢ３）が１層目の金属配線層で形成される場合、複数のワード線（ＷＬｎ、ＷＬｍ）は複数のビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１、ＢＴ２、ＢＢ２、ＢＴ３、ＢＢ３）と交差する方向に沿って、２層目の金属配線層で形成される。

メモリセルＭＣ００はワード線ＷＬｍとビット線対ＢＴ１、ＢＢ１とに結合され、メモリセルＭＣ０１はワード線ＷＬｎとビット線対ＢＴ０、ＢＢ０とに結合される。同様に、メモリセルＭＣ１０はワード線ＷＬｍとビット線対ＢＴ３、ＢＢ３とに結合され、メモリセルＭＣ１１はワード線ＷＬｎとビット線対ＢＴ２、ＢＢ２に結合される。

このように、１つのメモリセル列には、第１ビット線対ＢＴ０、ＢＢ０（ＢＴ３、ＢＢ３）に接続される第１メモリセルＭＣ００（ＭＣ１０）と、第２ビット線対ＢＴ１、ＢＢ１（ＢＴ２、ＢＢ２）に接続されるＭＣ００（ＭＣ１１）とが設けられる。

おのおののメモリセル（ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１）の構成自体は、実施例１と同様である。すなわち、第１および第２インバータ回路ＩＶ０、ＩＶ１とトランスファＮＭＯＳトランジスタＴｒ０、Ｔｒ１とを含む。第１および第２インバータ回路ＩＶ０、ＩＶ１は、その入力と出力とが互いに交差結合さ、情報を記憶するフリップフロップを構成する。

メモリセル（ＭＣ００、ＭＣ１０）のトランスファＮＭＯＳトランジスタＴｒ０のソース・ドレイン経路は、ビット線対ＢＴ１、ＢＢ１（ＢＴ３、ＢＢ３）の一方とされるビット線ＢＴ１（ＢＴ３）と第１インバータ回路ＩＶ０の入力または第２インバータ回路ＩＶ１の出力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ０のゲート電極は、対応するワード線ＷＬｍに結合される。トランスファＮＭＯＳトランジスタＴｒ１のソース・ドレイン経路は、ビット線対ＢＴ１、ＢＢ１（ＢＴ３、ＢＢ３）の他方とされるビット線ＢＢ１（ＢＢ３）と第１インバータ回路ＩＶ０の出力または第２インバータ回路ＩＶ１の入力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ１のゲート電極は、対応するワード線ＷＬｍに結合される。

メモリセル（ＭＣ０１、ＭＣ１１）のトランスファＮＭＯＳトランジスタＴｒ０のソース・ドレイン経路は、ビット線対ＢＴ０、ＢＢ０（ＢＴ２、ＢＢ２）の一方とされるビット線ＢＴ０（ＢＴ２）と第１インバータ回路ＩＶ０の入力または第２インバータ回路ＩＶ１の出力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ０のゲート電極は、対応するワード線ＷＬｎに結合される。トランスファＮＭＯＳトランジスタＴｒ１のソース・ドレイン経路は、ビット線対ＢＴ０、ＢＢ０（ＢＴ２、ＢＢ２）の他方とされるビット線ＢＢ０（ＢＢ２）と第１インバータ回路ＩＶ０の出力または第２インバータ回路ＩＶ１の入力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ１のゲート電極は、対応するワード線ＷＬｎに結合される。

プリチャージ回路２ａは、第１ビット線対ＢＴ０、ＢＢ０および第２ビット線対ＢＴ１、ＢＢ１をプリチャージするプリチャージ回路２１ａと、第３ビット線対ＢＴ２、ＢＢ２および第４ビット線対ＢＴ３、ＢＢ３をプリチャージするプリチャージ回路２２ａと、を含む。プリチャージ回路２１ａとプリチャージ回路２２ａとの構成は同一の為、以下では、代表として、プリチャージ回路２１ａを説明し、プリチャージ回路２２ａの説明は省略する。

プリチャージ回路２１ａは、ビット線対ＢＴ０、ＢＢ０を電源電位ＶＤＤの様な第１参照電位へプリチャージするプリチャージトランジスタとしてのＰＭＯＳトランジスタＰＱ１、ＰＱ２と、ビット線対ＢＴ０、ＢＢ０間の電位を均等化するためのイコライズトランジスタとしてＰＭＯＳトランジスタＰＱ３と、を有する。ＰＭＯＳトランジスタＰＱ１のソース・ドレイン経路は、ビット線ＢＴ０と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ２のソース・ドレイン経路は、ビット線ＢＢ０と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ３のソース・ドレイン経路は、ビット線ＢＴ０とビット線ＢＢ０との間に結合される。ＰＭＯＳトランジスタＰＱ１、ＰＱ２、ＰＱ３のおのおののゲートは共有に結合され、後述されるように、カラム選択信号ＹＡ０をカラム選択回路３１ａのインバータ回路ＩＶＳ１、ＩＶＳ２を介して受けるようにされる。

プリチャージ回路２１ａは、さらに、ビット線対ＢＴ１、ＢＢ１を電源電位ＶＤＤの様な第１参照電位へプリチャージするプリチャージトランジスタとしてのＰＭＯＳトランジスタＰＱ４、ＰＱ５と、ビット線対ＢＴ１、ＢＢ１間の電位を均等化するためのイコライズトランジスタとしてＰＭＯＳトランジスタＰＱ６と、を有する。ＰＭＯＳトランジスタＰＱ４のソース・ドレイン経路は、ビット線ＢＴ１と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ５のソース・ドレイン経路は、ビット線ＢＢ１と電源電位ＶＤＤの供給される配線との間に結合される。ＰＭＯＳトランジスタＰＱ６のソース・ドレイン経路は、ビット線ＢＴ１とビット線ＢＢ１との間に結合される。ＰＭＯＳトランジスタＰＱ４、ＰＱ５、ＰＱ６のおのおののゲートは共有に結合されて、後述されるカラム選択信号ＹＡ０をインバータ回路ＩＶＳ１、ＩＶＳ２を介して受けるようにされる。

なお、プリチャージ回路２２ａは、Ｙアドレス信号ＹＡ１をカラム選択回路３２ａのインバータ回路ＩＶＳ１、ＩＶＳ２を介して受けるようにされる。

カラム選択回路３ａは、カラム選択回路３１ａと、カラム選択回路３２ａと、を含む。カラム選択回路３１ａは、カラム選択信号（列アドレス信号、Ｙアドレス信号）ＹＡ［１：０］の内のＹＡ０の選択レベルとロー選択信号（行アドレス信号、Ｘアドレス信号）ＸＡの信号レベルに基づいて、第１ビット線対ＢＴ０、ＢＢ０および第２ビット線対ＢＴ１、ＢＢ１を、書き込み回路４へ結合させる。カラム選択回路３２ａは、カラム選択信号ＹＡ［１：０］の内のＹＡ１の選択レベルおよび選択レベルとロー選択信号ＸＡの信号レベルに基づいて、第３ビット線対ＢＴ２、ＢＢ２および第４ビット線対ＢＴ３、ＢＢ３を、書き込み回路４へ結合させる。

カラム選択回路３１ａは、インバータ回路ＩＶＳ１、ＩＶＳ２と、第１選択トランジスタとしてのＮＭＯＳトランジスタＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４と、第２選択トランジスタとしてのＮＭＯＳトランジスタＮＳ１１、ＮＳ２１、ＮＳ３１、ＮＳ４１と、ＮＡＮＤ回路ＮＡＳ１、ＮＡＳ２、インバータ回路ＩＶＳ３、ＩＮＳ４、ＩＶＳ５と、を含む。

ＮＡＮＤ回路ＮＡＳ１の一方の入力は、ロー選択信号ＸＡを、インバータ回路ＩＶＳ３を介して、受けるようにされる。ＮＡＮＤ回路ＮＡＳ１の他方の入力は、カラム選択信号ＹＡ［１：０］の内のＹＡ０を受けるようにされる。ＮＡＮＤ回路ＮＡＳ１の出力は、インバータ回路ＩＶＳ４を介して、ＮＭＯＳトランジスタＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４の共通ゲートに結合される。ＮＡＮＤ回路ＮＡＳ２の一方の入力は、ロー選択信号ＸＡを受けるようにされる。ＮＡＮＤ回路ＮＡＳ２の他方の入力は、カラム選択信号ＹＡ［１：０］の内のＹＡ０を受けるようにされる。ＮＡＮＤ回路ＮＡＳ２の出力は、インバータ回路ＩＶＳ５を介して、ＮＭＯＳトランジスタＮＳ１１、ＮＳ２１、ＮＳ３１、ＮＳ４１の共通ゲートに結合される。

ＮＭＯＳトランジスタＮＳ１、ＮＳ２のソース・ドレイン経路は、第１ビット線対ＢＴ０、ＢＢ０とコモンビット線対ＣＢＴ、ＣＢＢとの間に結合される。ＮＭＯＳトランジスタＮＳ３、ＮＳ４のソース・ドレイン経路は、第２ビット線対ＢＴ１、ＢＢ１とコモン補助線対ＣＮＢＴ、ＣＮＢＢとの間に結合される。ＮＭＯＳトランジスタＮＳ１１、ＮＳ２１のソース・ドレイン経路は、第２ビット線対ＢＴ１、ＢＢ１とコモンビット線対ＣＢＴ、ＣＢＢとの間に結合される。ＮＭＯＳトランジスタＮＳ３１、ＮＳ４１のソース・ドレイン経路は、第１ビット線対ＢＴ０、ＢＢ０とコモン補助線対ＣＮＢＴ、ＣＮＢＢとの間に結合される。

カラム選択回路３２ａは、カラム選択回路３１ａと同等は回路構成とされるが、インバータ回路ＩＶＳ１の入力と、ＮＡＮＤ回路ＮＡＳ１の他方の入力と、ＮＡＮＤ回路ＮＡＳ２の他方の入力とは、カラム選択信号ＹＡ［１：０］の内のＹＡ１を受けるように変更されている。カラム選択回路３２ａにおいて、ＮＭＯＳトランジスタＮＳ１、ＮＳ２のソース・ドレイン経路は、第３ビット線対ＢＴ２、ＢＢ２とコモンビット線対ＣＢＴ、ＣＢＢとの間に結合される。ＮＭＯＳトランジスタＮＳ３、ＮＳ４のソース・ドレイン経路は、第４ビット線対ＢＴ３、ＢＢ３とコモン補助線対ＣＮＢＴ、ＣＮＢＢとの間に結合される。また、カラム選択回路３２ａにおいて、ＮＭＯＳトランジスタＮＳ１１、ＮＳ２１のソース・ドレイン経路は、第４ビット線対ＢＴ３、ＢＢ３とコモンビット線対ＣＢＴ、ＣＢＢとの間に結合される。ＮＭＯＳトランジスタＮＳ３１、ＮＳ４１のソース・ドレイン経路は、第３ビット線対ＢＴ２、ＢＢ２とコモン補助線対ＣＮＢＴ、ＣＮＢＢとの間に結合される。

書き込み回路４の構成および読み出し回路５の構成は、実施例１と同じであり、その説明は省略する。

実施例２の半導体記憶装置１ａでは、ロー選択信号ＸＡがロウレベルの時、ワード線ＷＬｎが活性化され、メモリセルＭＣ０１（ＭＣ１０）が選択される。一方、ロー選択信号ＸＡがハイレベルの時、ワード線ＷＬｍが活性化され、メモリセルＭＣ００（ＭＣ１１）が選択される。また、ロー選択信号ＸＡがロウレベルで、カラム選択信号ＹＡ０がハイレベルの時、カラム選択回路３１ａは、ビット線対ＢＴ０／ＢＢ０をコモンビット線対ＣＢＴ／ＣＢＢに接続し、また、ビット線対ＢＴ１／ＢＢ１をコモン補助線対ＣＮＢＴ／ＣＮＢＢに接続する。ロー選択信号ＸＡがハイレベルで、Ｙアドレス信号ＹＡ０がハイレベルの時、逆に、カラム選択回路３１ａは、ビット線対ＢＴ１／ＢＢ１をコモンビット線対ＣＢＴ／ＣＢＢに接続し、また、ビット線対ＢＴ０／ＢＢ０をコモン補助線対ＣＮＢＴ／ＣＮＢＢに接続する。

このように、メモリセルＭＣ０１が選択されたときには、ＢＴ０／ＢＢ０がビット線対として機能し、ＢＴ１／ＢＢ１が負バイアス生成用容量配線対として機能する。逆に、ビットセルＭＣ００が選択されたときには、ＢＴ１／ＢＢ１がビット線対として機能し、ＢＴ０／ＢＢ０が負バイアス生成用容量配線対としての補助線対として機能する。

ロー選択信号ＸＡがロウレベルで、カラム選択信号ＹＡ１がハイレベルの時、カラム選択回路３２ａは、ビット線対ＢＴ２／ＢＢ２をコモンビット線対ＣＢＴ／ＣＢＢに接続し、また、ビット線対ＢＴ３／ＢＢ３をコモン補助線対ＣＮＢＴ／ＣＮＢＢに接続する。ロー選択信号ＸＡがハイレベルで、カラム選択信号ＹＡ１がハイレベルの時、逆に、カラム選択回路３２ａは、ビット線対ＢＴ３／ＢＢ３をコモンビット線対ＣＢＴ／ＣＢＢに接続し、また、ビット線対ＢＴ２／ＢＢ２をコモン補助線対ＣＮＢＴ／ＣＮＢＢに接続する。

このように、メモリセルＭＣ１１が選択されたときには、ＢＴ２／ＢＢ２がビット線対として機能し、ＢＴ３／ＢＢ３が負バイアス生成用容量配線対としての補助線対として機能する。逆に、ビットセルＭＣ１０が選択されたときには、ＢＴ３／ＢＢ３がビット線対として機能し、ＢＴ２／ＢＢ２が負バイアス生成用容量配線対としての補助線対として機能する。

図４は、実施例２に係る半導体記憶装置の動作を説明するタイミングチャート図である。主な動作は先に図２で説明した実施例１の動作波形図と同様である。ロー選択信号ＸＡがロウレベルである時刻Ｔ０からＴ５の間はＢＴ０／ＢＢ０がビット線対として機能し、ＢＴ１／ＢＢ１が負バイアス生成用容量配線対としての補助線対（ＮＢＴ０、ＮＢＢ０）として機能している。一方、ロー選択信号ＸＡがハイレベルである時刻Ｔ６からＴ１１の間はＢＴ１／ＢＢ１がビット線対として機能し、ＢＴ０／ＢＢ０が負バイアス生成用容量配線対としての補助線対（ＮＢＴ０、ＮＢＢ０）として機能している。

まず、時刻Ｔ０にクロック信号ＣＬＯＣＫが立ち上がる。それをトリガとして、時刻Ｔ１に、ロー選択信号ＸＡがロウレベルとされ、ワード線ＷＬｎがハイレベルへ活性化されるものとする。また、同時に、カラム選択信号ＹＡ［１：０］のうちＹＡ０がハイレベルへ活性化されたものとする。また、ライトイネーブル信号ＷＥがハイレベルへ活性化され、それによって、ビット線対ＢＴ０／ＢＢ０が選択されて、駆動される。

データ入力端子ＤＩの入力データＤｉがロウレベルであるとする。この場合、書き込みドライバ回路ＷＲＤによって、ビット線ＢＴ０がロウレベルに駆動される。すなわち、書き込みドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ１がオフ状態とされ、ＮＭＯＳトランジスタＮＴ１およびＮＴ３がオン状態とされるので、ビット線ＢＴ０がプリチャージレベル（ハイレベル）から接地電位ＶＳＳの様なロウレベルに遷移ないし駆動される。一方、ライトドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ２がオン状態とされ、ＮＭＯＳトランジスタＮＴ２およびＮＴ４がオフ状態とされるので、ビット線ＢＢ０がプリチャージレベル（ハイレベル）を維持する。

一定時間が過ぎたのち、時刻Ｔ２に、負バイアスアシスト信号ＮＢＳＴがハイレベルに活性化される。これにより、ただちに、ビット線対をロウレベルに駆動している側の書き込みドライバ回路ＷＲＤのＮＭＯＳトランジスタＮＴ３がオフ状態とされるので、ＮＭＯＳトランジスタＮＴ１のソースノードが接地電位ＶＳＳから切断される。このため、ロウレベルに駆動されているビット線ＢＴ０が入インピーダンス（ハイ−Ｚ）状態ないしフローティング状態となる。

書き込み補助回路ＮＢＣ０内の遅延回路ＤＬ１による固定遅延をへて、時刻Ｔ３に、負バイアス生成用容量配線である補助線（ビット線ＢＴ１）がハイレベルからロウレベルに駆動される。補助線（ビット線ＢＢ１）はハイレベルを維持する。今、入力データＤｉはロウレベルであるので、補助線（ＢＴ１）がロウレベルに駆動される。ＢＴ０とＢＴ１間の寄生容量Ｃ０により、ハイ−Ｚ状態となっているビット線ＢＴ０は接地電位ＶＳＳの様なロウレベルから、さらに、負バイアス（−Ｖ）側に降圧され、メモリセルＭＣ０１にデータが書きこまれる。時刻Ｔ４に、負バイアスアシスト信号ＮＢＳＴがロウレベルへ非活性化され、ビット線ＢＴ０は接地電位ＶＳＳの様なロウレベルに遷移する。また、補助線（ビット線ＢＴ１）がハイレベルの様なプリチャージレベルへプリチャージされる。さらに、時刻Ｔ５に、ライトイネーブル信号ＷＥがロウレベルへ非活性化され、ビット線対ＢＴ０／ＢＢ０はプリチャージ回路２１によりプリチャージされて、ハイレベルの様なプリチャージレベルとされる。また、ロー選択信号ＸＡ、ワード線ＷＬｎ、カラム選択信号ＹＡ０も非活性化されロウレベルの様な初期状態へ遷移する。

時刻Ｔ６にクロック信号ＣＬＯＣＫが立ち上がる。それをトリガとして、時刻Ｔ６に、ロー選択信号ＸＡがハイレベルとされ、ワード線ＷＬｍがハイレベルへ活性化されるものとする。また、同時に、カラム選択信号ＹＡ［１：０］のうちＹＡ０がハイレベルへ活性化されたものとする。また、ライトイネーブル信号ＷＥがハイレベルへ活性化され、それによって、ビット線対ＢＴ１／ＢＢ１が選択されて、駆動される。

データ入力端子ＤＩの入力データＤｉはロウレベルであるとする。この場合、書き込みドライバ回路ＷＲＤによって、ビット線ＢＴ１がロウレベルに駆動される。すなわち、書き込みドライバ回路ＷＲＤ内のＰＭＯＳトランジスタＰＴ１がオフ状態とされ、ＮＭＯＳトランジスタＮＴ１およびＮＴ３がオン状態とされるので、ビット線ＢＴ１がプリチャージレベル（ハイレベル）から接地電位ＶＳＳの様なロウレベルに遷移ないし駆動される。一方、書き込みドライバＷＲＤ内のＰＭＯＳトランジスタＰＴ２がオン状態とされ、ＮＭＯＳトランジスタＮＴ２およびＮＴ４がオフ状態とされるので、ビット線ＢＢ１がプリチャージレベル（ハイレベル）を維持する。

一定時間が過ぎたのち、時刻Ｔ８に、負バイアスアシスト信号ＮＢＳＴがハイレベルに活性化される。これにより、ただちに、ビット線対をロウレベルに駆動している側の書き込みドライバ回路ＷＲＤのＮＭＯＳトランジスタＮＴ３がオフ状態とされるので、ＮＭＯＳトランジスタＮＴ１のソースノードが接地電位ＶＳＳから切断される。このため、ロウレベルに駆動されているビット線ＢＴ１が入インピーダンス（ハイ−Ｚ）状態ないしフローティング状態となる。

書き込み補助回路ＮＢＣ０内の遅延回路ＤＬ１による固定遅延をへて、時刻Ｔ９に、負バイアス生成用容量配線である補助線（ビット線ＢＴ０）がハイレベルからロウレベルに駆動される。補助線（ビット線ＢＢ０）はハイレベルを維持する。今、入力データＤｉはロウレベルであるので、補助線（ＢＴ１）がロウレベルに駆動される。ＢＴ０とＢＴ１間の寄生容量Ｃ０により、ハイ−Ｚ状態となっているビット線ＢＴ１は接地電位ＶＳＳの様なロウレベルから、さらに、負電位ないし負バイアス（−Ｖ）側に降圧され、メモリセルＭＣ０１にデータが書きこまれる。時刻Ｔ１０に、負バイアスアシスト信号ＮＢＳＴがロウレベルへ非活性化され、ビット線ＢＴ１は接地電位ＶＳＳの様なロウレベルに遷移する。また、補助線（ビット線ＢＴ０）がハイレベルの様なプリチャージレベルへプリチャージされる。さらに、時刻Ｔ１０に、ライトイネーブル信号ＷＥがロウレベルへ非活性化され、ビット線対ＢＴ１／ＢＢ１はプリチャージ回路２１によりプリチャージされて、ハイレベルの様なプリチャージレベルとされる。また、ロー選択信号ＸＡ、ワード線ＷＬｍ、カラム選択信号ＹＡ０も非活性化され、ロウレベルの様な初期状態へ遷移する。

入力データＤｉがハイレベルで、カラム選択信号ＹＡ０がハイレベルで、ロー選択信号ＸＡがロウレベルの場合、ビット線ＢＢ０が、入力データＤｉのハイレベルにより、ロウレベルに駆動され、ビット線ＢＢ１が補助線とされてロウレベルへ駆動されることとなる。入力データＤｉがハイレベルで、カラム選択信号ＹＡ０がハイレベルで、ロー選択信号ＸＡがハイレベルの場合、ビット線ＢＢ１が、入力データＤｉのハイレベルにより、ロウレベルに駆動され、ビット線ＢＢ０が補助線とされてロウレベルへ駆動されることとなる。

実施例２によれば、実施例１の効果に加えて、以下の効果を有する。

１）複数のメモリセル列の各々において、ビット線を分割することにより、第１ビット線対と第２ビット線対とが設けられる。第１ビット線対と第２ビット線対とは、ビット線対または負バイアス生成用容量配線対（補助線対）に利用する。これにより、半導体記憶装置の全体的な面積を低減することが出来る。

２）上記１）において、第１ビット線対または第２ビット線対に接続されるメモリセルの数は、実施例１の半導体記憶装置の場合と比較して、たとえば、１／２に低減される。そのため、第１ビット線対または第２ビット線対のメモリセルの接続による寄生容量は低減されている。そのため、ビット線対または負バイアス生成用容量配線対（補助線対）の電位変動を高速化できるので、書き込み速度の高速化、および、読み出し速度の高速化が可能である。

（レイアウト構成例１）
図５は、実施例２に係る半導体記憶装置のレイアウト構成例を示す図である。図５は、半導体記憶装置の半導体基板ＳＵＢ上におけるレイアウトの構成例を示しており、１５は第１メモリアレイであり、１７は第２メモリアレイである。第１メモリアレイ１５は、ビット線対ＢＴ１、ＢＢ１またはＢＴ３、ＢＢ３に接続される複数のメモリセル（ＭＣ００、ＭＣ１０）を含む。第２メモリアレイ１７は、ビット線対ＢＴ０、ＢＢ０またはＢＴ２、ＢＢ２に接続される複数のメモリセル（ＭＣ０１、ＭＣ１１）を含む。第１メモリアレイ１５と第２メモリアレイ１７との間には、図６で説明されるウェルタップ領域１６が設けられる。１８は、図３の書き込み回路４及び読み出し回路５が設けられる入出力領域を示している。

図６は、図５の半導体記憶装置のレイアウト例を説明する図である。図６は、図５の半導体記憶装置のビット線対ＢＴ１、ＢＢ１、ＢＴ０、ＢＢ０を含む１メモリセル列の半導体基板ＳＵＢ上におけるレイアウトの構成例を示している。

図６に示される第１メモリアレイ１５は、例示的に、ビット線対ＢＴ１、ＢＢ１に接続される４つのメモリセルを縦に並べた概念的なメモリセルのレイアウト構成を示している。また、第２メモリアレイ１７は、例示的に、ビット線対ＢＴ０、ＢＢ０に接続される４つのメモリセルを縦に並べた概念的なメモリセルのレイアウト構成を示している。第１メモリアレイ１５と第２メモリアレイ１７との間には、ウェルタップ領域１６が配置される。ウェルタップ領域１６と入出力領域１８との間には、この例では、第２メモリアレイ１７が配置される。すなわち、半導体基板ＳＵＢの表面上には、第１メモリアレイ１５、ウェルタップ領域１６、第２メモリアレイ１７、入出力領域１８の順序で、それぞれが配置される。

第１メモリアレイ１５および第２メモリアレイ１７において、９はＮ型またはＰ型の不純物導入層を示し、１０がゲートを示し、１１がコンタクト部を示している。１２Ａは、図３や図５のメモリセルＭＣ００の様なワード線ＷＬｍとビット線対ＢＴ１、ＢＢ１とに接続される１つのメモリセルを例示的に示している。１２Ｂは、図３や図５のメモリセルＭＣ１１の様なワード線ＷＬｎとビット線対ＢＴ０、ＢＢ０とに接続される１つのメモリセルを例示的に示している。

メモリセル１２Ａにおいて、トランスファＮＭＯＳトランジスタＴｒ０、Ｔｒ１のおのおのは、Ｐ型ウエル領域Ｐ−ｗｅｌｌに形成されたＮ型の不純物導入層９と、ゲート１０とで構成される。メモリセル１２Ａのインバータ回路ＩＶ０、ＩＶ１の各々は、Ｐ型ウエル領域Ｐ−ｗｅｌｌに形成されたＮ型の不純物導入層９とゲート１０とで構成されるＮＭＯＳトランジスタと、Ｎ型ウエル領域Ｎ−ｗｅｌｌに形成されたＰ型の不純物導入層９とゲート１０とで構成されるＰＭＯＳトランジスタと、で構成される。すなわち、メモリセル１２Ａは、６つのトランジスタを含むシングルポートのメモリセルである。第１メモリアレイ１５において、１３はそれぞれビット線対ＢＢ１が接続される接続部（ノード）の不純物導入層を示しており、１４はそれぞれビット線対ＢＴ１が接続される接続部（ノード）の不純物導入層を示している。１３および１４は、上下のメモリセルにおいて、ソース・ドレインが共有されている不純物導入層である。ワード線ＷＬｍは、コンタクト部１１を介してトランスファＮＭＯＳトランジスタＴｒ０、Ｔｒ１のおのおのゲートに接続される。第１メモリアレイ１５の他のメモリにも、ワード線が接続されるが、図面が複雑となるので、図６には図示されていない。なお、第１メモリアレイ１５において、ＭＣＫの部分には、メモリセルを構成する各トランジスタのより具体的な接続関係が示される。

メモリセル１２Ｂにおいて、トランスファＮＭＯＳトランジスタＴｒ０、Ｔｒ１のおのおのは、Ｐ型ウエル領域Ｐ−ｗｅｌｌに形成されたＮ型の不純物導入層９と、ゲート１０とで構成される。メモリセル１２Ｂのインバータ回路ＩＶ０、ＩＶ１の各々は、Ｐ型ウエル領域Ｐ−ｗｅｌｌに形成されたＮ型の不純物導入層９とゲート１０とで構成されるＮＭＯＳトランジスタと、Ｎ型ウエル領域Ｎ−ｗｅｌｌに形成されたＰ型の不純物導入層９とゲート１０とで構成されるＰＭＯＳトランジスタと、で構成される。すなわち、メモリセル１２Ｂは、６つのトランジスタを含むシングルポートのメモリセルである。第２メモリアレイ１７において、１３はそれぞれビット線対ＢＢ０が接続される接続部（ノード）の不純物導入層を示しており、１４はそれぞれビット線対ＢＴ０が接続される接続部（ノード）の不純物導入層を示している。１３および１４は、上下のメモリセルにおいて、ソース・ドレインが共有されている不純物導入層である。ワード線ＷＬｎは、コンタクト部１１を介してトランスファＮＭＯＳトランジスタＴｒ０、Ｔｒ１のおのおのゲートに接続される。第２メモリアレイ１７の他のメモリにも、ワード線が接続されるが、図面が複雑となるので、図６には図示されていない。

ウェルタップ領域（給電領域）１６は、メモリセル１２Ａ、１２ＢのＮＭＯＳトランジスタの形成される２つのＰ型ウエル領域Ｐ−ｗｅｌｌに接地電位ＶＳＳの様な第２参照電位を給電し、メモリセル１２Ａ、１２ＢのＰＭＯＳトランジスタの形成されるＮ型ウエル領域Ｎ−ｗｅｌｌに電源電位ＶＤＤの様な第１参照電位を給電するために設けられる。ウェルタップ領域１６には、接地電位ＶＳＳが供給される電源配線Ｌ１と、電源電位ＶＤＤが供給される電源配線Ｌ２とが設けられる。電源配線Ｌ１は、供給部Ｓ１、Ｓ２を介して２つのＰ型ウエル領域Ｐ−ｗｅｌｌに接続される。電源配線Ｌ１は、供給部Ｓ３を介してＮ型ウエル領域Ｎ−ｗｅｌｌに接続される。Ｎ型ウエル領域Ｎ−ｗｅｌｌは、図示されるように、２つのＰ型ウエル領域Ｐ−ｗｅｌｌの間に設けられている。

このようにウェルタップ領域１６を挟んで、メモリセル１２Ａとメモリセル１２Ｂとのビット線対に接続されるソース・ドレイン（１３、１４）は共有されないので、第１メモリアレイ１５と第２メモリアレイ１７とを配置し、ビット線対ＢＴ０、ＢＢ０とビット線対ＢＴ１、ＢＢ１を分割することができる。

（レイアウト構成例２）
図７は、実施例２に係る半導体記憶装置の他のレイアウト構成例を示す図である。図５及び図６においては、第１メモリアレイ１５と第２メモリアレイ１７との間に、ウェルタップ領域１６を設けたが、図７では、半導体基板ＳＵＢ上において、第１メモリアレイ１５と第２メモリアレイ１７との間に、ウェルタップ領域１６を設ける代わりに、入出力領域１８が配置される。入出力領域１８には、図６と同様に、図３の書き込み回路４及び読み出し回路５が設けられる。

この場合、入出力領域１８が配置される部分には、Ｎ型ウエル領域Ｎ−ｗｅｌｌおよび２つのＰ型ウエル領域Ｐ−ｗｅｌｌが削除される。すなわち、第１メモリアレイ１５と第２メモリアレイ１７との間に入出力領域１８が配置されるので、第１メモリアレイ１５のＮ型ウエル領域Ｎ−ｗｅｌｌおよび２つのＰ型ウエル領域Ｐ−ｗｅｌｌと、第２メモリアレイ１７のＮ型ウエル領域Ｎ−ｗｅｌｌおよび２つのＰ型ウエル領域Ｐ−ｗｅｌｌとは、分離される。

図７の様なレイアウト構成でも、図６と同様に、入出力領域１８を挟んで、メモリセル１２Ａとメモリセル１２Ｂとのビット線対に接続されるソース・ドレイン（１３、１４）は共有されないので、第１メモリアレイ１５と第２メモリアレイ１７とを配置し、ビット線対ＢＴ０、ＢＢ０とビット線対ＢＴ１、ＢＢ１を分割することができる。

図８は、実施例３に係る半導体記憶装置の説明するための図である。図８に示されるＳＲＡＭである半導体記憶装置１ｂは、４つのシングルポート型のメモリセルを１つのレイアウト単位として用い、メモリセル単位でビット線対と負バイアス生成用容量配線対とを切り替え可能とする構成例である。

メモリセル２２はワード線ＷＬ３とビット線対ＢＴ１、ＢＢ０とに接続される。メモリセル２３はワード線ＷＬ２とビット線対ＢＴ１、ＢＢ１とに接続される。メモリセル２４はワード線ＷＬ１とビット線対ＢＴ０、ＢＢ１とに接続される。メモリセル２５はワード線ＷＬ０とビット線対ＢＴ０、ＢＢ０とに接続される。メモリセル２２、２３、２４、２５のおのおのは、図１や図３に記載のメモリセルＭＣ００、ＭＣ０１と同様な構成とされている。

メモリセル２２とメモリセル２３とはビット線ＢＴ１を共有しており、メモリセル２３とメモリセル２４とはビット線ＢＢ１を共有しており、メモリセル２４とメモリセル２５とはビット線ＢＴ０を共有しており、メモリセル２２とメモリセル２５とはビット線ＢＢ０を共有している。すなわち、上下のメモリセルで交互にＢＴ１、ＢＴ０、ＢＢ１、ＢＢ０を共有しているので、４セルの周期で同じ接続のメモリセルのレイアウトとなる。したがって、４セルを１つのレイアウト単位とした場合の１つのメモリセル列が構成されることになる。すなわち、図８には、カラム選択信号ＹＡ０により選択される第１のメモリ列のみが記載されが、カラム選択信号ＹＡ１により選択される第２のメモリ列を設けることにより、図１、図３の様な、第１のメモリ列と第２のメモリ列を有する半導体記憶装置を構成することができる。

ワード線（ＷＬ０−ＷＬ３）が１層目の金属配線層で形成される場合、ビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）は、ワード線（ＷＬ０−ＷＬ３）と交差する方向に沿って、２層目の金属配線層で形成される。ビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）が１層目の金属配線層で形成される場合、ワード線（ＷＬ０−ＷＬ３）はビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）と交差する方向に沿って、２層目の金属配線層で形成される。

実施例２と同様に、実施例３においても、ビット線ＢＴ０とビット線ＢＴ１、ビット線ＢＢ０とビット線ＢＢ１は並走するように設けられる。同様に、ビット線ＢＴ２とビット線ＢＴ３、ビット線ＢＢ２とビット線ＢＢ３は並走するように設けられる。図８には記載されないが、ビット線ＢＴ０とビット線ＢＴ１との間には、寄生容量Ｃ０が存在し、ビット線ＢＢ０とビット線ＢＢ１との間には、寄生容量Ｃ１が存在する。

２６は、ビット線対ＢＴ１、ＢＢ１、ＢＴ０、ＢＢ０をプリチャージするプリチャージ回路である。プリチャージ回路２６は、図３に示されるプリチャージ回路２ａ（２１ａ、２２ａ）と同様な構成なので、プリチャージ回路２６の構成の説明は省略する。

２７は、カラムセレクタ回路であり、ビット線対ＢＴ１、ＢＢ１、ＢＴ０、ＢＢ０を選択的に、コモンビット線対ＣＢＴ、ＣＢＢおよびコモン補助線対ＣＮＢＴ、ＣＮＢＢに接続する。コモンビット線対ＣＢＴ、ＣＢＢおよびコモン補助線対ＣＮＢＴ、ＣＮＢＢは、図１または図３に示される書き込み回路４（書き込みドライバ回路ＷＲＤ、書き込み補助回路ＮＢＣ０、ＮＢＣ１）に接続されるが、図８には、書き込み回路４（書き込みドライバ回路ＷＲＤ、第１および第２書き込み補助回路ＮＢＣ０、ＮＢＣ１）の記載は省略されている。

カラムセレクタ回路２７は、ビット線対ＢＴ０、ＢＢ０をコモンビット線対ＣＢＴ、ＣＢＢに接続する選択トランジスタＮＳ１、ＮＳ２と、ビット線対ＢＴ１、ＢＢ１をコモン補助線対ＣＮＢＴ、ＣＮＢＢに接続する選択トランジスタＮＳ３、ＮＳ４と、を有する。選択トランジスタＮＳ１、ＮＳ２、ＮＳ３、ＮＳ４の共通ゲートは、カラム選択信号ＹＡ［０］とロー選択信号ＸＡ［０］とを受けるＮＡＮＤ回路ＮＡＳ１の出力に接続されたインバータ回路ＩＮＳ４の出力に接続される。

カラムセレクタ回路２７は、また、ビット線対ＢＴ１、ＢＢ１をコモンビット線対ＣＢＴ、ＣＢＢに接続する選択トランジスタＮＳ１１、ＮＳ２１と、ビット線対ＢＴ０、ＢＴ０をコモン補助線対ＣＮＢＴ、ＣＮＢＢに接続する選択トランジスタＮＳ３１、ＮＳ４１と、を有する。選択トランジスタＮＳ１１、ＮＳ２１、ＮＳ３１、ＮＳ４１の共通ゲートは、カラム選択信号ＹＡ［０］とロー選択信号ＸＡ［２］とを受けるＮＡＮＤ回路ＮＡＳ２の出力に接続されたインバータ回路ＩＮＳ５の出力に接続される。

カラムセレクタ回路２７は、また、ビット線対ＢＴ０、ＢＢ１をコモンビット線対ＣＢＴ、ＣＢＢに接続する選択トランジスタＮＳ１２、ＮＳ４２と、ビット線対ＢＴ１、ＢＢ０をコモン補助線対ＣＮＢＴ、ＣＮＢＢに接続する選択トランジスタＮＳ３２、ＮＳ２２と、を有する。選択トランジスタＮＳ１２、ＮＳ２２、ＮＳ３２、ＮＳ４２の共通ゲートは、カラム選択信号ＹＡ［０］とロー選択信号ＸＡ［１］とを受けるＮＡＮＤ回路ＮＡＳ３の出力に接続されたインバータ回路ＩＮＳ６の出力に接続される。

カラムセレクタ回路２７は、また、ビット線対ＢＴ１、ＢＢ０をコモンビット線対ＣＢＴ、ＣＢＢに接続する選択トランジスタＮＳ３３、ＮＳ２３と、ビット線対ＢＴ０、ＢＢ１をコモン補助線対ＣＮＢＴ、ＣＮＢＢに接続する選択トランジスタＮＳ１３、ＮＳ４３と、を有する。選択トランジスタＮＳ１３、ＮＳ２３、ＮＳ３３、ＮＳ４３の共通ゲートは、カラム選択信号ＹＡ［０］とロー選択信号ＸＡ［３］とを受けるＮＡＮＤ回路ＮＡＳ４の出力に接続されたインバータ回路ＩＮＳ７の出力に接続される。

したがって、カラムセレクタ回路２７は、ロー選択信号ＸＡ［３］が活性化され、メモリセル２２が選択されるときは、ＢＴ１／ＢＢ０をコモンビット線対ＣＢＴ／ＣＢＢと接続し、ＢＴ０／ＢＢ１をコモン補助線対ＣＮＢＴ／ＣＮＢＢと接続する。以下同様に、メモリセル２３に対してはＢＴ１／ＢＢ１をコモンビット線対ＣＢＴ／ＣＢＢと接続し、ＢＴ０／ＢＢ０をコモン補助線対ＣＮＢＴ／ＣＮＢＢと接続する。メモリセル２４、２５についてもメモリセル２４に接続されているビット線対ＢＴ０／ＢＢ１をコモンビット線対ＣＢＴ／ＣＢＢと接続し、接続されていないビット線対ＢＴ１／ＢＢ０をコモン補助線対ＣＮＢＴ／ＣＮＢＢと接続する。

図９は、実施例３に係る半導体記憶装置の１メモリセル列のレイアウトを説明する図である。半導体記憶装置１ｂの１メモリセル列は、図９に示されるように、メモリセル２２−２５を１つのレイアウト単位として、例示的に、２つのレイアウト単位を配置した場合の構成例を示している。１つ目のレイアウト単位は、４つのメモリセル２２、２３、２４、２５を含む。２つ目のレイアウト単位は、４つのメモリセル２２＿１、２３＿１、２４＿１、２５＿１を含む。

図９において、図６と同様に、９はＮ型またはＰ型の不純物導入層を示し、１０がゲートを示し、１１がコンタクト部を示している。１３はそれぞれビット線ＢＢ０またはＢＢ１が接続される接続部（ノード）の不純物導入層を示しており、１４はそれぞれビット線ＢＴ０またはＢＢＴ１が接続される接続部（ノード）の不純物導入層を示している。１３および１４は、上下のメモリセルにおいて、ソース・ドレインが共有されている不純物導入層である。

図８で説明された様に、メモリセル２２、２３、２４、２５は、次のように構成される。メモリセル２２はワード線ＷＬ３とビット線対ＢＴ１、ＢＢ０とに接続される。メモリセル２３はワード線ＷＬ２とビット線対ＢＴ１、ＢＢ１とに接続される。メモリセル２４はワード線ＷＬ１とビット線対ＢＴ０、ＢＢ１とに接続される。メモリセル２５はワード線ＷＬ０とビット線対ＢＴ０、ＢＢ０とに接続される。

メモリセル２２＿１、２３＿１、２４＿１、２５＿１は、次のように構成される。メモリセル２２＿１はワード線ＷＬ７とビット線対ＢＴ１、ＢＢ０とに接続される。メモリセル２３＿１はワード線ＷＬ６とビット線対ＢＴ１、ＢＢ１とに接続される。メモリセル２４＿１はワード線ＷＬ５とビット線対ＢＴ０、ＢＢ１とに接続される。メモリセル２５＿１はワード線ＷＬ４とビット線対ＢＴ０、ＢＢ０とに接続される。

図９において、ワード線（ＷＬ０−ＷＬ７）が１層目の金属配線層で形成される場合、ビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）は、ワード線（ＷＬ０−ＷＬ７）と交差する方向に沿って、２層目の金属配線層で形成される。ビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）が１層目の金属配線層で形成される場合、ワード線（ＷＬ０−ＷＬ７）はビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）と交差する方向に沿って、２層目の金属配線層で形成される。

実施例３によれば、図８および図９で示されるように、ソース・ドレインが共有された単一のメモリマット内でも、ロー選択信号ＸＡ［０］−ＸＡ［３］によって、４つのメモリセルから１つのメモリセルを選択する。そして、選択されるメモリセルに応じて、ビット線対の接続を切り替え、選択されるメモリセルに接続されていない方のビット線対を負バイアス生成用容量配線対（補助線対）として使うことができる。

図１０は、実施例４に係る半導体記憶装置の説明するための図である。実施例４のＳＲＡＭである半導体記憶装置１ｃは、メモリセルとして、デュアルポート型メモリセル（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３）を有する。デュアルポート型メモリセル（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３）のおのおのは、８つのトランジスタを有する８Ｔ型のＳＲＡＭメモリセル（８Ｔ ＤＰ−ＳＲＡＭセル）である。

デュアルポート型のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３）のおのおのは、第１入出力部または第１ポートとされるＡポートと、第２入出力部または第２ポートとされるＢポートと、を有する。デュアルポート型のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３）のおのおのの構成は、図１０において、メモリセルＭＣ０１に例示的に示されるように、Ａポート用のトランスファＮＭＯＳトランジスタＴｒ０Ａ、Ｔｒ１Ａと、Ｂポート用のトランスファＮＭＯＳトランジスタＴｒ０Ｂ、Ｔｒ１Ｂと、第1および第２インバータ回路ＩＶ０、ＩＶ１と、を含む。第1および第２インバータ回路ＩＶ０、ＩＶ１は、その入力と出力とが互いに交差結合さ、情報を記憶するフリップフロップを構成する。第1および第２インバータ回路ＩＶ０、ＩＶ１の各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成される。

メモリセルＭＣ０１において、トランスファＮＭＯＳトランジスタＴｒ０Ａのソース・ドレイン経路は、Ａポート用のビット線対（ＡＢＴ０、ＡＢＢ０）の一方とされるビット線ＡＢＴ０と第１インバータ回路ＩＶ０の入力または第２インバータ回路ＩＶ１の出力とに間に結合される。トランスファＮＭＯＳトランジスタＴｒ０Ａのゲート電極は、Ａポート用のワード線ＡＷＬｎ＋１に結合される。トランスファＮＭＯＳトランジスタＴｒ１Ａのソース・ドレイン経路は、ビット線対（ＡＢＴ０、ＡＢＢ０）の他方とされるビット線ＡＢＢ０と第１インバータ回路ＩＶ０の出力または第２インバータ回路ＩＶ１の入力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ１Ａのゲート電極は、Ａポート用のワード線ＡＷＬｎ＋１に結合される。

メモリセルＭＣ０１において、トランスファＮＭＯＳトランジスタＴｒ０Ｂのソース・ドレイン経路は、Ｂポート用のビット線対（ＢＢＴ１、ＢＢＢ１）の一方とされるビット線ＢＢＴ１と第１インバータ回路ＩＶ０の入力または第２インバータ回路ＩＶ１の出力とに間に結合される。トランスファＮＭＯＳトランジスタＴｒ０Ｂのゲート電極は、Ｂポート用のワード線ＢＷＬｎ＋１に結合される。トランスファＮＭＯＳトランジスタＴｒ１Ｂのソース・ドレイン経路は、Ｂポート用のビット線対（ＢＢＴ１、ＢＢＢ１）の他方とされるビット線ＢＢＢ１と第１インバータ回路ＩＶ０の出力または第２インバータ回路ＩＶ１の入力とに間に結合され、トランスファＮＭＯＳトランジスタＴｒ１Ｂのゲート電極は、Ｂポート用のワード線ＷＬＡｎ＋１に結合される。

図１０において、メモリセルＭＣ００は、Ａポート用のワード線ＡＷＬｎ、Ｂポート用のワード線ＢＷＬｎ、Ａポート用のビット線対（第１ビット線対）ＡＢＴ０、ＡＢＢ０、および、Ｂポート用のビット線対（第３ビット線対）ＢＢＴ０、ＢＢＢ０に接続される。

メモリセルＭＣ０１は、Ａポート用のワード線ＡＷＬｎ＋１、Ｂポート用のワード線ＢＷＬｎ＋１、Ａポート用のビット線対（第１ビット線対）ＡＢＴ０、ＡＢＢ０、および、Ｂポート用のビット線対（第４ビット線対）ＢＢＴ１、ＢＢＢ１に接続される。

メモリセルＭＣ０２は、Ａポート用のワード線ＡＷＬｎ＋２、Ｂポート用のワード線ＢＷＬｎ＋２、Ａポート用のビット線対（第２ビット線対）ＡＢＴ１、ＡＢＢ１、および、Ｂポート用のビット線対（第４ビット線対）ＢＢＴ１、ＢＢＢ１に接続される。

メモリセルＭＣ０３は、Ａポート用のワード線ＡＷＬｎ＋３、Ｂポート用のワード線ＢＷＬｎ＋３、Ａポート用のビット線対（第２ビット線対）ＡＢＴ１、ＡＢＢ１、および、Ｂポート用のビット線対（第３ビット線対）ＢＢＴ０、ＢＢＢ０に接続される。

ビット線対（第１ビット線対）ＡＢＴ０、ＡＢＢ０とビット線対（第２ビット線対）ＡＢＴ１、ＡＢＢ１とは、並走して設けられる。ビット線ＡＢＴ０とビット線ＡＢＴ１とが並走して設けられるので、ビット線ＡＢＴ０とビット線ＡＢＴ１との間には、寄生容量が存在する。また、ビット線ＡＢＢ０とビット線ＡＢＢ１とが並走して設けられるので、ビット線ＡＢＢ０とビット線ＡＢＢ１との間には、寄生容量が存在する。ビット線対（第３ビット線対）ＢＢＴ０、ＢＢＢ０とビット線対（第４ビット線対）ＢＢＴ１、ＢＢＢ１とは並走して設けられる。ビット線ＢＢＴ０とビット線ＢＢＴ１とが並走して設けられるので、ビット線ＢＢＴ０とビット線ＢＢＴ１との間には、寄生容量が存在する。また、ビット線ＮＢＢ０とビット線ＢＢＢ１とが並走して設けられるので、ビット線ＢＢＢ０とビット線ＢＢＢ１との間には、寄生容量が存在する。

Ｂポート用の制御回路３６は、Ｂポート用のビット線対ＢＢＴ０、ＢＢＢ０、ＢＢＴ１、ＢＢＢ１に接続される。Ａポート用の制御回路３７は、Ａポート用のビット線対ＡＢＴ０、ＡＢＢ０、ＡＢＴ１、ＡＢＢ１に接続される。Ｂポート用の制御回路３６およびＡポート用の制御回路３７のおのおのは、図３に示される様な、プリチャージ回路２ａ、カラム選択回路３ａ、書き込み回路４（書き込みドライバ回路ＷＲＤと、第１および第２書き込み補助回路ＮＢＣ０、ＮＢＣ１）、および、読み出し回路５、を用いて構成することが可能である。なお、Ａポート用の制御回路３７に含まれるプリチャージ回路２ａ、カラム選択回路３ａ、書き込み回路４（書き込みドライバ回路ＷＲＤと、第１および第２書き込み補助回路ＮＢＣ０、ＮＢＣ１）は、第１プリチャージ回路２ａ、第１カラム選択回路３ａ、第１書き込み回路４（第１書き込みドライバ回路ＷＲＤと、第１および第２書き込み補助回路ＮＢＣ０、ＮＢＣ１）と見做すことが出来る。また、Ｂポート用の制御回路３６に含まれるプリチャージ回路２ａ、カラム選択回路３ａ、書き込み回路４（書き込みドライバ回路ＷＲＤと、書き込み補助回路ＮＢＣ０、ＮＢＣ１）は、第２プリチャージ回路２ａ、第２カラム選択回路３ａ、第２書き込み回路４（第２書き込みドライバ回路ＷＲＤと、第３および第４書き込み補助回路ＮＢＣ０、ＮＢＣ１）と見做すことが出来る。

図１０において、メモリセルＭＣ００のＡポート用のワード線ＡＷＬｎが選択され、Ａポート用のビット線対ＡＢＴ０、ＡＢＢ０からメモリセルＭＣ００へデータが書き込まれる場合、ビット線対ＡＢＴ１、ＡＢＢ１が負バイアス生成用容量配線対（補助線対）として機能する。メモリセルＭＣ００のＢポート用のワード線ＢＷＬｎが選択され、Ｂポート用のビット線対ＢＢＴ０、ＢＢＢ０からメモリセルＭＣ００へデータが書き込まれる場合、ビット線対ＢＢＴ１、ＢＢＢ１が負バイアス生成用の容量配線対として機能する。

メモリセルＭＣ０１のＡポート用のワード線ＡＷＬｎ＋１が選択され、Ａポート用のビット線対ＡＢＴ０、ＡＢＢ０からメモリセルＭＣ０３へデータが書き込まれる場合、ビット線対ＡＢＴ１、ＡＢＢ１が負バイアス生成用の容量配線対として機能する。メモリセルＭＣ０１のＢポート用のワード線ＢＷＬｎ＋１が選択され、Ｂポート用のビット線対ＢＢＴ１、ＢＢＢ１からメモリセルＭＣ０１へデータが書き込まれる場合、ビット線対ＢＢＴ０、ＢＢＢ０が負バイアス生成用の容量配線対として機能する。

メモリセルＭＣ０２のＡポート用のワード線ＡＷＬｎ＋２が選択され、Ａポート用のビット線対ＡＢＴ１、ＡＢＢ１からメモリセルＭＣ０２へデータが書き込まれる場合、ビット線対ＡＢＴ０、ＡＢＢ０が負バイアス生成用の容量配線対として機能する。メモリセルＭＣ０２のＢポート用のワード線ＢＷＬｎ＋２が選択され、Ｂポート用のビット線対ＢＢＴ１、ＢＢＢ１からメモリセルＭＣ０２へデータが書き込まれる場合、ビット線対ＢＢＴ０、ＢＢＢ０が負バイアス生成用の容量配線対として機能する。

メモリセルＭＣ０３のＡポート用のワード線ＡＷＬｎ＋３が選択され、Ａポート用のビット線対ＡＢＴ１、ＡＢＢ１からメモリセルＭＣ０３へデータが書き込まれる場合、ビット線対ＡＢＴ０、ＡＢＢ０が負バイアス生成用の容量配線対として機能する。メモリセルＭＣ０３のＢポート用のワード線ＢＷＬｎ＋３が選択され、Ｂポート用のビット線対ＢＢＴ０、ＢＢＢ０からメモリセルＭＣ０３へデータが書き込まれる場合、ビット線対ＢＢＴ１、ＢＢＢ１が負バイアス生成用の容量配線対として機能する。

ワード線（ＡＷＬｎ―ＡＷＬｎ＋３、ＢＷＬｎ―ＢＷＬｎ＋３）が１層目の金属配線層で形成される場合、ビット線対（ＡＢＴ０、ＡＢＢ０、ＡＢＴ１、ＡＢＢ１、ＢＢＴ０、ＢＢＢ０、ＢＢＴ１、ＢＢＢ１）は、ワード線（ＡＷＬｎ―ＡＷＬｎ＋３、ＢＷＬｎ―ＢＷＬｎ＋３）と交差する方向に沿って、２層目の金属配線層で形成される。ビット線対（ＢＴ０、ＢＢ０、ＢＴ１、ＢＢ１）が１層目の金属配線層で形成される場合、ワード線（ＡＷＬｎ―ＡＷＬｎ＋３、ＢＷＬｎ―ＢＷＬｎ＋３）はビット線対（ＡＢＴ０、ＡＢＢ０、ＡＢＴ１、ＡＢＢ１、ＢＢＴ０、ＢＢＢ０、ＢＢＴ１、ＢＢＢ１）と交差する方向に沿って、２層目の金属配線層で形成される。

図１１は、実施例４に係る半導体記憶装置に用いられるデュアルポート型メモリセルのレイアウトの構成例を示す図である。図１１は、図１０に示される４つのデュアルポート型のメモリセル（ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ０３）のレイアウトを示している。図１１において、２８はＮ型またはＰ型の不純物導入層を示し、２９はゲートを示し、３０はコンタクトを示す。３１は１つのメモリセルのレイアウトを示す。３２、３３はＡポート側のビット線対ＡＢＴ０、ＡＢＢ０、ＡＢＴ１、ＡＢＢ１が接続されるノードを示し、３４、３５はＢポート側のビット線対ＢＢＴ０、ＢＢＢ０、ＢＢＴ１、ＢＢＢ１が接続されるノードを示す。なお、メモリセルＭＣ００の部分には、デュアルポート型のメモリセルを構成する各トランジスタのより具体的な接続関係が示される。

実施例４において、実施例１、実施例２及び実施例３で説明された６Ｔ ＳＰ−ＳＲＡＭセルと異なり、メモリセルとしてデュアルポート型のメモリセルが使用されている。デュアルポート型のメモリセルでは、ソース・ドレインの共有がＴｒｕｅ側のビット線（ＡＢＴ０、ＡＢＴ１、ＢＢＴ０、ＢＢＴ１）とＢａｒ側のビット線（ＡＢＢ０、ＡＢＢ１、ＢＢＢ０、ＢＢＢ１）で揃った方向でなされるので、単一のメモリマット内で２セル単位でのローアドレスの切り替えが可能である。

図１２は、実施例４に係る半導体記憶装置におけるＡポート側の回路構成を説明するための図である。図１２には、カラム選択信号ＹＡ０により選択される第１のメモリ列と、カラム選択信号ＹＡ１により選択される第２のメモリ列と、が示されている。第１のメモリ列は、代表として示されるデュアルポート型のメモリセルＭＣ００、ＭＣ０１を有する。第２のメモリ列は、代表として示されるデュアルポート型のメモリセルＭＣ１０、ＭＣ１１を有する。

メモリセルＭＣ００（ＭＣ１０）は、Ａポート用のワード線ＡＷＬｎと、Ｂポート用のワード線ＢＷＬｎと、Ａポート用のビット線対ＡＢＴ０、ＡＢＢ０と、Ｂポート用のビット線対ＢＢＴ０、ＢＢＢ０と、に接続される。

メモリセルＭＣ０１（ＭＣ１１）は、Ａポート用のワード線ＡＷＬｎ＋１と、Ｂポート用のワード線ＢＷＬｎ＋１と、Ａポート用のビット線対ＡＢＴ１、ＡＢＢ１と、Ｂポート用のビット線対ＢＢＴ１、ＢＢＢ１と、に接続される。

プリチャージ回路２ａ（２１ａ、２２ａ）は、Ａポート用のビット線対ＡＢＴ０、ＡＢＢ０、ＡＢＴ１、ＡＢＢ１に接続され、Ａポート用のビット線対ＡＢＴ０、ＡＢＢ０、ＡＢＴ１、ＡＢＢ１をプリチャージする。プリチャージ回路２ａ（２１ａ）はカラム選択信号ＹＡ［１：０］の内のＹＡ０により制御され、プリチャージ回路２ａ（２２ａ）はカラム選択信号ＹＡ［１：０］の内のＹＡ１により制御される。プリチャージ回路２ａ（２１ａ、２２ａ）の回路構成は、図３のプリチャージ回路２ａ（２１ａ）と同じであるので、その説明は省略する。

カラム選択回路３ａ（３１ａ）は、カラム選択信号ＹＡ［１：０］の内のＹＡ０の選択レベルとロー選択信号ＡＸＡの信号レベルに基づいて、Ａポート用の第１ビット線対ＡＢＴ０、ＡＢＢ０および第２ビット線対ＡＢＴ１、ＡＢＢ１を、書き込み回路４へ結合させる。カラム選択回路３ａ（３２ａ）は、カラム選択信号ＹＡ［１：０］の内のＹＡ１の選択レベルおよび選択レベルとロー選択信号ＡＸＡの信号レベルに基づいて、Ａポート用の第１ビット線対ＡＢＴ０、ＡＢＢ０および第２ビット線対ＡＢＴ１、ＡＢＢ１を、書き込み回路４へ結合させる。カラム選択回路３ａ（３１ａ、３２ａ）の回路構成および動作は、図３のカラム選択回路３ａ（３１ａ）と同じであるので、その説明は省略する。

書き込み回路４は、書き込みドライバ回路ＷＲＤと、書き込み補助回路ＮＢＣ０、ＮＢＣ１と、を含む。書き込みドライバ回路ＷＲＤは、Ａポート用のデータ入力端子ＤＡＩに供給されたデータを、コモンビット線ＣＢＴ、ＣＢＢを介して選択されたビット線対（ＡＢＴ０、ＡＢＢ０、または、ＡＢＴ１、ＡＢＢ１）へ供給する。書き込み補助回路ＮＢＣ０、ＮＢＣ１は、コモン補助線対ＣＮＢＴ、ＣＮＢＢを介して、選択されたビット線対に並走する非選択のビット線対（ＡＢＴ１、ＡＢＢ１、または、ＡＢＴ０、ＡＢＢ０）に接続される。書き込み補助回路ＮＢＣ０、ＮＢＣ１は、選択されたビット線対の内、データ入力端子ＤＡＩに基づいてロウレベルとされるビット線（ＡＢＴ０またはＡＢＢ０、または、ＡＢＴ１またはＡＢＢ１）に並走する非選択のビット線（ＡＢＴ１、ＡＢＢ１、ＡＢＴ０、または、ＡＢＢ０）の電位を第１参照電位ＶＤＤから第２参照電位ＶＳＳへ変化させるために設けられる。書き込み回路４（書き込みドライバ回路ＷＲＤと、書き込み補助回路ＮＢＣ０、ＮＢＣ１）の回路構成および動作は、図３の書き込み回路４（書き込みドライバ回路ＷＲＤと、書き込み補助回路ＮＢＣ０、ＮＢＣ１）と同じであるので、その説明は省略する。

読み出し回路５は、コモンビット線対ＣＢＴ、ＣＢＢに接続され、ワード線（ＡＷＬｎまたはＡＷＬｎ＋１）により選択されたメモリセルのデータを、カラム選択信号ＹＡ［１：０］により選択されたビット線対（ＡＢＴ０、ＡＢＢ０、または、ＡＢＴ１、ＡＢＢ１）およびコモンビット線対ＣＢＴ、ＣＢＢを介して受け、それを増幅して、データ出力端子ＤＡＯへ出力する。

実施例４に係る半導体記憶装置におけるＢポート側の回路構成は、当業者であれば、上記Ａポート側の回路構成を参照することで、Ｂポート側の回路構成は容易に理解されるので、その図示および説明は省略する。

実施例４によれば、デュアルポート型メモリセルを用いても、使用されないビット線対を、補助線対として利用することか可能であり、実施例１、２、３と同様な効果を得ることが可能である。

（応用例）
図１３は、応用例に係る半導体装置の構成を示すブロック図である。図１３には、半導体装置ＩＣの一例であるマイクロコンピュータが示されている。半導体装置ＩＣは、シリコン単結晶の様な一つの半導体チップ１００に、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）ＣＰＵと、揮発性半導体記憶装置ＳＲＡＭと、フラッシュメモリの様な不揮発性記憶装置ＮＶＭと、周辺回路ＰＥＲＩと、インターフェース回路Ｉ／Ｆと、これらを相互に接続するデータバスＢＵＳと、を含む。揮発性半導体記憶装置ＳＲＡＭは、中央処理装置ＣＰＵの一時データを記憶するための記憶領域として利用される。不揮発性記憶装置ＮＶＭは、中央処理装置ＣＰＵによって実行される制御プログラムを記憶するための記憶領域として利用される。

実施例１、２、３、４で説明された半導体記憶装置１、１ａ，１ｂ、１ｃ、１ｄの１または複数は、揮発性半導体記憶装置ＳＲＡＭに利用することが可能である。

なお、実施例３で説明したロー選択信号ＸＡ［０］−ＸＡ［３］は、揮発性半導体記憶装置ＳＲＡＭ内の内部アドレス信号であり、中央処理装置ＣＰＵから出力されるアドレス信号としては、揮発性半導体記憶装置ＳＲＡＭを示すアドレス信号のうち、たとえば、ロー選択信号の下位２ビットで形成することが可能である。

以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１、１ａ、１ｂ、１ｃ、１ｄ：半導体記憶装置（ＳＲＡＭ）
２、２１、２２、２ａ、２１ａ、２２ａ：プリチャージ回路
３、３１，３２、３ａ、３１ａ、３２ａ：カラム選択回路
４：書込み回路
５：読み出し回路
ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１：メモリセル
ＷＬｎ、ＷＬｍ：ワード線
ＢＴ０、ＢＢ１、ＢＴ１、ＢＢ１：ビット線
ＮＢＴ０、ＮＢＢ０、ＮＢＴ１、ＮＢＢ１：負バイアス用の補助線
ＷＲＤ：書き込みドライバ回路、
ＮＢＣ０、ＮＢＣ１：書き込み補助回路（ライトアシスト回路、補助線制御回路）

Claims (15)

1. 第1メモリセルと、
   第２メモリセルと、
   前記第1メモリセルに結合された第１ビット線対と、
   前記第２メモリセルに結合され、前記第１ビット線対と並走して設けられた第２ビット線対と、
   書き込みドライバ回路と、
   書き込み補助回路と、
   選択回路と、を含み、
   前記選択回路は、選択信号に従って、
   前記第1ビット線対を前記書き込みドライバ回路へ結合し、前記第２ビット線対を前記書き込み補助回路へ結合し、または、
   前記第２ビット線対を前記書き込みドライバ回路へ結合し、前記第１ビット線対を前記書き込み補助回路へ結合する、
   半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   前記書き込みドライバ回路は、入力データに従って、前記第１ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させ、
   前記書き込み補助回路は、前記ロウレベルとされた前記第１ビット線対の前記一方のビット線に対応して設けられた前記第２ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させる、半導体記憶装置。
3. 請求項２の半導体記憶装置において、
   前記第２ビット線対の前記一方のビット線が前記ハイレベルから前記ロウレベルへ遷移されるとき、前記ロウレベルとされた前記一方のビット線はハイインピーダンス状態とされ、
   前記第２ビット線対の前記一方のビット線の前記ハイレベルから前記ロウレベルへの遷移に従って、前記第１ビット線対の前記一方のビット線は前記ロウレベルから負電位へ遷移する、半導体記憶装置。
4. 請求項１の半導体記憶装置において、
   前記書き込みドライバ回路は、入力データに従って、前記第２ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させ、
   前記書き込み補助回路は、前記ロウレベルとされた前記第２ビット線対の前記一方のビット線に対応して設けられた前記第１ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させる、半導体記憶装置。
5. 請求項４の半導体記憶装置において、
   前記第１ビット線対の前記一方のビット線が前記ハイレベルから前記ロウレベルへ遷移されるとき、前記ロウレベルとされた前記第２ビット線対の前記一方のビット線はハイインピーダンス状態とされ、
   前記第１ビット線対の前記一方のビット線の前記ハイレベルから前記ロウレベルへの遷移に従って、前記第２ビット線対の前記一方のビット線は前記ロウレベルから負電位へ遷移する、半導体記憶装置。
6. 請求項１の半導体記憶装置において、
   半導体基板を含み、
   前記半導体基板は、その表面に、２つのＰ型ウエル領域と、前記２つのＰ型ウエル領域の間に設けられたＮ型ウエル領域と、を含み、
   前記第1メモリセルと前記第２メモリセルとは、前記２つのＰ型ウエル領域と前記Ｎ型ウエル領域に、形成され、
   前記半導体基板の前記表面において、前記第1メモリセルの形成領域と前記第２メモリセルの形成領域との間に、前記２つのＰ型ウエル領域および前記Ｎ型ウエル領域への給電領域を、有する、半導体記憶装置。
7. 請求項１の半導体記憶装置において、
   半導体基板を含み、
   前記半導体基板は、その表面に、前記第1メモリセルの形成領域と、前記第２メモリセルの形成領域と、入出力領域と、を含み、
   前記入出力領域は、前記第1メモリセルの形成領域と前記第２メモリセルの形成領域との間に、配置される、半導体記憶装置。
8. 請求項１の半導体記憶装置において、
   第３メモリセルと、
   第４メモリセルと、を含み、
   前記第１ビット線対は、一方のビット線と、他方のビット線と、を含み、
   前記第２ビット線対は、一方のビット線と、他方のビット線と、を含み、
   前記第３メモリセルは、前記第１ビット線対の前記一方のビット線と、前記第２ビット線対の前記他方のビット線と、に結合され、
   前記第４メモリセルは、前記第２ビット線対の前記一方のビット線と前記第１ビット線対の前記他方のビット線とに、結合され、
   前記選択回路は、さらに、前記選択信号に従って、
   前記第１ビット線対の前記一方のビット線と前記第２ビット線対の前記他方のビット線とを前記書き込みドライバ回路へ結合し、前記第２ビット線対の前記一方のビット線と前記第１ビット線対の前記他方のビット線とを前記書き込み補助回路へ結合し、または、
   前記第２ビット線対の前記一方のビット線と前記第１ビット線対の前記他方のビット線とを前記書き込みドライバ回路へ結合し、前記第１ビット線対の前記一方のビット線と前記第２ビット線対の前記他方のビット線とを前記書き込み補助回路へ結合する、半導体記憶装置。
9. 請求項８の半導体記憶装置において、
   前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、および前記第４メモリセルは、半導体基板の表面において、前記第１メモリセル、前記第３メモリセル、前記第２メモリセル、および前記第４メモリセルの順に配置され、
   前記第１メモリセルと前記第１ビット線対の前記他方のビット線との接続部と、前記第３メモリセルと前記第１ビット線対の前記一方のビット線との接続部とは、１つの不純物導入層で構成され、
   前記第３メモリセルと前記第２ビット線対の前記他方のビット線との接続部と、前記第２メモリセルと前記第２ビット線対の前記他方のビット線との接続部とは、１つの不純物導入層で構成され、
   前記第２メモリセルと前記第２ビット線対の前記一方のビットとの接続部と、前記第４メモリセルと前記第２ビット線対の前記一方のビットとの接続部とは、１つの不純物導入層で構成される、半導体記憶装置。
10. 第１ポートと第２ポートとをおのおの有する第１メモリセルおよび第２メモリセルと、
    前記第１メモリセルの前記第１ポートに結合された第１ビット線対と、
    前記第２メモリセルの前記第１ポートに結合され、前記第１ビット線対と並走して設けられた第２ビット線対と、
    前記第１メモリセルの前記第２ポートに結合された第３ビット線対と、
    前記第２メモリセルの前記第２ポートに結合され、前記第３ビット線対と並走して設けられた第４ビット線対と、
    第１書き込み回路と、
    第１選択回路と、を含み、
    前記第１書き込み回路は、
    書き込みドライバ回路と、
    書き込み補助回路と、を含み、
    前記第１選択回路は、選択信号に従って、
    前記第1ビット線対を前記第１書き込み回路の前記書き込みドライバ回路へ結合し、前記第２ビット線対を前記第１書き込み回路の前記書き込み補助回路へ結合し、または、
    前記第２ビット線対を前記第１書き込み回路の前記書き込みドライバ回路へ結合し、前記第１ビット線対を前記第１書き込み回路の前記書き込み補助回路へ結合する、
    半導体記憶装置。
11. 請求項１０の半導体記憶装置において、
    第２書き込み回路と、
    第２選択回路と、を含み、
    前記第２書き込み回路は、
    書き込みドライバ回路と、
    書き込み補助回路と、を含み、
    前記第２選択回路は、選択信号に従って、
    前記第３ビット線対を前記第２書き込み回路の前記書き込みドライバ回路へ結合し、前記第４ビット線対を前記第２書き込み回路の前記書き込み補助回路へ結合し、または、
    前記第４ビット線対を前記第２書き込み回路の前記書き込みドライバ回路へ結合し、前記第３ビット線対を前記第２書き込み回路の前記書き込み補助回路へ結合する、
    半導体記憶装置。
12. 請求項１０の半導体記憶装置において、
    前記第１書き込み回路の前記書き込みドライバ回路は、入力データに従って、前記第１ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させ、
    前記第１書き込み回路の前記書き込み補助回路は、前記ロウレベルとされた前記第１ビット線対の前記一方のビット線に対応して設けられた前記第２ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させる、半導体記憶装置。
13. 請求項１２の半導体記憶装置において、
    前記第２ビット線対の前記一方のビット線が前記ハイレベルから前記ロウレベルへ遷移されるとき、前記ロウレベルとされた前記一方のビット線はハイインピーダンス状態とされ、
    前記第２ビット線対の前記一方のビット線の前記ハイレベルから前記ロウレベルへの遷移に従って、前記第１ビット線対の前記一方のビット線は前記ロウレベルから負電位へ遷移する、半導体記憶装置。
14. 請求項１０の半導体記憶装置において、
    前記第１書き込み回路の前記書き込みドライバ回路は、入力データに従って、前記第２ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させ、
    前記第１書き込み回路の前記書き込み補助回路は、前記ロウレベルとされた前記第２ビット線対の前記一方のビット線に対応して設けられた前記第１ビット線対の一方のビット線を、ハイレベルからロウレベルへ遷移させる、半導体記憶装置。
15. 請求項１４の半導体記憶装置において、
    前記第１ビット線対の前記一方のビット線が前記ハイレベルから前記ロウレベルへ遷移されるとき、前記ロウレベルとされた前記一方のビット線はハイインピーダンス状態とされ、
    前記第１ビット線対の前記一方のビット線の前記ハイレベルから前記ロウレベルへの遷移に従って、前記第２ビット線対の前記一方のビット線は前記ロウレベルから負電位へ遷移する、半導体記憶装置。

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