JP5189809B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）は、ワード線と直交して配置される相補ビット線と、それらワード線と相補ビット線の交点に配置されるメモリセルがマトリクス状に配列され構成されている。

ここで、図９に従来のＤＲＡＭ９００の概略構成図の一例を示す。ＤＲＡＭ９００は、複数のメモリセルが配置されているメモリセル領域（９１１、９１２、・・・、９１ｍ）と、センスアンプ領域（９２１、９２２、・・・、９２ｍ）とＨＶＤＤ電源９３０（出力電圧ＶＤＤ／２）と、バッファ回路９４０を有する。メモリセルへの書き込みデータは、バッファ回路９４０からコモンデータ線ＤＢｕｓにより、各センスアンプ領域（９２１、９２２、・・・、９２ｍ）を経てメモリ領域（９１１、９１２、・・・、９１ｍ）に伝わる。

ここで、図１０に、メモリセル領域９１１とセンスアンプ領域９２１の回路構成図の一例を示す。図１０に示すように、メモリセル領域９１１は、ビット線ＢＴまたはＢＮに接続されるメモリセル１０１１、１０１２、・・・、１０１ｎを有する。本明細書では以後、ＴｒｕｅとＢａｒの相補ビット線対ＢＴ及びＢＮをＢＴ／ＢＮと記載する。センスアンプ領域９２１は、相補ビット線対ＢＴ／ＢＮをＶＤＤ／２にするイコライザ１０２１、相補ビット線対ＢＴ／ＢＮの電位差を増幅するセンスアンプ１０２２、相補ビット線対ＢＴ／ＢＮとコモンデータ線ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）に接続するカラムセレクタ１０２３を有する。

また各メモリセルは、ゲートトランジスタとキャパシタを有する。例えば、メモリセル１０１１において、ゲートトランジスタＴｒ１はゲートがワード線ＷＬ１、ドレインまたはソースの一方がビット線ＢＴ１、ドレインまたはソースの他方がセルノードＳＮ１を経てキャパシタＣ１の一方の端子に接続される。また、キャパシタＣ１の他方の端子はＨＶＤＤ電源９３０に接続される。上記構成は、他のメモリセルにおいても、ほぼ同様である。

ここで、例えばメモリセル１０１１の保持データ「Ｈ」が「Ｌ」に書き換えられる場合を考える。まず、ワード線ＷＬ１のワード選択信号が立ち上がり、ゲートトランジスタＴｒ１がＯＮとなる。よって、セルノードＳＮ１とビット線ＢＴが、ゲートトランジスタＴｒ１を経て接続される。次に、相補ビット線対ＢＴ／ＢＮの電位差がセンスアンプ１０２２により増幅される。次に、カラム選択信号Ｙによりカラムセレクタ１０２３がＯＮとなり、コモンデータ線ＤＢｕｓ（Ｔｒｕｅ）のバッファ回路９４０からの書き込みのためのＬレベル（接地電位ＧＮＤ）がビット線ＢＴに伝達される。

ここで、バッファ回路９４０とセンスアンプ１０２２のアンプ能力には差があるため、ビット線ＢＴの電位は、ＨレベルからＬレベルに反転する。よって、セルノードＳＮ１の電位はＬレベル（接地電位ＧＮＤ）となり、キャパシタＣ１は電荷をビット線側に放出する。つまり、キャパシタＣ１の対極プレートに電荷が流れ込むことになり、ＨＶＤＤ電源９３０から電流が前記キャパシタＣ１に供給される。最後に、ワード線ＷＬ１のワード選択信号が立ち下がり、ゲートトランジスタＴｒ１がＯＦＦとなる。よって、セルノードＳＮ１とビット線ＢＴが遮断されメモリセル１０１１のデータの書き込みが終了する。このとき、メモリセル１０１１の保持データは「Ｌ」となる。また、メモリセル１０１１の保持データ「Ｌ」が「Ｈ」に書き換えられる場合は電位が逆の動作となる。

このように、メモリセルの保持データの書き換え時には、各メモリセルのセルノードの電圧が変動する。よって、セルノードとキャパシタにより容量結合されているＨＶＤＤ電源９３０への電流の流入、またはＨＶＤＤ電源９３０から電流の供給が生じる。これがＨＶＤＤ電源９３０に対するノイズ電流となる。

一方、近年、システムＬＳＩ（Large Scale Integration）のように、コントローラ等のロジック部とＤＲＡＭ部（以下、ｅＤＲＡＭ：embedded DRAM）を１チップに混載した半導体装置が注目されている。ここで、ｅＤＲＡＭは、前述したようにチップ上でロジック部と混載されることから、コントローラとｅＤＲＡＭ間のインターフェイスの制約が少なく、さらに省電力動作が可能というメリットがある。このことから、高速データ伝送を目的としてコントローラとｅＤＲＡＭ間のＩ／Ｏ数を増加させる傾向がある。中には一度にアクセスするＩ／Ｏ数が２５６ビット以上のものもある。ここで例えば、Ｉ／Ｏ数が２５６ビットの場合、「×２５６ビット」と表現し、コモンデータ線ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）が２５６本（ＴｒｕｅとＢａｒ両方で５１２本）存在することになる。

しかしまた、ｅＤＲＡＭは、システムＬＳＩの総チップ面積の制約からＤＲＡＭ部（ｅＤＲＡＭ）の大規模化が困難というデメリットも存在する。よって、上述したようにコントローラ−ＤＲＡＭ間で一度にアクセスするＩ／Ｏ数が増加しているにも関わらず、ｅＤＲＡＭの規模は大きくすることができない。言い換えると、メモリのアクセス時に、データの書き換え等が行われないメモリセル数に対して、データの書き換え等が行われるメモリセル数の比率が増加していることになる。

ここで、ＨＶＤＤ電源９３０は、図９、図１０に示したように、ＤＲＡＭ９００の全てのメモリセルのキャパシタに接続されている。従来、一度にメモリセルにアクセスするＩ／Ｏ数が少なかった場合は、データの書き換え等が行われないメモリセルのキャパシタとＨＶＤＤ電源９３０間の寄生容量がノイズ電流に対して十分大きく、特段、ＨＶＤＤ電源９３０の電源能力が強くなくても問題は生じなかった。しかし、データの書き換え等が行われないメモリセル数に対して、データの書き換え等を行われるメモリセル数の比率が大きい状態で、例えば上述したようなＨレベルからＬレベルへのデータ書き換えによる電圧変動がセルノードに生じると、この電圧変動によって生じるノイズ電流のＨＶＤＤ電源９３０に与える影響が無視できなくなった。このノイズ電流によりＨＶＤＤ電源９３０の出力電圧が変動するため、ＨＶＤＤ電源９３０に接続される全てのキャパシタの対極プレートにあるセルノードが影響を受けることになる。このため、メモリセルのキャパシタに保持するデータ品質の劣化を引き起こす場合がある。

また、近年の製造プロセスの微細化により、電源電圧ＶＤＤも低電圧化しており、ＶＤＤ／２である基準電圧ＨＶＤＤも当然低電圧化する。よって、前述したノイズは、低電圧化している基準電圧を出力するＨＶＤＤ電源にますます影響を与えることになる。

また、この問題に対応するためには、ＨＶＤＤ電源のリップルを除去するための安定化容量を増やしたり、応答速度を上げればよい。しかし、安定化容量を増やすためには、デカップリングキャパシタの面積を増加させなければならない。また、応答速度を上げるためには、ＨＶＤＤ電源内の電圧判定回路のレスポンスを上げなければならず、電圧判定回路のアンプの消費電流が増加する。このため、半導体記憶装置の消費電流や面積の増加等の弊害が生じる。

ここで、特許文献１には、メインセルとダミーセルとを備え、メインセルに書き込むデータの反転データを、そのダミーセルに書き込み、セルプレートの電源線のカップリングノイズを低減する技術が開示されている。しかし、この技術では書き込み前にデータによっては、更にノイズを発生させる可能性があり問題となる。
特開２００２−１８４１７３号公報

上述したように、従来の半導体記憶装置では、メモリセルに保持されたデータを書き換えする際に発生するセルノードの電圧変動により、セルノードのキャパシタの対極プレートと容量結合されている基準電圧電源にノイズ電流が生じ、基準電圧電源の出力電圧が不安定になる場合があった。

本発明にかかる半導体記憶装置は、メモリが有するセルのキャパシタに接続される基準電圧源と、セルに書き込まれるデータを保持するバッファ回路と、前記バッファ回路の保持するデータに応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を前記基準電圧源へ出力するカウンターノイズ発生回路を有するものである。

本発明にかかる半導体記憶装置では、メモリセルのデータ書き込み時にキャパシタの対極プレートの電圧の変動により発生するノイズ電流をカウンターノイズ発生回路からのカウンターノイズ電流で打ち消し、基準電圧電源へのノイズ電流の影響を削減することができる。

本発明にかかる半導体記憶装置によれば、メモリセルの保持するデータの書き換え時の、基準電圧電源に対するセルノードの電圧変動により生じるノイズ電流を削減でき、基準電圧電源の出力電圧を安定化させることができる。

＜発明の実施の形態１＞

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をＤＲＡＭに適用したものである。

図１にＤＲＡＭ１００の概略構成図の一例を示す。ＤＲＡＭ１００は、複数のメモリセルが配置されているメモリセル領域１１１、１１２、・・・、１１ｍと、センスアンプ領域１２１、１２２、・・・、１２ｍと、出力電圧がＶＤＤ／２であるＨＶＤＤ電源１３０と、バッファ回路１４０（広義の意味でのバッファ回路）と、カウンターノイズ発生回路１５０を有する。メモリセルへの書き込みデータは、バッファ回路１４０からコモンデータ線ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）により、各センスアンプ領域（１２１、１２２、・・・、１２ｍ）を経てメモリ領域（１１１、１１２、・・・、１１ｍ）に伝わる。ここで、例えば、Ｉ／Ｏ数が「×２５６ビット」の場合、コモンデータ線ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）が２５６本、即ちＴｒｕｅとＢａｒ両方で５１２本存在することになる。

図２に、各メモリセル領域とセンスアンプ領域の一例として、メモリセル領域１１１とセンスアンプ領域１２１の回路の構成図を示す。図２に示すように、メモリセル領域１１１は、ビット線ＢＴまたはＢＮに接続されるメモリセル２１１、２１２、・・・、２１ｎを有する。センスアンプ領域１２１は、イコライザ２２１、センスアンプ２２２、カラムセレクタ２２３を有する。

メモリセル２１１、２１２、・・・、２１ｎは、ゲートトランジスタＴｒ１、Ｔｒ２、・・・、ＴｒｎとキャパシタＣ１、Ｃ２、・・・、Ｃｎを有する。例えば、メモリセル１１１において、ゲートトランジスタＴｒ１はゲートがワード線ＷＬ１、ドレインまたはソースの一方がビット線ＢＴ、ドレインまたはソースの他方がセルノードＳＮ１を経てキャパシタＣ１の一方の端子に接続される。ここで、ワード選択信号としてワード線ＷＬ１には、ゲートトランジスタＴｒ１をＯＮにするとき、電源電圧よりも高い電圧であるＶＰＰが印加される。また、逆にゲートトランジスタＴｒ１をＯＦＦにするとき、接地電圧よりも低い電圧であるＶＫＫが印加される。また、キャパシタＣ１の他方の端子はＨＶＤＤ電源１３０に接続される。上記構成は、メモリセル２１２、・・・、２１ｎにおいても、ほぼ同様である但し、メモリセル２１２等のように、ビット線ＢＮに接続されるものもある。

イコライザ２２１は、イコライザ制御信号ＰＤＬに応じて、相補ビット線対ＢＴ／ＢＮがＶＤＤ／２になるまでチャージする。

センスアンプ２２２は、相補ビット線ＢＴ、ＢＮに接続され、センスアンプ制御信号ＳＥに応じて、相補ビット線ＢＴ、ＢＮの電位差を増幅し、出力する。

カラムセレクタ２２３は、カラム選択信号Ｙに応じて相補ビット線対ＢＴ／ＢＮとコモンデータ線ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）を接続する。

なお、図２において本実施の形態では、図が煩雑になるのを避けるため、メモリセルを行方向にｎ列、列方向に対し１列の構成としているが、列方向にメモリセルをさらに複数構成し、マトリクス状に配置してもかまわない。また、その場合、複数のメモリセルを各列単位に選択するカラムセレクタと各メモリセルの情報を伝達する相補ビット線対と対応するセンスアンプ、イコライザ等もメモリセルの数に合わせ複数必要になる。また、上記構成は、メモリセル領域１１２、・・・、１１ｍとセンスアンプ領域１２２、・・・、１２ｍにおいても同様の構成である。

ＨＶＤＤ電源１３０（広義の意味での基準電圧電源）は、基準電圧として電源電圧ＶＤＤの半分の大きさの電圧（ＶＤＤ／２）を出力し、各メモリセル２１１、２１２、・・・、２１ｎのキャパシタＣ１、Ｃ２、・・・、Ｃｎと、ノードＡ１、Ａ２、・・・、Ａｎを介し接続される。メモリセルのセルノードがこの電圧よりも低い場合、メモリセルが「Ｌ」（セルノードの電位がＬレベル）のデータを保持し、高い場合、「Ｈ」（セルノードの電位がＨレベル）のデータを保持することになる。また、上記構成は、メモリセル領域１１２、・・・、１１ｍとセンスアンプ領域１２２、・・・、１２ｍにおいても同様の構成である。

バッファ回路１４０は、コモンデータ線を通してメモリセルに送られる書き込みデータを一時的に保持している。また、バッファ回路１４０は、ライト制御信号ＷＲＩＴＥに応じて、保持した書き込みデータをコモンデータ線に出力し、コモンデータ線とビット線を駆動する。

カウンターノイズ発生回路１５０は、図１に示すように各センスアンプ（１２１、・・・、１２ｍ）とバッファ回路１４０を接続するコモンデータ線の間に設置される。また、図２に示すようにメモリセル領域１１１において、ノードＡ１、Ａ２、・・・、Ａｎを介し、ＨＶＤＤ電源１３０とキャパシタＣ１、Ｃ２、・・・、Ｃｎが接続されている。カウンターノイズ発生回路１５０は、メモリセルへのデータの書き換えによるセルノードの電圧変動で生じたノイズ電流の位相を反転させた電流をカウンターノイズ電流として出力する。また、カウンターノイズ発生回路１５０が出力するカウンターノイズ電流の電流量は、バッファ回路１４０に保持されているライトデータを利用し決定する。

ここで、メモリセルにおけるデータの書き込みパターンを簡単に説明する。メモリセルにおけるデータの書き込みパターンとして、図３（ａ）に示すように、ＨレベルからＬレベル、ＬレベルからＨレベルが存在する。また、同図（ｂ）に示すようにＨレベルからＨレベル、ＬレベルからＬレベルが存在する。さらに、同図（ｃ）に示すように、メモリセルの保持するデータの読み出しに伴い、減少した電荷を補うための書き込み動作も存在する。さらに、ＤＲＡＭのリフレッシュ動作による再書き込み動作が存在するが、書き込みパターンとしては同図（ｂ）と同様になる。ここで、図中のＷＯＲＤはワード選択信号、ＳＥはセンスアンプ制御信号、Ｙはカラム選択信号である。

図３（ｂ）のようにＨレベルからＨレベル、ＬレベルからＬレベルへの書き込みの場合は、一部電圧の変動が存在するが、セルノードの電圧レベルは反転しないため、キャパシタの対極プレートに伝わるノイズ電流は起こらない。また、所定のサイクルで発生するリフレッシュ動作も図３（ｂ）と同様であるため、ノイズ電流は起こらない。さらに、図３（ｃ）に示すような、メモリセルの保持データの読み出し時の動作も、セルノードの電圧のレベルの反転はないため、キャパシタの対極プレートに伝わるノイズ電流はほとんど起こらない。

しかし、図３（ｂ）（ｃ）とは異なり、図３（ａ）のパターンでは、背景技術において記載したように、メモリセルへのデータの書き込みによりセルノードの電圧変動が生じるため、ＨＶＤＤ電源へのノイズ電流が発生する。よって、上述したようなカウンターノイズ発生回路１５０がノイズ電流の位相を反転した電流をカウンターノイズ電流として出力すべき書き込みパターンは図３（ａ）の場合のみとなる。以下、図３（ａ）のパターンのときの動作のみを「書き換え」と記載する。よって、図３（ｂ）（ｃ）のパターンのように、電圧レベルの変動のないデータの書き込みを含めた「書き込み」動作と区別する。ただし、この「書き込み」動作は図３（ａ）のパターンも含めることに注意する。

但し、例えば、ＤＲＡＭ１００において、２つの異なるメモリセルで同時に図３（ａ）に示すＨレベルからＬレベル、ＬレベルからＨレベルの書き換え動作が生じる場合、発生するノイズ電流は互いが逆相のため打ち消しあう。よって、カウンターノイズ発生回路１５０が出力するカウンターノイズ電流の電流量は以下のように決定する。まず、メモリセルに保持されているデータとバッファ回路１４０に保持されている書き込みデータを比較し、実際にＨレベルからＬレベルへ書き換えを行うメモリセル数、ＬレベルからＨレベルへ書き換えを行うメモリセル数を確定し、その差分を算出し、その算出値を基にカウンターノイズ電流の電流量を決定する。

ここで、１つのメモリセルにおいてＨレベルからＬレベルへのデータの書き換えで発生するノイズ電流を「−１」とする。よって、このノイズ電流「−１」を打ち消すために、カウンターノイズ発生回路１５０がＨＶＤＤ電源１３０へ供給する電流量をカウンターノイズ電流「＋１」とする。従って、カウンターノイズ電流「＋２」とは、ＨレベルからＬレベルへのデータの書き換えで発生する２つのメモリセル分のノイズ電流「−２」を打ち消すカウンターノイズ電流の電流量となる。

反対に、１つのメモリセルにおいてＬレベルからＨレベルへのデータの書き換えで発生するノイズ電流を「＋１」とする。よって、このノイズ電流「＋１」を打ち消すために、カウンターノイズ発生回路１５０がＨＶＤＤ電源１３０から吸収する電流量をカウンターノイズ電流の電流量を「−１」とする。

ここで、例えば、ＨレベルからＬレベルへデータが書き換えられるメモリセル数が「６」（「−６」のノイズ電流が発生）、ＬレベルからＨレベルへデータが書き換えられるメモリセル数「２」（「＋２」のノイズ電流が発生）の場合を考える。この場合、ノイズ電流の差分は「−４」となる。よって、カウンターノイズ発生回路１５０は、「＋４」のカウンターノイズ電流の電流量を、ＨＶＤＤ電源１３０へ供給する。

また別の例として、ＨレベルからＬレベルの書き換えメモリセル数が「１」（「−１」のノイズ電流発生）、ＬレベルからＨレベルの書き換えメモリセル数「７」（「＋７」のノイズ電流発生）場合を考える。この場合、そのノイズ電流の差分は「＋６」となる。よって、この場合のカウンターノイズ発生回路１５０は、ＨＶＤＤ電源１３０から「−６」の電流量をカウンターノイズ電流として吸収する。

図２の回路のタイミングチャートを図４に示し、動作を説明する。ここで、メモリセル２１１に「Ｌ」のデータが保持（セルノードＳＮ１の電圧がＬレベル（ＧＮＤ））されており、その保持データを「Ｈ」（セルノードＳＮ１の電圧がＬレベル（ＶＤＤ））に書き換える場合を説明する。ちなみに、図４の書き換えパターンは、図３（ａ）に示すＬレベルからＨレベルへの書き換えパターンに該当する。

まず図４に示すように、時刻ｔ１以前では、ワード線ＷＬ１のワード選択信号ＷＯＲＤがＬレベルであり、メモリセル２１１のゲートトランジスタＴｒ１はＯＦＦであるため、キャパシタＣ１とビット線ＢＴは遮断されている。よって、セルノードＳＮ１の電圧はＬレベル（ＧＮＤ）となっている。また、ビット線ＢＴの電圧は、イコライザ２２１により電圧がＶＤＤ／２となるよう、チャージされている。また、コモンビット線対ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）の電位は、Ｈレベル（ＶＤＤ）となるようチャージされている。

次に、時刻ｔ１からｔ２では、ワード線ＷＬ１のワード選択信号ＷＯＲＤが立ち上がる。よって、メモリセル２１１のゲートトランジスタＴｒ１はＯＮとなることからキャパシタＣ１とビット線ＢＴが接続される。よって、ビット線ＢＴからキャパシタＣ１に電流が流れ、セルノードＳＮ１の電位が上昇する。反対にビット線ＢＴの電位がＶＤＤ／２から降下する。

次に、時刻ｔ２からｔ３では、センスアンプ制御信号ＳＥが立ち上がり、センスアンプ２２２が動作を開始する。このため、相補ビット線対ＢＴ／ＢＮの電位差が増幅される。よって、ビット線ＢＴの電位は更に降下し、ＧＮＤとなる。また、ＢＮの電位は上昇し、ＶＤＤとなる。さらに、セルノードＳＮ１の電位も降下する。

次に、時刻ｔ３からｔ４では、カラム選択信号Ｙが立ち上がり、カラムセレクタ２２３のゲートランジスタがＯＮとなる。よって相補ビット線対ＢＴ／ＢＮとコモンビット線対ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）が接続される。ここで、ビット線ＢＴの電位はＧＮＤとなっているため、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）の電位が降下する。他方、コモンビット線ＤＢｕｓ（Ｂａｒ）の電位はＶＤＤのままである。この時、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）の電位が降下したということは、メモリセル２１１の保持データは、Ｌレベルであることを意味し、この情報を一旦カウンターノイズ発生回路１５０にストアする。

次に、時刻ｔ４からｔ５では、書き込み制御信号ＷＲＩＴＥが立ち上がり、バッファ回路１４０から書き込みデータが出力される。よって、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）はＨレベル（ＶＤＤ）、ＤＢｕｓ（Ｂａｒ）はＬレベル（ＧＮＤ）となる。よって、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）のＨレベル（ＶＤＤ）が、ビット線ＢＴに伝達される。ここで、バッファ回路１４０とセンスアンプ２２２のアンプ能力には差があるため、ビット線ＢＴの電位は、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に反転する。また、セルノードＳＮ１の電位も上昇し、Ｈレベル（ＶＤＤ）に反転し、キャパシタＣ１にセルノードＳＮ１側から電荷がチャージされる。一方、上記動作と同時に、コモンビット線ＤＢｕｓに出力されたデータをカウンターノイズ発生回路１５０が取り込み、時刻ｔ３からｔ４でストアした情報と比較する。つまり、バッファ回路１４０から出力されたコモンビット線ＤＢｕｓ（Ｔｒｕｅ）のＨレベルであることを示す情報と、時刻ｔ３からｔ４でストアしたメモリセル２１１の保持データがＬレベルであることを示す情報とを比較し、カウンターノイズ発生回路１５０は、実際にメモリセル２１１のデータの書き換えが行われると判断する。

ここで、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）にバッファ回路１４０がＬレベル（ＧＮＤ）を出力した場合、つまり図３（ｂ）のＬレベルからＬレベルの書き込みパターンの場合を考える。この場合、時刻ｔ３からｔ４でストアしたメモリセルの保持データがＬレベルであることを示す情報と、バッファ回路１４０からの出力されたコモンビット線ＤＢｕｓ（Ｔｒｕｅ）のＬレベルであることを示す情報を比較し、カウンターノイズ発生回路１５０は、メモリセル２１１のデータの「書き換え」が行われないと判断する。

次に、時刻ｔ５からｔ６では、ワード選択信号ＷＯＲＤが立ち下がる。よって、メモリセル２１１のゲートトランジスタＴｒ１も再びＯＦＦとなることからキャパシタＣ１とビット線ＢＴが遮断される。またほぼ同時に、センスアンプ制御信号ＳＥ、カラム選択信号Ｙが立ち下がり、センスアンプ２２２、カラムセレクタ２２３が動作を停止する。よって、セルノードＳＮ１の電位は、Ｌレベル（ＧＮＤ）として保持され、メモリセル２１１はＬレベルのデータを保持することになる。

次に、時刻ｔ６以降では、イコライザ制御信号ＰＤＬが立ち上がり、イコライザ２２１が動作を開始する。よって、相補ビット線対ＢＴ／ＢＮは、電圧が再びＶＤＤ／２になるようイコライザ２２１によりチャージされる。また、コモンビット線対ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）もチャージされ電圧が再びＶＤＤになる。以上で、メモリセル２１１の保持データの「Ｌ」から「Ｈ」への書き換えが完了する。

ここで時刻ｔ４からｔ５の間に得られた情報に基づき、例えば、メモリセルのデータの書き換え後、時刻ｔ５もしくはｔ６にカウンターノイズ発生回路１５０がカウンターノイズ電流「−１」をＨＶＤＤ電源１３０へ出力する。即ち、カウンターノイズ発生回路１５０はノイズ電流を吸収する。また、カウンターノイズ発生回路１５０がカウンターノイズ電流を出力するタイミングとしては、上述した書き換え動作サイクル中でなくてもよい。なぜなら、ノイズ電流の発生タイミングは、各メモリセルのキャパシタ、ＨＶＤＤ電源１３０、カウンターノイズ発生回路１５０間の配線の寄生容量や配線の抵抗等に依存するからである。よって、回路構成によっては、カウンターノイズ発生回路１５０がカウンターノイズ電流を出力するタイミングが、上述した書き換え動作のサイクル中でなく次サイクルや次々サイクルに跨ったタイミングであってもよい。但し、このタイミングが遅すぎるとＨＶＤＤ電源１３０の電位変動を引き起こすため注意が必要である。カウンターノイズ電流を次サイクルや次々サイクルで出力する場合、カウンターノイズ発生回路１５０が上記カウンターノイズ電流を発生させるために必要な待機時間により、書き換え動作の１サイクルが不必要に長くならないため、ＤＲＡＭの動作速度の劣化が少ない。

また、図５にメモリセル２１１に「Ｈ」のデータが保持されセルノードＳＮ１の電圧がＬレベル（ＶＤＤ）にある状態から、その保持データを「Ｌ」に書き換えてセルノードＳＮ１の電圧をＬレベル（ＧＮＤ）に変化させる場合のタイミングチャートを示す。この場合では、主に図４の説明におけるセルノードＳＮ１の電位の関係が反転しているだけであるため、動作の説明は省略する。ただし、時刻ｔ３からｔ４でのコモンビット線ＤＢｕｓ（Ｔｒｕｅ）の電位は、Ｈレベル（ＶＤＤ）のままである。よって、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）の電位に変化がないということは、メモリセル２１１の保持データは、Ｈレベルであると換言することができる。よって、図４の動作の説明と同様に、この情報をカウンターノイズ発生回路１５０にストアしておく。よって例えば、時刻ｔ４からｔ５で判断した、メモリセルのデータが「Ｈ」から「Ｌ」へ書き換えられるとの情報に基づき、時刻ｔ５もしくはｔ６の書き換え後に、カウンターノイズ発生回路１５０がカウンターノイズ電流「＋１」をＨＶＤＤ電源１３０へ出力する。即ち、カウンターノイズ発生回路１５０が電流を供給する。

ここで、本動作の説明は、図２のメモリセル領域１１１とセンスアンプ領域１２１の書き換え動作のみを記載しているが、実際は図１に示すＤＲＡＭ１００の回路全体で行っている。また、書き込みデータのパターンも図３（ａ）、（ｂ）に示すように数種類混在している。よって、カウンターノイズ発生回路１５０は、時刻ｔ３からｔ４に図１に示す各メモリセル領域１１１、・・・、１１ｍから得られるメモリセルの保持データの情報と、時刻ｔ４からｔ５でコモンビット線ＤＢｕｓに出力されたバッファ回路１４０の出力データを比較し、各メモリセルがデータを「書き換える」かどうかを判定する。さらに、各メモリセルの「書き換える」データが、ＬレベルからＨレベルなのか、ＨレベルからＬレベルなのかを判定する。さらに、ＬレベルからＨレベルに書き換えられるデータの数とＨレベルからＬレベルに書き換えられるデータの数の差分を確定する。最後に、その差分に応じたカウンターノイズ電流の電流量をＨＶＤＤ電源１３０へ出力する。具体的には、ＨレベルからＬレベルへデータを書き換えられるメモリセル数が「１０」（ノイズ電流「−１０」発生）、ＬレベルからＨレベルへデータを書き換えられるメモリセル数が「２」（ノイズ電流「＋２」発生）の場合、カウンターノイズ発生回路１５０は「＋８」のカウンターノイズ電流の電流量をＨＶＤＤ電源１３０へ供給する。

以上、ＤＲＡＭ１００において、例えば図４の時刻ｔ３からｔ４の間で、メモリセルのデータの書き換えによる各セルノードの電位が反転した場合、従来技術では、このセルノードの電圧変化により、ノイズ電流がＨＶＤＤ電圧源へ影響し、その電流をＨＶＤＤ電圧源１３０が吸収もしくは供給しなければならず、電源に対し負担となっていた。しかし、本発明にかかる実施の形態１では、メモリセルのデータの書き換えによるノイズ電流の吸収もしくは供給をカウンターノイズ発生回路１５０が行うため、ＨＶＤＤ電圧源１３０に負担をかけるノイズ電流を打ち消すことが可能となり、ＨＶＤＤ電圧源１３０への負担がかからず、ＨＶＤＤ電圧源１３０が出力電圧である基準電圧ＨＶＤＤを安定的に供給することができる。

＜発明の実施の形態２＞

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明をＤＲＡＭに適用したものである。ただし、実施の形態１と異なる点はカウンターノイズ発生回路１５０の出力するカウンターノイズ電流の電流量をバッファ回路１４０が保持する書き込みデータのみから算出している点である。よって、回路構成は実施の形態１に記載した図１および図２と同様である。このため、本実施の形態２では、その実施の形態１と異なる部分のみの説明し、回路構成等の説明は省略する。

本実施の形態２における図２の回路の動作を示すタイミングチャートを図６に示す。ここで、メモリセル２１１に「Ｌ」のデータが保持（セルノードＳＮ１の電圧がＬレベル（ＧＮＤ））されており、そのデータを「Ｈ」（セルノードＳＮ１の電圧がＨレベル（ＶＤＤ））に書き換える場合を説明する。

まず図６に示すように、時刻ｔ１以前では、ワード線ＷＬ１のワード選択信号ＷＯＲＤがＬレベルである。よって、メモリセル２１１のゲートトランジスタＴｒ１はＯＦＦであり、キャパシタＣ１とビット線ＢＴは遮断されている。このとき、セルノードＳＮ１の電圧はＬレベル（ＧＮＤ）となっている。また、ビット線ＢＴの電圧は、イコライザ２２１により電圧がＶＤＤ／２となるよう、チャージされている。そして、コモンビット線対ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）の電位は、Ｈレベル（ＶＤＤ）となるようチャージされている。

次に、時刻ｔ１からｔ２では、ワード線ＷＬ１のワード選択信号ＷＯＲＤが立ち上がる。よって、メモリセル２１１のゲートトランジスタＴｒ１はＯＮとなることからキャパシタＣ１とビット線ＢＴが接続される。これに伴い、ビット線ＢＴからキャパシタＣ１に電流が流れ、セルノードＳＮ１の電位が上昇する。反対にビット線ＢＴの電位はＶＤＤ／２から降下する。

次に、時刻ｔ２からｔ３では、センスアンプ制御信号ＳＥが立ち上がり、センスアンプ２２２が動作を開始する。このため、相補ビット線ＢＴ／ＢＮの電位差が増幅される。よって、ビット線ＢＴの電位は降下し、ＧＮＤとなり、ビット線ＢＮの電位は上昇し、ＶＤＤとなる。また、セルノードＳＮ１の電位も降下する。

次に、時刻ｔ３からｔ４では、カラム選択信号Ｙが立ち上がり、カラムセレクタのゲートランジスタがＯＮとなる。よって相補ビット線対ＢＴ／ＢＮとコモンビット線対ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）が接続される。ここで、コモンビット線対ＤＢｕｓ（Ｔｒｕｅ／Ｂａｒ）の電位は、バッファ回路１４０から出力された書き込みデータが出力されており、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）はＨレベル（ＶＤＤ）、ＤＢｕｓ（Ｂａｒ）はＬレベル（ＧＮＤ）となっている。よって、コモンビット線ＤＢｕｓ（Ｔｒｕｅ）のＨレベル（ＶＤＤ）が、ビット線ＢＴに伝達される。ここで、バッファ回路１４０とセンスアンプ２２２のアンプ能力には差があるため、ビット線ＢＴの電位は、Ｌレベル（ＧＮＤ）からＨレベル（ＶＤＤ）に反転する。また、セルノードＳＮ１の電位も上昇し、Ｈレベル（ＶＤＤ）に反転し、メモリセル２１１のキャパシタＣ１にセルノードＳＮ１側から電荷がチャージされる。

次に、時刻ｔ４からｔ５では、ワード選択信号ＷＯＲＤが立ち下がる。よって、メモリセル２１１のゲートトランジスタＴｒ１も再びＯＦＦとなることからキャパシタＣ１とビット線ＢＴが遮断される。またほぼ同時に、センスアンプ制御信号ＳＥ、カラム選択信号Ｙが立ち下がり、センスアンプ２２２、カラムセレクタ２２３が動作を停止する。よって、セルノードＳＮ１の電位は、Ｈレベル（ＶＤＤ）として保持され、メモリセル２１１は「Ｈ」のデータを保持することになる。

次に、時刻ｔ５以降では、イコライザ制御信号ＰＤＬが立ち上がり、イコライザ２２１が動作を開始する。このため、相補ビット線対ＢＴ、ＢＮは、電圧が再びＶＤＤ／２になるようイコライザ２２１によりチャージされる。これにより、メモリセル２１１の保持データの書き換えが完了する。

また、図７にメモリセル２１１に「Ｈ」のデータが保持され、セルノードＳＮ１の電圧がＨレベル（ＶＤＤ）にある状態から、そのデータを「Ｌ」に書き換えてセルノードＳＮ１の電圧がＬレベル（ＧＮＤ）に変化させる場合のタイミングチャートを示す。この場合では、主に図６の説明におけるセルノードＳＮ１の電位の関係等が反転しているだけであるため、動作の説明の記載は省略する。

ここで実施の形態１と同様、本動作の説明は図２のメモリセル領域１１１とセンスアンプ領域１２１の書き換え動作のみを記載している。しかし、実際は、図１に示すＤＲＡＭ１００の回路全体で行っている。このため、カウンターノイズ発生回路１５０は、メモリセルへのデータの書き込み前、例えば、時刻ｔ３以前にあらかじめ、バッファ回路１４０が保持する書き込みデータを全て読み出し、その書き込みデータのうち、「Ｈ」のデータの数と「Ｌ」のデータの数の差分を導く。さらに、カウンターノイズ発生回路１５０は、その差分の１／２を算出する。さらに、カウンターノイズ発生回路１５０は、算出結果の数値分のノイズ電流が発生するとして、算出結果の数値に応じたカウンターノイズ電流を、例えば時刻ｔ４もしくはｔ５の書き換え完了後出力する。

ここで、カウンターノイズ発生回路１５０がカウンターノイズ電流を出力するタイミングとしては、実施の形態１と同様、上述した書き換え動作サイクル中でなくてもよく、次サイクルに跨ったタイミングであってもよい。この場合、書き込み動作サイクルが不要に長くならないため、ＤＲＡＭの動作速度の劣化がない。

ここで、カウンターノイズ発生回路１５０が出力するカウンターノイズ電流の電流量の決定方法の一例として、Ｉ／Ｏ数が「×８ビット」の場合を図８に示す。例えば図８（ａ）に示すように、Ｈレベルの書き込みデータの数が「７」、Ｌレベルの書き込みデータの数が「１」の場合、差分は「＋６」となり、その２分の１の値は「＋３」となる。よって、カウンターノイズ発生回路１５０は、「＋３」のノイズ電流が発生するとして、カウンターノイズ電流「−３」をＨＶＤＤ電源１３０へ出力する。即ち、カウンターノイズ発生回路１５０はＨＶＤＤ電源１３０から電流を吸収する。

また、同図（ｂ）に示すように、Ｌレベルの書き込みデータの数が「４」、Ｈレベルの書き込みデータの数が「４」の場合、差分は「０」となるため、カウンターノイズ電流はカウンターノイズ発生回路１５０から出力されない。

また、同図（ｃ）に示すように、Ｈレベルの書き込みデータの数が「２」、Ｌレベルの書き込みデータの数が「６」の場合、差分は「−４」となり、その２分の１の値は「−２」となる。よって、カウンターノイズ発生回路１５０は、「−２」のノイズ電流が発生するとして、カウンターノイズ電流「＋２」をＨＶＤＤ電源１３０へ出力する。即ち、カウンターノイズ発生回路１５０はＨＶＤＤ電源１３０へ電流を供給する。

ここで、Ｈレベルの書き込みデータの数とＬレベルの書き込みデータの数の差分を１／２とした理由を説明する。本実施の形態２のカウンターノイズ電流の電流量の決定方法では、実施の形態１とは違い、データの書き込み前に保持しているメモリセルのデータを利用せず、バッファ回路１４０が保持する書き込みデータのみを利用している。このことは、メモリセルにおいて、実際にデータがＨレベルからＬレベルおよびＬレベルからＨレベルに書き換えられるパターンだけを対象にしていないとも言える。つまり、データの書き込みパターンとして、ＨレベルからＨレベルの場合とＬレベルからＬレベルの場合の書き込みパターンを含めて、ノイズ電流が発生すると判定している。

一例として、図８（ｄ）に示す場合を考える。図８（ｄ）の場合ではバッファ回路１４０の書き込みデータとして「Ｈ」が０個、「Ｌ」が８個となっている。ここで、仮に書き込みが行われる前にメモリセルの保持していたデータが全て「Ｌ」であった場合、実際のデータの「書き換え」動作は行われないことになる。しかしこの場合においても、カウンターノイズ発生回路１５０から「−４」のカウンターノイズ電流がＨＶＤＤ電源１３０へ出力される。よってこの例のように、カウンターノイズ発生回路１５０から出力されるカウンターノイズ電流がかえってＨＶＤＤ電源１３０に対するノイズとなってしまう場合も存在する。

このため、発生するノイズ電流に対するカウンターノイズ電流の電流量の正確性をある程度は低下させるが、上記のような場合を考慮し、バッファ回路１４０が保持するＨレベルの書き込みデータの数とＬレベルの書き込みデータの数の差の１／２の値に応じたカウンターノイズ電流の電流量をカウンターノイズ発生回路１５０が出力するものとした。よって、上述したような実際のデータの「書き換え」動作が行われない極端な場合を除き、殆どの場合において実施の形態２にかかるＤＲＡＭでは、カウンターノイズ発生回路１５０が出力するカウンターノイズ電流により、ノイズ電流を半分程度に削減し、ＨＶＤＤ電源１３０の出力電圧を安定化させることができる。

以上のように、カウンターノイズ発生回路１５０はバッファ回路１４０が保持する書き込みデータのみから判断して、カウンターノイズ電流量を決定する。このため、カウンターノイズ発生回路１５０が供給するカウンターノイズ電流量の正確性はある程度低下する。しかし、実施の形態１の図３で説明したように、コモンデータ線ＤＢｕｓにメモリセルの保持するデータを出力し、そのデータをカウンターノイズ発生回路１５０が取り込む動作の期間（図３の時刻ｔ３からｔ４）を削減することができる。また、図３の時刻ｔ４からｔ５のバッファ回路１４０から出力された書き込みデータをカウンターノイズ発生回路１５０が取り込む動作とその待機時間も不要となる。よって、実施の形態１のＤＲＡＭと比較して動作の速度劣化が起こらない利点を有する。

また加えて、前述した図３の時刻ｔ３からｔ４にカウンターノイズ発生回路１５０に取り込む書き込み前のメモリセルのデータや、時刻ｔ４からｔ５のバッファ回路１４０から出力された書き込みデータをストアするキャッシュ等の回路構成がカウンターノイズ発生回路１５０に不要となる。よって、実施の形態１に比べカウンターノイズ発生回路１５０の回路をシンプルに構成できる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明は、システムＬＳＩでコントローラ等と混載されるｅＤＲＡＭにおいて、高い効果が得られるが、コントローラと別に用意されるＤＲＡＭチップに用いてもよい。また、メモリセルのセルノードに対する基準電圧としてＨＶＤＤ（ＶＤＤ／２）を用いているが、特に電圧レベルはＨＶＤＤでなくてもよい。特に近年のＤＲＡＭにおいては、ホールド特性改善のために、基準電圧をＶＤＤ／２よりも少し低いＶＤＤ／２−αとする場合もある。その場合、そのＶＤＤ／２−αの経路に本願のカウンターノイズ発生回路を適用する。さらに、例えば、基準電圧として、接地電圧ＧＮＤ（０Ｖ）であってもよい。

また、実施の形態２において、カウンターノイズ電流量としてＨレベルの書き込みデータ数とＬレベルの書き込みデータ数の差分を１／２とした値を用いたが、扱うデータやＤＲＡＭ回路構成等を考慮して、「１／２」以外の値としてもよい。

また、図２に示したように各ゲートトランジスタＴｒ１、・・・、Ｔｒｎは、ＮＭＯＳトランジスタで構成されているが、ＰＭＯＳトランジスタで構成されていてもよい。この場合、ワード線ＷＬ１、・・・、ＷＬｎに印加されるワード選択信号は、Ｌレベル（ＶＫＫ）でメモリセルのゲートトランジスタをＯＮとし、Ｈレベル（ＶＰＰ）でＯＦＦとすることに注意する。

実施の形態１にかかる半導体記憶装置の回路構成の一例 実施の形態１にかかる半導体記憶装置のメモリセル領域とセンスアンプ領域の回路構成の一例 実施の形態１にかかる半導体記憶装置のメモリセルデータ書き込みパターン例 実施の形態１にかかる半導体記憶装置の動作のタイミングチャートの一例 実施の形態１にかかる半導体記憶装置の動作のタイミングチャートの一例 実施の形態２にかかる半導体記憶装置の動作のタイミングチャートの一例 実施の形態２にかかる半導体記憶装置の動作のタイミングチャートの一例 実施の形態２にかかる半導体記憶装置のカウンターノイズ電流とバッファ回路内の書き込みデータの関係の関係を示す表の一例 従来技術にかかる半導体記憶装置の回路構成の一例 従来技術にかかる半導体記憶装置のメモリセル領域とセンスアンプ領域の回路構成の一例

符号の説明

１１１から１１ｍ メモリセル領域
１２１から１２ｍ センスアンプ領域
１３０ ＨＶＤＤ電源
１４０ カウンターノイズ発生回路
１５０ バッファ回路

Claims (14)

1. メモリが有するセルのキャパシタに接続される基準電圧源と、
   セルに書き込まれる書き込みデータを保持するバッファ回路と、
   前記セルの保持データを読み出した後に前記バッファ回路からの前記書き込みデータを前記メモリに送るセル書き込み動作サイクルにおいて、読み出された前記セルの保持データと前記バッファ回路の保持する前記書き込みデータに応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を前記基準電圧源へ出力するカウンターノイズ発生回路と、
   を有する半導体記憶装置。
2. 前記基準電圧源の出力電圧は、電源電圧の半分以下の電圧である請求項１に記載の半導体記憶装置。
3. 前記バッファ回路は、コモンデータ線を介して前記書き込みデータを前記メモリに送り、
   前記カウンターノイズ発生回路は、前記コモンデータ線の電位変化に基づいて、前記セル書き込み動作サイクルにおいて読み出された前記セルの保持データと、前記バッファ回路の保持する前記書き込みデータと、に基づいて前記カウンターノイズ電流を出力する請求項１または請求項２に記載の半導体記憶装置。
4. 前記セルに接続されるビット線と前記コモンデータ線とをカラム選択信号に応じて接続するカラムセレクタとをさらに有し、
   前記カラム選択信号が活性化された後に、前記バッファ回路の保持する前記書き込みデータを前記コモンデータ線に出力するタイミングを制御するライト制御信号が活性化される請求項３に記載の半導体記憶装置。
5. 前記バッファ回路の保持する前記書き込みデータおよび書き込みが行われるセルが書き込み前に保持するデータは、複数のＨレベルとＬレベルからなり、
   前記バッファ回路の保持する前記書き込みデータと、前記書き込みが行われるセルが書き込み前に保持するデータを比較し、比較結果であるＨレベルからＬレベルへ書き換わるデータの数と、ＬレベルからＨレベルへ書き換わるデータの数との差分に応じて前記カウンターノイズ発生回路が出力するカウンターノイズ電流の電流量を決定する請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
6. 前記カウンターノイズ発生回路が出力するカウンターノイズ電流は、セルの書き込みが行われる期間中に出力される請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記カウンターノイズ発生回路が出力するカウンターノイズ電流は、セルの書き込みが行われる期間以降に出力される請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
8. メモリが有するセルのキャパシタに接続される基準電圧源と、
   セルに書き込まれる書き込みデータを保持するバッファ回路と、
   前記バッファ回路の保持する前記書き込みデータに応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を前記基準電圧源へ出力するカウンターノイズ発生回路と、を有する半導体記憶装置であって、
   前記バッファ回路の保持する前記書き込みデータは、複数のＨレベルとＬレベルからなり、
   前記Ｈレベルのデータの数と前記Ｌレベルのデータの数の差の１／２の値に応じ、前記カウンターノイズ発生回路が出力するカウンターノイズ電流の電流量を決定する半導体記憶装置。
9. セルに書き込まれる書き込みデータを保持するバッファ回路のデータと、書き込みが行われるセルが書き込み動作サイクルにおいて読み出されたデータとを比較し、
   比較結果であるＨレベルからＬレベルへ書き換わるデータの数と、ＬレベルからＨレベルへ書き換わるデータの数との差分を算出し、
   算出した結果に応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を発生するカウンターノイズ発生回路が基準電圧電源へ出力する電流量を決定する半導体記憶装置の制御方法。
10. セルに書き込まれる書き込みデータを保持するバッファ回路のデータを読み出し、
    読み出したデータのＨレベルのデータの数とＬレベルのデータの数の差分の１／２の数値を算出し、
    算出した結果に応じて、セルのデータ書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を発生するカウンターノイズ発生回路が基準電圧電源へ出力する電流量を決定する半導体記憶装置の制御方法。
11. 前記カウンターノイズ発生回路が出力するカウンターノイズ電流は、セルの書き込みが行われる期間中に出力される請求項９または請求項１０に記載の半導体記憶装置の制御方法。
12. 前記カウンターノイズ発生回路が出力するカウンターノイズ電流は、セルの書き込みが行われる期間以降に出力される請求項９または請求項１０に記載の半導体記憶装置の制御方法。
13. 前記セルのキャパシタと接続されるゲートトランジスタは、ＮＭＯＳトランジスタである請求項１から請求項８のいずれか１項に記載の半導体記憶装置。
14. 前記セルのキャパシタと接続されるゲートトランジスタは、ＰＭＯＳトランジスタである請求項１から請求項８のいずれか１項に記載の半導体記憶装置。

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