JP4596831B2 - マルチポートメモリ素子 - Google Patents

Description

本発明は半導体メモリ設計技術に関し、特にマルチポートメモリ素子に関し、さらに詳細にはマルチポートメモリ素子のグローバルデータバスに対する初期電圧の改善技術に関する。

ＲＡＭをはじめとする大部分のメモリ素子は、一つのポート(すなわち一つのポートに複数の入/出力ピンセットが存在する)を備える。すなわち、チップセットとのデータ交換のための一つのポートだけを備えている。しかし、最近では、チップセットとメモリとの機能区分が曖昧になっていて、チップセットとメモリとの統合が考慮されている。このような傾向に照らして、周辺のグラフィックデバイス、ＣＰＵなどと直接データを交換できるマルチポートメモリ素子が必要とされている。しかし、このようなマルチポートメモリ素子を具現するためには、複数のポートのうちどのポートでも全てのメモリセルにアクセスできなければならない。
よって本発明の出願人は、マルチポートメモリ素子の構造を提案したことがある(韓国特許出願第２００３-９２３７５号参照)。
図１は、韓国特許出願第２００３-９２３７５号に係る２５６ＭマルチポートＤＲＡＭの構造を示す図である。

図１を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、それぞれの複数のメモリセルとローデコーダＲＤＥＣをと備え、コア領域を４分割している各四分面に一定個数と同じ分だけロー方向(図面では左右方向)に配置された複数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を 両分するように配置され印加されたコマンド、アドレスなどを使用して、内部コマンド信号、内部アドレス信号、制御信号を生成し、メモリ素子を構成する各構成要素の動作を制御するための制御部１００と、各四分面の端に配置され、それぞれ他のターゲットデバイスと独自の通信を行うための複数のポートｐｏｒｔ０〜ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置され、並列データ伝送を行うための第１ないし第４グローバルデータバスＧＩＯ_ＵＬ、ＧＩＯ_ＵＲ、ＧＩＯ_ＤＬ、ＧＩＯ_ＤＲと、ロー方向に隣接した２グローバルデータバスの間に配置され、２グローバルデータバスを選択的に接続するための第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと、各バンクのコラム方向(図面では上下方向)に配置され、バンク内部のデータ伝送を行うための複数のトランスファーバスＴＢと、コラム方向に隣接した２バンクの間に配置され、２バンクそれぞれのトランスファーバスＴＢを選択的に接続するための複数のトランスファーバス接続部ＴＧと、各バンクと該当するバンクが含まれた四分面のグローバルデータバスの間に配置され、各トランスファーバスＴＢと該当するグローバルデータバスとの間のデータ交換を行うための複数のバス接続部ＴＬと、各ポートとそのポートが含まれた四分面のグローバルデータバスの間に配置され、該当するポートとグローバルデータバスとの間のデータ送受信を行うための複数のデータ伝達部ＱＴＲＸとを備える。

以下、前記のような２５６ＭマルチポートＤＲＡＭの細部構成を説明する。

１６個のバンクｂａｎｋ０〜ｂａｎｋ１５のそれぞれは、１６Ｍ(８Ｋロー×２Ｋコラム)のＤＲＡＭセルとローデコーダＲＤＥＣとを備え、各バンク内部には通常のＤＲＡＭコア領域で必須なビットライン感知増幅器、イコライザーなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面(左側上)にはｂａｎｋ０、ｂａｎｋ２、ｂａｎｋ４、ｂａｎｋ６が、２四分面(右側上)にはｂａｎｋ８、ｂａｎｋ１０、ｂａｎｋ１２、ｂａｎｋ１４が、３四分面(左側下)にはｂａｎｋ１、ｂａｎｋ３、ｂａｎｋ５、ｂａｎｋ７が、４四分面(右側下)にはｂａｎｋ９、ｂａｎｋ１１、ｂａｎｋ１３、ｂａｎｋ１５がそれぞれ配置される。一方、ローデコーダＲＤＥＣは各バンクの一方に隣接バンクのローデコーダＲＤＥＣと対をなすように配置することが好ましい。そして、一つのページ(コラム)は、４個のセグメント(各セグメントは５１２個のセルから構成される)に区分される。

また、制御部１００はパケット形態で転送されたコマンド、アドレスなどを使用し、内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号(ＰＣＧ)、内部リードコマンド信号ＲＤ、内部ライトコマンド信号(ＷＤ)などの内部コマンド信号と、活性化アレイアドレス(ＡＡＡ)、非活性化アレイアドレス(ＰＡＡ)、リードアレイアドレス(ＲＡＡ)、ライトアレイアドレス(ＷＡＡ)、ローアドレス(ＲＡ)、リードセグメントアドレス(ＲＳＡ)、ライトセグメントアドレス(ＷＳＡ)などの内部アドレス信号と、トランスファーゲート制御信号(ＴＧＣ)、パイプレジスタフラグ信号(ＰＲＦＧ)、パイプレジスタデータ駆動信号(ＤＰ)、ＤＲＡＭコアテストモードフラグ信号(ＤＴＭ)などの制御信号を生成し、メモリ素子を構成する各構成要素の動作を制御するコントロールブロックである。

また、ポートｐｏｒｔ０〜ｐｏｒｔ７は各四分面のダイ(ｄｉｅ)端部分(該当する四分面の全てのバンクが共有する長軸辺部分)にそれぞれ二つずつ配置される。具体的に、１四分面にはｐｏｒｔ０、ｐｏｒｔ２が、２四分面にはｐｏｒｔ４、ｐｏｒｔ６が、３四分面にはｐｏｒｔ１、ｐｏｒｔ３が、４四分面にはｐｏｒｔ５、ｐｏｒｔ７がそれぞれ配置される。各ポートは、直列Ｉ/Ｏインターフェスを支援し、それぞれ他のターゲットデバイス(例えば、チップセット、グラフィックチップなど)と独自の通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入/出力インターフェスを支援する場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７はデータ、アドレス、コマンドなどに対応する複数のパッドと、パッドに伝達された送/受信信号をバッファリングするためのパッドバッファ(リードバッファ、ライトバッファ)と、受信されたデータを復号化するためのデコーダと、送信するデータを符号化するためのエンコーダと、受信された直列データを並列データに変換し、送信する並列データを直列データに変換するためのデータ変換器などを備える。

また、１四分面のバンクとポートとの間には第１グローバルデータバスＧＩＯ_ＵＬが、２四分面には第２グローバルデータバスＧＩＯ_ＵＲが、３四分面には第３グローバルデータバスＧＩＯ_Ｄが、４四分面には第４グローバルデータバスＧＩＯ_ＤＲが配置される。第１ないし第４グローバルデータバスＧＩＯ_ＵＬ、ＧＩＯ_ＵＲ、ＧＩＯ_ＤＬ、ＧＩＯ_ＤＲはそれぞれ該当する四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと接続される両方向データバス(５１２ビット)である。

一方、第１グローバルデータバスＧＩＯ_ＵＬと第２グローバルデータバスＧＩＯ_ＵＲは、第１グローバルデータバス接続部ＰＲ_Ｕを介して接続することができ、第３グローバルデータバスＧＩＯ_ＤＬと第４グローバルデータバスＧＩＯ_ＤＲは、第２グローバルデータバス接続部ＰＲ_Ｄを介して接続される。第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄは、グローバルデータバスのライン数(５１２個)に対応する両方向のパイプレジスタを備える。

また、トランスファーバスＴＢは、各バンクのビットライン感知増幅器と該当するバンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファーバスＴＢのライン数は、一つのセグメントに該当するセルの数(例えば、５１２個)と同じで、差動バスで具現される。

また、トランスファーバス接続部ＴＧは、トランスファーバスＴＢのライン数と同じ分のＭＯＳトランジスタで実現できる。トランスファーバスＴＢが差動バスであるので、一つのトランスファーバス接続部ＴＧは、総５１２対のＭＯＳトランジスタで実現できる。このような理由から、トランスファーバス接続部ＴＧをトランスファーゲートと称する。

また、バス接続部ＴＬは５１２個のトランスファーラッチが１セットであり、総１６セットが備えられる。各トランスファーラッチは、リード用バス接続回路(ＤＲＡＭのＩ０感知増幅器に該当する)とライト用バス接続回路(ＤＲＡＭのライトドライバーに該当する)とから構成される。ここで、リード用バス接続回路は、トランスファーバスＴＢに載せられたリードデータを感知し、ラッチするためのリード感知増幅器及びラッチされたデータを該当のバンクが含まれた四分面のグローバルデータバスに駆動するためのリードドライバーとを備える。また、ライト用バス接続回路は、グローバルデータバスに載せられたライトデータを感知し、ラッチするためのライトラッチと、トランスファーバスＴＢにライトデータを駆動するためのライトドライバーとを備える。

また、データ伝達部ＱＴＲＸはそれに対応するポートに印加されたライトデータをグローバルデータバスに伝達するための５１２個の送信機ＱＴＸと、グローバルデータバスから印加されたリードデータを受信して、該当するポートに伝達するための５１２個の受信機ＱＲＸを備える。

この他にも図示されていないが、提案された２５６ＭマルチポートＤＲＡＭは、ダイの各隅部分に配置され、外部電圧を印加されて内部電圧を生成するための電圧生成器、１四分面及び２四分面に対応するポートの間、そして３四分面及び４四分面に対応するポートの間に配置されたテストロジック、ダイの端に配置されたクロックパッドをはじめとする各種パッドなどをさらに備える。

また、各四分面には制御部１００からバンクに達するコマンドライン(ＡＣＴ、ＰＣＧ、ＲＤ、ＷＤ)と、制御部１００からバンクに達するアドレスライン(ＡＡＡ<０:１>、ＰＡＡ<０:１>、ＲＡＡ<０:１>、ＷＡＡ<０:１>、ＲＡ<０:１２>、ＲＳＡ<０:１>、ＷＳＡ<０:１>)とが備えられる。そして、制御部１００左右側にはそれぞれ制御部１００からトランスファーバス接続部ＴＧに達するトランスファーゲート制御ライン(ＴＧＣ<０:３>)を備える。

図２は、図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。

図２を参照すれば、提案された２５６ＭマルチポートＤＲＡＭは、従来の一般的なＤＲＡＭのように複数のメモリセルアレイ２００と、ビットライン感知増幅器アレイ２１０とを備える。一つのメモリセルアレイ２００を基準とすれば、一対のトランスファーバスＴＢ<０>、ＴＢｂ<０>は、メモリセルアレイ２００の上下部に配置された４個のビットライン感知増幅器ＢＬＳＡと接続される(ボックスＡ参照)。この４個のビットライン感知増幅器ＢＬＳＡは、それぞれ他のセグメント選択信号ＳＧＳ<０:３>(従来の一般的なＤＲＡＭのコラム選択信号(Ｙｉ)に対応する信号である)に制御される。したがって、２Ｋコラムの場合、一つのローと一つのセグメントとが選択されれば、同時に５１２個のセルが選択されてそれに対応する５１２ビットのトランスファーバスＴＢ<０:５１１>とデータ交換を行う。

一方、１四分面の各バンクに対応するトランスファーバスＴＢは同一コラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧを介して接続することができる(５１２個のＴＧが１セットで構成され、総８セットである)。すなわち、トランスファーゲートＴＧは、同一コラム軸上に配置された２バンク(これを「アレイ」と定義する)に対応するトランスファーバスＴＢの間に配置され、２トランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは制御部１００で生成される。

以下、上述のように構成された２５６ＭマルチポートＤＲＡＭの動作を説明する。

図３Ａは、図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図であり、図３Ｂは、ノーマルライト経路を示す図である。

まず、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントのデータ５１２ビットをリードする場合を仮定する。

図３Ａを参照すれば、ポートｐｏｒｔ０を介してリード動作と関連したコマンド、アドレスなどがパケット形態で印加されれば、制御部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレス(ＡＡＡ)及びローアドレス(ＲＡ)を生成し、特定ロー(ワードライン、ＷＬ)を活性化させ、次いでバンクｂａｎｋ０に対する内部リードコマンド信号ＲＤ、リードアレイアドレス(ＲＡＡ)及びリードセグメントアドレス(ＲＳＡ)を生成する。これによって、ビットライン感知増幅器ＢＬＳＡはリードセグメントアドレス(ＲＳＡ)に対応するセグメントの５１２ビットデータを感知増幅して、トランスファーバスＴＢ、ＴＢｂに駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに載せられたリードデータを感知し、第１グローバルデータバスＧＩＯ_ＵＬにデータを駆動する。次いで、第１グローバルデータバスＧＩＯ_ＵＬに伝達されたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＴＲの受信機Ｒｘを経て、ポートｐｏｒｔ０内のリードバッファに格納され、リードバッファに格納されたデータは一定単位のパケットに変換されて、直列データ形態でポートｐｏｒｔ０と接続されたターゲットデバイスに転送される。次いで、制御部１００は、内部非活性化コマンド信号(ＰＣＧ)、非活性化アレイアドレス(ＰＡＡ)を生成し、該当するアレイのローを非活性化させる。この時、該当するアレイのトランスファーバス接続部ＴＧはスイッチオフ状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂの間の接続が切れるようにする。未説明の図面の符号「ＢＬ、ＢＬｂ」はビットラインの対、Ｔはセルトランジスタ、Ｃはセルキャパシタをそれぞれ示す。

次いで、ポートｐｏｒｔ０を介してバンクｂａｎｋ０にある特定セグメントにデータ５１２ビットをライトする場合を仮定する。

図３Ｂを参照すれば、ポートｐｏｒｔ０を介しライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されれば、制御部１００は、まずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレス(ＡＡＡ)及びローアドレス(ＲＡ)を生成し、特定ロー(ワードライン、ＷＬ)を活性化させ、次いでバンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレス(ＷＡＡ)及びライトセグメントアドレス(ＷＳＡ)を生成する。この時、制御部１００のスケジューリングによってポートｐｏｒｔ０のライトバッファに格納された５１２ビットデータが、ライトセグメントアドレス(ＷＳＡ)に対応するセグメント(５１２個のメモリセル)に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＴＲの送信機Ｔｘを経て、第１グローバルデータバスＧＩＯ_ＵＬにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを介して、再びバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、ライトセグメントアドレス(ＷＳＡ)に対応するビットライン感知増幅器ＢＬＳＡを介して、５１２個のメモリセルに格納される。次いで、制御部１００は内部非活性化コマンド信号(ＰＣＧ)、非活性化アレイアドレス(ＰＡＡ)を生成し、該当するアレイのローを非活性化させる。

図４Ａは、図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図であり、図４Ｂは、クロスライト経路を示す図である。

まず、ポートｐｏｒｔ１を介して、バンクｂａｎｋ０にある特定セグメントのデータ５１２ビットをリードする場合を仮定する。

図４Ａを参照すれば、全般的な動作は上述したノーマルリード時とほぼ類似しているが、該当するアレイのトランスファーバス接続部ＴＧがスイッチオフ状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されることが異なる。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂにロードされるデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩＯ_Ｄ、ポートｐｏｒｔ１に対応するデータ伝達部ＴＲ、ポートｐｏｒｔ１を経て、ターゲットデバイスに伝送される。

次いで、ポートｐｏｒｔ１を介し、バンクｂａｎｋ０にある特定セグメントにデータ５１２ビットをライトする場合を仮定する。

図４Ｂを参照すれば、全般的な動作は上述したノーマルライト時とほぼ類似しているが、また該当するアレイのトランスファーバス接続部ＴＧがスイッチオフ状態となって、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されることが異なる。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＴＲ、第３グローバルデータバスＧＩＯ_Ｄ、バンクｂａｎｋ１に対応するバス接続部ＴＬを経て、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされ、また後続する過程は上述したノーマルライト時と同じである。

一方、第１グローバルデータバスＧＩＯ_ＵＬと第２グローバルデータバスＧＩＯ_ＵＲとの間にデータ交換が必要な場合には、第１グローバルデータバス接続部ＰＲ_Ｕを介して、２グローバルデータバスを接続し、第３グローバルデータバスＧＩＯ_Ｄと第４グローバルデータバスＧＩＯ_ＤＲとの間にデータ交換が必要な場合には、第２グローバルデータバス接続部ＰＲ_Ｄを介して、２グローバルデータバスを接続すればよい。

上述のように提案されたマルチポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７において全てのセグメントをアクセスでき、複数のポートを介してグローバルデータバスが重複使用されない範囲で独自のアクセスが可能なため、同時にマルチアクセスも可能である。また、新しい構造の採用を通して、コア領域の各四分面で５１２ビットのデータを並列に処理でき、ポートでは直列にデータを入/出力できる。したがって、レイアウト面積増加を最小化し、パッケージングが容易で、データバスでのデータ線路の間スキュー問題を誘発せずにバンド幅を大きく増加させることができる。

図５は、図１に示す２５６ＭマルチポートＤＲＡＭのデータ伝達構造を示す図である。
図５を参照すれば、マルチポートＤＲＡＭは入/出力インターフェスであるポートとメモリセルブロックであるバンクとの間には、互いにデータを交換できるグローバルデータバスＧＩＯが存在する。また、グローバルデータバスＧＩＯとポートとの間のデータ送受信のためにデータ伝達部ＱＴＲＸが存在し、グローバルデータバスＧＩＯとバンクとの間のデータ送受信のためにバス接続部ＴＬが存在する。

図６は、図１に示す２５６ＭマルチポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図である。

図６を参照すれば、全体チップはそれぞれが独自のＤＲＡＭのように動作可能な４個の四分面(Ｑｕａｒｔｅｒ_ｌｕ、Ｑｕａｒｔｅｒ_ｒｕ、Ｑｕａｒｔｅｒ_ｌｄ、Ｑｕａｒｔｅｒ_ｒｄ)を有していて、各四分面(Ｑｕａｒｔｅｒ_ｌｕ、Ｑｕａｒｔｅｒ_ｒｕ、Ｑｕａｒｔｅｒ_ｌｄ、Ｑｕａｒｔｅｒ_ｒｄ)の構成は同じである。１四分面(Ｑｕａｒｔｅｒ_ｌｕ)の例を挙げて説明すれば、グローバルデータバスＧＩＯには４個のバンクと２個のポート、そしてグローバルデータバス接続部(ＰＲ_Ｕ)とが接続する。すなわち、一つの幹に７個の枝が接続した形状をなしている。このように一つのグローバルデータバスＧＩＯをいくつかの所で共有する場合、グローバルデータバスＧＩＯのローディングが大きくなる問題とデータ干渉の問題などが発生し得る。

図７は、図１に示す２５６ＭマルチポートＤＲＡＭでのワーストリードケース及びワーストライトケースを示す図である。

図７を参照すれば、一つのグローバルデータバスＧＩＯは、５１２個のバスラインを備えて、横方向配線と縦方向配線が存在する。通常のシリコンプロセスにおいて、縦方向配線は第１金属配線で具現し横方向配線は第２金属配線で具現する。このように階層的な金属配線構造を使用する理由は、配線をさらに容易にするためであり、通常第２金属配線より下部に位置した第１金属配線の抵抗値の方が大きい。ところが、図に示すように縦方向配線(第１金属配線)の長さはバスライン別に大きい差を示すようになる。これは場合によって各バスラインのローディング値が異なって現れる結果を導くようになる。

このような各バスライン別のローディング値の差と同時に、データ伝送経路によるローディング値の差も生じ得る。例えば、ポートｐｏｒｔ０とバンクｂａｎｋ６との間にリードまたはライトが生じる際、データ伝送経路が最も長く生じるため、グローバルデータバスＧＩＯのローディングもまた最も大きく生じることになる。しかし、これはグローバルデータバスＧＩＯのライン配置をどのような方式とするかによって変わり、ポートｐｏｒｔ０とバンクｂａｎｋ６との間のデータ伝送が常にワーストしたケースとして見れない。
上述したように、提案されたマルチポートＤＲＡＭは５１２ビットに達する拡幅のグローバルデータバスＧＩＯを備えている。従来に、提案された最もバンド幅が大きいＤＲＡＭ(ＤＤＲ２)のグローバルデータバスが６４個のバスラインを持っていることに比べれば、バスラインの数が非常に多いことが分かる。

グローバルデータバスのライン数が６４個以下である場合には、バスを介して伝えられるデータがコア電圧(Ｖｃｃ)レベルにフルスイングしても、その電流消耗量がそれほど大きい問題にはならなかったが、グローバルデータバスのライン数が６４個より増えるようになれば、すなわち１２８、２５６、５１２個などに増えれば、データ伝送に多くの電流が消耗され電力問題を引き起こすようになる。

このような拡幅のグローバルデータバスでの電力問題を解決するために、本発明の出願人は従来の電圧駆動方式でない電流センシング方式を使用するグローバルデータバス送/受信構造を提案したことがある(韓国特許出願第２００３-９４６９７号参照)。

図８は、韓国特許出願第２００３-９４６９７号に係るデータ伝達部ＱＴＲＸとバス接続部ＴＬとの送信機及び受信機の回路構成を示す図である。

図８を参照すれば、バス接続部ＴＬの送信機ＴＸはグローバルデータバスＧＩＯと接地電圧端(ｖｓｓ)との間に順に接続して、それぞれデータ信号ＴＸ１及びデータ駆動パルスＤＰ１をゲート入力とするＮＭＯＳトランジスタＮ５、Ｎ６を備える。

そして、バス接続部ＴＬの受信機ＲＸはソースが電源電圧端ＶＤＤに接続され、ドレインとゲートがダイオード接続されたＰＭＯＳトランジスタＰ１と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ２と、ソースがＰＭＯＳトランジスタＰ１のドレインに接続されて、ドレインがグローバルデータバスＧＩＯに接続されゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ１と、ソースがＰＭＯＳトランジスタＰ２のドレイン(出力ノード)に接続され、ゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ２と、ソースがＮＭＯＳトランジスタＮ２のドレインに接続されて、ドレインが接地電圧端(ｖｓｓ)に接続されゲートにデータ評価信号ＥＶＡＬ１を印加されるＮＭＯＳトランジスタＮ９とを備える。

一方、データ伝達部ＱＴＲＸの送信機ＱＴＸは、グローバルデータバスＧＩＯと接地電圧端(ｖｓｓ)との間に順に接続して、それぞれデータ信号ＴＸ２及びデータ駆動パルスＤＰ２をゲート入力とするＮＭＯＳトランジスタＮ７、Ｎ８を備える。

そして、データ伝達部ＱＴＲＸの受信機ＱＲＸはソースが電源電圧端ＶＤＤに接続され、ドレインとゲートがダイオード接続されたＰＭＯＳトランジスタＰ３と、ソースが電源電圧端ＶＤＤに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタＰ４と、ソースがＰＭＯＳトランジスタＰ３のドレインに接続され、ドレインがグローバルデータバスＧＩＯに接続されてゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ３と、ソースがＰＭＯＳトランジスタＰ４のドレイン(出力ノード)に接続され、ゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ４と、ソースがＮＭＯＳトランジスタＮ４のドレインに接続されて、ドレインが接地電圧端(ｖｓｓ)に接続されゲートにデータ評価信号ＥＶＡＬ２を印加されるＮＭＯＳトランジスタＮ１０を備える。

一方、グローバルデータバスＧＩＯは実際には長い金属配線で具現するが、これは等価的抵抗(Ｒ)とキャパシタ(Ｃ)とでモデリングできる。

グローバルデータバスＧＩＯを介したバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ伝送をリードＲＤとし、グローバルデータバスＧＩＯを介したデータ伝達部ＱＴＲＸ送信機ＱＴＸとバス接続部ＴＬの受信機ＲＸとの間のデータ伝送をライトＷＴとする。

このようなデータ伝送構造は、基本的に送信機ＴＸ、ＱＴＸから伝送するデータ信号ＴＸ１、ＴＸ２の状態によって、グローバルデータバスＧＩＯを充電または放電して受信機ＲＸ、ＱＲＸからグローバルデータバスＧＩＯの状態を感知する方式である。

図９Ａは、図８に示す回路の正常的なデータ伝送時のタイミング図である。

以下、図９Ａを参照してバス接続部ＴＬの送信機ＴＸとデータ伝達部ＱＴＲＸの受信機ＱＲＸとの間のデータ伝送すなわち、リードＲＤ動作時を例に挙げて図８に示す回路の動作を説明する。

データ駆動パルスＤＰ１は、リード動作時クロックに同期されて論理レベルハイに活性化され、バンクから出力されたデータがグローバルデータバスＧＩＯに存在するようにする信号であり、データ評価信号ＥＶＡＬ２はデータ駆動パルスＤＰ１が論理レベルハイに活性化された時点から一定時間(グローバルデータバスＧＩＯの充/放電がある程度なされ得るマージン)後に、論理レベルハイに活性化され、グローバルデータバスＧＩＯにあるデータを評価する信号である。

まず、バス接続部ＴＬの送信機ＴＸに受け取ってるデータ信号ＴＸ１及びデータ駆動パルスＤＰ１が、それぞれ論理レベルハイならば、ＮＭＯＳトランジスタＮ５及びＮ６がターンオンされ、グローバルデータバスＧＩＯが放電される。この時、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２の電位が、ＶＤＤ-Ｖｔｐ(ＰＭＯＳトランジスタのしきい電圧)以下に低下し、これによってＰＭＯＳトランジスタＰ３、Ｐ４がターンオンされ、データ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は論理レベルハイとなる。すなわち、論理レベルハイのデータがグローバルデータバスＧＩＯを介し正しく伝えられることがわかる。

次に、データ信号ＴＸ１が論理レベルローで、データ駆動パルスＤＰ１が論理レベルハイであれば、グローバルデータバスＧＩＯが充電された状態を維持するので、データ伝達部ＱＴＲＸの受信機ＱＲＸのノードＡ２が放電されなくなり、これによってＰＭＯＳトランジスタＰ４が出力端を強く論理レベルハイに駆動できなくなる。このような状態で、データ評価信号ＥＶＡＬ２が論理レベルハイになれば、ＮＭＯＳトランジスタＮ１０がターンオンされて、出力端が放電されデータ伝達部ＱＴＲＸの受信機ＱＲＸの出力信号ＤＡＴＡ２は論理レベルローとなる。すなわち、論理レベルローのデータがグローバルデータバスＧＩＯを介して正しく伝えられたことが分かる。

図９Ａを参照すれば、データ駆動パルスＤＰ１のハイ区間が４個あるが、これは４個のデータ伝送がなされたことを意味する。すなわち、２個はハイデータを、次の２個はローデータを伝送することを意味する。

ところが、ハイデータを伝送する時、ＰＭＯＳトランジスタＰ４がＮＭＯＳトランジスタＮ１０に比べてサイズが大きいため、正常の場合であればデータ評価信号ＥＶＡＬ２が論理レベルハイになっても出力信号ＤＡＴＡ２が論理レベルローに低下しないが、若干の変動現象を経ることになる。

ところが、図９Ｂに示すように、待機状態後の初期動作時には、このような変動現象がノイズでとして作用し、待機状態後の最初のハイデータを間違って認識する現象、つまり、最初のハイデータロード（伝送）が正しく行われない現象が生じ得る。

このような最初のハイデータロードのエラーが起こる原理を図１０に示した。
図１０を参照すれば、まずリードまたはライト動作がない充分な時間(数μｓ程度)が維持されれば、グローバルデータバスＧＩＯが充電されてその電位が次いで上昇し、ある程度の電位に達すればこれ以上充電されないでその電位レベルで留まるようになる。以下、この電位レベルを飽和されたＧＩＯレベルと称する。

また図８を参照すれば、バス接続部ＴＬの受信機ＲＸ及びデータ伝達部ＱＴＲＸの受信機ＱＲＸには、ゲートに基準電圧ＶＲを印加されるＮＭＯＳトランジスタＮ１、Ｎ２及びＮ３、Ｎ４が存在する。これらは基準電圧ＶＲによって抵抗値が変化するアクティブロードとして、グローバルデータバスＧＩＯに流れる電流量を調節する役割を行う。

したがって、上述の飽和されたＧＩＯレベルは、基準電圧ＶＲによって決定される。すなわち、グローバルデータバスＧＩＯに充電される電荷は結局受信機ＲＸ、ＱＲＸ側から提供されているものであるが、基準電圧ＶＲをゲート入力とするＮＭＯＳトランジスタＮ１及びＮ３の状態によってグローバルデータバスＧＩＯに対する充電の如何及び速度が決定される。基準電圧ＶＲをゲート入力とするＮＭＯＳトランジスタＮ１及びＮ３は、グローバルデータバスＧＩＯが放電された時強くターンオンされてグローバルデータバスＧＩＯが充電され、ＶＲ−Ｖｔｎ(ＮＭＯＳトランジスタのしきい電圧)以上の電位まで上昇するようになればターンオフされ、これ以上グローバルデータバスＧＩＯに電荷を提供しない。したがって、基準電圧ＶＲが増加すれば飽和されたＧＩＯレベルも増加し、基準電圧ＶＲが減少すれば飽和されたＧＩＯレベルも減少する。

リード動作を例に挙げて説明すれば、このような飽和されたＧＩＯレベルがデータ駆動パルスＤＰ１の論理レベルハイ区間(Ｈ)の間、ハイ状態のデータ信号ＴＸ１に対するグローバルデータバスＧＩＯの放電動作時最初のハイデータとその後のハイデータを判別するのに違いをもたらす。すなわち、最初のハイデータの場合、グローバルデータバスＧＩＯの放電開始点が飽和されたＧＩＯレベルであり、後続のハイデータの場合にはグローバルデータバスＧＩＯの放電開始点が飽和されたＧＩＯレベルより低いため、最初のハイデータに比べて放電条件がよくなる。これはデータ判別信号ＥＶＡＬ２が論理レベルハイに活性化される時点から最初のハイデータの場合(Ａ)と、２番目ハイデータの場合(Ｂ)のグローバルデータバスＧＩＯとのレベルが互いに異なることを通しても確認できる。すなわち、最初のハイデータの判別時にはグローバルデータバスＧＩＯが充分放電されない状態であるので、データ伝達部ＱＴＲＸの受信機ＱＲＸ側からこれをローデータとして判別する可能性が高い。

このような最初のハイデータロードの問題は、グローバルデータバスＧＩＯのローディングが大きくなるほど深刻化するが、これはグローバルデータバスＧＩＯの放電に必要とする時間がグローバルデータバスＧＩＯのローディングに比例して増加するためだ。上述のように、マルチポートＤＲＡＭで使用するグローバルデータバスＧＩＯの構造は、一つのグローバルデータバスＧＩＯを複数のデータ送受信ブロック(例えば、４個のバンク、２個のポート、１個のグローバルデータバス接続部(ＰＲ))が共有する構造であるので、データ伝送経路によってグローバルデータバスＧＩＯのローディングが増加しやすく、またグローバルデータバスＧＩＯのバスラインの配線をどのように設計したのかによっても、グローバルデータバスＧＩＯのローディングが敏感に変化する構造であるため、最初のハイデータロードの問題はより一層深刻と見える。

一方、基準電圧ＶＲのレベルを低くすればグローバルデータバスＧＩＯが充電されるのにかかる時間が増加するため、基準電圧ＶＲのレベルを低くすれば最初のハイデータロードの時間をある程度縮めることができる反面、ローデータを伝送する時問題が発生する。

本発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、ローデータの伝送時問題を誘発せずに、電流センシング方式のグローバルデータバス送受信構造での初期動作時、最初のハイデータロードが正しく行われない現象を防止できるマルチポートメモリ素子を提供することにある。

上記目的を達成するために、複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータとを交換するための電流センシング方式の送/受信機を備える複数のデータ送受信ブロックと、前記データ送受信ブロックの受信機に備えられたアクティブロードの抵抗値を調節して、前記グローバルデータバスに流れる電流量を調節するための基準電圧を提供し、活性化モード及び待機モードで互いに異なる電位レベルの第１及び第２基準電圧を提供する基準電圧生成ブロックとを備えることを特徴とするマルチポートメモリ素子を提供する。

また、本発明の他の側面によれば、複数のバスラインを備えるグローバルデータバスと、前記グローバルデータバスとデータを交換するための電流センシング方式の送/受信機を備える複数のデータ送受信ブロックと、前記データ送受信ブロックの受信機に備えられたアクティブロードの抵抗値を調節し、前記グローバルデータバスに流れる電流量を調節するための基準電圧を提供し、活性化モードで第１基準電圧を提供し、待機モードで前記第１基準電圧に比べ低い電位レベルの第２基準電圧を提供する基準電圧生成ブロックとを備えることを特徴とするマルチポートメモリ素子を提供する。

好ましく、前記基準電圧生成ブロックは、外部電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、前記定電圧基準電圧を受け取って、前記第１及び第２基準電圧を生成するためのレベルシフタと、モード情報信号に応答して、前記第１及び第２基準電圧を前記基準電圧として選択的に出力するための多重化部を備える。

好ましく、前記レベルシフタは、接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、前記シンクＮＭＯＳトランジスタと第１ノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１差動入力ＮＭＯＳトランジスタと、前記シンクＮＭＯＳトランジスタと第２ノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２差動入力ＮＭＯＳトランジスタと、前記第１ノードと電源電圧端との間に接続され、前記第２ノードに流れる電圧をゲート入力とする第１ロードＰＭＯＳトランジスタと、前記第２ノードと前記電源電圧端との間に接続され、第２ノードに流れる電圧をゲート入力とする第２ロードＰＭＯＳトランジスタ(前記第１ロードＰＭＯＳトランジスタと電流ミラーとを構成する)と、第３ノードと前記電源電圧端との間に接続され、前記第１ノードに流れる電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、前記第３ノードと前記接地電圧端との間に接続されて、前記フィードバック基準電圧を提供するための電圧ディバイダーを備えて、前記第３ノードで前記第１基準電圧を出力し、前記電圧ディバイダーの出力端で前記第２基準電圧を出力する。

好ましく、前記多重化部は、前記モード情報信号に制御され、前記第１基準電圧を前記基準電圧として出力するための第１トランスミッションゲートと、前記モード情報信号に制御され、前記第２基準電圧を前記基準電圧として出力するための第２トランスミッションゲートとを備える。

好ましく、前記基準電圧発生器は、ワイドラータイプまたはバンドギャップタイプの基準電圧発生回路で具現する。

好ましく、それぞれの前記データ送受信ブロックに備えられた前記送信機は、前記グローバルデータバスと接地電圧端との間に順に接続し、それぞれのデータ信号及びデータ駆動パルスをゲート入力とする第１及び第２ＮＭＯＳトランジスタとを備える。

好ましく、それぞれの前記データ送受信ブロックに備えられた前記受信機は、ソースが電源電圧端に接続され、ドレインとゲートがダイオード接続された第１ＰＭＯＳトランジスタと、ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第２ＰＭＯＳトランジスタと、ソースが前記第１ＰＭＯＳトランジスタのドレインに接続されて、ドレインが前記グローバルデータバスに接続され、ゲートで前記基準電圧を印加される第２ＮＭＯＳトランジスタと、ソースが前記第２ＰＭＯＳトランジスタのドレイン(出力ノード)に接続され、ゲートで前記基準電圧を印加される第３ＮＭＯＳトランジスタと、ソースが前記第３ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記接地電圧端に接続され、ゲートでデータ評価信号を印加される第４ＮＭＯＳトランジスタとを備える。

本発明は、電流センシング方式のデータ送受信構造を備えてグローバルデータバスとデータとを交換するデータ送受信ブロック(バンク、ポート、グローバルデータバス接続部)を備えるマルチポートメモリ素子で、データ送受信ブロックの受信機側に備えられたアクティブロードの抵抗値を決定する基準電圧を動作モードによって可変する方式を採用する。すなわち、メモリが活性化状態の時には正常の基準電圧レベルを維持するようにし、メモリが待機状態の時には基準電圧レベルを変化させて飽和されたＧＩＯレベルを下げる。これによって、待機状態で活性化状態に転換する時、最初のハイデータロードが正しく行われない現象を防止でき、活性化状態ではローデータ伝送時における問題を誘発しなくなる。

本発明によれば、電流センシング方式のグローバルデータバス送受信構造を持つマルチポートメモリ素子での初期動作時、最初のハイデータロードが正しく行われない現象を防止でき、これによってマルチポートメモリ素子の信頼度及び動作特性を改善できる。

以下、本発明の最も好ましい実施の形態を添付する図面を参照しながら説明する。

図１１は、本発明の実施の形態に係る基準電圧ＶＲ生成ブロックの回路構成を示す図である。

図１１を参照すれば、本実施の形態に係る基準電圧ＶＲ生成ブロックは、定電圧基準電圧ＶＲＥＦ１を生成するための基準電圧発生器１０１０と、定電圧基準電圧ＶＲＥＦ１を受け取ってて、活性化モード用基準電圧ＶＲ_ＡＣＴとそれに比べて低い電位レベルの待機モード用基準電圧ＶＲ_ＳＴＢを生成するためのレベルシフタ１０２０と、モード情報信号ＡＣＴに応答して、活性化モード用基準電圧ＶＲ_ＡＣＴ及び待機モード用基準電圧ＶＲ_ＳＴＢを基準電圧ＶＲとして選択的に出力するための多重化部１０３０とを備える。

ここで、レベルシフタ１０２０は接地電圧端(ｖｓｓ)に接続されて、バイアス電圧ＶＢＩＡＳをゲート入力とするシンクＮＭＯＳトランジスタＮ１３と、シンクＮＭＯＳトランジスタＮ１３とノードＮ１との間に接続されて、定電圧基準電圧ＶＲＥＦ１をゲート入力とする差動入力ＮＭＯＳトランジスタＮ１１と、シンクＮＭＯＳトランジスタＮ１３とノードＮ２との間に接続されて、フィードバック基準電圧ＶＲＥＦ２をゲート入力とする差動入力ＮＭＯＳトランジスタＮ１２と、ノードＮ１と電源電圧端ＶＤＤとの間に接続されて、ノードＮ２に流れる電圧をゲート入力とするロードＰＭＯＳトランジスタＰ１１と、ノードＮ２と電源電圧端ＶＤＤとの間に接続されて、ノードＮ２に流れる電圧をゲート入力とするロードＰＭＯＳトランジスタＰ１２と、ノードＮ３と電源電圧端ＶＤＤとの間に接続されてノードＮ１に流れる電圧をゲート入力とする駆動ＰＭＯＳトランジスタＰ１３と、ノードＮ３と接地電圧端(ｖｓｓ)との間に接続されて、フィードバック基準電圧ＶＲＥＦ２を提供するための電圧ディバイダーＲ１及びＲ２を備える。

ここで、ロードＰＭＯＳトランジスタＰ１１及びＰ１２は、電流ミラーを構成して、ノードＮ３に接続された電圧ディバイダーの場合、図では、等価的な抵抗Ｒ１及びＲ２で表現したが、抵抗の数を複数で構成すれば、所望の待機モード用基準電圧ＶＲ_ＳＴＢの電位レベルを得ることができる。したがって、待機モード用基準電圧ＶＲ_ＳＴＢが常にフィードバック基準電圧ＶＲＥＦ２のようなノードを共有するのではない。

また、多重化部１０３０はモード情報信号ＡＣＴとインバータＩＮＶと介して、反転されたモード情報信号ＡＣＴに制御され活性化モード用基準電圧ＶＲ_ＡＣＴを基準電圧ＶＲとして出力するためのトランスミッションゲートＴＧ１と、モード情報信号ＡＣＴとインバータＩＮＶとを介して、反転されたモード情報信号ＡＣＴに制御され待機モード用基準電圧ＶＲ_ＳＴＢを基準電圧ＶＲとして出力するためのトランスミッションゲートＴＧ２とを備える。トランスミッションゲートＴＧ１とＴＧ２とは、互いに反対極性のモード情報信号ＡＣＴに制御されるため選択的にターンオンされる。

一方、基準電圧発生器１０１０はワイドラー(Ｗｉｄｌａｒ)タイプまたはバンドギャップタイプの基準電圧発生回路で具現できる。

図１２は、外部電圧である電源電圧ＶＤＤと定電圧基準電圧ＶＲＥＦ１との関係を示すグラフである。

図１２に示すように、定電圧基準電圧ＶＲＥＦ１はパワーアップ時電源電圧ＶＤＤのレベルが増加するにしたがって、電源電圧ＶＤＤのレベルによって増加して特定レベル(例えば、ＶＤＤ/２)に到達すれば電源電圧ＶＤＤが次いで増加してもそのレベルを維持する定電圧である。

以下、バイアス電圧ＶＢＩＡＳは活性化状態であることを仮定して図１１に示す回路の動作を説明する。

まず、レベルシフタ１０２０に定電圧基準電圧ＶＲＥＦ１が受け取ってれば、差動入力ＮＭＯＳトランジスタＮ１１がターンオンされノードＮ１を放電駆動して、これによって駆動ＰＭＯＳトランジスタＰ１３がターンオンされ抵抗Ｒ１及びＲ２に電流を流してフィードバック基準電圧ＶＲＥＦ２のレベルを上昇させるようになる。

ところが、フィードバック基準電圧ＶＲＥＦ２のレベルが増加すれば、電流ミラーＰ１１及びＰ１２の動作によって、駆動ＰＭＯＳトランジスタＰ１３のチャネルがますます縮小され、フィードバック基準電圧ＶＲＥＦ２のレベルが定電圧基準電圧ＶＲＥＦ１に到達すれば、フィードバック基準電圧ＶＲＥＦ２のレベルがこれ以上増加しなくなる。結局、ＶＲＥＦ２=ＶＲＥＦ１の関係が成立するようになる。
この時、抵抗Ｒ２に流れる電流はＶＲＥＦ２/Ｒ２に画定されて、この電流は抵抗Ｒ１にも同じように流れる。
したがって、活性化モード用基準電圧ＶＲ_ＡＣＴは下記の数式１のように画定できる。

すなわち、活性化モード用基準電圧ＶＲ_ＡＣＴは定電圧基準電圧ＶＲＥＦ１と抵抗費とによって決定される。

そして、待機モード用基準電圧ＶＲ_ＳＴＢはフィードバック基準電圧ＶＲＥＦ２と直接的な関係がなく、電圧ディバイダーで活性化モード用基準電圧ＶＲ_ＡＣＴをディバイディングし、活性化モード用基準電圧ＶＲ_ＡＣＴより適正水準の低いレベルを有するようにすればよい。待機モード用基準電圧ＶＲ_ＳＴＢのレベルは設計者の意図によって変わり得る。

一方、モード情報信号ＡＣＴが論理レベルハイに活性化された場合、トランスミッションゲートＴＧ１が開かれ活性化モード用基準電圧ＶＲ_ＡＣＴが基準電圧ＶＲとして出力されて、モード情報信号ＡＣＴが論理レベルローに非活性化なれば、トランスミッションゲートＴＧ２が開かれ待機モード用基準電圧ＶＲ_ＳＴＢが基準電圧ＶＲとして出力される。ここで、モード情報信号ＡＣＴはロー活性化時点からプリチャージ時点まで論理レベルハイを維持する信号類を示すものであり、これの代わりに動作モードに関する情報を有する異なる信号を使用できる。

すなわち、本実施の形態によれば、グローバルデータバスＧＩＯを介したデータ伝送が起こる活性化モードでは、高い基準電圧ＶＲレベルを維持するようにしてローデータの誤認識を防止し、グローバルデータバスＧＩＯを介したデータ伝送が起こらない待機モードでは、相対的に低い基準電圧ＶＲレベルを維持することによって、また活性化モードになりデータを伝送する際、飽和されたＧＩＯレベルが低く維持されので、最初のハイデータロードが正しく行われない現象を防止できる。

尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
例えば、上述ではＤＲＡＭセルを使用するマルチポートＤＲＡＭの場合を例に挙げ説明したが、本発明はＳＲＡＭをはじめとする他のＲＡＭセルを備えたマルチポートメモリ素子にも採用される。

また、発明の詳細な説明で使用されたマルチポートメモリ素子のポートの数、バンクの数などもメモリ素子の容量及びチップサイズによって変更できる。
一方、上述した実施の形態では受信機内のアクティブロードでＮＭＯＳトランジスタを使用する場合を例に挙げ、待機モードでは基準電圧ＶＲのレベルを下げて、活性化モードでは基準電圧ＶＲのレベルを高めるモデルを提示したが、アクティブロードでＰＭＯＳトランジスタを使用する場合には反対の場合も成立する。

韓国特許出願第２００３-９２３７５号に係る２５６ＭマルチポートＤＲＡＭの構造を示す図である。 図１に示す２５６ＭマルチポートＤＲＡＭのコラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図である。 図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図である。 図２に示す２５６ＭマルチポートＤＲＡＭのノーマルライト経路を示す図である。 図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図である。 図２に示す２５６ＭマルチポートＤＲＡＭのクロスライト経路を示す図である。 図１に示す２５６ＭマルチポートＤＲＡＭのデータ伝達構造を示す図である。 図１に示す２５６ＭマルチポートＤＲＡＭのグローバルデータバスＧＩＯ構造を説明するための図である。 図１に示す２５６ＭマルチポートＤＲＡＭでのワーストリードケース及びワーストライトケースを示す図である。 韓国特許出願第２００３-９４６９７号に係るデータ伝達部ＱＴＲＸとバス接続部ＴＬの送信機及び受信機の回路構成を示す図である。 図８に示す回路の正常なデータ伝送時のタイミング図である。 図８に示す回路の非正常のデータ伝送時のタイミング図である。 図８に示す回路の信号レベルを示すシミュレーションタイミングチャート図である。 本発明の実施の形態に係る基準電圧ＶＲ発生回路の構成を示す図である。 電源電圧ＶＤＤと定電圧基準電圧ＶＲＥＦ１の関係を表したグラフである。

符号の説明

１０１０ 基準電圧発生器
１０２０ レベルシフタ
１０３０ 多重化部

Claims (7)

1. 複数のバスラインを備えるグローバルデータバスと、
   前記グローバルデータバスとデータを交換するための電流センシング方式の送/受信機を備える複数のデータ送受信ブロックと、
   前記データ送受信ブロックの受信機に備えられたアクティブロードの抵抗値を調節し、前記グローバルデータバスに流れる電流量を調節するための基準電圧を提供し、活性化モードで第１基準電圧を提供し、待機モードで前記第１基準電圧に比べ低い電位レベルの第２基準電圧を提供する基準電圧生成ブロックと
   を備えることを特徴とするマルチポートメモリ素子。
2. 前記基準電圧生成ブロックは、
   外部電源電圧を受け取って、定電圧基準電圧を生成するための基準電圧発生器と、
   前記定電圧基準電圧を受け取って、前記第１及び第２基準電圧を生成するためのレベルシフタと、
   モード情報信号に応答して、前記第１及び第２基準電圧を前記基準電圧として選択的に出力するための多重化部と
   を備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
3. 前記レベルシフタは、
   接地電圧端に接続され、バイアス電圧をゲート入力とするシンクＮＭＯＳトランジスタと、
   前記シンクＮＭＯＳトランジスタと第１ノードとの間に接続され、前記定電圧基準電圧をゲート入力とする第１差動入力ＮＭＯＳトランジスタと、
   前記シンクＮＭＯＳトランジスタと第２ノードとの間に接続され、フィードバック基準電圧をゲート入力とする第２差動入力ＮＭＯＳトランジスタと、
   前記第１ノードと電源電圧端との間に接続され、前記第２ノードに流れる電圧をゲート入力とする第１ロードＰＭＯＳトランジスタと、
   前記第２ノードと前記電源電圧端との間に接続され、第２ノードに流れる電圧をゲート入力とする第２ロードＰＭＯＳトランジスタ(前記第１ロードＰＭＯＳトランジスタと電流ミラーとを構成する)と、
   第３ノードと前記電源電圧端との間に接続され、前記第１ノードに流れる電圧をゲート入力とする駆動ＰＭＯＳトランジスタと、
   前記第３ノードと前記接地電圧端との間に接続されて、前記フィードバック基準電圧を提供するための電圧ディバイダーを備えて、
   前記第３ノードに前記第１基準電圧を出力し、前記電圧ディバイダーの出力端に前記第２基準電圧を出力すること
   を特徴とする請求項２に記載のマルチポートメモリ素子。
4. 前記多重化部は、
   前記モード情報信号に制御され、前記第１基準電圧を前記基準電圧として出力するための第１トランスミッションゲートと、
   前記モード情報信号に制御され、前記第２基準電圧を前記基準電圧として出力するための第２トランスミッションゲートと
   を備えることを特徴とする請求項２に記載のマルチポートメモリ素子。
5. 前記基準電圧発生器は、
   ワイドラータイプまたはバンドギャップタイプの基準電圧発生回路で具現することを特徴とする請求項２に記載のマルチポートメモリ素子。
6. それぞれの前記データ送受信ブロックに備えられた前記送信機は、
   前記グローバルデータバスと接地電圧端との間に順に接続し、それぞれのデータ信号及びデータ駆動パルスをゲート入力とする第１及び第２ＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のマルチポートメモリ素子。
7. それぞれの前記データ送受信ブロックに備えられた前記受信機は、
   ソースが電源電圧端に接続され、ドレインとゲートとがダイオード接続された第１ＰＭＯＳトランジスタと、
   ソースが前記電源電圧端に接続され、ドレインが出力ノードに接続された第２ＰＭＯＳトランジスタと、
   ソースが前記第１ＰＭＯＳトランジスタのドレインに接続され、ドレインが前記グローバルデータバスに接続され、ゲートに前記基準電圧を印加される第２ＮＭＯＳトランジスタと、
   ソースが前記第２ＰＭＯＳトランジスタのドレイン(出力ノード)に接続され、ゲートに前記基準電圧を印加される第３ＮＭＯＳトランジスタと、
   ソースが前記第３ＮＭＯＳトランジスタのドレインに接続され、ドレインが前記接地電圧端に接続され、ゲートにデータ評価信号を印加される第４ＮＭＯＳトランジスタと
   を備えることを特徴とする請求項６に記載のマルチポートメモリ素子。

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